CN102299097B

CN102299097B - 一种金属连线刻蚀方法

Info

Publication number: CN102299097B
Application number: CN201010217789.8A
Authority: CN
Inventors: 张海洋; 周俊卿
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-06-28
Filing date: 2010-06-28
Publication date: 2014-05-21
Anticipated expiration: 2030-06-28
Also published as: CN102299097A

Abstract

本发明提供了一种金属连线刻蚀方法，在低介电系数层间介质上依次沉积第一二氧化硅层和掩膜层后，该方法包括：涂覆第一光刻胶后形成用于定义通孔的第一光刻图案；在所述第一光刻图案表面形成保护层；在所述保护层上涂覆第二光刻胶后形成用于定义沟槽的第二光刻图案；以第一光刻图案和第二光刻图案为掩膜刻蚀形成通孔和沟槽；灰化去除刻蚀后所述掩膜层残留，露出所述第一二氧化硅层。本发明提供的金属连线刻蚀方法，采用一次刻蚀在低介电系数层间介质中形成通孔和沟槽，减小灰化过程中由于等离子对低介电系数层间介质轰击造成的低介电系数层间介质的介电系数k升高，避免了半导体电路的信号传输速度和半导体器件的工作速度降低。

Description

一种金属连线刻蚀方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种金属连线刻蚀方法。

背景技术

随着半导体制造工艺的进步，半导体芯片的面积越来越小，同时，同一半导体芯片上集成的半导体器件的尺寸越来越小，数量越来越多。半导体器件由金属连线连接形成半导体电路，实现所述半导体器件之间的信号传输。所述金属连线是由高密度的金属线路和所述金属线路之间的层间介质共同组成。金属连线的电阻电容延迟现象(Resistance Capacitance Delay，RC Delay)使得半导体电路的信号传输速率下降，从而降低了半导体器件的工作速度。

半导体电路的信号传输速率取决于金属连线的寄生电阻(ParasiticResistance，R)与寄生电容(Parasitic Capacitance，C)两者乘积。其中，寄生电阻问题在于金属铝作为金属线路的电阻大，因此必须使用低电阻、高传导率的材料作为金属线路。现有技术中，普遍采用金属铜取代金属铝作为金属线路，因为金属铜比金属铝有更高的传导性、更低的电阻，可以解决寄生电阻问题。

寄生电容与层间介质的介电系数k成正比，当k越小，寄生电容就越小。因此必须使用低介电系数的材料作为金属间的层间介质，以降低金属线路之间电流的互相干扰，进而提升半导体电路的信号传输速度和半导体器件的工作速度。

低介电系数的材料作为层间介质(Inter-Layer Dielectric，ILD)称为low-k层间介质。过去一直作为层间介质的二氧化硅(SiO₂)，其介电系数约为3.9～4.5间，然而随着半导体工艺的不断进步，二氧化硅逐渐接近应用的极限。为了降低半导体器件相互间的信号干扰，开始用low-k ILD取代传统二氧化硅的层间介质，通常采用在二氧化硅中掺杂碳原子的方法，增大二氧化碳原子间的空隙，使二氧化硅晶格结构变得疏松，降低其介电系数，成为low-kILD。

下面结合附图1a～1f对现有技术中采用大马士革工艺的金属连线刻蚀方法进行介绍，其步骤如下：

步骤101、图1a为现有技术中金属连线刻蚀方法的步骤101的剖面结构示意图，如图1a所示，第一光刻形成用于定义通孔(via)的第一光刻图案；本步骤中，在第一底部抗反射涂层(BARC)206上涂覆第一光刻胶(PR)207并对第一PR207进行曝光和显影，从而形成第一光刻图案。

其中，第一光刻图案用来定义后续步骤中的通孔的开口宽度。图1a中，最下方的氮化硅层(Si₃N₄)201作为刻蚀停止层，其上方是low-k ILD 202，例如掺杂碳原子的二氧化硅；low-k ILD 202上方是第一二氧化硅层203，作为后续工艺中化学机械研磨(CMP)的停止层；第一二氧化硅层203上方依次为第一底部光阻层(Bottom Photoresist，BPR)204、第二二氧化硅层205和第一BARC206，其中，第一BARC206用于减少在曝光过程中的光反射。在实际应用中可以省略。所述第一BPR204和所述第二二氧化硅层205作为掩膜层，共同用于在后续刻蚀过程中增加掩膜层高度，延长掩膜层的耗尽时间，传递光刻图案，第二二氧化硅层205用于保护第一BPR 204不受到曝光和显影过程的影响，保证第一BPR 204的完整性；此外掩膜层并不局限于所述第一BPR204和所述第二二氧化硅层205组成的结构，还可以用金属掩膜，例如：氮化钛。

步骤102、图1b为现有技术中金属连线刻蚀方法的步骤102的剖面结构示意图，如图1b所示，第一刻蚀形成通孔208，按照第一光刻图案对low-k ILD202进行第一刻蚀，从而在low-k ILD 202中形成通孔208。本步骤中，氮化硅层201作为刻蚀的停止层，在第一刻蚀之后，通孔208底部的氮化硅层201并没有完全刻蚀掉，其残留部分会在后续步骤中去除。其中，所述第一刻蚀为干法刻蚀，在第一刻蚀过程中，第一PR207、第一BARC206、第二二氧化硅层205和第一BPR 204会随着刻蚀过程的进行逐渐消耗掉，第一光刻图案也会从第一PR207开始依次传递到第一BARC206、第二二氧化硅层205、第一BPR 204和第一二氧化硅层203上，如图1b所示，第一刻蚀完成后只有部分第一BPR 204留在第一二氧化硅层203上。

步骤103、图1c为现有技术中金属连线刻蚀方法的步骤103的剖面结构示意图，如图1c所示，第一灰化去除第一刻蚀之后第一BPR 204残留。

本步骤中，第一灰化采用等离子去除残留的第一BPR 204以及第一刻蚀产生的副产物等，清洗208表面，露出第一二氧化硅层203。

步骤104、图1d为现有技术中金属连线刻蚀方法的步骤104的剖面结构示意图，如图1d所示，在第一二氧化硅层203上方依次形成第二BPR209、第三二氧化硅层210和第二BARC211后，在第二BARC211上涂覆第二PR212，对第二PR212进行曝光和显影，从而形成第二光刻图案。其中，第二BPR209会先填充通孔208，然后在第一二氧化硅层203上形成第二BPR209；第三二氧化硅层210和第二BPR209的作用与第二二氧化硅层205和第一BPR204相同；第二BARC211和第一BARC206的作用相同；第二光刻图案用来定义后续步骤中的沟槽(trench)的开口宽度。

步骤105、图1e为现有技术中金属连线刻蚀方法的步骤105的剖面结构示意图，如图1e所示，第二刻蚀形成沟槽213，按照第二光刻图案对low-kILD 202进行第二刻蚀，在通孔208上方形成沟槽213；本步骤中，所述第二刻蚀为干法刻蚀；第二刻蚀后，通孔208下方的氮化硅层201残留部分被全部去除；第二BPR 209并未全部消耗，第一二氧化硅层203表面还残留第二BPR 209。

步骤106、图1f为现有技术中金属连线刻蚀方法的步骤105的剖面结构示意图，如图1f所示，第二灰化去除第二刻蚀之后第二BPR 209残留。

本步骤中，第二灰化采用等离子去除残留的第二BPR 209以及第二刻蚀产生的副产物等，清洗通孔208和沟槽213表面，露出第一二氧化硅层203。至此，金属连线刻蚀完成，在low-k ILD中形成了通孔和沟槽。

后续步骤还要在通孔和沟槽中填充金属铜，制作金属线路，具体步骤为在通孔和沟槽表面依次沉积扩散阻挡层和铜籽晶层，采用电化学镀工艺(ECP)在通孔和沟槽中生长金属铜之后，CMP所述金属铜，形成金属连线。

本步骤中，为了防止后续步骤通孔和沟槽中所沉积的金属铜落扩散至low-k ILD中，采用物理气相沉积(PVD)工艺沉积扩散阻挡层；采用PVD工艺在扩散阻挡层上沉积铜籽晶层；所述CMP以第一二氧化硅层作为停止层。

在上述金属连线刻蚀过程中，需要两次灰化去除光刻胶的残留和刻蚀之后的副产物，所述两次灰化过程中所用的等离子轰击low-k层间介质时，一方面使low-k层间介质吸收等离子中的水分，减少low-k层间介质的孔隙，另一方面使low-k层间介质中的碳原子和等离子中的氧元素发生反应，生成二氧化碳或一氧化碳，降低low-k层间介质中碳原子的含量。上述两方面均会导致low-k层间介质损伤，使介电系数k的值升高。由于金属连线的信号传输速率取决于寄生电阻与寄生电容两者乘积，寄生电容与层间介质的介电系数k成正比，因此当介电系数k升高时，半导体电路的信号传输速度和半导体器件的工作速度都会降低。

发明内容

有鉴于此，本发明解决的技术问题是：金属连线刻蚀过程中，分别刻蚀通孔和沟槽需要两次灰化去除光刻胶的残留和刻蚀之后的副产物，灰化过程中使用的等离子轰击使得低介电系数层间介质的介电系数k升高，降低了半导体电路的信号传输速度和半导体器件的工作速度。

为解决上述问题，本发明的技术方案具体是这样实现的：

一种金属连线刻蚀方法，在低介电系数层间介质上沉积第一二氧化硅层，在所述第一二氧化硅层上沉积掩膜层后，该方法包括：

在所述掩膜层上涂覆第一光刻胶后第一光刻形成用于定义通孔的第一光刻图案；

在所述第一光刻图案表面形成保护层；

在所述保护层上涂覆第二光刻胶后第二光刻形成用于定义沟槽的第二光刻图案；

以第一光刻图案和第二光刻图案为掩膜刻蚀所述低介电系数层间介质形成通孔和沟槽；

灰化去除刻蚀后所述掩膜层的残留，清洗所述通孔和沟槽表面，露出所述第一二氧化硅层。

所述第一光刻胶的厚度范围是1000到3000埃。

所述保护层是CH₃F或化学分子式为C_xH_y的碳氢聚合物，所述x的范围是1到10，y的范围是2到22。

所述保护层的厚度范围是100到300埃。

所述第二光刻胶的厚度范围是1000到3000埃。

所述掩膜层是由底部光阻和第二二氧化硅层组成的掩膜层或氮化钛金属掩膜。

由上述的技术方案可见，相比现有技术中分别刻蚀通孔和沟槽所需的两次灰化过程，本发明提出的金属连线刻蚀方法采用一次刻蚀形成通孔和沟槽，从而可以省略一次灰化去除光刻胶残留和刻蚀之后的副产物的步骤，减小灰化过程中等离子对低介电系数层间介质轰击造成的介电系数k的升高，避免了由于层间介质的介电系数k值升高导致的半导体电路的信号传输速度和半导体器件的工作速度降低。

附图说明

图1a～1f为现有技术中金属连线刻蚀的剖面结构示意图；

图2为本发明金属连线刻蚀方法流程图；

图3a～3e为本发明金属连线刻蚀的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

具体实施例一

结合附图3a～3e详细说明如图2所示的本发明的金属连线刻蚀方法，其步骤如下：

步骤301、图3a为本发明中金属连线刻蚀方法的步骤301的剖面结构示意图，如图3a所示，在底部抗反射涂层(BARC)406上涂覆第一光刻胶(PR)407后第一光刻形成用于定义通孔(via)的第一光刻图案；

本步骤中，第一光刻具体是指：对BARC406上涂覆的第一PR407进行曝光和显影，从而形成第一光刻图案。其中，涂覆第一PR407的厚度范围是1000到3000埃，例如1000埃、1500埃和3000埃；第一光刻图案用来定义后续步骤中的通孔的开口宽度。图3a中，最下方的氮化硅层(Si₃N₄)401作为刻蚀停止层，其上方是low-k ILD402，例如掺杂碳原子的二氧化硅；low-kILD402上方是第一二氧化硅层403，作为后续工艺中化学机械研磨(CMP)的停止层；第一二氧化硅层403上方依次为底部光阻层(Bottom Photoresist，BPR)404、第二二氧化硅层405和BARC406，其中，第一BARC406用于减少在曝光过程中的光反射。在实际应用中可以省略。所述BPR404和所述第二二氧化硅层405作为掩膜层，共同用于在后续刻蚀过程中增加掩膜层高度，延长掩膜层的耗尽时间，传递光刻图案，第二二氧化硅层405用于保护BPR 404不受到曝光和显影过程的影响，保证第一BPR 404的完整性。此外，掩膜层并不局限于所述第一BPR404和所述第二二氧化硅层405组成的结构，还可以用金属掩膜，例如：氮化钛。

步骤302、图3b为本发明中金属连线刻蚀方法的步骤302的剖面结构示意图，如图3b所示，在第一PR407形成的第一光刻图案表面形成保护层408；

本步骤中，保护层408是碳氢聚合物，例如CH₃F或化学分子式为C_xH_y的等同时含有碳原子和氢原子的聚合物，其中x的范围是1到10，y的范围是2到22。保护层408的厚度范围是100到300埃，例如100埃、150埃和300埃。在第一PR407表面形成保护层408的过程为：由于步骤302中已经在第一PR407上形成了第一光刻图案，保护层408在覆盖第一PR407表面的同时，还会覆盖第一PR407上的第一光刻图案没有覆盖的BARC406部分，使保护层408形成凹槽形状。本发明中，保护层408用于保护第一PR407不受后续第二光刻步骤的影响，保持步骤301定义的第一光刻图案。保护层408的厚度相比通孔的开口宽度可以忽略不计，因此几乎不改变第一PR407定义的第一光刻图案的形状，能够在后续刻蚀形成通孔和沟槽的步骤中和第一PR407一起作为刻蚀的掩膜。

步骤303、图3c为本发明中金属连线刻蚀方法的步骤303的剖面结构示意图，如图3c所示，在保护层408上涂覆第二PR409后第二光刻形成用于定义沟槽的第二光刻图案；

本步骤中，第二光刻图案用于定义沟槽的开口宽度；涂覆第二PR409的厚度范围是1000到3000埃，例如1000埃、1500埃和3000埃；在涂覆第二PR409的过程中，第二PR409会先填充保护层408形成的凹槽，由于第二光刻图案定义沟槽的开口宽度大于第一光刻图案定义通孔的开口宽度，所以经过第二光刻的曝光和显影后，原先填充凹槽的第二PR409被去除，只在涂覆在保护层408表面的第二PR409上形成第二光刻图案。

在步骤301、302、和303中，所述第一PR407、所述保护层408和所述第二PR409沉积的厚度范围是分别根据它们的性质、宽高比以及在后续刻蚀过程中的刻蚀速率和刻蚀选择比确定的。

步骤304、图3d为本发明中金属连线刻蚀方法的步骤304的剖面结构示意图，如图3d所示，在low-k ILD402上刻蚀形成通孔410和沟槽411；本步骤中，刻蚀是以第一光刻图案和第二光刻图案为掩膜，随着第二PR409、保护层408、第一PR407、BARC406、第二二氧化硅层405和BPR404在光刻过程中的消耗，第一光刻图案和第二光刻图案会整体向下转移，由一次刻蚀在low-k ILD402中形成通孔410和沟槽411，以氮化硅层401为刻蚀停止层，完全去除通孔底部的氮化硅层401，刻蚀完成后只有部分BPR404残留在第一二氧化硅层403上。

步骤305、图3e为本发明中金属连线刻蚀方法的步骤305的剖面结构示意图，如图3e所示，灰化去除刻蚀后所述BPR404的残留，清洗通孔410和沟槽411表面，露出第一二氧化硅层403。

本步骤中，灰化采用等离子去除残留的BPR404以及刻蚀产生的副产物残留物等，清洗通孔410和沟槽411表面，露出第一二氧化硅层403。至此，金属连线刻蚀完成，在low-k ILD中形成了通孔和沟槽。

本发明提出了通过两次光刻分别形成定义通孔开口宽度的第一光刻图案和定义沟槽开口宽度的第二光刻图案后，以第一光刻图案和第二光刻图案同时作为掩膜，由一次刻蚀同时形成沟槽和通孔。相比现有技术，在分别刻蚀形成通孔和沟槽之后各要进行一次灰化，省去了一次灰化步骤，减轻了灰化过程中的等离子轰击对low-k层间介质的损伤，防止由于层间介质的k值的增大带来的半导体电路的信号传输速度和半导体器件的工作速度的降低。此外，通过一次刻蚀同时形成沟槽和通孔，相比现有技术无需在刻蚀形成通孔之后再次形成掩膜层，简化了工艺步骤。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种金属连线刻蚀方法，在低介电系数层间介质上沉积第一二氧化硅层，在所述第一二氧化硅层上沉积掩膜层，所述掩膜层是由底部光阻和第二二氧化硅层组成的掩膜层，其特征在于，该方法包括：

在所述第一光刻图案表面形成保护层；

灰化去除刻蚀后所述底部光阻的残留，清洗所述通孔和沟槽表面，露出所述第一二氧化硅层。

2.根据权利要求1所述的方法，其特征在于，所述第一光刻胶的厚度范围是1000到3000埃。

3.根据权利要求1所述的方法，其特征在于，所述保护层是CH₃F。

4.根据权利要求1或3所述的方法，其特征在于，所述保护层的厚度范围是100到300埃。

5.根据权利要求1所述的方法，其特征在于，所述第二光刻胶的厚度范围是1000到3000埃。