JP2005116562A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体基板1上にアンダーメタル3が形成されている。アンダーメタル3を覆うように層間絶縁膜5が形成されている。層間絶縁膜5には、アンダーメタル3の直上に位置する層間絶縁膜5の部分を周方向から取囲むようにリング状開口部5bが形成されている。リング状開口部5bにガードリング8が形成されている。ガードリング8の内側に位置する層間絶縁膜5の部分に形成された複数の開口部5aのそれぞれに柱状タングステン7が形成されている。アンダーメタル3の直上に位置する層間絶縁膜5の部分上に、トップメタル6が形成されている。ガードリング8は、半導体基板1の主表面に平行な横断面における外周形状がほぼ円となるように形成されている。
【選択図】 図1
Description
本発明の実施例1に係る半導体装置について説明する。図1および図2に示すように半導体基板1上にシリコン酸化膜2,4が形成されている。そのシリコン酸化膜4に形成された開口部5aにアンダーメタル3が形成されている。アンダーメタル3を覆うように、層間絶縁膜5が形成されている。
本発明の実施例2に係る半導体装置について説明する。図7および図8に示すように、ガードリング8を第1のガードリング8として、これを周方向から取囲むように層間絶縁膜5にリング状開口部5cが形成され、そのリング状開口部5cに第2のガードリング9が形成されている。なお、これ以外の構成については図1および図2に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
本発明の実施例3に係る半導体装置について説明する。図10に示すように、ガードリング8の平面形状は略六角形とされ、その内周形状は矩形とされる。矩形の領域S内に位置する層間絶縁膜5の部分に複数の開口部5aが形成され、その開口部5aのそれぞれに柱状タングステン7が形成されている。これ以外の構成は、図1および図2に示す構造と同様である。
本発明の実施例4に係る半導体装置について説明する。図15および図16に示すように、ガードリング8の内側に位置する層間絶縁膜5の部分には、アンダーメタル3の表面をそれぞれ露出する複数の開口部5a,5dが形成されている。
Claims (10)
- 主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された第1導電領域と、
前記第1導電領域を覆うように前記半導体基板上に形成された絶縁膜と、
前記第1導電領域の直上に位置する前記絶縁膜の部分を周方向から取囲むように前記絶縁膜に形成されたリング状開口部と、
前記リング状開口部を充填するように形成されたリング状領域と、
前記リング状領域内に位置する前記絶縁膜の部分に形成され、前記第1導電領域の表面を露出する開口部と、
前記開口部を充填するように形成された柱状導電体部と、
前記第1導電領域の直上に位置する前記絶縁膜の部分上に形成され、前記柱状導電体部と電気的に接続され所定の検査のためのプローブが接触する第2導電領域と
を備え、
前記リング状領域は、前記半導体基板の主表面に平行な横断面における外周形状が、プローブが接触した際に前記リング状領域の内側から外側に向かって作用する応力を緩和するために滑らかな曲線および鈍角の角部の少なくともいずれかを有するように形成された、半導体装置。 - 前記リング状領域は前記外周形状が略円となるように形成された、請求項1記載の半導体装置。
- 前記リング状領域は前記外周形状が略正多角形となるように形成された、請求項1記載の半導体装置。
- 前記開口部は複数形成され、
前記柱状導電体部は、複数の前記開口部のそれぞれを充填するように複数形成された、請求項1〜3のいずれかに記載の半導体装置。 - 前記開口部は、前記リング状領域内に位置する前記絶縁膜の部分に1つ形成され、
前記柱状導電体部は前記開口部を充填するように形成された、請求項1〜3のいずれかに記載の半導体装置。 - 前記リング状領域とは距離を隔てて前記リング状領域を周方向から取囲むように前記絶縁膜に形成された他のリング状開口部と、
前記他のリング状開口部を充填するように形成された他のリング状領域と
を備えた、請求項1〜5のいずれかに記載の半導体装置。 - 主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された第1導電領域と、
前記第1導電領域を覆うように前記半導体基板上に形成された絶縁膜と、
前記第1導電領域の直上に位置する前記絶縁膜の部分を周方向から取囲むように前記絶縁膜に形成されたリング状開口部と、
前記リング状開口部を充填するように形成されたリング状領域と、
前記リング状領域内に位置する前記絶縁膜の部分に形成され、前記第1導電領域の表面を露出する複数の開口部と、
複数の前記開口部のそれぞれを充填するように形成された複数の柱状導電体部と、
前記第1導電領域の直上に位置する前記絶縁膜の部分上に形成され、複数の前記柱状導電体部のそれぞれと電気的に接続されて所定の検査のためのプローブが接触する第2導電領域と
を備え、
複数の柱状導電体部のそれぞれは、プローブの接触する頻度の高い部分の直下に位置する柱状導電体部の横断面積がより大きくなるように形成された、半導体装置。 - 複数の柱状導電体部のそれぞれは、前記リング状領域内の中央部分に位置する柱状導電体部の横断面積がより大きくなるように形成された、請求項7記載の半導体装置。
- 前記リング状領域は、前記半導体基板の主表面に平行な横断面における外周形状が、前記リング状領域の内側から外側に向かって作用する応力を緩和するために滑らかな曲線を有するように形成された、請求項7または8に記載の半導体装置。
- 前記リング状領域は、前記半導体基板の主表面に平行な横断面における外周形状が、前記リング状領域の内側から外側に向かって作用する応力を緩和するために鈍角の角部を有するように形成された、請求項7〜9のいずれかに記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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Family
ID=34538328
Family Applications (1)
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