JP2009266998A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009266998A
JP2009266998A JP2008113532A JP2008113532A JP2009266998A JP 2009266998 A JP2009266998 A JP 2009266998A JP 2008113532 A JP2008113532 A JP 2008113532A JP 2008113532 A JP2008113532 A JP 2008113532A JP 2009266998 A JP2009266998 A JP 2009266998A
Authority
JP
Japan
Prior art keywords
metal layer
region
insulating layer
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008113532A
Other languages
English (en)
Inventor
Hideki Yuzawa
秀樹 湯澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008113532A priority Critical patent/JP2009266998A/ja
Publication of JP2009266998A publication Critical patent/JP2009266998A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明は、拡散防止層にクラックが生じても、その上下の金属層の金属拡散の発生を防止することを目的とする。
【解決手段】第2の金属層32は、第1の金属層16及び突起電極34の間の金属拡散防止層である。第1の金属層16は第1の領域18及び第2の領域20を有する。第2の絶縁層24は、第1の金属層16の第1の領域18の上に位置する第1の部分26と、第1の金属層16の第2の領域20の上に位置する開口30と、第1の絶縁層14の上に位置する第2の部分28と、を有する。第2の金属層32は、開口30を介して第1の金属層16の第2の領域20と接触する部分と、第2の絶縁層24の第1の部分26の上に位置する部分と、を含む。突起電極34は、第2の金属層32の上であって、第2の絶縁層24の第1の部分26とオーバーラップする位置に設けられている。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関する。
半導体チップのアルミニウム電極に金バンプを形成する際に、これらの金属拡散による接合強度の低下や電気抵抗の上昇を防ぐため、両者間に拡散防止層を介在させることが知られている(特許文献1)。しかし、金バンプに加えられた力によって拡散防止層にクラックが生じ、クラックを通じて金属拡散が生じてしまう。
特開2004−363449号公報
本発明は、拡散防止層にクラックが生じても、その上下の金属層の金属拡散の発生を防止することを目的とする。
(1)本発明に係る半導体装置は、
集積回路が形成された半導体基板と、
前記半導体基板の上に設けられた第1の絶縁層と、
前記第1の絶縁層の上に設けられ、前記集積回路と電気的に接続された、第1の領域及び第2の領域を有する第1の金属層と、
前記第1の金属層の前記第1の領域の上に位置する第1の部分と、前記第1の金属層の前記第2の領域の上に位置する開口と、前記第1の絶縁層の上に位置する第2の部分と、を有する第2の絶縁層と、
前記開口を介して前記第1の金属層の前記第2の領域と接触する部分と、前記第2の絶縁層の前記第1の部分の上に位置する部分と、を含む第2の金属層と、
前記第2の金属層の上であって、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に設けられた突起電極と、
を有し、
前記第2の金属層は、前記第1の金属層及び前記突起電極の間の金属拡散防止層である。本発明によれば、突起電極の下において、第1及び第2の金属層の間に第2の絶縁層が介在している。したがって、第2の金属層にクラックが生じても、第2の絶縁層によって、突起電極と第1の金属層の金属拡散を防止することができる。
(2)半導体装置において、
前記突起電極は、前記第2の絶縁層の前記第1の部分及び前記開口にオーバーラップする第1のバンプと、前記第2の絶縁層の前記開口とオーバーラップする位置を避けて前記第1のバンプ上の前記第1の部分とオーバーラップする位置に設けられた第2のバンプと、を含んでもよい。
(3)半導体装置において、
前記第1の金属層の前記第2の領域は、前記第1の領域を囲む形状であり、
前記開口は、前記第1の金属層の前記第1の領域を囲むように形成されていてもよい。
(4)半導体装置において、
前記突起電極の中心は、前記第1の金属層の前記第1の領域の中心とオーバーラップしてもよい。
(5)半導体装置において、
前記第1の金属層は、長方形の平面形状を有し、
前記第2の領域は、前記長方形の中心からいずれかの短辺に近い位置にあってもよい。
(6)半導体装置において、
前記集積回路の一部が、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に形成されていてもよい。
(7)本発明に係る半導体装置の製造方法は、
(a)集積回路が形成された半導体基板であって、
前記半導体基板の上に設けられた第1の絶縁層と、
前記第1の絶縁層の上に設けられ、前記集積回路と電気的に接続された、第1の領域及び第2の領域を有する第1の金属層と、
前記第1の金属層の前記第1の領域の上に位置する第1の部分と、前記第1の金属層の前記第2の領域の上に位置する開口と、前記第1の絶縁層の上に位置する第2の部分と、を有する第2の絶縁層と、
前記開口を介して前記第1の金属層の前記第2の領域と接触する部分と、前記第2の絶縁層の前記第1の部分の上に位置する部分と、を含む第2の金属層と、
を有する半導体基板を用意する工程と、
(b)前記第2の金属層の上であって、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に突起電極を設ける工程と、
を含み、
前記第2の金属層は、前記第1の金属層及び前記突起電極の間の金属拡散防止層である。本発明によれば、突起電極の下において、第1及び第2の金属層の間に第2の絶縁層が介在している。したがって、第2の金属層にクラックが生じても、第2の絶縁層によって、突起電極と第1の金属層の金属拡散を防止することができる。
(8)半導体装置の製造方法において、
前記突起電極を設ける工程は、
前記第2の絶縁層の前記第1の部分及び前記開口にオーバーラップする第1のバンプを設ける工程と、
前記第2の絶縁層の前記開口とオーバーラップする位置を避けて前記第1のバンプ上の前記第1の部分とオーバーラップする位置に第2のバンプを設ける工程と、
を含んでもよい。
(9)半導体装置の製造方法において、
前記第2のバンプを設ける工程は、
先端に金属球を有するワイヤを用意し、キャピラリを用いて、前記金属球を前記第1のバンプにボンディングする工程と、
前記金属球を、前記第1のバンプ上に残るように前記ワイヤから切り離す工程と、
を含んでもよい。
図1は、本発明の実施の形態に係る半導体装置を示す断面図である。図2は、図1に示す半導体装置の第2の絶縁層及びそれよりも下層を示す平面図である。
半導体装置は、半導体基板10を有する。半導体基板10は、最終製品としての半導体装置においては半導体チップであり、製造途中の中間製品においては半導体ウエハである。半導体基板10は、集積回路12(半導体チップには1つの集積回路12・半導体ウエハには複数の集積回路12)が形成されている。集積回路12の一部が、第2の絶縁層24の第1の部分26とオーバーラップする位置に形成されている。
半導体基板10の上には第1の絶縁層14が設けられている。第1の絶縁層14は、集積回路12の全体を覆うように形成されており、図示しないビアを介して集積回路12との電気的な接続を図るようになっている。したがって、図示しないビアを除いて、第1の絶縁層14によって、集積回路12は、第1の絶縁層14よりも上方に対して電気的に絶縁されている。第1の絶縁層14は、無機材料(例えばSiO又はSiNなどの無機酸化物)によって構成されている。
第1の絶縁層14の上には、例えばアルミニウムからなる第1の金属層16(パッド又は電極)が設けられている。第1の金属層16は、第1の絶縁層14に設けられた図示しないビアを介して集積回路12と電気的に接続されている。第1の金属層16は、第1の領域18及び第2の領域20を有する。第1の領域18は第1の金属層16の表面の中央部であり、第2の領域20は第1の領域18を囲む形状になっている。さらに、第2の領域20は第3の領域22によって囲まれている。
第1の絶縁層14の上には第2の絶縁層24(パッシベーション膜)が設けられている。第2の絶縁層24は、無機材料(例えばSiOはSiNなどの無機酸化物)によって構成されている。第2の絶縁層24は、第1の金属層16の第1の領域18の上に位置する第1の部分26と、第1の絶縁層14の上に位置する第2の部分28と、を有する。第2の絶縁層24は、第1の金属層16の第2の領域20の上に位置する開口30を有する。開口30は、第1の金属層16の第1の領域18を囲むように形成されている。
第2の絶縁層24上に、例えばチタンタングステンからなる第2の金属層32が設けられている。なお、第2の金属層32はチタンなどで形成してもよい。第2の金属層32は、第2の絶縁層24の開口30を介して第1の金属層16の第2の領域20と接触する部分と、第2の絶縁層24の第1の部分26の上に位置する部分と、を含む。第2の金属層32の表面は、開口30上で窪むようになる。第2の金属層32は、第1の金属層16及び突起電極34の間の金属拡散防止層である。つまり、第2の金属層32は、第1の金属層16と突起電極34との間での金属拡散を防止できる材料で形成されている層である。
第2の金属層32の上であって、第2の絶縁層24の第1の部分26とオーバーラップする位置に、突起電極34が設けられている。突起電極34の中心は、第1の金属層16の第1の領域18の中心とオーバーラップしている。突起電極34は、第2の絶縁層24の第1の部分26及び開口30にオーバーラップする第1のバンプ36を含む。第1のバンプ36は、例えば金から形成される。突起電極34は、第2の絶縁層24の開口30とオーバーラップする位置を避けて第1のバンプ36上の第1の部分26とオーバーラップする位置に設けられた第2のバンプ38を含む。第2のバンプ38は、例えば金から形成される。
本実施の形態によれば、突起電極34の下において、第1及び第2の金属層16,32の間に第2の絶縁層24が介在している。したがって、第2の金属層32にクラックが生じても、第2の絶縁層24によって、突起電極34と第1の金属層16の金属拡散を防止することができる。なお、半導体装置を有する電子機器として、ノート型パーソナルコンピュータ又は携帯電話などが挙げられる。
図3は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、集積回路12が形成され、第1の絶縁層14、第1の金属層16、第2の絶縁層24及び第2の金属層32を有する半導体基板10を用意する。半導体基板10の詳細は上述した通りである。
本実施の形態では、第2の金属層32の上であって、第2の絶縁層24の第1の部分26とオーバーラップする位置に突起電極34を設ける。詳しくは、第2の絶縁層24の第1の部分26及び開口30にオーバーラップする第1のバンプ36を設ける。第1のバンプ36は、メッキ(無電解メッキ又は電解メッキ)によって設けることができる。そして、第2の絶縁層24の開口30とオーバーラップする位置を避けて第1のバンプ36上の第1の部分26とオーバーラップする位置に第2のバンプ38を設ける。第2のバンプ38を設ける工程では、例えば金からなる金属球40を先端に有するワイヤ42を用意し、キャピラリ44を用いて、金属球40を第1のバンプ36にボンディングする。そして、金属球40を、第1のバンプ36上に残るようにワイヤ42から切り離す。さらに、金属球40を押しつぶしてもよい。その他のプロセスには、上述した半導体装置の構造から自明な内容が適用される。
図4は、本発明の実施の形態に係る半導体装置の変形例を説明する平面図である。図5(A)は、図4に示す半導体装置のVA−VA線断面図である。図5(B)は、図4に示す半導体装置のVB−VB線断面図である。
本実施の形態では、第1の金属層116は、長方形の平面形状を有している。第1の金属層116の第2の領域120(開口130を介して第2の金属層132と接触する領域)は、長方形の中心からいずれかの短辺に近い位置にある。第1の領域118(第2の絶縁層124が載っている領域)は、長方形の中心から、第2の領域120とは反対の短辺方向に至る領域である。第1の領域118と第2の領域120の間に長方形の中心が位置するように、第1の領域118と第2の領域120が位置している。第2の絶縁層124の第1の部分126は、第1の金属層116の第1の領域118上に位置し、第1の金属層116の外形である長方形の中心とオーバーラップする。第2の絶縁層124の開口130は、第1の金属層116の第2の領域120上に位置する。第2の金属層132の表面は、開口130上で窪む。
突起電極134は、第2の金属層132の上であって、第2の絶縁層124の第1の部分126とオーバーラップする位置に設けられている。突起電極134の第2のバンプ138は、図4に示すように第2の絶縁層124の開口130とオーバーラップしない位置に配置してもよいし、変形例として開口130とオーバーラップするように配置してもよい。本変形例のその他の内容は、上記実施の形態で説明した内容が該当する。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図1は、本発明の実施の形態に係る半導体装置を示す断面図である。 図2は、図1に示す半導体装置の第2の絶縁層及びそれよりも下層を示す平面図である。 図3は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図4は、本発明の実施の形態に係る半導体装置の変形例を説明する平面図である。 図5(A)は、図4に示す半導体装置のVA−VA線断面図であり、図5(B)は、図4に示す半導体装置のVB−VB線断面図である。
符号の説明
10…半導体基板、 12…集積回路、 14…第1の絶縁層、 16…第1の金属層、 18…第1の領域、 20…第2の領域、 22…第3の領域、 24…第2の絶縁層、 26…第1の部分、 28…第2の部分、 30…開口、 32…第2の金属層、 34…突起電極、 36…第1のバンプ、 38…第2のバンプ、 40…金属球、 42…ワイヤ、 44…キャピラリ、 116…第1の金属層、 118…第1の領域、 120…第2の領域、 124…第2の絶縁層、 126…第1の部分、 130…開口、 132…第2の金属層、 134…突起電極、 138…第2のバンプ

Claims (9)

  1. 集積回路が形成された半導体基板と、
    前記半導体基板の上に設けられた第1の絶縁層と、
    前記第1の絶縁層の上に設けられ、前記集積回路と電気的に接続された、第1の領域及び第2の領域を有する第1の金属層と、
    前記第1の金属層の前記第1の領域の上に位置する第1の部分と、前記第1の金属層の前記第2の領域の上に位置する開口と、前記第1の絶縁層の上に位置する第2の部分と、を有する第2の絶縁層と、
    前記開口を介して前記第1の金属層の前記第2の領域と接触する部分と、前記第2の絶縁層の前記第1の部分の上に位置する部分と、を含む第2の金属層と、
    前記第2の金属層の上であって、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に設けられた突起電極と、
    を有し、
    前記第2の金属層は、前記第1の金属層及び前記突起電極の間の金属拡散防止層である半導体装置。
  2. 請求項1に記載された半導体装置において、
    前記突起電極は、前記第2の絶縁層の前記第1の部分及び前記開口にオーバーラップする第1のバンプと、前記第2の絶縁層の前記開口とオーバーラップする位置を避けて前記第1のバンプ上の前記第1の部分とオーバーラップする位置に設けられた第2のバンプと、を含む半導体装置。
  3. 請求項1又は2に記載された半導体装置において、
    前記第1の金属層の前記第2の領域は、前記第1の領域を囲む形状であり、
    前記開口は、前記第1の金属層の前記第1の領域を囲むように形成されている半導体装置。
  4. 請求項3に記載された半導体装置において、
    前記突起電極の中心は、前記第1の金属層の前記第1の領域の中心とオーバーラップする半導体装置。
  5. 請求項1又は2に記載された半導体装置において、
    前記第1の金属層は、長方形の平面形状を有し、
    前記第2の領域は、前記長方形の中心からいずれかの短辺に近い位置にある半導体装置。
  6. 請求項1から5のいずれか1項に記載された半導体装置において、
    前記集積回路の一部が、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に形成されている半導体装置。
  7. (a)集積回路が形成された半導体基板であって、
    前記半導体基板の上に設けられた第1の絶縁層と、
    前記第1の絶縁層の上に設けられ、前記集積回路と電気的に接続された、第1の領域及び第2の領域を有する第1の金属層と、
    前記第1の金属層の前記第1の領域の上に位置する第1の部分と、前記第1の金属層の前記第2の領域の上に位置する開口と、前記第1の絶縁層の上に位置する第2の部分と、を有する第2の絶縁層と、
    前記開口を介して前記第1の金属層の前記第2の領域と接触する部分と、前記第2の絶縁層の前記第1の部分の上に位置する部分と、を含む第2の金属層と、
    を有する半導体基板を用意する工程と、
    (b)前記第2の金属層の上であって、前記第2の絶縁層の前記第1の部分とオーバーラップする位置に突起電極を設ける工程と、
    を含み、
    前記第2の金属層は、前記第1の金属層及び前記突起電極の間の金属拡散防止層である半導体装置の製造方法。
  8. 請求項7に記載された半導体装置の製造方法において、
    前記突起電極を設ける工程は、
    前記第2の絶縁層の前記第1の部分及び前記開口にオーバーラップする第1のバンプを設ける工程と、
    前記第2の絶縁層の前記開口とオーバーラップする位置を避けて前記第1のバンプ上の前記第1の部分とオーバーラップする位置に第2のバンプを設ける工程と、
    を含む半導体装置の製造方法。
  9. 請求項8に記載された半導体装置の製造方法において、
    前記第2のバンプを設ける工程は、
    先端に金属球を有するワイヤを用意し、キャピラリを用いて、前記金属球を前記第1のバンプにボンディングする工程と、
    前記金属球を、前記第1のバンプ上に残るように前記ワイヤから切り離す工程と、
    を含む半導体装置の製造方法。
JP2008113532A 2008-04-24 2008-04-24 半導体装置及びその製造方法 Withdrawn JP2009266998A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008113532A JP2009266998A (ja) 2008-04-24 2008-04-24 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008113532A JP2009266998A (ja) 2008-04-24 2008-04-24 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009266998A true JP2009266998A (ja) 2009-11-12

Family

ID=41392483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008113532A Withdrawn JP2009266998A (ja) 2008-04-24 2008-04-24 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2009266998A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153034A (ja) * 2012-01-25 2013-08-08 Ili Technology Corp ボンディングパッド及び複数のボンディングパッド構造を有する集積回路
JP2020010018A (ja) * 2018-06-29 2020-01-16 キヤノン株式会社 半導体素子、半導体素子の製造方法、及び液体吐出ヘッド

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153034A (ja) * 2012-01-25 2013-08-08 Ili Technology Corp ボンディングパッド及び複数のボンディングパッド構造を有する集積回路
JP2020010018A (ja) * 2018-06-29 2020-01-16 キヤノン株式会社 半導体素子、半導体素子の製造方法、及び液体吐出ヘッド
JP7309449B2 (ja) 2018-06-29 2023-07-18 キヤノン株式会社 半導体素子、半導体素子の製造方法、及び液体吐出ヘッド

Similar Documents

Publication Publication Date Title
US11037897B2 (en) Semiconductor device
US8508043B2 (en) Metal pad structure for thickness enhancement of polymer used in electrical interconnection of semiconductor die to semiconductor chip package substrate with solder bump
US10497662B2 (en) Semiconductor device and ball bonder
TWI551199B (zh) 具電性連接結構之基板及其製法
US8304905B2 (en) Semiconductor device
JP2005347622A (ja) 半導体装置、回路基板及び電子機器
CN102931155B (zh) 凸块接垫结构
JP2006310530A (ja) 回路装置およびその製造方法
US8697566B2 (en) Bump structure and manufacturing method thereof
JP2007300020A (ja) 半導体装置
TW201401456A (zh) 基板結構與封裝結構
WO2006070808A1 (ja) 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置
US9362245B2 (en) Package structure and fabrication method thereof
JP4342892B2 (ja) 半導体装置およびその製造方法
TWI579937B (zh) 基板結構及其製法暨導電結構
JP2009266998A (ja) 半導体装置及びその製造方法
JP4750586B2 (ja) 半導体装置および電子装置並びにその製造方法
JP2005026679A (ja) 半導体装置
JP2007059867A (ja) 半導体装置
US9978723B2 (en) Semiconductor device
JP2012023409A (ja) 回路装置およびその製造方法
JP2008010778A (ja) 半導体装置
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008053406A (ja) 半導体装置およびその製造方法
JP2008172022A (ja) 半導体装置及び電子デバイス、並びに、電子デバイスの製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110705