KR20150112990A - 반도체 장치 - Google Patents

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KR20150112990A
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스케히로 야마모토
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세이코 인스트루 가부시키가이샤
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Abstract

본딩 패드 아래의 층간 절연막에 충격에 의한 크랙이 발생하는 것을 방지하기 위해, 제 1 금속막 (12) 과 최상층이 되는 제 2 금속막 (15) 사이에 소경 금속 플러그 (14a) 와 대경 금속 플러그 (14b) 를 배치하고, 대경 금속 플러그 (14b) 의 상방의 제 2 금속막 (15) 의 표면에 오목부 (17) 가 형성된 본딩 패드로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 본딩 패드를 갖는 반도체 장치에 관한 것이다.
본딩 패드를 갖는 종래의 반도체 장치에 대하여 설명한다. 도 13 은, 종래의 반도체 장치를 나타내는 단면도이다.
본딩 패드 부근의 단면 (斷面) 을 보면, 제 1 금속막 (132) 은, 층간 절연막 (131) 상에 형성되고, 층간 절연막 (133) 이 제 1 금속막 (132) 을 덮도록 형성되어 있다. 이미 알려진 포토리소그래피 및 에칭 혹은 CMP 기술에 의해 금속 플러그 (134) 는 제 1 금속막 (132) 상에 형성되고 배치된다. 제 2 금속막 (135) 은, 금속 플러그 (134) 를 통하여 제 1 금속막 (132) 과 접속하도록, 또한 제 1 금속막 (132) 의 상방에 형성되어 있다. 보호막 (136) 은 제 2 금속막 (135) 상에 개구부를 가지고 있다. 또, 보호막 (136) 은, 보호막 (136) 의 개구부 이외에서 제 2 금속막 (135) 을 덮고 있다.
여기서, 금속 플러그 (134) 는 매립 텅스텐 플러그를 사용하고 있으며, 금속 플러그의 직경은 프로세스룰상 형성할 수 있는 최소경에 가까운 사이즈로 통일되어 있고, 제 2 금속막 (135) 의 표면은 평탄하다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2004-221430호
그러나, 종래의 기술에서는, 프로브침 (200) 혹은 본딩볼 (300) 을 형성하기 위한 와이어 본딩의 충격으로 발생한 응력에 의해, 제 2 금속막 (135) 및 제 1 금속막 (132) 이 뒤틀려 버리면, 본딩 패드의 하방향으로 응력이 집중되어, 층간 절연막 (133) 에 크랙 (137) 이 발생할 위험성이 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 본딩 패드 아래의 절연막에 크랙이 발생하는 것을 보다 효과적으로 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해 이하의 수단을 사용하였다.
먼저, 본딩 패드를 갖는 반도체 장치에 있어서, 제 1 층간 절연막 상의 제 1 금속막과, 상기 제 1 금속막 상의 제 2 층간 절연막과, 상기 제 2 층간 절연막을 관통하여 형성된 금속 플러그와, 상기 제 2 층간 절연막 상에 상기 금속 플러그를 통하여 전기적으로 접속하여 형성된 제 2 금속막을 구비하고, 상기 금속 플러그는 대경의 제 1 금속 플러그와 소경의 제 2 금속 플러그로 이루어지고, 상기 제 1 금속 플러그 바로 위의 상기 제 2 금속막의 표면에는 오목부가 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 1 금속 플러그는, 고융점 금속막과 상기 제 2 금속막으로 이루어지고, 제 2 금속 플러그는 고융점 금속막만으로 이루어지고, 상기 제 2 금속 플러그 바로 위의 상기 제 2 금속막의 표면은 평탄한 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 2 금속 플러그가 상기 본딩 패드 영역 밖에 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 2 금속 플러그가 상기 본딩 패드 영역 내에 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 1 금속 플러그와 상기 제 2 금속 플러그가, 상기 본딩 패드 영역 내에서 교호로 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 금속 플러그는 동심원상으로 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 금속 플러그는 본딩 패드의 각부 (角部) 방향을 제외하고, 동심원상으로 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 금속 플러그는 소용돌이상으로 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 금속 플러그는, 상기 본딩 패드의 중앙부에 원형 배치되고, 추가로, 그 외측에 소용돌이상으로 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
그리고, 상기 금속 플러그는, 복수의 금속 플러그를 집합하여 사다리꼴 영역으로 한 것이 본딩 패드의 4 개의 변을 따라 4 개 배치되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
상기 수단을 사용함으로써, 본딩 패드 표면에 가해진 응력이, 제 2 금속막의 오목부로의 이동에 의해 분산되고, 이로써 본딩 패드 아래의 절연막에 크랙이 발생하는 것을 방지할 수 있다.
도 1 은 본 발명의 반도체 장치를 나타내는 평면도와 단면도이다.
도 2 는 본 발명의 반도체 장치의 프로브 테스트 공정, 와이어 본딩 공정에 있어서의 단면도이다.
도 3 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 4 는 본 발명의 반도체 장치를 나타내는 평면도이다.
도 5 는 본 발명의 반도체 장치를 나타내는 평면도이다.
도 6 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 7 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 8 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 9 는 본 발명의 반도체 장치를 나타내는 평면도이다.
도 10 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 11 은 본 발명의 반도체 장치를 나타내는 평면도이다.
도 12 는 본 발명의 반도체 장치를 나타내는 평면도이다.
도 13 은 종래의 반도체 장치의 프로브 테스트 공정, 와이어 본딩 공정에 있어서의 단면도이다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 본딩 패드를 갖는 반도체 장치의 기본 구조에 대하여 설명한다. 도 1 은, 본 발명의 반도체 장치를 나타내는 평면도와 단면도이다.
도 1(a) 는 본딩 패드의 평면도이다. 보호막 (16) 을 개구한 영역에는 사각형의 제 2 금속막 (15) 이 노출되어 있고, 그 이면에는 소경 금속 플러그 (14a) 와, 그보다 단면 직경이 큰 대경 금속 플러그 (14b) 가 바둑판눈과 같은 정격자의 교점을 교호로 차지하도록 배치되어 있다. 또한, 소경 금속 플러그 (14a) 의 직경은 프로세스룰상 형성할 수 있는 최소경에 가까운 사이즈이다. 또한, 본딩 패드 영역 밖에는 소경 금속 플러그 (14a) 만으로 제 2 금속막 (15) 과 동일 층의 금속 배선과 하층의 금속 배선이 전기적으로 접속되어 있다.
도 1(b) 는 본딩 패드의 단면도이다. 반도체 기판 상에 형성된 제 1 층간 절연막 (11) 상에 사각형의 제 1 금속막 (12) 이 형성되고, 제 1 금속막 (12) 을 덮도록 제 2 층간 절연막 (13) 이 형성되고, 제 1 금속막 (12) 상의 제 2 층간 절연막 (13) 에는 제 1 금속막 (12) 에 이르는 비아홀이 형성되어 있다. 비아홀은 대경 비아홀과 소경 비아홀의 2 종이 혼재되고, 소경 비아홀에는, 고융점 금속으로 이루어지는 배리어 메탈막과 텅스텐막을 충전한 소경 금속 플러그 (14a) 가 형성되고, 대경 비아홀에는 배리어 메탈막과 텅스텐막과 제 2 금속막 (15) 을 충전한 대경 금속 플러그 (14b) 가 형성된다. 제 1 금속막 (12) 의 상방에는 제 2 층간 절연막 (13) 을 개재하여 제 2 금속막 (15) 이 형성되고, 제 1 금속막 (12) 과 제 2 금속막 (15) 은 대경 금속 플러그 (14a) 와 소경 금속 플러그 (14b) 를 통하여 전기적으로 접속되어 있다.
도면으로부터 분명한 바와 같이, 제 2 금속막 (15) 의 하면은 평탄하지 않고, 대경 비아홀의 중심의 움푹 패인 곳에 제 2 금속막 (15) 이 들어가도록 성막되기 때문에, 제 2 금속막 (15) 표면도 평탄하지 않고, 대경 비아홀의 상방, 즉 대경 금속 플러그 (14b) 의 상방에 오목부 (17) 를 갖는 형상이 된다. 그리고, 제 2 금속막 (15) 의 단면 (端面) 이나 측면을 덮도록 보호막 (16) 이 형성되고, 제 2 금속막 (15) 의 단면 이외의 보호막 (16) 을 제거하고 개구 영역 (18) 을 갖는 구성으로 되어 있다.
여기서, 제 1 금속막 성막 이후의 제조 방법에 대하여 설명한다. 제 2 층간 절연막 (13) 에 포토리소그래피 기술과 에칭 기술을 이용하여 대경 비아홀과 소경 비아홀을 형성한 후, PVD 법으로 티탄계 배리어 메탈막을 성막하고, 이어서, CVD 법으로 텅스텐막을 성막한다. 이 때, 텅스텐막은 소경 비아홀을 완전 충전하고, 대경 비아홀을 부분 충전하는 정도의 막두께로 성막한다. 소경 비아홀의 직경을 배리어 메탈막의 막두께와 텅스텐막의 막두께의 합의 2 배보다 작고, 대경 비아홀의 직경을 배리어 메탈막의 막두께와 텅스텐막의 막두께의 합의 2 배보다 크게 함으로써 상기와 같은 완전 충전, 부분 충전과 같은 성막이 가능해진다.
이어서, 제 2 층간 절연막 (13) 상의 텅스텐막을 에치백법 또는 CMP 법으로 제거한다. 에치백법이나 CMP 법으로 여분의 텅스텐막을 제거한 후에는, 어느 방법으로도 소경 비아홀은 배리어 메탈막과 텅스텐막으로 완전 충전되고, 대경 비아홀은 부분 충전되어, 대경 비아홀의 중심부에는 공공 (空孔) 이 존재한다. 이와 같은 상태에서 제 2 금속막 (15) 을 PVD 법으로 성막하면 대경 비아홀 내에 제 2 금속막 (15) 이 들어가, 그 표면에 오목부를 형성한다. 이어서, 제 2 금속막 (15) 과 제 2 층간 절연막 (13) 의 표면에 질화 실리콘 등으로 이루어지는 보호막 (16) 을 성막하고, 제 2 금속막 (15) 의 일부를 개구하여 본딩 패드 (개구 영역) (18) 를 형성한다.
또, 도 1(b) 는 에치백법을 이용한 경우의 형상으로서, 대경 비아홀의 내벽에 텅스텐의 사이드월이 형성되고, 그 사이드월 중에 제 2 금속막 (15) 이 충전되어 있다. 제 2 금속막 (15) 의 바닥면은 제 1 금속막 (12) 의 상면과 직접 접촉하는 구조이다. CMP 법의 경우에는 대경 비아홀 내의 텅스텐막이 제거되지 않기 때문에 제 2 금속막 (15) 과 제 1 금속막 (12) 은 텅스텐막과 배리어 메탈막을 통하여 전기적으로 접속하는 구조이다. 이와 같은 본딩 패드 구조로 함으로써, 본딩 패드 바로 아래의 반도체 소자가 손상을 받지 않게 된다.
다음으로, 본 발명의 반도체 장치에 대하여, 프로브 테스트 또는 와이어 본딩을 실시했을 때의 응력의 분산에 대하여 설명한다.
도 2(a) 는, 본 발명의 반도체 장치에 프로브침 (200) 이 제 2 금속막 (15) 에 접촉하고 있는 상태를 도시한 것이다. 프로브침 (200) 은 본딩 패드와의 전기적 접촉을 높이기 위해 어느 정도의 가중을 가해 제 2 금속막 (15) 의 표면을 미끄러지게 하지만, 본 발명의 반도체 장치에서는 표면에 오목부가 있어, 이 오목부에 프로브침 (200) 의 선단이 끼여 정지된다. 이 영역에 가해진 응력은 바로 아래의 대경 금속 플러그 (14b) 를 전파하여 제 1 금속막 (12) 에 분산되게 된다. 따라서, 제 2 층간 절연막 (13) 에 과도한 응력이 가해져 크랙이 발생하는 것을 방지할 수 있다.
도 2(b) 는, 본 발명의 반도체 장치에 본딩볼 (300) 을 접합시킨 상태를 도시한 것이다. 와이어 본딩 공정에 있어서, 금 와이어의 선단에 형성한 금볼을 제 2 금속막 (15) 에 누르면, 볼록부의 금속막은 오목부로 이동됨으로써 응력의 완화를 실시한다. 즉, 제 2 금속막 (15) 표면에 대해 대략 수직으로 가해진 힘이나 초음파 진동에 의한 충격은 가로 방향으로 분산되고, 나아가서는 대경 금속 플러그 (14b) 를 통하여 제 1 금속막 (12) 으로 분산됨으로써 제 2 층간 절연막 (13) 에 대한 충격을 완하시켜, 크랙 방지를 이룰 수 있다.
도 3 내지 도 12 에는 여러 가지 변형예를 나타내었다.
[변형예 1] 도 3(a) 는, 본딩 패드에 대경 금속 플러그 (14b) 만을 배치한 반도체 장치의 평면도이다. 도 1(a) 에서는, 소경 금속 플러그 (14a) 와, 그보다 단면 직경이 큰 대경 금속 플러그 (14b) 가 정격자의 교점을 교호로 차지하도록 배치했지만, 본 변형예에서는 모든 교점을 대경 금속 플러그 (14b) 에서 차지하는 배치로 하였다. 이와 같은 구성으로 함으로써 본딩 패드 영역 내의 오목부의 수가 많아져 응력 완화력이 증가하고, 본딩 패드 아래로의 충격을 보다 감소시킬 수 있다. 도 3(b) 도 대경 금속 플러그 (14b) 만을 배치한 반도체 장치의 평면도이다. 도 3(a) 과의 차이는, 홀수 행의 대경 금속 플러그 (14b) 와 짝수 행의 대경 금속 플러그 (14b) 가 어긋나 배치되어 있는 점이다. 바꿔 말하면, 대경 금속 플러그 (14b) 는 지그재그상으로 배치된 형상으로 되어 있다. 이와 같이, 본딩 패드 영역은 대경 금속 플러그 (14b) 만이 배치되어 있지만, 본딩 패드 영역이외에는 제 2 금속막 (15) 과 동일 층의 금속 배선과 하층의 금속 배선이 소경 금속 플러그 (14a) 만으로 전기적으로 접속되어 있다.
[변형예 2] 도 4 는 동심원상으로, 대경 금속 플러그 (14b) 와 소경 금속 플러그 (14a) 를 교호로 배치해도 된다. 또, 도 5 에 나타내는 바와 같이, 대경 금속 플러그 (14b) 만을 배치해도 된다. 도 5 에 나타내는 실시예가 도 4 에 나타내는 실시예보다 대경 금속 플러그 (14b) 의 수가 많아, 응력 완화되기 쉽다.
[변형예 3] 도 4 에서는 금속 플러그를 동심원상으로 배치하고 있었지만, 도 6 에 나타내는 바와 같이, 금속 플러그를, 본딩 패드의 각부를 제외하고, 4 개로 분할하여 원형으로 배치해도 된다. 대경 금속 플러그 (14b) 와 소경 금속 플러그 (14a) 를 혼재시킨 것을 도 6 에 나타내고, 대경 금속 플러그 (14b) 만을 배치한 것을 도 7 에 나타내었다.
[변형예 4] 도 4 에서는 금속 플러그를 동심원상으로 배치하고 있었지만, 도 8 에 나타내는 바와 같이, 금속 플러그의 배치 레이아웃을 소용돌이상으로 배치해도 된다. 대경 금속 플러그 (14b) 와 소경 금속 플러그 (14a) 를 혼재시킨 것을 도 8 에 나타내고, 대경 금속 플러그 (14b) 만을 배치한 것을 도 9 에 나타내었다. 또한, 소용돌이의 방향은 오른쪽 감김이어도 되고 왼쪽 감김이어도 된다.
[변형예 5] 도 10 에 나타내는 바와 같이, 본딩 패드의 중앙부에 대경 금속 플러그 (14b) 를 원형 배치하고, 또한, 그 외측에 소용돌이상으로 배치해도 된다. 이 경우에도 오른쪽 감김, 왼쪽 감김 중 어느 쪽이어도 상관없다.
[변형예 6] 도 11 및 도 12 에서는, 복수의 금속 플러그가 집합되어 사다리꼴 영역으로 된 것을 본딩 패드의 4 개의 변을 따라 4 개의 사다리꼴 영역을 배치하였다. 도 11 에서는 소경 금속 플러그 (14a) 를 교호로 배치하고, 도 12 에서는 대경 금속 플러그 (14b) 만을 배치하였다. 이와 같은 구성으로 함으로써, 본딩의 초음파 진동 발생 방향의 충격에 의한 제 2 금속막의 변형 이동의 응력이 오목부의 영향으로 완화되기 쉬워지고, 또한 프로브의 침입 방향 충격의 응력도 완화되기 쉬워진다.
11 : 제 1 층간 절연막
13 : 제 2 층간 절연막
12 : 제 1 금속막
14a : 대경 금속 플러그
14b : 소경 금속 플러그
15 : 제 2 금속막
16 : 보호막
17 : 오목부
18 : 본딩 패드 (개구 영역)
131 : 제 1 층간 절연막
133 : 제 2 층간 절연막
132 : 제 1 금속막
134 : 소경 금속 플러그
135 : 제 2 금속막
136 : 보호막
137 : 크랙
200 : 프로브침
300 : 본딩볼

Claims (10)

  1. 본딩 패드를 갖는 반도체 장치로서,
    제 1 층간 절연막 상의 제 1 금속막과,
    상기 제 1 금속막 상의 제 2 층간 절연막과,
    상기 제 2 층간 절연막을 관통하여 형성된 금속 플러그와,
    상기 제 2 층간 절연막 상에 상기 금속 플러그를 통하여 전기적으로 접속하여 형성된 제 2 금속막으로 이루어지는 상기 본딩 패드를 구비하고,
    상기 금속 플러그는 대경의 제 1 금속 플러그를 포함하고, 상기 제 1 금속 플러그에 상기 제 2 금속막이 들어감으로써, 상기 제 1 금속 플러그 바로 위의 상기 본딩 패드의 표면에는 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속 플러그는, 추가로 상기 제 1 금속 플러그보다 직경이 작은 소경의 제 2 금속 플러그를 포함하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 금속 플러그는, 고융점 금속막과 상기 제 2 금속막으로 이루어지고, 제 2 금속 플러그는 고융점 금속막만으로 이루어지고, 상기 제 2 금속 플러그 바로 위의 상기 제 2 금속막의 표면은 평탄한 것을 특징으로 하는 반도체 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 금속 플러그가 상기 본딩 패드 영역 밖에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 금속 플러그와 상기 제 2 금속 플러그가, 상기 본딩 패드 영역 내에서 교호로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 플러그는, 상기 본딩 패드 영역 내에서 동심원상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 플러그는, 상기 본딩 패드의 각부 (角部) 방향을 제외하고, 상기 본딩 패드 영역 내에서 동심원상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 플러그는, 상기 본딩 패드 영역 내에서 소용돌이상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 플러그는, 상기 본딩 패드의 중앙부에 원형 배치되고, 추가로, 그 외측에 소용돌이상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 플러그는, 상기 금속 플러그를 복수 집합하여 사다리꼴 영역으로 한 것이, 상기 본딩 패드 영역 내에서, 상기 본딩 패드의 4 개의 변을 따라 4 개 배치되어 있는 것을 특징으로 하는 반도체 장치.
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