JP2023011445A - 半導体装置 - Google Patents

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Takayuki Igarashi
弘和 佐山
Hirokazu Sayama
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢの上面に形成に形成された溝Ｄ１内の素子分離ＴＩと、素子分離ＴＩの直下の溝Ｄ２内の空隙Ｖ１を含むトレンチ分離ＤＴ１と、半導体基板ＳＢ上のパッドＰＤに接続されたＣｕボールＣＢ付きのＣｕワイヤとを有する半導体装置を形成する。半導体装置は、平面視においてＣｕボールＣＢの端部と重なる環状のトレンチ分離配置禁止領域１Ａを有しており、トレンチ分離ＤＴ１は、平面視においてトレンチ分離配置禁止領域１Ａから離間している。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、内部に空洞を有する溝を基板に備えた半導体装置に適用して有効な技術に関するものである。
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に、空隙を含む絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造（トレンチ分離）を有する半導体装置がある。半導体チップとリードフレームなどとを接続する際には、先端にＣｕボールを備えたＣｕワイヤ（ボンディングワイヤ）を半導体チップの表面のパッドに接続することが知られている。
特許文献１（特開２００８－１３５６９２号公報）には、ボンディング時の震動でＣｕ電極が揺動し、Ｃｕ電極の下の層間絶縁膜にクラックが入るという課題が記載されている。ここでは、パッド部の下層に配置される最上配線兼電極層を、パッド部よりもヤング率が大きな材料で構成することで、ボンディング時に電極の揺動を防止することが記載されている。
特開２００８－１３５６９２号公報
空洞を内部に有するトレンチ分離を備えた半導体チップでは、Ｃｕワイヤの接続強度評価のためのプッシュプル試験を行った際、Ｃｕボールの外周部分の直下のトレンチ分離の空隙を境にせん断応力が働き、Ｓｉ剥がれまたはクラックが発生し易い問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の上面に形成に形成された第１溝内の第１トレンチ分離と、第１トレンチ分離の直下において空隙を含む第２トレンチ分離と、半導体基板上のパッドに接続されたボール付きのボンディングワイヤとを有するものである。この半導体装置は、平面視においてボールの端部と重なる環状のトレンチ分離配置禁止領域を有しており、第２トレンチ分離は、平面視においてトレンチ分離配置禁止領域から離間している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ－Ａ線における断面図である。 図２の一部を拡大して示す断面図である。 実施の形態２である半導体装置を示す平面レイアウトである。 実施の形態２である半導体装置を示す拡大断面図である。 実施の形態２の変形例１である半導体装置を示す平面レイアウトである。 実施の形態２の変形例１である半導体装置を示す拡大断面図である。 実施の形態２の変形例２である半導体装置を示す平面レイアウトである。 実施の形態２の変形例２である半導体装置を示す拡大断面図である。 実施の形態３である半導体装置を示す平面レイアウトである。 実施の形態３である半導体装置を示す平面レイアウトである。 実施の形態３である半導体装置を示す平面レイアウトである。 比較例である半導体装置を示す平面レイアウトである。 比較例である半導体装置を示す断面図である。 比較例である半導体装置を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
＜改善の余地の詳細＞
図１３に、比較例である半導体装置である半導体チップの平面レイアウトを示す。図１３には、破線で示した矩形のパッド（電極パッド）ＰＤを示している。パッドＰＤの中央に示す丸は、パッドＰＤの上面に接続された、ボンディングワイヤであるＣｕワイヤの先端のＣｕボールＣＢの最外周の輪郭である。当該丸の内側に示す破線の丸は、ＣｕボールＣＢの底面の輪郭である。図１３に行列状に並ぶ複数の四角のそれぞれは、平面視にて矩形の環状レイアウトを有するトレンチ分離ＤＴ１である。トレンチ分離ＤＴ１は、半導体基板の上面に形成された溝内に埋め込まれた絶縁膜と、当該絶縁膜内に存在する空隙とを含む素子分離（素子分離領域）である。つまり、当該四角の四辺のそれぞれが溝であり、平面視における当該四角の内側の領域は、溝の外の領域である。
この比較例では、トレンチ分離ＤＴ１が、パッドＰＤの直下を含め配置制限なく配置されている。このため、図１５で破線の丸で示すＣｕボールＣＢの底面の端部と、実線の丸で示すＣｕボールＣＢの最外周との間の領域の直下に、トレンチ分離ＤＴ１が配置されている。
図１４および図１５に、ＣｕボールＣＢの端部近傍およびその直下の領域を含む拡大断面図を示す。図１４および図１５に示すように、比較例の半導体装置である半導体チップは、半導体基板ＳＢと、半導体基板ＳＢの上面の第１の溝Ｄ１に埋め込まれた絶縁膜ＩＦ１から成るトレンチ分離ＴＩとを有している。また、半導体チップは、トレンチ分離ＴＩの直下に形成されたトレンチ分離ＤＴ１を複数有している。トレンチ分離ＤＴ１は、トレンチ分離ＴＩの直下に形成され、溝Ｄ１よりも深い第２の溝Ｄ２と、溝Ｄ２内に埋め込まれた絶縁膜ＩＦ１と、溝Ｄ２内において絶縁膜ＩＦ１内に形成された空隙Ｖ１とから成る。
ここで、半導体チップの上面のパッドＰＤにＣｕワイヤを接続する半導体装置では、Ｃｕワイヤを接続した後、Ｃｕワイヤの接続強度評価のためのプッシュプル試験を行う。プッシュプル試験では、Ｃｕワイヤを半導体チップ側に押し付ける試験、および、Ｃｕワイヤを半導体チップから離れる方向に引っ張る試験を行う。
このとき、Ｃｕワイヤを半導体チップ側に押し付けた場合には、ＣｕボールＣＢの端部の直下のトレンチ分離ＤＴ１を基準に、ＣｕボールＣＢ側では、半導体基板ＳＢを押す方向に力が加わり、ＣｕボールＣＢの外側では、半導体基板ＳＢを押し上げる方向に力が働く。反対に、Ｃｕワイヤを上方に引っ張った場合には、ＣｕボールＣＢの端部の直下のトレンチ分離ＤＴ１を基準に、ＣｕボールＣＢ側では半導体基板ＳＢを引き上げる力が加わり、ＣｕボールＣＢの外側では半導体基板ＳＢを押し下げる方向に力が加わる。このため、プッシュプル試験を通してトレンチ分離ＤＴ１の空隙Ｖ１を境にせん断応力が働き、シリコン剥がれ（シリコン基板の剥がれ）、酸化膜剥がれ、または、酸化膜におけるクラックが発生し易い問題がある。当該クラックなどは、図１４および図１５に太い破線で示した箇所において、当該破線の下端の空隙Ｖ１を起点として生じる。
このように、空隙Ｖ１を備えたトレンチ分離を有し、ワイヤボンディングを行う半導体装置では、Ｃｕワイヤに力が印加される際のシリコン剥がれ、または、クラックが発生を防ぎ、これにより半導体装置の信頼性を向上させる改善の余地が存在する。
＜半導体装置の構造＞
以下に、図１～図３を用いて、本実施の形態の半導体装置の構造について説明する。半導体装置は、半導体チップであり、この半導体チップは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ダイオード、抵抗素子または容量素子などの半導体素子を備えている。これらの半導体素子は、半導体チップを構成する半導体基板内または半導体基板の上面近傍に形成されている。
図１には、破線で示した矩形のパッド（電極パッド）ＰＤを示している。パッドＰＤの中央に示す丸は、パッドＰＤの上面に接続された、ボンディングワイヤであるＣｕワイヤの先端を構成するＣｕボールＣＢの最外周の輪郭である。当該丸の内側に示す破線の丸は、ＣｕボールＣＢの底面の輪郭である。図１にＸ方向およびＹ方向に行列状に並ぶ複数の四角のそれぞれは、平面視にて矩形の環状レイアウトを有するトレンチ分離ＤＴ１である。図１に示すＸ方向およびＹ方向は、半導体基板の上面（主面）に沿う方向である。Ｘ方向およびＹ方向は、平面視で互いに直交する関係にある。本願では、Ｘ方向およびＹ方向のそれぞれに沿う方向を、横方向と呼び、Ｘ方向およびＹ方向のそれぞれに対して垂直な方向を、縦方向と呼ぶ。トレンチ分離ＤＴ１は、半導体基板の上面に形成された溝内に埋め込まれた絶縁膜と、当該絶縁膜内に存在する空隙とを含む素子分離（素子分離領域）である。つまり、上記四角の四辺のそれぞれが溝であり、平面視における当該四角の内側の領域は、溝の外の領域である。ＣｕボールＣＢの平面視における直径は、ボンディングワイヤの直径よりも大きい。
図２に、図１のＡ－Ａ線における断面図を示す。図２に示すように、本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢの上面の第１の溝Ｄ１に完全に埋め込まれた絶縁膜ＩＦ１から成るトレンチ分離ＴＩとを有している。半導体基板ＳＢは、例えば単結晶Ｓｉ（シリコン）から成る。また、半導体チップは、トレンチ分離ＴＩの直下に形成されたトレンチ分離ＤＴ１を複数有している。トレンチ分離ＤＴ１は、トレンチ分離ＴＩの直下に形成され、溝Ｄ１よりも深い第２の溝Ｄ２と、溝Ｄ２内に埋め込まれた絶縁膜ＩＦ１と、溝Ｄ２内において絶縁膜ＩＦ１内に形成された空隙（空洞部）Ｖ１とから成る。溝Ｄ２は、溝Ｄ１の底面に形成され、下方（半導体基板ＳＢの裏面側）に向かって延在している。
トレンチ分離ＴＩは、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成された、絶縁膜ＩＦ１から成る素子分離領域である。また、トレンチ分離ＤＴ１は、ＤＴＩ（Deep Trench Isolation）構造を有している。ここでは、トレンチ分離ＤＴ１を、溝により素子を分離するものとしてトレンチ分離と呼ぶが、トレンチ分離ＤＴ１は実際には素子の分離に用いられていないダミー素子分離である。ダミー素子分離は、素子の分離に寄与する素子分離が形成される溝Ｄ２を含め、半導体チップに形成される溝Ｄ２の製造ばらつきを抑えるために設けられる擬似的な素子分離である。つまり、ダミー素子分離であるトレンチ分離ＤＴ１は、溝Ｄ１より深い溝Ｄ２のエッチング深さを均一にするために設けられている。ダミー素子分離を配置してトレンチ分離パターンの占有率を調整することで、エッチング深さを均一にすることができる。ダミー素子分離であるトレンチ分離ＤＴ１の上端近傍のトレンチ分離ＴＩも、ダミー素子分離である。
トレンチ分離ＴＩ、トレンチ分離ＤＴ１および半導体基板ＳＢの上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、主に酸化シリコン膜などから成る。ただし、実際には、層間絶縁膜ＩＬは積層配線層であり、金属から成る配線を含む配線層を複数積層した構造を有している。図２には示していないが、層間絶縁膜ＩＬの下の半導体基板ＳＢの上面近傍には、半導体素子が形成されている。層間絶縁膜ＩＬ上には、例えば主にＡｌ（アルミニウム）から成るパッドＰＤが形成されている。パッドＰＤは、上記配線を介して、上記半導体素子に電気的に接続されている。パッドＰＤの端部の上面および側面は、層間絶縁膜ＩＬの上面を覆うパッシベーション膜ＰＦにより覆われている。
パッシベーション膜ＰＦから露出しているパッドＰＤの上面には、Ｃｕ（銅）から成るボンディングワイヤであるＣｕワイヤＣＷが接続されている。具体的には、ＣｕワイヤＣＷの先端のＣｕボールＣＢがパッドＰＤの上面に押し付けられ、ＣｕボールＣＢは潰れた状態となっている。これにより、ＣｕボールＣＢに隣接する領域では、パッドＰＤの上面の一部が盛り上がっている。潰れたＣｕボールＣＢは、平坦な底面と、曲面から成る側面とを備えている。
ここで、図１および図３を用いて、本実施の形態の半導体装置の主な特徴について説明する。図３は、図２の一部（破線で示す箇所）を拡大した断面図である。図３に示すように、本実施の形態の半導体装置は、トレンチ分離配置禁止領域１Ａを有している。トレンチ分離配置禁止領域１Ａは、図１に示す破線の丸と実線の丸との間の領域である。すなわち、トレンチ分離配置禁止領域１Ａは、平面視においてＣｕボールＣＢの端部と重なる環状の領域である。
具体的には、トレンチ分離配置禁止領域１Ａは、図３に示すＣｕボールＣＢの底面のうち、トレンチ分離ＤＴ１を構成する空隙Ｖ１から、縦方向において最も近いＣｕボールＣＢの底面の端部と、横方向におけるＣｕボールＣＢの最外周との間の領域であり、ＣｕボールＣＢの直下の領域を含む。言い換えれば、トレンチ分離配置禁止領域１Ａは、ＣｕボールＣＢの底面のうち、トレンチ分離ＤＴ１を構成する空隙Ｖ１から、縦方向において最も近いＣｕボールＣＢの底面の端部と、平面視でのＣｕボールＣＢの径方向において、ＣｕボールＣＢの最外周との間が最短である領域である。本実施の形態の半導体装置の主な特徴は、このトレンチ分離配置禁止領域１Ａの半導体基板ＳＢ内にトレンチ分離ＤＴ１を配置せず、トレンチ分離配置禁止領域１Ａ以外の半導体基板ＳＢ内にトレンチ分離ＤＴ１を配置している。
上記した、トレンチ分離ＤＴ１を構成する空隙Ｖ１から、縦方向において最も近いＣｕボールＣＢの底面の端部とは、図３に示すＣｕボールＣＢの底面のうち、縦方向（高さ方向、厚さ方向）の距離Ｌが最も短い領域の端部を指す。当該端部は、ＣｕボールＣＢの底面のうち、縦方向における空隙Ｖ１からの距離Ｌが最も短い領域（平坦な底面）と、縦方向における空隙Ｖ１からＣｕボールＣＢまでの距離が、ＣｕボールＣＢの最外周に向かって徐々に大きくなる領域（曲面を有する側面）との境界である。
（本実施の形態の効果）
図１４および図１５を用いて説明したように、Ｃｕワイヤが半導体基板ＳＢ側に押された場合または上方に引っ張られた場合には、ＣｕボールＣＢの端部の直下、すなわち上述したトレンチ分離配置禁止領域１Ａにトレンチ分離ＤＴ１が形成されていると、当該トレンチ分離ＤＴ１を基準に、半導体基板ＳＢ内にせん断応力が働く。そこで、本実施の形態では、図３に示すように、トレンチ分離配置禁止領域１Ａにトレンチ分離ＤＴ１を配置しておらず、これにより、当該せん断応力の発生を防げる。したがって、半導体チップにおけるシリコン剥がれ、酸化膜剥がれ、または、酸化膜におけるクラックの発生を防げるため、半導体装置の信頼性を向上できる。よって、上記改善の余地を解消できる。
また、より確実にシリコン剥がれ、酸化膜剥がれ、または、酸化膜におけるクラックの発生を防ぐため、ＣｕボールＣＢの位置合わせずれ、ＣｕボールＣＢの径ばらつきなどを考慮する必要がある。このため、トレンチ分離配置禁止領域１Ａを横方向（平面視におけるＣｕボールＣＢの径方向）にさらに広げたトレンチ分離配置禁止領域１Ｂを設ける方がより好ましい。
また、ここでは、溝Ｄ２内に空隙Ｖ１を伴った絶縁膜ＩＦ１が埋め込まれていることについて説明したが、溝Ｄ２内に埋め込まれる膜の材料は、ポリシリコン膜、または、Ｗ（タングステン）などから成る金属膜であってもよい。溝Ｄ２内にポリシリコン膜または金属膜などの導電膜が埋め込まれる場合としては、当該導電膜を介して半導体基板ＳＢに電位を供給する場合、当該導電膜を素子分離に用いる場合、または、当該導電膜を容量素子として用いる場合などが考えられる。溝Ｄ２内にポリシリコン膜または金属膜のいずれが埋め込まれる場合であっても、溝Ｄ２内のそれらの膜内には、空隙Ｖ１が形成されている。そのような膜を含むトレンチ分離をトレンチ分離配置禁止領域１Ａに形成しないことで、上述した本実施の形態の効果を得られる。
（実施の形態２）
図４および図５（特に図４）に示すように、半導体素子を電気的に分離するためのトレンチ分離ＤＴ２が設けられていてもよい。図５は、図３と同様に、ＣｕボールＣＢの端部近傍を示す拡大断面図である。図４に示すように、本実施の形態では、半導体素子が形成された素子領域１Ｃが存在している。素子領域１Ｃの周囲の半導体基板内には、トレンチ分離ＤＴ１と同じ構造を有するトレンチ分離ＤＴ２が形成されている。トレンチ分離ＤＴ２は、素子領域１Ｃを平面視で囲むように、矩形の環状構造を有している。
ここでは、素子領域１Ｃおよびその周囲のトレンチ分離ＤＴ２は、平面視において、トレンチ分離配置禁止領域１Ａの内側および外側のそれぞれに形成されている。ただし、平面視において、トレンチ分離配置禁止領域１Ａとトレンチ分離ＤＴ２とは互いに離間しており、重なっていない。
本実施の形態では、ダミー素子分離であるトレンチ分離ＤＴ１と、素子の電気的分離に用いられるトレンチ分離ＤＴ２との両方を、トレンチ分離配置禁止領域１Ａから離間した位置に形成している。このため、Ｃｕワイヤが半導体基板ＳＢ側に押された場合または上方に引っ張られた場合に、トレンチ分離ＤＴ１またはＤＴ２を基準に、半導体基板ＳＢ内にせん断応力が働くことを防げる。したがって、半導体チップにおけるシリコン剥がれ、酸化膜剥がれ、または、酸化膜におけるクラックの発生を防げるため、半導体装置の信頼性を向上できる。
＜変形例１＞
図６および図７に示すように、素子領域１Ｃが、平面視でトレンチ分離配置禁止領域１Ａの全体と重なっていてもよい。この場合、素子領域１ＣはＣｕボールＣＢの直下の領域を全て含んでおり、平面視において、当該素子領域１Ｃを囲むトレンチ分離ＤＴ２は、トレンチ分離配置禁止領域１Ａの全体を囲んでいる。つまり、トレンチ分離ＤＴ２はトレンチ分離配置禁止領域１Ａから離間している。また、素子領域１Ｃ内に、トレンチ分離ＤＴ１は形成されていない。
本変形例では、ダミー素子分離であるトレンチ分離ＤＴ１と、素子の電気的分離に用いられるトレンチ分離ＤＴ２との両方を、トレンチ分離配置禁止領域１Ａから離間した位置に形成している。このため、Ｃｕワイヤが半導体基板ＳＢ側に押された場合または上方に引っ張られた場合に、トレンチ分離ＤＴ１またはＤＴ２を基準に、半導体基板ＳＢ内にせん断応力が働くことを防げる。したがって、半導体チップにおけるシリコン剥がれ、酸化膜剥がれ、または、酸化膜におけるクラックの発生を防げるため、半導体装置の信頼性を向上できる。
＜変形例２＞
図８および図９に示すように、素子領域１Ｃが、平面視でトレンチ分離配置禁止領域１Ａの一部と重なっていてもよい。ここでは、素子領域１Ｃおよびその周囲のトレンチ分離ＤＴ２のそれぞれの一部は、いずれも平面視でＣｕボールＣＢと重なっている。ここでは、内部に空隙Ｖ１を含むトレンチ分離ＤＴ２が、トレンチ分離配置禁止領域１Ａに形成されている。ただし、環状のトレンチ分離配置禁止領域１Ａと、トレンチ分離ＤＴ２とは、平面視で交差しており、平行な状態で重なってはいない。
トレンチ分離配置禁止領域１Ａとトレンチ分離ＤＴ２と平面視で平行している場合、つまり、トレンチ分離ＤＴ２がサークル状のトレンチ分離配置禁止領域１Ａの接線のように延在している場合には、改善の余地で説明したようにせん断応力が生じ易い。しかし、本変形例のように、トレンチ分離配置禁止領域１Ａとトレンチ分離ＤＴ２とが平面視で交差している場合には、せん断応力の発生を抑えることができる。サークル状に延在するトレンチ分離配置禁止領域１Ａとトレンチ分離ＤＴ２とが平面視において交差する角度は、例えば４５度以上、９０度以下であることが好ましい。
本変形例では、前記実施の形態１と同様に、ダミー素子分離であるトレンチ分離ＤＴ１はトレンチ分離配置禁止領域１Ａから離間している。よって、本変形例では、Ｃｕワイヤが半導体基板ＳＢ側に押された場合または上方に引っ張られた場合に、トレンチ分離ＤＴ１またはＤＴ２を基準に、半導体基板ＳＢ内にせん断応力が働くことを防げる。したがって、半導体チップにおけるシリコン剥がれ、酸化膜剥がれ、または、酸化膜におけるクラックの発生を防げるため、半導体装置の信頼性を向上できる。
（実施の形態３）
前記実施の形態１、２では、ダミー素子分離であるトレンチ分離が形成されている場合について説明したが、以下では、ダミー素子分離がない場合について、図１０～図１２を用いて説明する。図１０図１１および図１２は、それぞれ別々の実施例を示す平面レイアウトである。
図１０に示す構造は、図４を用いて説明した構造と異なり、ダミー素子分離であるトレンチ分離ＤＴ１を有していない。ここでは、素子領域１Ｃおよびその周囲のトレンチ分離ＤＴ２のそれぞれは、トレンチ分離配置禁止領域１Ａから離間しており、平面視においてトレンチ分離配置禁止領域１Ａの内側または外側に位置している。トレンチ分離ＤＴ２はトレンチ分離配置禁止領域１Ａに形成されておらず、ダミー素子分離であるトレンチ分離ＤＴ１が形成されていないため、前記実施の形態２（図４参照）に比べ、より効果的にせん断応力の発生を防げる。
図１１に示す構造は、図６を用いて説明した構造と異なり、ダミー素子分離であるトレンチ分離ＤＴ１を有していない。ここでは、素子領域１Ｃは平面視においてトレンチ分離配置禁止領域１Ａの全体に重なっており、素子領域１Ｃの周囲のトレンチ分離ＤＴ２は、トレンチ分離配置禁止領域１Ａから離間している。このように、トレンチ分離ＤＴ２はトレンチ分離配置禁止領域１Ａに形成されておらず、ダミー素子分離であるトレンチ分離ＤＴ１が形成されていないため、前記実施の形態２の変形例１（図６参照）に比べ、より効果的にせん断応力の発生を防げる。
図１２に示す構造は、図８を用いて説明した構造と異なり、ダミー素子分離であるトレンチ分離ＤＴ１を有していない。ここでは、素子領域１Ｃおよびその周囲のトレンチ分離ＤＴ２のそれぞれの一部は、トレンチ分離配置禁止領域１Ａと平面視で重なっている。ただし、環状のトレンチ分離配置禁止領域１Ａと、トレンチ分離ＤＴ２とは、平面視で交差しており、平行な状態で重なってはいない。また、ダミー素子分離であるトレンチ分離ＤＴ１が形成されていない。このため、前記実施の形態２の変形例２（図８参照）に比べ、より効果的にせん断応力の発生を防げる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ、１Ｂ トレンチ分離配置禁止領域
１Ｃ 素子領域
Ｄ１、Ｄ２ 溝
ＤＴ１、ＤＴ２ トレンチ分離
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＴＩ 素子分離
Ｖ１ 空隙

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成された第１溝と、
    前記第１溝の底面に形成され、前記第１溝よりも深さが深い第２溝と、
    前記第１溝内を埋め込む第１膜から成る第１トレンチ分離と、
    前記第２溝内に埋め込まれ、前記第２溝内において内部に第１空隙を有する第２膜から成る第２トレンチ分離と、
    前記第１トレンチ分離、前記第２トレンチ分離および前記半導体基板のそれぞれの上のパッドの上面に接続されたボンディングワイヤと、
    前記ボンディングワイヤの先端を構成するボールと、
    平面視において前記ボールの端部と重なる環状の第１領域と、
    を有し、
    前記第１領域は、前記ボールの底面のうち、前記第１空隙から、前記半導体基板の上面に対して垂直な第１方向において最も近い前記ボールの前記底面の端部と、前記半導体基板の前記上面に沿う第２方向における前記ボールの最外周との間の領域であって、前記ボールの直下を含み、
    前記第２トレンチ分離は、平面視において前記第１領域から離間している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１溝の前記底面に形成され、前記第１溝よりも深さが深い第３溝と、
    前記第３溝内に埋め込まれ、前記第３溝内において内部に第２空隙を有する前記第２膜から成る第３トレンチ分離と、
    半導体素子が形成された素子領域と、
    をさらに有し、
    前記第３トレンチ分離は、前記半導体素子を電気的に分離し、
    前記第２トレンチ分離は、擬似的な素子分離であり、
    前記第３トレンチ分離は、平面視において前記第１領域から離間している、半導体装置。
  3. 請求項２記載の半導体装置において、
    平面視において、前記素子領域は、前記ボールの全体と重なり、前記第３トレンチ分離は、前記第１領域を囲んでいる、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１溝の前記底面に形成され、前記第１溝よりも深さが深い第３溝と、
    前記第３溝内に埋め込まれ、前記第３溝内において内部に第２空隙を有する前記第２膜から成る第３トレンチ分離と、
    半導体素子が形成された素子領域と、
    をさらに有し、
    前記第３トレンチ分離は、前記半導体素子を電気的に分離し、
    前記第２トレンチ分離は、擬似的な素子分離であり、
    前記第３トレンチ分離は、平面視において前記第１領域と交差している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２膜は、絶縁膜、シリコン膜または金属膜である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２トレンチ分離は、擬似的な素子分離である、半導体装置。
  7. 請求項１記載の半導体装置において、
    半導体素子が形成された素子領域をさらに有し、
    前記第２トレンチ分離は、前記半導体素子を電気的に分離している、半導体装置。
  8. 請求項７記載の半導体装置において、
    平面視において、前記素子領域は、前記ボールの全体と重なり、前記第２トレンチ分離は、前記第１領域を囲んでいる、半導体装置。
  9. 半導体基板と、
    前記半導体基板上に形成された第１溝と、
    前記第１溝の底面に形成され、前記第１溝よりも深さが深い第２溝と、
    前記第１溝内を埋め込む第１膜から成る第１トレンチ分離と、
    前記第２溝内に埋め込まれ、前記第２溝内において内部に第１空隙を有する第２膜から成る第２トレンチ分離と、
    前記第１トレンチ分離、前記第２トレンチ分離および前記半導体基板のそれぞれの上のパッドの上面に接続されたボンディングワイヤと、
    前記ボンディングワイヤの先端を構成するボールと、
    平面視において前記ボールの端部と重なる環状の第１領域と、
    半導体素子が形成された素子領域と、
    を有し、
    前記第２トレンチ分離は、前記半導体素子を電気的に分離し、
    前記第１領域は、前記ボールの底面のうち、前記第１空隙から、前記半導体基板の上面に対して垂直な第１方向において最も近い前記ボールの前記底面の端部と、前記半導体基板の前記上面に沿う第２方向における前記ボールの最外周との間の領域であって、前記ボールの直下を含み、
    前記第２トレンチ分離は、平面視において前記第１領域と交差している、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第２膜は、絶縁膜、シリコン膜または、金属膜である、半導体装置。
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