CN114512447A - 半导体装置及其制作方法 - Google Patents

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CN114512447A CN202011170771.7A CN202011170771A CN114512447A CN 114512447 A CN114512447 A CN 114512447A CN 202011170771 A CN202011170771 A CN 202011170771A CN 114512447 A CN114512447 A CN 114512447A
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Abstract

本发明实施例提供一种半导体装置及其制作方法，半导体装置包括半导体基底、形成在半导体基底中的集成电路区域以及一个或多个密封环，一个或多个密封环设于半导体基底中，且围绕集成电路区域的周边布置，用以防护集成电路区域；其中，密封环具有波浪形结构。

Description

半导体装置及其制作方法
技术领域
本发明总体来说涉及半导体技术领域，具体而言，涉及一种半导体装置及其制作方法。
背景技术
半导体集成电路产业已经历快速成长。随着半导体器件的尺寸不断减小，对芯片外围的密封环所起到防止湿气、离子进入芯片内部以及防止裂缝向芯片内传播的作用的要求越来越高。然而，现有技术中的密封环的防护效果并不理想。
发明内容
本发明实施例提供的半导体装置及其制作方法，其密封环的防护效果更强。
本发明实施例的半导体装置，包括半导体基底、形成在所述半导体基底中的集成电路区域以及一个或多个密封环，一个或多个密封环设于所述半导体基底中，且围绕所述集成电路区域的周边布置，用以防护所述集成电路区域；其中，所述密封环具有波浪形结构。
在其中一个实施方式中，所述密封环包括多个波峰部和多个波谷部，多个所述波峰部和多个所述波谷部交替设置，每个所述波峰部朝所述集成电路区域的方向凸设，每个所述波谷部朝背离所述集成电路区域的方向凸设。
在其中一个实施方式中，多个所述波峰部的曲率相同，多个所述波谷部的曲率相同。
在其中一个实施方式中，每个所述波峰部与每个所述波谷部的曲率相同。
在其中一个实施方式中，所述密封环的数量为至少两个。
在其中一个实施方式中，相邻的两个所述密封环的其中一个所述密封环的多个所述波峰部与另一个所述密封环的多个波峰部对应设置；
相邻的两个所述密封环的其中一个所述密封环的多个所述波谷部与另一个所述密封环的多个波谷部对应设置。
在其中一个实施方式中，相邻的两个所述密封环的其中一个所述密封环的多个所述波峰部与另一个所述密封环的多个波谷部对应设置；
相邻的两个所述密封环的其中一个所述密封环的多个所述波谷部与另一个所述密封环的多个波峰部对应设置。
在其中一个实施方式中，所述密封环的数量为至少两个，相邻的两个所述密封环的其中一个所述密封环包括多个指状部，所述指状部朝向另一个所述密封环的方向延伸。
在其中一个实施方式中，所述指状部连接于相邻的两个所述密封环，以使至少两个所述密封环形成一网状结构。
在其中一个实施方式中，所述指状部具有弧形表面，所述弧形表面朝向另一个所述密封环。
在其中一个实施方式中，所述半导体装置还包括阻挡层，所述阻挡层设于所述半导体基底和所述密封环之间。
本发明实施例的半导体装置的制作方法，包括如下步骤：
提供一具有集成电路区域的半导体基底；
在所述半导体基底上形成一个或多个沟槽，所述沟槽围绕所述集成电路区域的周边布置；以及
在所述一个或多个沟槽内形成一个或多个密封环，所述密封环具有波浪形结构。
在其中一个实施方式中，在所述一个或多个沟槽内形成一个或多个密封环之前，所述方法还包括：
形成与所述沟槽表面共形的阻挡层。
在其中一个实施方式中，所述密封环包括多个波峰部和多个波谷部，多个所述波峰部和多个所述波谷部交替设置，每个所述波峰部朝所述集成电路区域的方向凸设，每个所述波谷部朝背离所述集成电路区域的方向凸设。
在其中一个实施方式中，多个所述波峰部的曲率相同，多个所述波谷部的曲率相同。
在其中一个实施方式中，每个所述波峰部与每个所述波谷部的曲率相同。
在其中一个实施方式中，所述密封环的数量为至少两个。
在其中一个实施方式中，相邻的两个所述密封环的其中一个所述密封环的多个所述波峰部与另一个所述密封环的多个波峰部对应设置；
相邻的两个所述密封环的其中一个所述密封环的多个所述波谷部与另一个所述密封环的多个波谷部对应设置。
在其中一个实施方式中，相邻的两个所述密封环的其中一个所述密封环的多个所述波峰部与另一个所述密封环的多个波谷部对应设置；
相邻的两个所述密封环的其中一个所述密封环的多个所述波谷部与另一个所述密封环的多个波峰部对应设置。
在其中一个实施方式中，所述密封环的数量为至少两个，相邻的两个所述密封环的其中一个所述密封环包括多个指状部，所述指状部朝向另一个所述密封环的方向延伸。
在其中一个实施方式中，所述指状部连接于相邻的两个所述密封环，以使至少两个所述密封环形成一网状结构。
在其中一个实施方式中，所述指状部具有弧形表面，所述弧形表面朝向另一个所述密封环。
上述发明中的一个实施例具有如下优点或有益效果：
本发明实施例的密封环具有波浪形结构，该波浪形结构使密封环朝向集成电路区域方向的表面以及背离集成电路区域的方向的表面均呈弧形，弧形表面相比平面具有更大的拦截面积，使本发明实施例的密封环能够更加有效地防止湿气和离子进入集成电路区域内以及防止裂缝朝向集成电路区域内传播，显著提高了密封环的防护作用。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1示出的是本发明实施例的半导体装置的剖视图。
图2示出的是图1中K处的第一实施例的局部放大图。
图3示出的是图1中K处的第二实施例的局部放大图。
图4示出的是图3中L处的指状部的一实施方式的局部放大图。
图5示出的是图1中K处的第三实施例的局部放大图。
图6示出的是图1中K处的第四实施例的局部放大图。
图7至13示出的是本发明实施例的半导体装置的制作方法的不同工艺阶段的剖视图，其中图7至图11示出的是图2中沿A-A的剖视图，图12和图13示出的是图5中沿B-B的剖视图。
其中，附图标记说明如下：
100、半导体基底 110、集成电路区域
120、沟槽 200、密封环
201、空间 210、指状部
211、弧形表面 220、波峰部
230、波谷部 300、掩模层
400、阻挡层 500、金属层
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
半导体装置通常设置有密封环，该密封环围绕半导体装置的集成电路区域的外周延伸。密封环通常是一个或多个金属层的连续环。在一个或多个示例实施例中，密封环可以具有以下一项或多项功能：提供防护以防止外界湿气进入形成在半导体装置的中集成电路组件。提供防护以防止离子侵入形成在衬底中的集成电路部件，并提供防护结构以防止裂缝在衬底中朝向密封环向内的集成电路部件所在的区域的传播。
本发明实施例可用于采用密封环的任何合适的半导体装置，比如互补式金属氧化物半导体场效晶体管、互补式金属氧化物半导体装置、p型金属氧化物半导体装置、n型金属氧化物半导体装置、鳍状场效晶体管、全绕式栅极金属氧化物半导体场效晶体管如纳米线装置或纳米片装置、或其他多栅极场效晶体管。在集成电路或其部分(其可包含静态随机存取存储器及/或逻辑电路、无源构件如电阻、电容、或电感、与有源构件如p型场效晶体管、n型场效晶体管、鳍状场效晶体管、互补式金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极晶体管、高电压晶体管、高频晶体管、其他存储器单元、或上述的组合)的加工时，可制作半导体装置。
如图1所示，图1示出的是本发明实施例的半导体装置的剖视图。本发明实施例的半导体装置包括半导体基底100、形成在半导体基底100中的集成电路区域110以及多个密封环200，多个密封环200设于半导体基底100中，且围绕集成电路区域110的周边布置，用以防护集成电路区域110。其中，密封环200具有波浪形结构。
集成电路区域110内可以设有一个或多个有源器件(例如，晶体管、二极管、光二极管等)、一个或多个无源器件(例如，电阻器、电容器、电感器等)、或上述的组合。
多个密封环200围绕在集成电路区域110的周边，至少实现如下一种功能：防止湿气进入形成在集成电路区域110的衬底中的集成电路元件、防止离子进入衬底中形成的集成电路元件，以及防止衬底中的裂缝朝向集成电路元件所在的密封环200的内部区域传播。
相比现有技术中的密封环的形状，本发明实施例的密封环200具有波浪形结构，该波浪形结构使密封环200朝向集成电路区域110方向的表面以及背离集成电路区域110的方向的表面均呈弧形表面，弧形表面相比平面具有更大的拦截面积，使本发明实施例的密封环200能够更加有效地防止湿气和离子进入集成电路区域110内以及防止裂缝朝向集成电路区域110内传播，显著提高了密封环200的防护作用。
如图2所示，图2示出的是图1中K处的第一实施例的局部放大图。本发明实施例的半导体装置包括四个密封环200，围绕集成电路区域110的周边依次布置。
本发明实施例的密封环200包括多个波峰部220和多个波谷部230，多个波峰部220和多个波谷部230交替设置，每个波峰部220朝集成电路区域110的方向凸设，每个波谷部230朝背离集成电路区域110的方向凸设。多个波峰部220的曲率相同，多个波谷部230的曲率相同。每个波峰部220与每个波谷部230的曲率相同。
通过上述密封环200的多个波峰部220和多个波谷部230的形状相同且曲率相同的设计，使得每个密封环200的每处波峰部220和每处波谷部230的拦截面积大致相同且均匀，避免出现拦截面积不一致产生突变而引发结构强度不同，最终导致突变处易发生损坏。另外，密封环200的结构相同且均匀还便于加工。
当然，可以理解的是，上述的密封环200的多个波峰部220和多个波谷部230还可以采用如下变形结构，例如：
一个密封环200上的多个波峰部220之间的曲率可以不同，一个密封环200上的多个波谷部230之间的曲率可以不同；或者，一个密封环200上的多个波峰部220的曲率相同，而波峰部220的曲率与波谷部230的曲率不同。
当然，上述的密封环200还可以是至少部分具有波浪形结构。
如图2所示，本发明实施例的半导体装置具有四个密封环200。四个密封环200之间可以是等间距设置，也可以非等间距设置。
当然，应当理解的是，本发明实施例的密封环200的数量并非限定于上述的四个，例如还可以为一个、两个、三个、或五个以上等。
相邻的两个密封环200的其中一个密封环200的多个波峰部220与另一个密封环200的多个波峰部220对应设置。相邻的两个密封环200的其中一个密封环200的多个波谷部230与另一个密封环200的多个波谷部230对应设置。
通过上述一个密封环200的多个波峰部220与另一个密封环200的多个波峰部220对应设置以及一个密封环200的多个波谷部230与另一个密封环200的多个波谷部230对应设置的设计，使得多个密封环200并排设置的情况下，更能节省空间，有利于缩小半导体器件的尺寸。
如图3所示，图3示出的是图1中K处的第二实施例的局部放大图。本发明实施例中相邻的两个密封环200的其中一个密封环200包括多个指状部210，指状部210朝向另一个密封环200的方向延伸，且不与另一个密封环200连接。
一个密封环200上的多个指状部210可以与波峰部220的数量相同，多个指状部210可以分别设置在多个波峰部220的顶点处。通过指状部210的设计，可进一步增大密封环200的拦截面积，有助于提高密封环200的防护效果。
当然，可以理解的是，上述的多个指状部210可以不设置在多个波峰部220的顶点处，而是设置在波峰部220的其他区域；亦或是，多个指状部210分别设置在多个波谷部230的底点处；再或是，多个指状部210设置在多个波谷部230的除了底点处的其他区域。
如图4所示，图4示出的是图3中L处的指状部210的一实施方式的局部放大图。本发明实施例的指状部210具有弧形表面211，弧形表面211朝向另一个密封环200。由于弧形表面211相对于平面的表面积更大，更进一步增大了密封环200的拦截面积，进一步提高了密封环200的防护效果。
当然，在其他实施方式中，指状部210还可以具有其他形状的表面。
如图5所示，图5示出的是图1中K处的第三实施例的局部放大图。本发明实施例的相邻的两个密封环200之间通过多个指状部210相连接。相邻的两个密封环200之间的多个指状部210围绕集成电路区域110的周边相间隔设置。
通过多个指状部210连接于相邻的两个密封环200的设计，使得多个密封环200之间并非独立设置，而是形成一网状结构，网状结构的密封环200更加坚固，其防护作用更强。
如图6所示，图6示出的是图1中K处的第四实施例的局部放大图。本发明实施例的相邻的两个密封环200的其中一个密封环200的多个波峰部220与另一个密封环200的多个波谷部230对应设置。相邻的两个密封环200的其中一个密封环200的多个波谷部230与另一个密封环200的多个波峰部220对应设置。
这样，在沿着垂直于多个密封环200的截面上，波峰部220和波谷部230是交替设置的，当裂纹向集成电路区域110内部传播时，由于波峰部220的凸面和波谷部230的凹面交替设置，其中一个密封环200的波峰部220与另一个密封环200的波谷部230之间的空间201变大更大。裂纹向内传播时，需依次穿过波峰部220/空间201/波谷部230/波峰部220/空间201等，这种结构的设计，更加有助于防止裂纹、离子或湿气向内传播。
当然，可以理解的是，上述相邻的两个密封环200还可以采取除了上述波峰部220与波谷部230对应设置的方式相错设置，例如其中一个密封环200和与之相邻的另一个密封环200上下错开一定距离。
另外，还可以理解的是，图6所示的实施例还可以设有多个指状部210，指状部210可以自一个密封环200向另一个密封环200延伸，而不与该另一个密封环200相连接；也可以是，指状部210与相邻的两个密封环200相连接。关于指状部210的结构和优点与上述图4和图6所示实施例相同，此处不再赘述。
下面结合图7至图13，详细说明本发明实施例的半导体装置的制作方法。图7至13示出的是本发明实施例的半导体装置的制作方法的不同工艺阶段的剖视图，其中图7至11示出的是图2中沿A-A的剖视图，图12和图13示出的是图5中沿B-B的剖视图。
如图7所示，提供一具有集成电路区域110的半导体基底100，在半导体基底100上形成一个或多个沟槽120，沟槽120围绕集成电路区域110的周边布置。
在一实施方式中，半导体基底100可以包含半导体材料如基体硅或单晶硅。在其他实施例或额外实施例中，半导体基底100中可包含另一半导体元素如结晶结构的锗。半导体基底100亦可包含半导体化合物如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或上述的组合。半导体基底100亦可包含绝缘层上半导体基底100如绝缘层上硅基底、绝缘层上硅锗基底、或绝缘层上锗基底。
在一些实施例中，半导体基底100为块材(bulk)半导体基底，例如半导体晶片。举例而言，半导体基底100包含硅或其他元素半导体材料，例如锗。半导体基底100可经掺杂(例如P型、N型或前述的组合)或不经掺杂。在一些实施例中，半导体基底100包含介电层上外延成长的半导体层。外延成长的半导体层可由硅锗、硅、锗、一或多个其他合适的材料或前述的组合制成。
在一些其他的实施例中，半导体基底100包含化合物半导体。举例而言，化合物半导体包含一或多个III-V族化合物半导体，具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定义的组成，其中X1、X2、X3、Y1、Y2、Y3和Y4代表相对的比例。它们各自大于或等于0，且整体相加等于1。化合物半导体可包含碳化硅、砷化镓、砷化铟、磷化铟、一或多个其他合适的化合物半导体或前述的组合。也可使用其他包含II-VI族化合物半导体的合适的基底。
在一些实施例中，半导体基底100为绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底的主动层。绝缘体上覆半导体基底的制造可使用注入氧隔离(separation by implantation of oxygen，SIMOX)工艺、晶片接合工艺、其他合适的工艺或前述的组合。在一些其他的实施例中，半导体基底100包含多层结构。举例而言，半导体基底100包含形成在块材硅层上的硅锗层。
形成一个或多个沟槽120的方法，可以在半导体基底100上沉积一掩模层300，该掩模层300界定出该一个或多个沟槽120。在一实施方式中，掩模层300可以为光刻胶。
如图8所示，在半导体基底100上沉积一掩模层300后，进行蚀刻，以形成上述的沟槽120。在一实施方式中，蚀刻可采用任何现在已知或以后开发的适用于移除材料的技术，其包含但不限于：干式蚀刻工艺(例如：电浆蚀刻、无电浆气体蚀刻、溅射蚀刻(sputteretching)、离子铣磨(ion milling)、反应离子蚀刻(reactive ion etching，RIE)；或者湿式蚀刻工艺(例如：施用酸、碱、或溶剂来溶解结构的一部分、或使用研磨剂配方来研磨掉结构的一部分)。
如图9所示，形成沟槽120后，在沟槽120表面形成一与所述沟槽120表面共形的阻挡层400。在一实施方式中，阻挡层400的形成可使用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电浆辅助化学气相沉积工艺、电镀工艺、无电电镀工艺、旋转涂布工艺、一或多个其他合适的工艺或前述的组合。
在一实施方式中，阻挡层400可以包括氮化钛(TiN)或其他合适的材料。
如图10所示，形成阻挡层400后，在所述阻挡层400的上方形成一金属层500。在一实施方式中，金属层500可以包括钨或铝。
在一实施方式中，金属层500的形成可使用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电浆辅助化学气相沉积工艺、电镀工艺、无电电镀工艺、旋转涂布工艺、一或多个其他合适的工艺或前述的组合。
如图11所示，金属层500形成后，去除部分金属层500和部分阻挡层400，以形成密封环200。在一实施方式中，去除部分金属层500和部分阻挡层400可采用化学机械研磨工艺、磨削工艺、蚀刻工艺、干式研磨工艺、湿法清洗、一或多个其他合适的工艺或前述的组合。
如图12和图13所示，图12和图13示出的是图5中沿B-B的剖视图。其中，图12示出的是在半导体基底100上形成沟槽120后，依次形成阻挡层400和金属层500。图13示出的是去除部分阻挡层400和金属层500后，形成密封环200。由于该B-B处相邻的两个密封环200是通过指状部210相连接，故在阻挡层400上形成的金属层500仅示出两个密封环200，且相比图11中的密封环200的宽度更宽。
综上所述，本发明实施例的半导体装置及其制作方法的优点和有益效果在于：
本发明实施例的密封环200具有波浪形结构，该波浪形结构使密封环200朝向集成电路区域110方向的表面以及背离集成电路区域110的方向的表面均呈弧形表面，弧形表面相比平面具有更大的拦截面积，使本发明实施例的密封环200能够更加有效地防止湿气和离子进入集成电路区域110内以及防止裂缝朝向集成电路区域110内传播，显著提高了密封环200的防护作用。
在此应注意，附图中示出而且在本说明书中描述的半导体装置及其制作方法仅仅是采用本发明的原理的一个示例。本领域的普通技术人员应当清楚地理解，本发明的原理并非仅限于附图中示出或说明书中描述的装置的任何细节或任何部件。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (12)

1.一种半导体装置，其特征在于，包括：
半导体基底；
形成在所述半导体基底中的集成电路区域；以及
密封环，设于所述半导体基底中，且围绕所述集成电路区域的周边布置，用以防护所述集成电路区域；其中，所述密封环具有波浪形结构。
2.根据权利要求1所述的半导体装置，其特征在于，所述密封环包括多个波峰部和多个波谷部，多个所述波峰部和多个所述波谷部交替设置。
3.根据权利要求1所述的半导体装置，其特征在于，所述密封环的数量为至少两个，相邻的两个所述密封环的其中一个所述密封环包括多个指状部，所述指状部朝向另一个所述密封环的方向延伸。
4.根据权利要求3所述的半导体装置，其特征在于，所述指状部连接于相邻的两个所述密封环，以使至少两个所述密封环形成一网状结构。
5.根据权利要求3所述的半导体装置，其特征在于，所述指状部具有弧形表面，所述弧形表面朝向另一个所述密封环。
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括阻挡层，所述阻挡层设于所述半导体基底和所述密封环之间。
7.一种半导体装置的制作方法，其特征在于，包括如下步骤：
提供具有集成电路区域的半导体基底；
在所述半导体基底上形成沟槽，所述沟槽围绕所述集成电路区域的周边布置；以及
在所述沟槽内形成密封环，所述密封环具有波浪形结构。
8.根据权利要求7所述的半导体装置的制作方法，其特征在于，在所述沟槽内形成密封环之前，所述方法还包括：
形成与所述沟槽表面共形的阻挡层。
9.根据权利要求7所述的半导体装置的制作方法，其特征在于，所述密封环包括多个波峰部和多个波谷部，多个所述波峰部和多个所述波谷部交替设置。
10.根据权利要求7所述的半导体装置的制作方法，其特征在于，所述密封环的数量为至少两个，相邻的两个所述密封环的其中一个所述密封环包括多个指状部，所述指状部朝向另一个所述密封环的方向延伸。
11.根据权利要求10所述的半导体装置的制作方法，其特征在于，所述指状部连接于相邻的两个所述密封环，以使至少两个所述密封环形成一网状结构。
12.根据权利要求10所述的半导体装置的制作方法，其特征在于，所述指状部具有弧形表面，所述弧形表面朝向另一个所述密封环。
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