CN109285829B - 低电容静电放电（esd）器件 - Google Patents
低电容静电放电（esd）器件 Download PDFInfo
- Publication number
- CN109285829B CN109285829B CN201711324726.0A CN201711324726A CN109285829B CN 109285829 B CN109285829 B CN 109285829B CN 201711324726 A CN201711324726 A CN 201711324726A CN 109285829 B CN109285829 B CN 109285829B
- Authority
- CN
- China
- Prior art keywords
- region
- well
- diffusion
- soi
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 61
- 238000005516 engineering process Methods 0.000 claims description 23
- 210000000746 body region Anatomy 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 28
- 230000008569 process Effects 0.000 description 15
- 239000011810 insulating material Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000009467 reduction Effects 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical group NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Ceramic Engineering (AREA)
Abstract
本公开涉及半导体结构，更具体地，涉及低电容静电放电(ESD)器件及其制造方法。该结构包括：第一结构，其包括部分地延伸在第一阱之上的第一扩散区域、第二扩散区域和第三扩散区域的图案；以及第二结构，其包括在第二阱中的第四扩散区域，第四扩散区域电连接到第一结构以在衬底的体区域上形成可控硅整流器(SCR)。
Description
技术领域
本公开涉及半导体结构，更具体地，涉及低电容静电放电(ESD)器件及其制造方法。
背景技术
高频电路应用(例如，ASIC高速串行(HSS)链路、无线通信中的功率放大器等)需要低电容静电放电(ESD)保护。例如，CMOS技术中的功率放大器容易受到ESD事件的影响，这可以损坏集成电路(IC)，因此需要ESD保护。
在正常操作期间，使用例如ESD二极管、ESD NFET等的常规ESD器件倾向具有在ESD关闭时影响电路的高寄生电容。可控硅整流器(SCR)结构是所期望的替代ESD结构，因为与例如ESD二极管和ESD NFET相比，它们提供低电容和高ESD性能。SCR器件是四层固态电流控制器件。四层器件包括形成PNPN结构的p-n-p-n层或形成NPNP结构的n-p-n-p层，其中任一个具有三个P-N结和三个端子。SCR是单向器件(即，只能在一个方向上传导电流)，通常只能通过进入到栅极的电流才能触发(与TRIAC相反，其可以通过施加到它的栅极电极的正电流或负电流正常触发)。
发明内容
在本公开的方面中，一种结构包括：第一结构，其包括部分地延伸在第一阱之上的第一扩散区域、第二扩散区域以及第三扩散区域的图案；以及第二结构，其包括在第二阱中的第四扩散区域，第四扩散区域电连接到第一结构以在衬底的体区域上形成可控硅整流器(SCR)。
在本公开的方面中，一种结构包括：第一结构的第一P+区域，部分地在SOI技术中的第一N区域之上；以及在体衬底中的第一P区域，其中第二结构的第一N+区域形成在与绝缘体上硅(SOI)技术相邻的体衬底的边缘处。
在本公开的方面中，一种结构包括：第一鳍结构，其包括部分地延伸在第一阱和绝缘体上半导体(SOI)区域中的掩埋氧化物层之上的交替扩散区域的图案；以及第二鳍结构，由扩散区域构成并在与SOI区域相邻的衬底的体区域中的第二阱上。
附图说明
在下面的详细描述中通过本公开的示例性实施例的非限制性示例参考所述多个附图来描述本公开。
图1示出了根据本公开的方面的ESD SCR结构以及相应的制造工艺。
图2A示出了根据本公开的另一方面的ESD SCR结构以及相应的制造工艺。
图2B示出了图2A的ESD SCR结构的局部俯视图。
图3示出了根据本公开的另一方面的ESD SCR结构以及相应的制造工艺。
图4示出了根据本公开的方面的ESD SCR器件与常规ESD器件的估计电容的比较。
具体实施方式
本公开涉及半导体结构，更具体地，涉及低电容静电放电(ESD)器件及其制造方法。更具体地，本公开涉及低电容ESD可控硅整流器(SCR)器件及其制造方法。有利地，与常规的ESD器件相比，ESD SCR器件提供了用于ESD保护的总电容减小。例如，通过实施在此描述的ESD SCR结构，可以使C1电容减小大于总二极管-触发(DT)SCR电容减小的40％，例如，C_总从大约0.75C减小到0.43C。此外，在此描述的ESD SCR结构可以在DTSCR总器件面积上具有大约30％至70％的减小。
在实施例中，在此描述的ESD SCR器件可以在基于鳍的技术中实现，以改善SCR性能并提供面积节省。ESD SCR还在包括体衬底和SOI技术的混合晶片中实现。例如，如在此描述的二极管-触发(DT)SCR可以包括具有交替扩散区域的鳍(条)结构。鳍结构的第一P+区域、第一N阱区域以及第一P阱区域、与在体区域上的另一鳍结构的第一N+区域可以在体区域上形成SCR。在实施例中，第二P+区域和N区域可以在SOI区域上形成第一二极管，并且SCR的第一P+区域和N区域是分段的并且在体区域和SOI区域的边缘上。鳍结构的第二P+区域和第一二极管的N区域可以是分段的并且在SOI区域上。
本公开的低电容ESD SCR器件可以使用多种不同的工具以多种方式制造。通常，方法和工具用于形成尺寸在微米和纳米级的结构。已经从集成电路(IC)技术中采用了用于制造本公开的低电容ESD SCR器件的方法，即技术。例如，这些结构构建在晶片上，并且通过在晶片顶部上通过光刻工艺图案化的材料的膜来实现。具体地，低电容ESD SCR器件的制造使用三个基本构建块：(i)在衬底上沉积材料的薄膜，(ii)通过光刻成像在膜的顶部上施加图案化掩模，以及(iii)将膜选择性地蚀刻到掩模。
图1示出了根据本公开的方面的ESD SCR结构以及相应的制造工艺。在实施例中，结构10包括形成在体衬底20中的P阱14之上的多个鳍结构(也称为条)12以及形成在N阱16之上且至少部分地在SOI技术(在SOI区域中)的掩埋氧化物层(BOX)层18之上的鳍结构12'。在实施例中，BOX层18将部分地将鳍结构12'与N阱16隔离，以减小鳍结构12'的P+区与N阱14之间的电容。
在更具体的实施例中，鳍结构12'由完全耗尽的SOI材料形成，并且部分地(例如，1/2)在BOX层18上，以减小鳍结构12'的P+区和N阱14之间的电容大约一半(1/2)。鳍结构12、12'可以通过绝缘材料19彼此电分离，绝缘材料19可以部分地形成在P阱14和N阱16中。
在实施例中，体衬底材料20可以由包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其它III/V或II/VI化合物的任何合适的半导体材料构成。鳍结构12'也可以由SOI区域中的完全耗尽的SOI形成。另外，P阱14和N阱16可以通过本领域技术人员已知的任何常规的离子注入或掺杂工艺来形成，以使得不需要进一步的解释来理解本公开。例如，P阱14和N阱16可以使用例如硼、砷或磷(采用掩模或阻挡材料)以常规能级(例如，1e20)来掺杂或离子注入。
绝缘材料19可以是使用常规CMOS工艺形成的任何绝缘材料，例如基于氧化物的材料或基于氮化物的材料。例如，绝缘材料19可以是浅沟槽隔离区域，部分地形成在体衬底材料20内并且在鳍结构12、12'之间凸起。形成初始沟槽的蚀刻工艺可以是具有选择性化学的反应离子蚀刻(RIE)以在衬底材料20中形成沟槽。沉积工艺可以是任何常规沉积工艺(例如，化学气相沉积(CVD)工艺)，在沟槽内并在鳍结构12、12'之间的沟槽之上凸起地沉积材料。在沉积绝缘材料19之后，可以通过常规化学气相沉积工艺去除任何残留材料。
可以使用包括侧壁图像转移(SIT)技术的任何常规CMOS工艺来制造鳍结构12、12'。在SIT技术的示例中，使用常规CVD工艺将芯轴材料(例如，SiO2)沉积在体衬底材料20(以及SOI技术的半导体材料)上。抗蚀剂形成在芯轴材料上，并暴露于光以形成图案(开口)。反应离子蚀刻通过开口被施行以形成芯轴。间隔物形成在芯轴的侧壁上，其优选地是与芯轴不同的材料，并且使用本领域技术人员已知的常规沉积工艺而形成。例如，间隔物可以具有与鳍结构12、12'的尺寸匹配的宽度。使用对芯轴材料有选择性的常规蚀刻工艺去除或剥离芯轴。然后在间隔物的间隔内执行蚀刻以形成亚光刻特征。然后可以剥离侧壁间隔物。
在实施例中，鳍结构12是与N+鳍结构交替的P+鳍结构，在实施例中，其中N+鳍结构在体衬底材料20和SOI区域的边缘处。可以使用本领域普通技术人员已知的任何常规离子注入或掺杂技术来制造P+和N+鳍结构12，以使得对于理解本公开不需要进一步的解释，例如，使用硼、砷或磷(采用掩模或阻挡材料)以常规能级(例如，1e20)。在实施例中，另一方面，鳍结构12'设置在SOI技术和体衬底20的边缘处，并且包括P+扩散材料12'a、N+扩散材料12'b以及P+扩散材料12'c的交替图案，被绝缘材料22分离并部分地形成在体衬底材料20和SOI技术的BOX层18之上。鳍结构12'、N+鳍结构和阱(例如，BOX之下的P阱14和N阱16)将在体衬底材料20之上形成四层SCR器件(例如，PNPN)。
在实施例中，P+扩散材料12'a、12'c可以使用任何常规离子注入或掺杂技术来制造，优选地，同时形成P+鳍结构12；而N+扩散材料12'b可以使用任何常规离子注入或掺杂技术来制造，优选地，同时形成N+鳍结构12。如本领域技术人员应当理解的，阻挡材料(未示出)将用于在这些过程期间阻止N+扩散材料扩散到P+区域中，反之亦然。在实施例中，绝缘材料22也可以单独沉积或者在形成绝缘材料18的相同处理步骤中沉积。
在实施例中，P+扩散材料12'a将通过P阱14和N阱16电连接到N+鳍结构12，在体衬底20上形成PNPN SCR器件。与常规结构相比，该紧凑结构(使用具有PNP设置的单个鳍)将节省大量的空间，同时还改善了ESD器件的电容。例如，电容C1(例如，鳍结构12的P+扩散材料12'a与N阱16之间的电容)将低于常规SCR器件或其它ESD结构，因此减小SCR器件的总电容。另外，P+鳍和N+结构12与P+扩散材料12'a将在该结构的体区域之上形成二极管结构。
图2A示出了根据本公开的另一方面的ESD SCR结构以及相应的制造工艺。图2B示出了图2A的ESD SCR结构的局部俯视图。在实施例中，结构10'包括形成在如关于图1所描述的体衬底20中的P阱14之上的多个鳍结构120、120'。如图2A所示，鳍结构120'设置在体衬底20的边缘处。多个鳍结构120a、120b、120c、120d、120e形成在SOI技术的BOX层18之上和N阱16中。在实施例中，鳍结构120a、120b、120c、120d、120e可以在SOI技术的完全耗尽的半导体材料中形成。如在此进一步描述的，鳍结构和阱(P阱14和N阱16)在体衬底20中形成SCR器件，并且BOX层18上的其余鳍结构形成SOI技术中的二极管。
类似于关于图1所描述的，鳍结构120a可部分地形成在体衬底材料20和SOI技术的BOX层18之上。在实施例中，在BOX层18之上形成其余的鳍结构120b、120c、120d、120e，其中N阱16'(第二扩散)在以下之间：(i)鳍结构120a和120b；(ii)120b和120c；以及(iii)120d和120e。而且，如本领域技术人员应当理解的，绝缘材料19将电隔离(i)鳍结构120和120'，(ii)鳍结构120'和120a以及(iii)鳍结构120c和120d。
在实施例中，鳍结构120、120b和120d是P+鳍结构；而鳍结构120'、120c和120e是以在此描述的方式形成的N+鳍结构。另外，与上述类似，鳍结构120a包括由绝缘材料22分离的P+扩散材料120'a、N+扩散材料120'b以及P+扩散材料120'c的交替图案。通过该方式，P+扩散材料120'a、N+鳍结构120'以及阱将在体衬底20中形成紧凑的PNPN SCR器件(例如，SCR路径)。另外，鳍结构120a的N+扩散材料120'b与鳍结构120b电连接以形成SOI技术中的第一二极管，而鳍结构120c与120d电连接以形成SOI技术中的第二二极管。
图3示出了根据本公开另一方面的ESD SCR结构以及相应的制造工艺。在实施例中，结构10”包括多个鳍结构200、205和210，其中鳍结构200形成在体衬底20中的P阱14的边缘处。鳍结构205和210形成在类似于关于图1所描述的SOI技术的N阱16中的BOX层18之上。因此，形成在体衬底20和SOI技术的边缘处的鳍结构200可以用于形成SCR器件(具有阱)。
如在此所描述的，鳍结构200包括由绝缘材料22分离的P+扩散材料200a、N+扩散材料200b以及P+扩散材料200c的交替图案。体衬底20中的鳍结构200、阱和鳍结构12将在体衬底材料20之上形成紧凑的SCR器件。并且，如在此所描述的，与常规结构相比，部分形成在BOX层18之上的鳍结构200将显著减小SCR器件的电容。
仍然参考图3，鳍结构205包括由绝缘材料22分离的N+扩散材料205a、P+扩散材料205b以及N+扩散材料205c的交替图案，以形成第一二极管(与N阱完全隔离)。鳍结构210包括由绝缘材料22分离的P+扩散材料210a、N+扩散材料210b以及P+扩散材料210c的交替图案，以形成第二二极管(与N阱完全隔离)。通过该方式，可以制造两个紧凑的二极管。此外，在实施例中，鳍结构200的N+扩散材料200b电连接到鳍结构205的P+扩散材料205b，而鳍结构205的N+扩散材料205a、205c电连接到鳍结构210的P+扩散材料210a、210c。
图4示出了根据本公开的方面的ESD器件与常规ESD器件的估计电容的比较。如在该比较中所示，根据本公开的结构的C1电容可以具有大于总DTSCR电容减小的40％的C1电容的减小，例如，C_总从0.75减小到0.43。
如上所述的方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(也就是说，作为具有多个未封装芯片的单个晶片)作为裸芯片或以封装形式分发。在后一种情况下，芯片安装在单个芯片封装(诸如塑料载体，具有固定到母板或其它更高级别载体的引线)或多芯片封装(诸如具有单面或双面表面互连或掩埋互连的陶瓷载体)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
为了说明的目的，已经呈现了本公开的各种实施例的描述，但并不旨在穷举或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择在此所使用的术语是为了最好地解释实施例的原理、对市场中发现的技术的实际应用或技术改进，或使得本领域普通技术人员能够理解在此所公开的实施例。
Claims (20)
1.一种半导体结构，包括：
第一结构，包括部分地延伸在第一阱之上的第一扩散区域、第二扩散区域和第三扩散区域的图案，其中所述第一结构部分在衬底的绝缘体上半导体SOI区域的掩埋氧化物层和所述第一阱之上；以及
第二结构，包括第二阱中的第四扩散区域，所述第四扩散区域电连接到所述第一结构以在所述衬底的体区域上形成可控硅整流器SCR，其中所述第二结构所述体区域中的所述第二阱之上。
2.根据权利要求1所述的半导体结构，其中，所述第一结构是第一鳍结构，并且所述第二结构是第二鳍结构。
3.根据权利要求2所述的半导体结构，其中，所述第一扩散区域是P+扩散区域，所述第一阱是N阱区域，所述第二阱是P阱区域以及所述第四扩散是N+区域，形成PNPN SCR。
4.根据权利要求3所述的半导体结构，其中，所述第二鳍结构形成在体衬底材料的边缘处，并且所述第一鳍结构由SOI材料形成。
5.根据权利要求4所述的半导体结构，其中，所述SOI材料是完全耗尽的SOI材料。
6.根据权利要求1所述的半导体结构，其中：
所述第一结构是鳍结构；
所述第一扩散区域是P+扩散材料；
所述第二扩散区域是N+扩散材料；以及
所述第三扩散区域是P+扩散材料。
7.根据权利要求1所述的半导体结构，还包括包含所述第一扩散区域和所述第一阱的第一二极管。
8.根据权利要求7所述的半导体结构，还包括包含第二鳍结构和所述第二阱的第二二极管。
9.根据权利要求8所述的半导体结构，其中，所述第一二极管和所述第二二极管形成在所述SOI区域的所述掩埋氧化物层之上。
10.根据权利要求1所述的半导体结构，还包括包含交替扩散区域的鳍结构的第一二极管。
11.根据权利要求10所述的半导体结构，其中，所述第一二极管设置在所述SOI区域中，通过所述掩埋氧化物层与所述第一阱隔离。
12.一种半导体结构，包括：
第一结构的第一P+区域，部分地在绝缘体上半导体SOI技术中的第一N区域之上；以及
在体衬底中的第一P区域，其中，第二结构的第一N+区域形成在与SOI技术相邻的所述体衬底的边缘处。
13.根据权利要求12所述的半导体结构，其中，所述第一P+区域部分地形成在所述SOI技术的掩埋氧化物层上。
14.根据权利要求12所述的半导体结构，其中，所述第一P+区域由所述SOI技术的完全耗尽的半导体材料形成。
15.根据权利要求13所述的半导体结构，其中，所述第一结构是第一鳍结构以及所述第二结构是第二鳍结构。
16.根据权利要求13所述的半导体结构，还包括第一二极管，所述第一二极管包括在SOI区域中的所述掩埋氧化物层之上的第二P+区域和第二N区域。
17.根据权利要求16所述的半导体结构，其中，所述第一P+区域和所述第一N区域是分段的并且在所述体衬底和所述SOI区域的边缘处。
18.根据权利要求17所述的半导体结构，其中，所述第二P+区域和所述第二N区域在所述SOI区域上。
19.一种半导体结构，包括：
第一鳍结构，包括部分地延伸在第一阱和绝缘体上半导体SOI区域中的掩埋氧化物层之上的交替扩散区域的图案；以及
第二鳍结构，由扩散区域构成并在与所述SOI区域相邻的衬底的体区域中的第二阱上。
20.根据权利要求19所述的半导体结构，其中，所述第一鳍结构包括P+区域，所述第一阱是N阱，所述第二阱是P阱以及所述第二鳍结构的所述扩散区域是N扩散，形成PNPN可控硅整流器SCR。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/655274 | 2017-07-20 | ||
| US15/655,274 US10008491B1 (en) | 2017-07-20 | 2017-07-20 | Low capacitance electrostatic discharge (ESD) devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109285829A CN109285829A (zh) | 2019-01-29 |
| CN109285829B true CN109285829B (zh) | 2023-06-02 |
Family
ID=62623945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711324726.0A Active CN109285829B (zh) | 2017-07-20 | 2017-12-13 | 低电容静电放电（esd）器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10008491B1 (zh) |
| CN (1) | CN109285829B (zh) |
| TW (1) | TWI658565B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11335674B2 (en) | 2019-06-27 | 2022-05-17 | Globalfoundries U.S. Inc. | Diode triggered silicon controlled rectifier (SCR) with hybrid diodes |
| TWI722640B (zh) * | 2019-11-06 | 2021-03-21 | 瑞昱半導體股份有限公司 | 積體電路與靜電放電保護方法 |
| US11430881B2 (en) | 2020-03-05 | 2022-08-30 | Globalfoundries U.S. Inc. | Diode triggered compact silicon controlled rectifier |
| US11595036B2 (en) * | 2020-04-30 | 2023-02-28 | Analog Devices, Inc. | FinFET thyristors for protecting high-speed communication interfaces |
| KR20210152851A (ko) | 2020-06-09 | 2021-12-16 | 삼성전자주식회사 | Esd 소자, 및 그 소자를 포함하는 esd 보호 회로 |
| US20230395591A1 (en) * | 2022-06-03 | 2023-12-07 | Globalfoundries U.S. Inc. | Vertically stacked diode-trigger silicon controlled rectifier |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345421A (ja) * | 2000-05-31 | 2001-12-14 | Seiko Epson Corp | 静電気保護回路が内蔵された半導体装置及びその製造方法 |
| TW506137B (en) * | 2001-10-12 | 2002-10-11 | Taiwan Semiconductor Mfg | Structure of silicon control rectifier (SCR) and method for making the same |
| TW200707693A (en) * | 2005-08-09 | 2007-02-16 | Taiwan Semiconductor Mfg Co Ltd | Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection |
| CN101908558A (zh) * | 2009-06-04 | 2010-12-08 | 三菱电机株式会社 | 半导体装置 |
| CN103050547A (zh) * | 2011-10-17 | 2013-04-17 | 英飞凌科技奥地利有限公司 | 功率半导体二极管、igbt 及其制造方法 |
| DE102014118328A1 (de) * | 2013-12-10 | 2015-06-11 | Infineon Technologies Ag | Ein Verfahren zum Bilden eines Halbleiterbauelements |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283456A (en) | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| TW518738B (en) | 2001-09-24 | 2003-01-21 | Faraday Tech Corp | Chip with built-in CMOS having whole-chip ESD protection circuit with low capacitance |
| US6610262B1 (en) | 2002-03-04 | 2003-08-26 | Taiwan Semiconductor Manufacturing Company | Depletion mode SCR for low capacitance ESD input protection |
| US20050275029A1 (en) | 2004-06-15 | 2005-12-15 | Jeffrey Watt | Fast turn-on and low-capacitance SCR ESD protection |
| DE102006022105B4 (de) | 2006-05-11 | 2012-03-08 | Infineon Technologies Ag | ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis |
| US7885046B1 (en) | 2006-10-10 | 2011-02-08 | Altera Corporation | Low capacitance ESD protection structure for high speed input pins |
| US8614121B2 (en) | 2011-11-29 | 2013-12-24 | International Business Machines Corporation | Method of manufacturing back gate triggered silicon controlled rectifiers |
| FR2993404B1 (fr) | 2012-07-13 | 2014-08-22 | Commissariat Energie Atomique | Circuit integre sur soi comprenant un thyristor (scr) de protection contre des decharges electrostatiques |
| FR2993401A1 (fr) * | 2012-07-13 | 2014-01-17 | St Microelectronics Sa | Transistor mos sur soi protege contre des surtensions |
| US8835977B2 (en) | 2012-12-19 | 2014-09-16 | Alpha And Omega Semiconductor Incorporated | TVS with low capacitance and forward voltage drop with depleted SCR as steering diode |
| US9236374B2 (en) * | 2014-01-02 | 2016-01-12 | Globalfoundries Inc. | Fin contacted electrostatic discharge (ESD) devices with improved heat distribution |
| US9800204B2 (en) | 2014-03-19 | 2017-10-24 | Stmicroelectronics International N.V. | Integrated circuit capacitor including dual gate silicon-on-insulator transistor |
-
2017
- 2017-07-20 US US15/655,274 patent/US10008491B1/en active Active
- 2017-12-12 TW TW106143577A patent/TWI658565B/zh not_active IP Right Cessation
- 2017-12-13 CN CN201711324726.0A patent/CN109285829B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345421A (ja) * | 2000-05-31 | 2001-12-14 | Seiko Epson Corp | 静電気保護回路が内蔵された半導体装置及びその製造方法 |
| TW506137B (en) * | 2001-10-12 | 2002-10-11 | Taiwan Semiconductor Mfg | Structure of silicon control rectifier (SCR) and method for making the same |
| TW200707693A (en) * | 2005-08-09 | 2007-02-16 | Taiwan Semiconductor Mfg Co Ltd | Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection |
| CN101908558A (zh) * | 2009-06-04 | 2010-12-08 | 三菱电机株式会社 | 半导体装置 |
| CN103050547A (zh) * | 2011-10-17 | 2013-04-17 | 英飞凌科技奥地利有限公司 | 功率半导体二极管、igbt 及其制造方法 |
| DE102014118328A1 (de) * | 2013-12-10 | 2015-06-11 | Infineon Technologies Ag | Ein Verfahren zum Bilden eines Halbleiterbauelements |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109285829A (zh) | 2019-01-29 |
| US10008491B1 (en) | 2018-06-26 |
| TWI658565B (zh) | 2019-05-01 |
| TW201909377A (zh) | 2019-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109285829B (zh) | 低电容静电放电（esd）器件 | |
| CN109244033B (zh) | 具有气隙结构的射频开关 | |
| CN108987462B (zh) | 具有深沟槽耗尽和隔离结构的开关 | |
| CN108172544B (zh) | 具有深沟槽隔离结构的主动及被动组件 | |
| US9536870B2 (en) | SCR with fin body regions for ESD protection | |
| US10818764B2 (en) | Poly gate extension source to body contact | |
| US20180108732A1 (en) | Notched fin structures and methods of manufacture | |
| US20100035393A1 (en) | Method for fabricating semiconductor device having radiation hardened insulators | |
| US10262903B2 (en) | Boundary spacer structure and integration | |
| US20230420447A1 (en) | Fin-based and bipolar electrostatic discharge devices | |
| US11430881B2 (en) | Diode triggered compact silicon controlled rectifier | |
| CN112614832A (zh) | 双向击穿硅控整流器 | |
| US11855074B2 (en) | Electrostatic discharge devices | |
| US10985244B2 (en) | N-well resistor | |
| US20240243118A1 (en) | Electrostatic device | |
| EP4401138A2 (en) | Electrostatic device | |
| US11289471B2 (en) | Electrostatic discharge device | |
| EP4307375A1 (en) | Common-gate amplifier circuit | |
| CN117712119A (zh) | 触发器可控硅整流器 | |
| CN118352352A (zh) | 静电器件 | |
| CN116031295A (zh) | 具有环绕式外基极的晶体管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20201203 Address after: California, USA Applicant after: Lattice core USA Inc. Address before: Grand Cayman Islands Applicant before: GLOBALFOUNDRIES INC. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |