TW201909377A - 低電容靜電放電元件 - Google Patents
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Abstract
本發明關於半導體結構，特別是關於低電容靜電放電(ESD)元件及製造方法。結構包含：包含部分地延伸至第一井上的第一擴散區域、第二擴散區域、及第三擴散區域的圖案的第一結構、以及包含在第二井中的第四擴散區域的第二結構，其中第二結構電性地連接至第一結構，以在基板的塊材區域上形成一矽控整流器(SCR)。
Description
本發明關於半導體結構，特別是關於低電容靜電放電(ESD)元件及製造方法。
高頻電路應用(例如ASIC高速串行(HSS)鏈路、無線通訊中的功率放大器等)需要低電容靜電放電(low-capacitance electrostatic discharge，ESD)保護。舉例來說，CMOS技術中的功率放大器容易受到ESD事件的影響，這可能會損害積體電路(IC)，因此需要ESD保護。
使用例如ESD二極體、ESD NFETs等的傳統ESD元件往往具有高寄生電容，其在當ESD關閉時的正常操作期間會影響電路。矽控整流器(silicon controlled rectifier，SCR)結構是理想的交替ESD結構，因為與例如ESD二極體及ESD NFETs相比，它們提供了低電容及高ESD效能。SCR元件為四層固態電流控制元件。四層元件包括形成PNPN結構的p-n-p-n層或形成NPNP結構的n-p-n-p層，其中任一個具有三個P-N接面及三個端點。SCRs為單向元件(即只能在一個方向上傳導電流)，且只能由進入柵極的電流來正常地觸發(與TRIACs相反，其可由施加到其柵極電極的正電流或負電流來正常地觸發)。
在本發明的一態樣中，一結構包含：一第一結構，其包含部分地延伸至第一井上的第一擴散區域、第二擴散區域、及第三擴散區域的一圖案；以及一第二結構，其包含在第二井中的第四擴散區域，第二結構電性地連接至第一結構，以在基板的塊材區域上形成一矽控整流器(SCR)。
在本發明的一態樣中，一結構包含：第一結構的第一P+區域，其部分地在SOI技術中在第一N-區域上；以及在塊材基板中的第一P-區域，其具有形成於塊材基板的邊緣處的第二結構的第一N+區域且其鄰近絕緣層上半導體(semiconductor on insulator，SOI)技術。
在本發明的一態樣中，一結構包含：一第一鰭式結構，其包含在絕緣層上半導體(SOI)區域中的第一井及埋層氧化層上部分地延伸的多個交替擴散區域(alternating diffusion region)的一圖案；以及一第二鰭式結構，其由一擴散區域組成且在基板的塊材區域中的第二井上，且其鄰近SOI區域。
10‧‧‧結構
10’‧‧‧結構
10”‧‧‧結構
12‧‧‧鰭式結構
12’‧‧‧鰭式結構
12’a‧‧‧P+擴散材料
12’b‧‧‧N+擴散材料
12’c‧‧‧P+擴散材料
14‧‧‧P型井
16‧‧‧N型井
16’‧‧‧N型井
18‧‧‧埋層氧化層
19‧‧‧絕緣體材料
20‧‧‧塊材基板
22‧‧‧絕緣體材料
120‧‧‧鰭式結構
120a‧‧‧鰭式結構
120b‧‧‧鰭式結構
120c‧‧‧鰭式結構
120d‧‧‧鰭式結構
120e‧‧‧鰭式結構
120’‧‧‧鰭式結構
120’a‧‧‧P+擴散材料
120’b‧‧‧N+擴散材料
120’c‧‧‧P+擴散材料
200‧‧‧鰭式結構
200a‧‧‧P+擴散材料
200b‧‧‧N+擴散材料
200c‧‧‧P+擴散材料
205‧‧‧鰭式結構
205a‧‧‧N+擴散材料
205b‧‧‧P+擴散材料
205c‧‧‧N+擴散材料
210‧‧‧鰭式結構
210a‧‧‧P+擴散材料
210b‧‧‧N+擴散材料
210c‧‧‧P+擴散材料
在下面的詳細描述中，將透過本發明的範例性具體實施例的非限制性範例、參考所提到的複數個圖式來描述本發明。
圖1顯示根據本發明態樣的ESD SCR結構及相應的製造程序；圖2A顯示根據本發明其他態樣的ESD SCR結構及相應的製造程序；圖2B顯示圖2A的ESD SCR結構的部分俯視圖；圖3顯示根據本發明另一態樣的ESD SCR結構及相應的製造程序；以及 圖4顯示根據本發明態樣的ESD SCR的估計電容與傳統ESD元件的比較。
本發明關於半導體結構，特別是關於低電容靜電放電(ESD)元件及製造方法。更特別地，本發明關於低電容ESD矽控整流器(SCR)元件及製造方法。有利地，相較於傳統的ESD元件，ESD SCR元件在ESD保護上提供了總電容降低。舉例來說，藉由實施本文所述的ESD SCR結構，有可能將C1電容降低多於總二極體觸發(Diode-Triggered，DT)SCR電容降低(例如C_total從約0.75C降低至0.43C)的40%。此外，本文所述的ESD SCR結構在DTSCR總元件面積上可降低約30%到70%。
在具體實施例中，本文所述的ESD SCR元件可以基於鰭式的技術來實現，以改善SCR效能並節省面積。ESD SCR更實施於包含塊材基板及SOI技術的混合晶圓中。舉例來說，本文所述的二極體觸發(DT)SCR可包含具有交替擴散區域的鰭式(帶狀)結構。鰭式結構的第一P+區域、第一N型井區域、及第一P型井區域，與在塊材區域上的另一鰭式結構的第一N+區域可在塊材區域上形成SCR。在具體實施例中，第二P+區域及N-區域可在SOI區域上形成第一二極體，且SCR的第一P+區域及N-區域為分段並在塊材及SOI區域的邊緣上。鰭式結構的第二P+區域及第一二極體的N-區域可為分段並在SOI區域上。
本發明的低電容ESD SCR元件可使用多種不同的工具、以多種方式來製造。然而，一般而言，使用方法和工具係用以形成尺寸在微米及奈米尺度的結構。用以製造本發明的低電容ESD SCR元件的方法(即技術)採用自積體電路(IC)技術。舉例來說，結構係建立於晶圓上並實現於晶圓頂部上由光學微影製程所圖案化的材料薄膜中。特別地，低電容ESD SCR元件的製造式用三個基本的建構部分：(i)在基板上沉積材料的薄膜，(ii)藉 由光學微影成像在薄膜頂部施加圖案化光罩，以及(iii)對光罩選擇性地蝕刻薄膜。
圖1顯示根據本發明態樣的ESD SCR結構及相應的製造程序。在具體實施例中，結構10包含形成於塊材基板20中的P型井14上的複數個鰭式結構(也稱作帶狀)12、以及形成在N型井16上且至少部分在SOI技術(在SOI區域中)的埋層氧化層(buried oxide layer，BOX)18上的鰭式結構12’。在具體實施例中，BOX層18將部分地隔離鰭式結構12’與N型井16，以降低鰭式結構12’的P+區域及N型井16之間的電容。
在更特定的具體實施例中，鰭式結構12’由全空乏SOI材料形成，且部分地(例如1/2)在BOX層18上，以將鰭式結構12’的P+區域及N型井16之間的電容降低約一半(1/2)。鰭式結構12、12’可藉由絕緣體材料19而彼此電性隔離，其中絕緣體材料19可部分地形成於P型井14及N型井16中。
在具體實施例中，塊材基板材料20可有任何合適的半導體材料所組成，包含但不限於：矽(Si)、矽鍺(SiGe)、矽鍺碳(SiGeC)、矽碳(SiC)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)、及其他III/V或II/VI化合物半導體。鰭式結構12’也可由SOI區域中的全空乏SOI形成。此外，P型井14及N型井16可由熟此技藝者所習知的任何傳統的離子佈植或摻雜製程形成，因此不需進一步解釋來理解本發明。舉例來說，P型井14及N型井16可在傳統的能量等級(例如1e20)下使用硼、砷或磷(具有屏蔽或阻擋材料)來進行摻雜或離子佈植。
絕緣體材料19可為使用傳統CMOS製程所形成的任何絕緣體材料，例如氧化物材料或氮化物材料。舉例來說，絕緣體材料19可為淺溝渠隔離區域，其部分地形成於塊材基板材料20內並在鰭式結構12、12’之間突起。形成初始溝渠的蝕刻製程可為具有選擇性化學反應的反應性離子蝕刻(RIE)，以在基板材料20中形成溝渠。沉積製程可為任何傳統的沉積製程，例如化學氣相沉積(CVD)製程，其在鰭式結構12、12’之間沉積材料於 溝渠內並升高至溝渠之上。在沉積絕緣體材料19之後，可由傳統的化學氣相沉積製程移除任何殘餘的材料。
鰭式結構12、12’可使用任何傳統的CMOS製程來製造，包含側壁影像轉移(sidewall image transfer，SIT)技術。在SIT技術的範例中，使用傳統CVD製程將心軸材料(例如SiO2)沉積於塊材基板材料20(及SOI技術的半導體材料)上。光阻劑形成於心軸材料上，並對光暴露以形成圖案(開口)。通過開口進行反應性離子蝕刻，以形成心軸。間隙壁形成於心軸的側壁上，其材料較佳為不同於心軸的材料，且其使用熟此技藝者所習知的傳統沉積製程所形成。舉例來說，間隙壁(spacer)的寬度與鰭式結構12、12’的尺寸匹配。使用對心軸材料具有選擇性的傳統蝕刻製程將心軸移除或剝除。接著，在間隙壁的間隔內執行蝕刻以形成次微影特徵。側壁間隙壁可接著被剝除。
在具體實施例中，鰭式結構12為P+鰭式結構與N+鰭式結構交替，其中N+鰭式結構位在塊材基板材料20及SOI區域的邊緣。P+及N+鰭式結構12可使用熟此技藝者所習知的任何傳統離子佈植或摻雜技術來製造，，因此不需進一步解釋來理解本發明，例如使用在傳統的能量等級(例如1e20)下的硼、砷或磷(具有屏蔽或阻擋材料)。另一方面，在具體實施例中，鰭式結構12’設置於SOI技術及塊材基板20的邊緣並包含P+擴散材料12’a、N+擴散材料12’b及P+擴散材料12’c的交替圖案，其由絕緣體材料22所分隔並部分地形成於塊材基板材料20及SOI技術的BOX層18上。鰭式結構12’、N+鰭式結構及井(例如P型井14及在BOX之下的N型井16)將在塊材基板材料20上形成四層SCR元件(例如PNPN)。
在具體實施例中，P+擴散材料12’a、12’c可使用任何傳統的離子佈植或摻雜技術來製造，較佳是在形成P+鰭式結構12的同時；而N+擴散材料12’b可使用任何傳統的離子佈植或摻雜技術來製造，較佳是在形成N+鰭式結構12的同時。熟此技藝者應理解到，在這些製程期間，將使用阻 擋材料(未顯示)以阻擋N+擴散材料擴散進入P+區域，反之亦然。在具體實施例中，絕緣體材料22也可個別地沉積、或在與形成絕緣體材料19相同的程序步驟中沉積。
在具體實施例中，P+擴散材料12’a將經由P型井14及N型井16連接至N+鰭式結構12，其在塊材基板20上形成PNPN SCR元件。相較於傳統結構，此緊密結構(使用具有PNP配置的單一鰭)將節省大量空間，同時也改善了ESD元件的電容。舉例來說，電容C1(例如在鰭式結構12的P+擴散材料12’a與N型井16之間的電容)將比傳統的SCR元件或其他ESD結構低，因此降低了SCR元件的總電容。此外，P+鰭及N+結構12與P+擴散材料12’a將在結構的塊材區域上形成二極體結構。
圖2A顯示根據本發明其他態樣的ESD SCR結構及相應的製造程序。圖2B顯示圖2A的ESD SCR結構的部分俯視圖。在具體實施例中，結構10’包含形成於塊材基板20中的P型井14上的複數個鰭式結構120、120’，如圖1所示。如圖2A所示，鰭式結構120’設置於塊材基板20的邊緣。複數個鰭式結構120a、120b、120c、120d、120e形成於BOX層18之上且在SOI技術的N型井16中。在具體實施例中，鰭式結構120a、120b、120c、120d、120e可形成於SOI技術的全空乏半導體材料中。如本文所進一步描述，鰭式結構及井(P型井14及N型井16)在塊材基板20中形成SCR元件，且BOX層18上的剩餘鰭式結構可在SOI技術中形成二極體。
類似於相關於圖1的描述，鰭式結構120a可部分地形成於塊材基板材料20及SOI技術的BOX層18上。在具體實施例中，剩餘的鰭式結構120b、120c、120d、120e形成於BOX層18上，其中N型井16’(第二擴散)在(i)鰭式結構120a及120b之間；(ii)120b及120c之間；以及(iii)120d及120e之間。此外，如熟此技藝者所應理解，絕緣體材料19將電性地隔離(i)鰭式結構120及120’，(ii)鰭式結構120’及120a，以及(iii)鰭式結構120c及120d。
在具體實施例中，鰭式結構120、120b及120d為P+鰭式結 構；而鰭式結構120’、120c及120e為以本文所述方式形成的N+鰭式結構。再者，類似於前文所述，鰭式結構120a包含由絕緣體材料22所分隔的P+擴散材料120’a、N+擴散材料120’b及P+擴散材料120’c的交替圖案。以此方式，P+擴散材料120’a、N+鰭式結構120’及井將在塊材基板20上形成緊密的PNPN SCR元件(例如SCR路經)。此外，鰭式結構120a的N+擴散材料120’b及鰭式結構120b係電性地連接以在SOI技術中形成第一二極體，而鰭式結構120c及120d係電性地連接以在SOI技術中形成第二二極體。
圖3顯示根據本發明其他態樣的ESD SCR結構及相應的製造程序。在具體實施例中，結構10”包含複數個鰭式結構200、205及210，其中鰭式結構200形成於塊材基板20的P型井14的邊緣。鰭式結構205及210形成於SOI技術的N型井16中的BOX層18上，類似於關於圖1所描述。因此，形成於塊材基板20及SOI技術的邊緣的鰭式結構200可用以形成一SCR元件(在井內)。
如本文所述，鰭式結構200包含由絕緣體材料22所分隔的P+擴散材料200a、N+擴散材料200b及P+擴散材料200c的交替圖案。在塊材基板20中的鰭式結構200、井及鰭式結構12將在塊材基板20上形成緊密的SCR元件。再者，如本文所述，相較於傳統的結構，部分地形成於BOX層18上的鰭式結構200將顯著地降低SCR元件的電容。
仍參照圖3，鰭式結構205包含由絕緣體材料22所分隔的N+擴散材料205a、P+擴散材料205b及N+擴散材料205c的交替圖案，以形成第一二極體(完全與N型井隔離)。鰭式結構210包含由絕緣體材料22所分隔的P+擴散材料210a、N+擴散材料210b及P+擴散材料210c的交替圖案，以形成第二二極體(完全與N型井隔離)。以此方式，可製造兩個緊密的二極體。此外，在具體實施例中，鰭式結構200的N+擴散材料200b電性地連接至鰭式結構205的P+擴散材料205b，而鰭式結構205的N+擴散材料205a、205c電性地連接至鰭式結構210的P+擴散材料210a、210c。
圖4顯示根據本發明態樣的ESD元件的估計電容與傳統ESD元件的比較。如在此比較中所示，根據本發明的結構的C1電容在C1電容的減少上可大於總DTSCR電容減少的40%，例如C_total從0.75減小到0.43。
上述方法用於積體電路晶片的製造。所產生的積體電路晶片可由製造者以原始晶片的形式(即作為具有多個未封裝晶片的單晶圓)作為裸晶粒分送、或以封裝形式分送。在後者情況中，晶片安裝於單一晶片封裝(例如塑料載體，具有固定至主機板或其他更高階載體的引線)中或安裝於多晶片封裝(如具有表面內連線或埋層內連線的其中一或兩者的陶瓷載體)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理裝置整合為(a)中間產品(例如主機板)、或(b)終端產品的部分。終端產品可為包含積體電路晶片的任何產品，其範圍從玩具到其他低端應用到具有顯示器、鍵盤或其他輸入裝置、及中央處理器的高級電腦產品。
已出於說明目的提出本發明的各種具體實施例的描述，但其並不意圖為詳盡的或受限於所揭露的具體實施例。在不偏離所述具體實施例的範疇及精神下，許多修改及變化對熟此技藝者而言是明顯的。本文所使用的術語係選擇以最佳地解釋具體實施例的原理、實際應用或針對市場上所發現技術的技術改良、或使其他熟此技藝者能夠理解本文所揭露的具體實施例。
Claims (20)
- 一種結構，包含：一第一結構，其包含部分地延伸至一第一井上的一第一擴散區域、一第二擴散區域、及一第三擴散區域的一圖案；以及一第二結構，其包含在一第二井中的一第四擴散區域，該第二結構電性地連接至該第一結構，以在一基板的一塊材區域上形成一矽控整流器(SCR)。
- 如申請專利範圍第1項所述的結構，其中該第一結構為部分地在一埋層氧化層及該第一井上的一第一鰭式結構，且該第二結構為在一塊材基板中在該第二井上的一第二鰭式結構。
- 如申請專利範圍第2項所述的結構，其中該第一擴散區域為一P+擴散區域、該第一井為一N型井區域、該第二井為一P型井區域且該第四擴散區域為一N+區域，其形成一PNPN SCR。
- 如申請專利範圍第3項所述的結構，其中該第二鰭式結構形成於一塊材基板材料的一邊緣，且該第一鰭式結構由絕緣層上半導體(SOI)材料所形成。
- 如申請專利範圍第4項所述的結構，其中該SOI材料為全空乏SOI材料。
- 如申請專利範圍第1項所述的結構，其中。 該第一結構為一鰭式結構； 該第一擴散區域為P+擴散材料；該第二擴散區域為N+擴散材料；以及該第三擴散區域為P+擴散材料。
- 如申請專利範圍第1項所述的結構，更包含一第一二極體，其包含該第一擴散區域及一第二井。
- 如申請專利範圍第7項所述的結構，更包含一第二二極體，其包含一第二鰭式結構及該第二井。
- 如申請專利範圍第8項所述的結構，其中該第一二極體及該第二二極體形成於一SOI區域的一埋層氧化層上。
- 如申請專利範圍第1項所述的結構，更包含一第一二極體，其包含多個交替擴散區域的一鰭式結構。
- 如申請專利範圍第10項所述的結構，其中該第一二極體設置於一SOI區域中，其藉由一埋層氧化層而與一井結構隔離。
- 一種結構，包含：一第一結構的一第一P+區域，其部分地在絕緣層上半導體(SOI)技術中的一第一N-區域上；以及在一塊材基板中的一第一P-區域，其具有形成於該塊材基板的一邊緣的一第二結構的一第一N+區域且其鄰近該SOI技術。
- 如申請專利範圍第12項所述的結構，其中該第一P+區域係部分地形成於該SOI技術的一埋層氧化層上。
- 如申請專利範圍第12項所述的結構，其中該第一P+區域由該SOI技術的全空乏半導體材料形成。
- 如申請專利範圍第13項所述的結構，其中該第一結構為一第一鰭式結構且該第二結構為一第二鰭式結構。
- 如申請專利範圍第13項所述的結構，更包含一第一二極體，其包含在一SOI區域中於該埋層氧化層上的一第二P+區域及一第二N-區域。
- 如申請專利範圍第16項所述的結構，其中該第一P+區域及該第一N-區域為分段的且位於該塊材技術及該SOI區域的一邊緣。
- 如申請專利範圍第17項所述的結構，其中該第二P+區域及該第二N-區域在一SOI區域上。
- 一種結構，包含：一第一鰭式結構，其包含在一絕緣層上半導體(SOI)區域中的一第一井及一埋層氧化層上部分地延伸的多個交替擴散區域的一圖案；以及一第二鰭式結構，其由一擴散區域組成且在一基板的一塊材區域中的一第二井上，且其鄰近該SOI區域。
- 如申請專利範圍第19項所述的結構，其中該第一鰭式結構包含一P+區域、該第一井為一N型井、該第二井為一P型井且該第二鰭式結構的該擴散區域為一N型擴散，其形成一PNPN矽控整流器(SCR)。
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