CN107799465A - 半导体结构和相关方法 - Google Patents

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Abstract

一种用于提供具有掩埋的低K介电层的绝缘体上半导体(SOI)晶圆的方法和结构，包括在第一半导体衬底上形成器件层。在各个实施例中，器件层的至少部分与第一半导体衬底分离，其中分离在器件层的分离部分上形成切割表面。在一些实例中，在第二半导体衬底上形成图案化的低K介电层。此后，并且在一些实施例中，器件层的分离部分沿着切割表面接合至图案化的低K介电层。本发明实施例涉及半导体结构和相关方法。

Description

半导体结构和相关方法
技术领域
本发明实施例涉及半导体结构和相关方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。
作为实例，已经引入了绝缘体上硅(SOI)工艺技术和器件，其中使用分层的硅-绝缘体-硅衬底来替换传统的硅衬底。举例来说，这种分层的衬底可以包括其内形成有器件(例如，晶体管)的表面硅层，埋氧(BOX)层和下面的硅衬底，表面硅层设置在埋氧(BOX)层上和BOX层设置在下面的硅衬底上。作为分层衬底的结果，除了其他优势之外，基于SOI的器件具有有利地减小的寄生电容和RC延迟，和对器件闭锁效应的抗扰性和较好的辐射耐受性。因此，基于SOI的器件的至少一些有吸引力的应用包括高性能微处理器和射频(RF)器件。然而，为了跟上对更小和更快的电子器件的不断增长的需求，同时能够支持更多数量的日益复杂和精致的功能，现有的SOI工艺技术可能已经不够了。特别地，例如，至少一些现有的BOX层(其通常由二氧化硅或蓝宝石构成)实际上可能限制了先进的IC器件(例如，RF器件)的性能，这至少是由于这种材料的介电常数和RC延迟。
因此，还没有证明现有技术在所有方面都完全令人满意。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在第一半导体衬底上形成器件层；将所述器件层的至少部分与所述第一半导体衬底分离，其中，所述分离在所述器件层的分离部分上形成了切割表面；在第二半导体衬底上形成图案化的低K介电层；以及沿着所述切割表面，将所述器件层的所述分离部分接合至所述图案化的低K介电层。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在处理晶圆上形成低K介电层；实施光刻工艺以图案化所述低K介电层，从而形成图案化的低K介电层；以及将外延层接合至所述图案化的低K介电层，其中，所述外延层包括形成在所述外延层中的多个器件。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：半导体衬底；图案化的介电层，设置在所述半导体衬底上；半导体层，设置在所述图案化的介电层上，其中，所述半导体层具有相对的第一表面和第二表面，所述第一表面位于所述第二表面和所述图案化的介电层之间，并且所述第一表面比所述第二表面更粗糙；以及至少一个器件，设置在所述半导体层的所述第二表面上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1E是根据一些实施例的先智能切割工艺的截面图；
图2A至图2D是根据一些实施例的后智能切割工艺的截面图；
图3是根据一些实施例的制造包括低K介电层的绝缘体上半导体(SCOI)晶圆的方法的流程图；
图4A至图4F提供了根据图3的方法器件在制造和处理的中间阶段处的截面图；以及
图5A和图5B提供了可用于图案化低K介电层的图案的至少一些类型的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
还应注意，本发明提供了分层的半导体-绝缘体-半导体衬底的形式的实施例，该分层的半导体-绝缘体-半导体衬底包括其内形成有器件(例如，晶体管)的表面半导体层，其上设置有表面半导体层的图案化的低K介电层(例如，不是传统的埋氧层)，和其上设置有图案化的低K介电层的下面的半导体衬底。在各个实例中，分层的半导体-绝缘体-半导体衬底可用于制造平面块状金属氧化物半导体场效应晶体管(MOSFET)、诸如FinFET器件的多栅极晶体管(平面或垂直)、全环栅极(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Ⅱ栅极)器件以及应变的半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或本领域已知的其他器件。此外，本文公开的实施例可以用于形成P型器件和/或N型器件。受益于本发明的各个方面，本领域普通技术人员可以意识到半导体器件的其他实施例。
特别地，本发明通常涉及绝缘体上硅(SOI)工艺技术和器件。SOI技术是指在半导体制造中使用分层的硅-绝缘体-硅衬底替换传统的硅衬底。在至少一些实例中，传统的SOI分层衬底可以包括表面硅层(例如，包括诸如晶体管的器件)，其上设置表面硅层的埋氧(BOX)层和其上设置BOX层的下面的硅衬底。除了有助于改进器件性能的其他优势之外，基于SOI的器件提供了各种优势，诸如减少的寄生电容、对器件闭锁效应的抗扰性和较好的辐射耐受性。在至少一些现有工艺中，取决于预期的应用，BOX层可以包括二氧化硅或蓝宝石。在一些情况下，还取决于预期的应用，表面硅层可以变化，或者可以使用可选的表面层。由于它们的低寄生电容和对应的减小的RC延迟，基于SOI的器件的至少一些有吸引力的应用包括高性能微处理器和射频(RF)器件。然而，为了跟上对更小和更快的电子器件的不断增长的需求，同时能够支持更多数量的日益复杂和精致的功能，需要半导体制造工艺和技术的不断进步。
举例来说，至少一些现有的方法包括形成如上所述的分层的硅-绝缘体-硅衬底，其中使用“智能切割”工艺来形成包括BOX层(例如，诸如SiO2BOX层)的SOI衬底。参考图1A-图1E，其中示出传统的智能切割工艺的实例。如图1A的实例所示，可以氧化包括块状半导体晶圆102(例如，硅晶圆)和外延层104的器件/供体晶圆100以在外延层104上形成氧化物层106。在各个实例中，在完成SOI晶圆的制造之后，可以在外延层104内形成器件(例如，诸如晶体管)。因此，至少一些传统的工艺可以称为“先智能切割”工艺。在一些情况下，为了削薄氧化物，对氧化物层106实施化学机械抛光(CMP)工艺。在形成和削薄氧化物层106之后，穿过削薄的氧化物实施例如使用氢的离子注入工艺108并且注入到器件晶圆100的第一侧中。应当注意，离子注入沿着器件晶圆100内的平面110(例如，缺陷平面)形成缺陷，例如，其中缺陷平面110大致平行于晶圆的表面。在各个实例中，可以在块状晶圆102内、外延层104内或在块状晶圆102和外延层104之间的边界处形成缺陷平面。此外，并且参考图1B，提供了包括块状半导体晶圆152(例如，硅晶圆)和形成在块状晶圆152上的氧化物层154的处理晶圆150。在一些实例中，在形成氧化物层154之前，可以在块状晶圆152上形成多晶硅层，其中氧化物层154形成在多晶硅层上。在一些情况下，在形成氧化物层154之后，可以实施CMP工艺以削薄氧化物层154。此后，可以清洁每个氧化物层106和氧化物层154的表面(例如，去除任何颗粒并提供有利于接合的表面化学物质)，并且器件晶圆100沿着氧化物层106和氧化物层154的清洁表面接合至处理晶圆150，从而形成接合的晶圆对156。在一些实例中，接合的氧化物层106、154(例如，图1B所示)可以更一般地等同地称为底部氧化物(BOX)层155(例如，图1C所示)。在接下来的步骤中，并且参考图1B和图1C，沿着先前由离子注入工艺108创建的缺陷平面110分割或切割晶圆对156，留下器件晶圆100的部分100A附接至处理晶圆150，并分割出大部分的器件晶圆100。因此，形成SOI晶圆158。在一些实例中，器件晶圆100的部分100A包括氧化物层106(图1B)和外延层104(图1B)的部分104A，其中在后续工艺中在该部分104A中形成器件(例如，晶体管)。在一些情况下，热能(例如，加热)足以引起沿着缺陷平面110的分割或切割，但是在一些情况下，可以使用机械力代替加热或与加热结合使用。在分割或切割之后，例如可以实施额外的工艺来清洁、退火和平滑所制造的SOI晶圆158。在各个实例中，在分割出部分100A之后，器件晶圆100可以被重新抛光并且用于制造另一SOI晶圆。
在至少一些传统的工艺中，可以在制造(例如，通过上述智能切割工艺)SOI晶圆158之后，在SOI晶圆158内形成器件(例如，晶体管)。仅作为一个实例，图1D示出在SOI晶圆158内(例如，在外延层部分104A内)的器件的制造期间可以实施的多个工艺步骤中的一个，以及图1E示出包括器件层162的SOI晶圆158，其中器件层162可以包括在制造工艺期间形成在SOI晶圆158(例如，在外延层部分104A内)内的多个器件、互连件或其他这种部件中的任何一个。作为制造工艺的部分，并且参考图1D的实例，例如在光刻步骤、层沉积步骤、蚀刻步骤或其他半导体处理步骤期间，图案化的层160可能需要与外延层部分104A内的一个或多个部件精确地对准。特别地，为了所制造器件的适当的功能和可靠性，在这种对准工艺中应该具有良好的重叠控制。如本文所使用的，术语“重叠控制”用于定义图案与图案对准和/或层与层对准的控制。通常，重叠控制由于图案密度和图案复杂性的增加以及由于越来越先进和复杂的半导体处理技术(例如，诸如先进的光刻技术等)而变得越来越重要。然而，在先智能切割工艺中(例如，参考图1A-图1E所描述的)，其中在硅表面层(例如，外延层部分104A)和下面的BOX层(例如，BOX层155)之间存在不同的热膨胀系数，在器件(例如，晶体管)的制造期间实施的热工艺可能导致SOI晶圆158的不期望的翘曲，从而降低重叠的精确度以及器件的(例如，器件层162中的器件的)功能性和可靠性。
为了防止这种不期望的翘曲，引入了“后智能切割”工艺，并在2015年9月17日提交的题为“半导体结构及其制造方法”的美国专利申请号14/857,435中更详细地描述，其全部公开内容结合于此作为参考。在后智能切割工艺中，在形成器件(例如，晶体管)之后形成SOI结构(例如，类似于SOI晶圆158)，从而减少SOI晶圆暴露于在器件形成期间使用的热工艺，并避免不期望的翘曲。参考图2A-图2D，其中示出后智能切割工艺的实例。本文描述的后智能切割工艺的一些方面可以类似于上述工艺，并且因此为了清楚的讨论而简要描述。如图2A的实例所示，提供了包括块状半导体晶圆202(例如，硅晶圆)和外延层204的器件晶圆200。在一些实施例中，晶圆202和外延层204可以大致类似于上面讨论的晶圆102和外延层104。
参考图2A的实例，其中示出在器件晶圆200的外延层204内的器件的制造期间可以实施的多个工艺步骤中的一个，以及图2B示出包括器件层262的器件晶圆200，其中器件层262可以包括形成在器件晶圆200的外延层204内的多个器件、互连件或其他这种部件中的任何一个。作为制造工艺的部分，并且参考图2A的实例，例如在光刻步骤、层沉积步骤、蚀刻步骤或其他半导体处理步骤期间，图案化的层260可能需要与外延层部分204内的一个或多个部件精确地对准。此外，在外延层204内的器件的制造期间可以实施热工艺。在上述先智能切割工艺中，硅表面层(例如，外延层部分104A)和下面的BOX层(例如，BOX层155)之间的不同的热膨胀系数可能在这种热工艺期间导致SOI晶圆158的不期望的翘曲。相比之下，在后智能切割工艺中，外延层204和下面的晶圆202之间的热膨胀系数的差异可能较低。例如，外延层204可以形成在晶圆202上，而不插接介电层(例如，诸如BOX层)。这样，可以降低相邻层(例如，外延层204和晶圆202)之间的热膨胀系数之间的差异。结果，在后智能切割工艺(例如，对于在外延层204内的器件的制造期间实施的热工艺)中，在先智能切割工艺中观察到的不期望的翘曲可以缓解，并且可以保持良好的重叠控制。
在制造器件层262(包括在其中制造器件)之后，对器件晶圆200的背侧203实施例如使用氢的离子注入工艺208。举例来说，可以对与器件晶圆200的顶面205相对的背侧203实施离子注入工艺208，以避免损坏先前制造的器件层262。应当注意，离子注入工艺208沿着器件晶圆200内的平面210(例如，缺陷平面)形成缺陷，例如，其中缺陷平面210大致平行于器件晶圆200的表面(例如，顶面205)。在各个实例中，可以在块状晶圆202内、外延层204内或在块状晶圆202和外延层204之间的边界处形成缺陷平面210。
参考图2B和图2C，沿着先前由离子注入工艺208创建的缺陷平面210分割或切割器件晶圆200，以分离器件晶圆200的部分200A，其中分离部分200A至少包括器件层262的部分，在器件层262中，先前制造有器件(例如，晶体管)、互连件和/或其他结构。在一些情况下，热能(例如，加热)足以引起沿着缺陷平面210的分割或切割，但是在一些情况下可以使用机械力代替加热或与加热结合使用。此外，参考图2C，提供了包括块状半导体晶圆252(例如，硅晶圆)和形成在块状晶圆252上的氧化物层254的处理晶圆250。在一些情况下，可以清洁每个分离部分200A和氧化物层254的表面(例如，去除任何颗粒并提供有利于结合的表面化学物质)，并且将分离部分200A沿着分离部分200A和氧化物层254的清洁表面接合至处理晶圆250，从而形成SOI器件晶圆258(例如，如图2D所示)。因此，在一些实例中，SOI器件晶圆258可以包括分离部分200A(例如，包括先前制造的器件)，其中分离部分设置在氧化物层(例如，氧化物层254)上，并且其中氧化物层设置在晶圆252上。在一些实施例中，SOI器件晶圆258的氧化物层可以等同地称为BOX层。
无论是使用先智能切割工艺还是后智能切割工艺来形成SOI晶圆，现有的工艺通常使用SiO2作为位于表面硅层下面的埋氧(BOX)层，器件(例如，晶体管)形成在该埋氧层内。换言之，可以说至少一些现有的工艺使用氧化物接合工艺，从而用于形成SOI晶圆。如前所述，电子器件(例如，高性能RF器件)的持续进步同样需要半导体制造工艺和技术的不断进步。例如，使用SiO2作为埋氧(BOX)层可能已经不够了，因为先进的高性能器件(例如，设置在表面硅层内的RF器件)实际上可能受到下面的SiO2的介电常数和RC延迟的限制。因此，需要具有比SiO2低的介电常数且具有良好的接合性能的SiO2BOX替换物。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有要求所有的实施例都具有特定的优势。例如，本发明的实施例涉及形成绝缘体上半导体(SCOI)晶圆的方法(例如，其可以利用硅来形成绝缘体上硅晶圆或其他类型的半导体以形成另一类型的绝缘体上半导体晶圆)。特别地，例如本发明的实施例提供了低K介电层以替换传统的SiO2BOX层。在一些实例中，低K介电层包括图案化的低K介电层，如下所述。在一些实施例中，低K介电层可以包括苯并环丁烯(BCB)、苯并环丁二烯、空气、它们的组合或其他合适的低K材料。因此，本文公开的实施例提供了具有比SiO2的介电常数更低的介电常数的低K介电层。例如，SiO2的介电常数为约3.9，BCB的介电常数为约2.65，空气的介电常数为约1。作为低K介电层的较低的介电常数和RC延迟的结果，本文公开的实施例提供了位于低K介电层上方的半导体层内的器件的优异性能。
现在参考图3，根据本发明的一个或多个方面，示出了制造包括低K介电层的绝缘体上半导体(SCOI)晶圆的方法300的流程图。在各个实施例中，方法300的至少一些方面可以用于制造上面分别参考图1A-图1E和图2A-图2D描述的SOI晶圆158或SOI晶圆258。因此，上面参考SOI晶圆158或SOI晶圆258讨论的一个或多个方面还可应用于方法300。因此，为了清楚的讨论，省略了一些细节。换言之，本发明还采用美国专利申请号14/857,435中描述的后智能切割工艺的一些方面。此外，本发明的各个方面可以等同地应用于如上所述的先智能切割工艺。此外，图4A-图4F是根据本发明的一个或多个方面的制造SOI晶圆400的实施例的截面图，并且对应于图3的方法300的一个或多个步骤。
现在参考方法300，方法300开始于框302，其中提供了具有位于其上的外延层的衬底。参考图4A的实例，并且在框302的实施例中，提供了包括衬底402的器件晶圆400。在一些实施例中，衬底402可以大致类似于上面参考图2A讨论的衬底202。在各个实施例中，衬底402可以是含硅衬底。例如，衬底402可以包括但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、Si/Si、Si/SiC或Si/SiGeC。仍然参考图4A的实例，并且在框302的另一实施例中，在衬底402上形成外延层404(例如，外延半导体层)。在一些实施例中，例如一旦在外延层404中形成一个或多个器件、互连件和/或其他部件，外延层404可以称为器件层。在一些实例中，外延层404和衬底402可共同地形成第一晶圆或器件晶圆。在各个实施例中，外延层404可以包括与衬底402相同的材料或与衬底402不同的材料。在各个实例中，外延层404可以包括但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、Si/Si、Si/SiC和Si/SiGeC。
然后方法300进行至框304，其中在外延层内形成一个或多个器件以形成器件层。参考图4A和图4B的实例，并且在框304的实施例中，可以在外延层404的表面内和/或表面上形成一个或多个器件(例如，晶体管)，从而形成器件层462。作为制造工艺的部分，例如在光刻步骤、层沉积步骤、蚀刻步骤或其他半导体处理步骤期间，图案化的层460需要与外延层404内的一个或多个部件精确地对准。应当注意，在形成一个或多个器件期间，可以实施至少一个热工艺。然而，在各个实施例中，外延层404和衬底402可以具有相同的、类似的或差异很小的热膨胀系数，从而避免了上述不期望的翘曲。如前所述，这是使用后智能切割工艺的一个优势。
然后，方法300进行至框306，其中器件层与衬底分离。参考图4B和图4C的实例，并且在框306的实施例中，器件层462的至少部分与器件晶圆400分离。例如，在形成器件层462之后，器件层462的至少部分(包括在其中形成的一个或多个器件、互连件和/或其他部件)与器件晶圆400分离。可以以与上述大致相同的方式来实现这种分离工艺。例如，对器件晶圆400的背侧403实施离子注入工艺408以形成缺陷平面410。在一些实施例中，离子注入工艺410注入氢和/或氦。举例来说，对与器件晶圆400的顶面405相对的背侧403实施离子注入工艺408，以避免损坏先前制造的器件层462。应当注意，离子注入工艺408沿着器件晶圆400内的平面410(例如，缺陷平面)形成缺陷，例如，其中缺陷平面410大致平行于器件晶圆400的表面(例如，顶面405)。在各个实例中，可以在衬底402内、器件层462内或在衬底402和器件层462之间的边界处形成缺陷平面410。在形成缺陷平面410之后，沿着缺陷平面410分割或切割器件晶圆400，由此分离器件晶圆400的部分400A，导致切割的表面411位于部分400A上并且切割的表面413位于剩余的块状器件晶圆400上。在各个实施例中，分离部分400A至少包括器件层462的部分，器件层462中先前制造有器件(例如，晶体管)、互连件和/或其他结构。在一些情况下，热能(例如，加热)足以引起沿着缺陷平面410的分割或切割，但是在一些情况下可以使用机械力代替加热或与加热结合使用。
然后，方法300进行至框308，其中提供包括低K介电层的处理晶圆。参考图4D的实例，并且在框308的实施例中，分别提供包括块状半导体衬底452和低K介电层454的处理晶圆450。在各个实施例中，衬底452可以是含硅衬底。例如，衬底452可以包括但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、Si/Si、Si/SiC或Si/SiGeC。在一些实施例中，例如通过旋涂、ALD、CVD或其他合适的方法在衬底452上沉积低K介电层454。在各个实例中，低K介电层454可以包括苯并环丁烯(BCB)、苯并环丁二烯、空气(例如当图案化低K介电层454时)、它们的组合或其他合适的低K材料。如上所述，低K介电层454的介电常数低于SiO2的介电常数。例如，SiO2的介电常数为约3.9，BCB的介电常数为约2.65，空气的介电常数为约1。作为低K介电层454的较低的介电常数和RC延迟的结果，例如当分离部分400A后续接合至低K介电层454时，形成在分离部分400A内的器件将表现出优异的性能。在一些实施例中，在形成低K介电层454之前，可以在衬底452上方沉积助粘剂。
然后，方法300进行至框310，其中图案化低K介电层。参考图4D和图4E的实例，并且在框310的实施例中，在衬底452上方形成低K介电层454之后，图案化低K介电层454以形成图案化的低K介电层454A。在各个实例中，可以使用光刻、蚀刻、显影等图案化低K介电层454，以包括诸如窗口图案、交叉影线图案、栅栏图案、对角线图案、棋子图案、三角形图案、金刚石图案、方形图案、矩形图案、圆形图案、椭圆形图案、五边形图案、六边形图案或任何其他合适图案的多种图案中的任何一种。在一些实施例中，BCB层或苯并环丁二烯层可以包括光敏材料。在一些情况下，光敏材料包括光敏树脂。因此，在一些实例中，可以通过一个或多个光刻工艺(例如，曝光和显影)来实现BCB层或苯并环丁二烯层的图案化。根据用于低K介电层的材料，并且在各个实施例中，可以使用各种图案化工艺。仅为了说明的目的，图5A和图5B示出了可用于形成图案化的低K介电层454A的两种类型的图案的顶视图。例如，图5A示出包括多个方形图案502的图案化的低K介电层454A，并且图5B示出包括多个圆形图案504的图案化的低K介电层454A。为了避免疑问，并且如本文所述，使用低K介电层的“图案化”来描述低K介电层的部分的去除，产生暴露下面的第二半导体衬底的气隙，而低K介电层的其他部分保留在第二半导体衬底的表面上。因此，图案化的低K介电层可以包括低K介电材料和空气(例如，通过气隙)的混合物。例如，参考图4E，图案化的低K介电层454A包括多个低K介电层部分454B和插入在多个低K介电层部分454B之间的多个气隙454C。因此，通过图案化低K介电层454并引入气隙(例如，介电常数为约1)，进一步降低低K介电层454的介电常数。例如，当分离部分400A后续接合至图案化的低K介电层454A时，进一步降低的介电常数将改进分离部分400A内的器件的性能。
不管用于形成图案化的低K介电层454A的特定类型的图案，在图案化低K介电层之后，保留在衬底452的表面上的低K介电层的量(例如，多个低K介电层部分454B)可以等于或大于约50％。换言之，由图案化的低K介电层454A(例如，多个低K介电层部分454B)覆盖的第一表面区域(例如，衬底452的表面)可以等于或大于约50％，而由气隙(例如，多个气隙454C)覆盖的第二表面区域(例如，衬底452的表面)可以小于约50％。可以肯定的是，在一些情况下，在不脱离本发明的范围的情况下，可以等同地使用在图案化低K介电层之后保留在衬底454的表面上的低K介电层的其他量(例如，其他百分比)。举例来说，如上所述，选择在图案化低K介电层之后保留在衬底452的表面上的低K介电层的量，以确保后续附接的分离部分400A的适当的接合和/或粘附，该分离部分400A包括一个或多个器件。
然后方法300进行至框312，其中分离的器件层接合至图案化的低K介电层。参考图4F的实例，并且在框312的实施例中，在衬底452上形成图案化的低K介电层454A之后，将分离部分400A(例如，包括器件层462的至少部分，其中，器件层462中形成有器件、互连件和/或其他结构)接合至图案化的低K介电层454A。在各个实施例中，可以通过等离子体活化(例如，O3等离子体)、低温接合退火，通过使用粘合剂层，通过热压接合或通过其他合适的接合工艺中的一种或多种来实现接合。作为接合工艺的结果，分离部分400A(例如，包括器件层462的至少部分)、图案化的低K介电层454A和衬底452形成SOI器件晶圆458。换言之，在衬底452上设置图案化的低K介电层454A，并且在图案化的低K介电层454A上设置分离部分400A。在一些实施例中，将图案化的低K介电层454A接合至形成在缺陷平面410(图4B)处的分离部分400A的切割表面411，如上所述并远离形成在分离部分400A的相对侧上的一个或多个器件。因此，在将器件层接合至图案化的低K介电层454A之后，将图案化的低K介电层454A掩埋在器件层(例如，分离部分400A)的下方。因此，如上所述，图案化的低K介电层454A有效地用作掩埋的介电层，以替换传统的BOX层(例如SiO2)。此外，如上所述，通过图案化低K介电层，低K介电层可以包括低K介电材料(例如，BCB、苯并环丁二烯)和空气(例如，通过气隙)的组合，进一步降低了低K介电层的有效介电常数。因此，还进一步降低了寄生电容。可以肯定的是，在至少一些实施例中，可以不图案化掩埋的低K介电层，但是可以替代地包括固体低K介电层(例如，如图4D所示)。即使在不图案化低K介电层的实例中，形成在上面的器件层(例如，分离部分400A)中的器件还可以表现出改进的性能，因为本文公开的低K介电层材料(例如，BCB)具有比SiO2的介电常数更低的介电常数。
在一些实施例中，SOI器件晶圆458可以经受进一步的处理，以形成本领域已知的各个部件和区域。此外，可以在方法300之前、期间和/或之后实施额外的工艺步骤。此外，在方法300的一些实施例中，可以替换或消除上述一些工艺步骤。
本文描述的各个实施例提供了优于现有技术的若干优势。应当理解，本文中没有必要讨论所有的优势，没有要求所有的实施例都具有特定的优势，并且其他实施例可以提供不同的优势。作为一个实例，本文讨论的实施例包括用于提供绝缘体上半导体(SCOI)晶圆的方法和结构，其中使用低K介电层来替换传统的SiO2BOX层。在一些实例中，低K介电层包括图案化的低K介电层。在一些实施例中，低K介电层可以包括苯并环丁烯(BCB)、苯并环丁二烯、空气、它们的组合或其他合适的低K材料。因此，本文公开的实施例提供了具有比SiO2的介电常数更低的介电常数的低K介电层。作为低K介电层的较低的介电常数和RC延迟的结果，本文公开的实施例提供了位于低K介电层上方的半导体层内的器件的优异性能。
因此，本发明的一个实施例描述了包括在第一半导体衬底上形成器件层的方法。在各个实施例中，器件层的至少部分与第一半导体衬底分离，其中分离在器件层的分离部分上形成切割表面。在一些实例中，在第二半导体衬底上形成图案化的低K介电层。此后，并且在一些实施例中，器件层的分离部分沿着切割表面接合至图案化的低K介电层。
在另一实施例中，讨论了一种在处理晶圆上形成低K介电层的方法。在一些实施例中，实施光刻工艺以图案化低K介电层，由此形成图案化的低K介电层。在各个实例中，然后将外延层接合至图案化的低K介电层，其中外延层包括形成在其中的多个器件。
在另一实施例中，论述了一种半导体结构，半导体结构包括半导体衬底，设置在半导体衬底上的图案化的介电层，设置在图案化的介电层上的半导体层以及设置在半导体层的第二表面上的至少一个器件。在一些实施例中，半导体层具有相对的第一表面和第二表面，第一表面位于第二表面和图案化的介电层之间，并且第一表面比第二表面更粗糙(例如，由于切割/分离工艺)。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在第一半导体衬底上形成器件层；将所述器件层的至少部分与所述第一半导体衬底分离，其中，所述分离在所述器件层的分离部分上形成了切割表面；在第二半导体衬底上形成图案化的低K介电层；以及沿着所述切割表面，将所述器件层的所述分离部分接合至所述图案化的低K介电层。
在上述方法中，分离所述器件层还包括：通过离子注入工艺形成缺陷平面，所述缺陷平面平行于所述器件层的顶面；以及实施退火工艺，以沿着所述缺陷平面将所述器件层的所述至少部分与所述第一半导体衬底分离。
在上述方法中，对所述第一半导体衬底的背面实施所述离子注入工艺，并且其中，所述第一半导体衬底的背面与所述器件层的所述顶面相对。
在上述方法中，形成所述图案化的低K介电层包括形成包括气隙以及苯并环丁烯(BCB)和苯并环丁二烯中的至少一种的图案化的层。
在上述方法中，形成所述图案化的低K介电层包括：去除低K介电材料层的第一部分，而所述低K介电材料层的第二部分保留在所述第二半导体衬底的顶面上，并且其中，所述低K介电材料层的第二部分保持覆盖量等于或大于所述第二半导体衬底的顶面的50％。
在上述方法中，在所述第二半导体衬底上形成所述图案化的低K介电层还包括：在所述第二半导体衬底上旋涂苯并环丁烯(BCB)层和苯并环丁二烯层中的一种；通过光刻工艺曝光所述苯并环丁烯层和所述苯并环丁二烯层中的一种的部分；以及通过显影工艺去除所述苯并环丁烯层和所述苯并环丁二烯层中的一种的曝光部分或未曝光部分中的一个，从而形成所述图案化的低K介电层。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在处理晶圆上形成低K介电层；实施光刻工艺以图案化所述低K介电层，从而形成图案化的低K介电层；以及将外延层接合至所述图案化的低K介电层，其中，所述外延层包括形成在所述外延层中的多个器件。
在上述方法中，所述低K介电层包括光敏层。
在上述方法中，所述低K介电层的第一介电常数小于SiO2的介电常数，并且其中，所述图案化的低K介电层的第二介电常数小于所述第一介电常数。
在上述方法中，还包括：在形成所述低K介电层之前，在所述处理晶圆上沉积助粘剂；以及在所述助粘剂上形成所述低K介电层。
在上述方法中，形成所述图案化的低K介电层包括形成具有多个低K介电层部分和插入在所述多个低K介电层部分之间的多个气隙的所述图案化的低K介电层。
在上述方法中，将所述外延层接合至所述图案化的低K介电层还包括使用粘合层实施等离子体活化接合工艺、实施低温接合退火，以及实施热压接合工艺中的至少一种。
在上述方法中，还包括：在器件晶圆上形成所述外延层；将所述外延层与所述器件晶圆分离，其中，所述分离在分离的所述外延层上形成切割表面；以及沿着所述切割表面将所述分离的外延层接合至所述图案化的低K介电层。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：半导体衬底；图案化的介电层，设置在所述半导体衬底上；半导体层，设置在所述图案化的介电层上，其中，所述半导体层具有相对的第一表面和第二表面，所述第一表面位于所述第二表面和所述图案化的介电层之间，并且所述第一表面比所述第二表面更粗糙；以及至少一个器件，设置在所述半导体层的所述第二表面上。
在上述半导体结构中，所述半导体层包括外延半导体层，并且其中，所述图案化的介电层包括图案化的低K介电层。
在上述半导体结构中，所述图案化的低K介电层包括苯并环丁烯(BCB)和苯并环丁二烯中的至少一种。
在上述半导体结构中，所述图案化的介电层包括低K介电材料和多个气隙的组合。
在上述半导体结构中，所述低K介电材料的第一介电常数小于SiO2的介电常数，并且其中，所述低K介电材料和所述多个气隙的组合的第二介电常数小于所述第一介电常数。
在上述半导体结构中，所述图案化的介电层的所述低K介电材料的覆盖量等于或大于所述半导体衬底的顶面的50％。
在上述半导体结构中，所述至少一个器件包括射频(RF)器件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在第一半导体衬底上形成器件层；
将所述器件层的至少部分与所述第一半导体衬底分离，其中，所述分离在所述器件层的分离部分上形成了切割表面；
在第二半导体衬底上形成图案化的低K介电层；以及
沿着所述切割表面，将所述器件层的所述分离部分接合至所述图案化的低K介电层。
2.根据权利要求1所述的方法，其中，分离所述器件层还包括：
通过离子注入工艺形成缺陷平面，所述缺陷平面平行于所述器件层的顶面；以及
实施退火工艺，以沿着所述缺陷平面将所述器件层的所述至少部分与所述第一半导体衬底分离。
3.根据权利要求2所述的方法，其中，对所述第一半导体衬底的背面实施所述离子注入工艺，并且其中，所述第一半导体衬底的背面与所述器件层的所述顶面相对。
4.根据权利要求1所述的方法，其中，形成所述图案化的低K介电层包括形成包括气隙以及苯并环丁烯(BCB)和苯并环丁二烯中的至少一种的图案化的层。
5.根据权利要求1所述的方法，其中，形成所述图案化的低K介电层包括：去除低K介电材料层的第一部分，而所述低K介电材料层的第二部分保留在所述第二半导体衬底的顶面上，并且其中，所述低K介电材料层的第二部分保持覆盖量等于或大于所述第二半导体衬底的顶面的50％。
6.根据权利要求1所述的方法，其中，在所述第二半导体衬底上形成所述图案化的低K介电层还包括：
在所述第二半导体衬底上旋涂苯并环丁烯(BCB)层和苯并环丁二烯层中的一种；
通过光刻工艺曝光所述苯并环丁烯层和所述苯并环丁二烯层中的一种的部分；以及
通过显影工艺去除所述苯并环丁烯层和所述苯并环丁二烯层中的一种的曝光部分或未曝光部分中的一个，从而形成所述图案化的低K介电层。
7.一种形成半导体结构的方法，包括：
在处理晶圆上形成低K介电层；
实施光刻工艺以图案化所述低K介电层，从而形成图案化的低K介电层；以及
将外延层接合至所述图案化的低K介电层，其中，所述外延层包括形成在所述外延层中的多个器件。
8.根据权利要求7所述的方法，其中，所述低K介电层包括光敏层。
9.根据权利要求7所述的方法，其中，所述低K介电层的第一介电常数小于SiO2的介电常数，并且其中，所述图案化的低K介电层的第二介电常数小于所述第一介电常数。
10.一种半导体结构，包括：
半导体衬底；
图案化的介电层，设置在所述半导体衬底上；
半导体层，设置在所述图案化的介电层上，其中，所述半导体层具有相对的第一表面和第二表面，所述第一表面位于所述第二表面和所述图案化的介电层之间，并且所述第一表面比所述第二表面更粗糙；以及
至少一个器件，设置在所述半导体层的所述第二表面上。
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