WO2012060071A1 - 半導体チップ - Google Patents

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WO2012060071A1
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chipping
semiconductor
layer
nitride
semiconductor chip
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Inventor
柳原　学
正洋 引田
芳宏 松島
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パナソニック株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the present invention relates to a semiconductor chip having a nitride-based semiconductor layer epitaxially grown on a substrate on the surface side.
  • nitride semiconductor materials which are wide bandgap semiconductors, have been actively developed as semiconductor device materials.
  • a feature of the wide band gap semiconductor is that the dielectric breakdown voltage is an order of magnitude higher than that of silicon (Si), which is a general semiconductor.
  • the GaN device In conventional Si, in order to obtain a high-breakdown-voltage power semiconductor device, it is necessary to lengthen the drift layer in which electrons travel. On the other hand, with gallium nitride (GaN), an equivalent breakdown voltage is obtained with a short drift layer (about 1/10 of Si). In this case, considering the situation in which a current flows through the semiconductor device, the drift layer becomes a resistance layer. Therefore, the shorter the drift layer, the smaller the on-resistance of the semiconductor device. Theoretically, when the mobility and dielectric constant of a semiconductor are approximately the same, the on-resistance of a semiconductor device exhibiting a certain breakdown voltage is inversely proportional to the cube of the dielectric breakdown electric field of the semiconductor material. That is, in the same chip area, the GaN device can achieve a low on-resistance of about 1/1000 compared to the Si device.
  • nitride-based semiconductor materials can form various mixed crystals with GaN, aluminum nitride (AlN), and indium nitride (InN)
  • arsenic-based materials such as conventional gallium arsenide (GaAs) are used.
  • Heterojunctions can be made similar to semiconductor materials.
  • a nitride-based semiconductor heterojunction has a feature that high-concentration carriers are generated by spontaneous polarization or piezo-polarization at the interface even in the absence of impurity doping.
  • a large current and low on-resistance device for high power can be realized.
  • the nitride-based semiconductor material can be epitaxially grown on the Si substrate. That is, in SiC devices, it is necessary to use an expensive silicon carbide (SiC) substrate even with the same wide band gap semiconductor material, whereas in the case of nitride-based semiconductor devices, a Si substrate can be used. Cost and diameter can be increased.
  • SiC silicon carbide
  • a nitride semiconductor device in which a nitride semiconductor layer is formed on a Si substrate (wafer) is divided into semiconductor chips by dicing along a scribe lane in the same way as conventional Si devices and GaAs devices. Is done.
  • a dicing blade is cut along the scribe lane while rotating at high speed.
  • the blade width is about 20-30 ⁇ m
  • the scribe lane width is about 50-100 ⁇ m.
  • chipping or cracking of the semiconductor layer called chipping occurs in the scribe lane.
  • chipping generated in the scribe lane reaches the element formation region in the semiconductor chip, a failure in electrical characteristics or a failure in reliability due to moisture intrusion occurs.
  • the blade type, rotation speed, and dicing speed should be selected appropriately, and the scribe lane width should be set so that chipping will remain in the scribe lane even if chipping occurs. It is set.
  • Patent Document 1 discloses a structure in which a film 53 is formed on a scribe lane 54 between a plurality of semiconductor elements 52 formed on a semiconductor wafer 51. According to this structure, the progress of stress that causes chipping can be absorbed or alleviated by the wall of the film 53, and it can be expected to suppress chipping.
  • FIG. 7 shows a photograph when the nitride-based semiconductor layer epitaxially grown on the Si substrate is diced.
  • the scribe lane width is 100 ⁇ m.
  • chipping of about 10 to 20 ⁇ m occurs along the dicing line, but as shown in FIG. 8, chipping exceeding 30 ⁇ m occurs, and the surface of the device exceeds the scribe lane.
  • the protective film may be reached, and in this case, the appearance of the semiconductor chip will be poor.
  • the chipping is prevented from progressing in the semiconductor element by further setting the scribe lane width to about 150 ⁇ m.
  • the scribe lane width is increased, the number of chips that can be taken per wafer is reduced.
  • a method of removing the nitride semiconductor layer in the scribe lane by dry etching or the like before dicing the scribe lane is conceivable.
  • a conductive Si substrate Since the thickness of the high-resistance nitride-based semiconductor layer grown thereon needs to be about 4 ⁇ m or more, it is difficult to remove such a thick nitride-based semiconductor layer by etching.
  • the present invention has been made in view of such problems, and in a semiconductor chip having a nitride-based semiconductor layer epitaxially grown on a Si substrate or the like on the surface side, the scribe lane width can be set wide,
  • An object of the present invention is to provide a semiconductor chip having a structure capable of suppressing chipping that occurs during dicing without removing the nitride-based semiconductor layer of the scribe lane.
  • the present invention provides a nitride-based semiconductor layer epitaxially grown on a substrate and is diced along the scribe lane, and is formed along the scribe lane on the surface side of the substrate.
  • a part of the nitride-based semiconductor layer is present, and chipping suppression made of a metal material having a weight density (weight per unit volume) larger than that of the nitride-based semiconductor layer on a part of the nitride-based semiconductor layer A structure was formed.
  • the nitride-based semiconductor layer may be formed on the substrate across the semiconductor element formation region and the scribe lane.
  • the chipping prevention structure is formed in a line shape along the boundary between the semiconductor element formation region and the scribe lane.
  • the chipping suppression structure can be formed of the same material as the pad metal or wiring metal included in the semiconductor element in the semiconductor element formation region.
  • the chipping prevention structure includes a layer made of the same metal as the ohmic metal included in the semiconductor element in the semiconductor element forming region and a layer formed of the same metal material as the pad metal or wiring metal included in the semiconductor element. It can also be set as the structure which carried out.
  • the product of the film thickness and the weight density of the chipping suppression structure is preferably equal to or greater than the product of the film thickness and the density of the nitride-based semiconductor layer.
  • the substrate is preferably one of silicon, sapphire, and silicon carbide.
  • the chipping suppression structure formed on the nitride-based semiconductor layer in the scribe lane is Suppress the spread of chipping.
  • the chipping suppression structure is formed on the nitride-based semiconductor layer, but is formed of a metal material having a weight density higher than that of the nitride-based semiconductor layer, so that it has an action of absorbing and relaxing stress. It has a large effect of suppressing chipping.
  • the chipping is prevented from spreading to the semiconductor element side, and the electrical failure of the semiconductor element in the semiconductor chip is eliminated and the reliability is improved. And the yield of the semiconductor chip is improved.
  • the number of semiconductor chips per wafer can be secured.
  • the chipping prevention structure can prevent the chipping satisfactorily.
  • the line is formed along the boundary between the scribe lane and the scribe lane.
  • the chipping prevention structure is formed of the same material as the pad metal or wiring metal of the semiconductor element in the semiconductor chip, it can be formed simultaneously with the manufacturing process of the semiconductor element. Manufacturing costs do not increase.
  • the chipping suppression structure has a configuration in which a layer made of the same metal as the ohmic metal included in the semiconductor element in the semiconductor chip and a layer formed of the same metal material as the pad metal or wiring metal included in the semiconductor element are stacked.
  • the chipping suppression structure can be formed simultaneously with the manufacturing process of the semiconductor element using the material constituting the semiconductor element, so that the increase in the number of manufacturing processes and the manufacturing cost can be suppressed.
  • the product of the thickness and weight density of the chipping prevention structure is equal to or greater than the product of the thickness and density of the epitaxially grown nitride semiconductor layer, the ability to inhibit chipping can be enhanced.
  • 1 is a plan view of a semiconductor chip according to a first embodiment. It is a figure showing a semiconductor wafer before dicing by which a plurality of semiconductor chips concerning a 1st embodiment were arranged. It is a figure which shows the semiconductor wafer before the dicing with which the semiconductor chip concerning 2nd Embodiment was arranged. It is a figure which shows the semiconductor wafer before the dicing with which the semiconductor chip concerning 3rd Embodiment was arranged. It is a figure which shows the semiconductor wafer before the dicing with which the semiconductor chip concerning 4th Embodiment was arranged. It is a figure which shows the semiconductor wafer before the dicing with which the semiconductor chip concerning 5th Embodiment was arranged.
  • 6 is a cross-sectional photograph of the vicinity of a scribe lane when a chipping prevention structure made of polyimide is formed. It is a cross-sectional photograph in the case where a wiring metal layer made of Au is formed as a chipping prevention structure. It is a figure which shows the semiconductor wafer before the dicing with which the semiconductor chip which concerns on a prior art was arranged in multiple numbers.
  • FIG. 1 is a plan view of the semiconductor chip according to the first embodiment.
  • This semiconductor chip is manufactured by dicing a semiconductor wafer on which a plurality of semiconductor chips are arranged.
  • FIG. 2 is a cross-sectional view showing the semiconductor wafer before dicing in which a plurality of semiconductor chips shown in FIG. 1 are arranged, and shows the vicinity of the scribe lane 10.
  • a nitride-based semiconductor layer 2 is disposed on the entire surface of the substrate 1 (see FIG. 2). That is, the nitride-based semiconductor layer 2 is formed on the substrate 1 across the semiconductor element formation region and the scribe lane 10.
  • the nitride-based semiconductor layer 2 is a layer formed by epitaxially growing a nitride-based semiconductor on the substrate 1.
  • the nitride-based semiconductor layer 2 includes a buffer layer made of AlN or AlGaN, an operation layer made of GaN, or AlGaN.
  • a surface protective film 3 is disposed on the surface of the nitride-based semiconductor layer 2 in a rectangular semiconductor element region.
  • the surface protective film 3 is made of, for example, SiN and is formed by plasma CVD.
  • a scribe lane 10 is present on the outer periphery of the semiconductor chip so as to surround the semiconductor element region.
  • a surface protective film 3 is formed on a nitride-based semiconductor layer 2 formed on a substrate 1 in a semiconductor element region of a semiconductor wafer.
  • the surface protective film 3 is made of SiN, for example, and is formed by plasma CVD.
  • the first pad 21, the second pad 22, and the comb-shaped wiring 23 are formed of the common wiring metal layer 4 on the surface protective film 3.
  • the wiring metal layer 4 has a structure in which a Ti layer 4a and an Au layer 4b are laminated, and the Au layer 4b is formed on the Ti layer 4a by plating.
  • each layer is, for example, 0.1 ⁇ m thick for the Ti layer 4a and 5 ⁇ m thick for the Au layer 4b.
  • the lower Ti layer 4a has good adhesion to the nitride-based semiconductor layer 2, and has an effect of strengthening the adhesion between the Au layer 4b and the nitride-based semiconductor layer 2.
  • the chipping prevention structure 11 is formed. As shown in FIG. 1, the chipping prevention structure 11 is formed along the scribe lane 10. In other words, the chipping prevention structure 11 is formed in an annular shape on the outer periphery of the semiconductor chip.
  • the layer structure of the chipping prevention structure 11 is the same as that of the wiring metal layer 4, and is a laminated structure in which an Au layer 4b is laminated on a Ti layer 4a (see FIG. 2).
  • the chipping prevention structure 11 may be formed in an annular shape that continues along the annular scribe lane 10, but may be separated by a corner portion of a semiconductor chip as shown in FIG.
  • the shape of the chipping prevention structure 11 is separated at the corners in this way, the occurrence of lift-off defects can be suppressed when the wiring metal layer 4 is formed by the lift-off method in addition to the plating method.
  • a suitable width of the chipping prevention structure 11 is 5 ⁇ m to 25 ⁇ m, more preferably 10 ⁇ m to 20 ⁇ m.
  • the semiconductor chip shown in FIG. 1 is manufactured by dicing and dividing the semiconductor wafer shown in FIG. 2 along the scribe lane 10.
  • a semiconductor wafer is attached to a dicing tape, and then a scribe lane 10 is applied to the nitride-based semiconductor layer 2 while rotating a disk-shaped thin grindstone called a dicing blade at a high speed. It is made by moving to and cutting.
  • the blade width of the dicing blade is about 20 to 30 ⁇ m, and the width of the scribe lane 10 set in the semiconductor wafer is about 50 to 100 ⁇ m.
  • the nitride-based semiconductor layer 2 is formed on the substrate 1 so as to extend over the semiconductor element formation region and the scribe lane 10, the nitride-based semiconductor layer 2 is formed along the scribe lane 10.
  • the chipping suppression structure 11 is formed on the nitride-based semiconductor layer 2 in the scribe lane 10.
  • the chipping suppression structure 11 prevents the chipping from proceeding.
  • the chipping suppression structure 11 is composed of the Au layer 4b having a large weight density, and is formed of a metal material having a large weight density as compared with the nitride-based semiconductor layer 2, and therefore absorbs and relaxes stress. The effect is large and the effect of suppressing chipping is also great.
  • the chipping prevention structure 11 is formed in a line along the boundary between the semiconductor element formation region and the scribe lane, a chipping prevention effect can be sufficiently obtained while keeping the width of the scribe lane 10 small.
  • a chipping suppression structure 11 made of Au was formed in the scribe lane 10.
  • a chipping suppression structure made of polyimide was formed on a scribe lane as a comparative example. And about the Example and the comparative example, it diced along the scribe lane and the test which compares a chipping suppression effect was done.
  • the nitride semiconductor layer was common with a film thickness of 4 ⁇ m
  • the Au layer in the example was formed with a film thickness of 5 ⁇ m
  • the polyimide layer in the comparative example was formed with a film thickness of 10 ⁇ m.
  • FIG. 9 is a cross-sectional photograph of the vicinity of a scribe lane tested for a comparative example in which a chipping prevention structure made of polyimide was formed.
  • chipping is generated from the Si surface at a location of about 2 ⁇ m downward from the 4 ⁇ m-thick nitride-based semiconductor layer, and chipping proceeds under the polyimide structure. This result shows that chipping cannot be suppressed in the polyimide structure.
  • FIG. 10 is a cross-sectional photograph of an example in which a wiring metal layer made of Au was formed as a chipping prevention structure.
  • the progress of chipping generated from a location of about 1 ⁇ m downward from the interface between the nitride-based semiconductor layer and the Si substrate is completely suppressed at the end of the wiring metal layer.
  • the chipping suppression structure is formed of a polyimide layer, chipping cannot be suppressed. If it is formed of Au, the reason that chipping can be suppressed is considered to be because Au has a large specific gravity and strong mechanical strength. .
  • the product of the material weight density and the film thickness is suitable as an index of the appropriate material and film thickness for forming such a chipping suppression structure, and if this product is large, the chipping suppression effect is large. Conceivable.
  • the product of the weight density and the film thickness of the material in the chipping prevention structure is larger than the product of the material density and the film thickness in the nitride-based semiconductor layer. It can be said that it is preferable.
  • the product of the film thickness and the weight density of the Au layer is about four times larger than the product of the film thickness and the weight density of the nitride-based semiconductor layer.
  • the chipping prevention structure 11 since the chipping prevention structure 11 has the same structure as the wiring metal layer 4, it can be formed in the scribe lane 10 at the same time when the wiring metal layer 4 is formed in the semiconductor element region. Therefore, a new process for forming the chipping prevention structure 11 is not necessary.
  • the chipping suppression structure 11 has a structure in which the Au layer 4b and the Ti layer 4a are stacked.
  • the chipping prevention structure 11 mainly includes a metal having a weight density higher than that of the material of the nitride-based semiconductor layer 2. If it is formed of a layer that does, chipping suppression effect can be expected in the same way.
  • FIG. 3 is a cross-sectional view showing the vicinity of the scribe lane before dicing in the semiconductor wafer according to the second embodiment.
  • the semiconductor chip of this embodiment has the same configuration as the semiconductor chip of the first embodiment, but an insulating film 5 is disposed in the scribe lane 10 so as to cover the chipping prevention structure 11.
  • Suitable examples of the insulating film 5 include a SiN film and a SiO 2 film, and the film thickness is, for example, 500 nm.
  • the adhesion between the chipping prevention structure 11 and the nitride-based semiconductor layer 2 is increased by disposing the insulating film 5 so as to cover the chipping prevention structure 11. Therefore, the chipping suppression effect by the chipping suppression structure 11 is also enhanced.
  • FIG. 4 is a cross-sectional view showing the vicinity of the scribe lane before dicing in the semiconductor wafer according to the third embodiment.
  • the semiconductor chip of the present embodiment has the same configuration as that of the semiconductor chip of the first embodiment, except that the chipping prevention structure 12 is a laminate of the wiring metal layer 4 and the surface protective film 3 existing therebelow. It has a structure.
  • the wiring metal layer 4 has a laminated structure of an Au layer and a Ti layer, as described in the first embodiment.
  • the surface protective film 3 is also made of SiN, for example, and is formed by plasma CVD.
  • the Ti layer which is the lower layer of the wiring metal layer 4, has good adhesion to the nitride-based semiconductor layer 2.
  • a surface protective film 3 below the Ti layer as in this embodiment, nitriding is performed.
  • the adhesion to the physical semiconductor layer 2 can be further improved. Therefore, it is effective for enhancing the chipping suppression effect.
  • the surface protection film 3 of the chipping prevention structure 12 is separated from the surface protection film 3 on the semiconductor element side and is isolated. Therefore, even if stress occurs in the surface protection film 3 of the chipping prevention structure 12 during chipping, the semiconductor element side is not affected. This is also more effective in suppressing chipping.
  • the surface protection film 3 of the chipping prevention structure 12 can be formed simultaneously with the formation of the surface protection film 3 in the semiconductor element region, a new process for forming the chipping prevention structure 12 is not required. It is.
  • FIG. 5 is a cross-sectional view showing the vicinity of the scribe lane before dicing in the wafer according to the fourth embodiment.
  • the semiconductor chip of this embodiment has the same configuration as that of the semiconductor chip of the first embodiment, but the chipping prevention structure 13 is a laminate of the wiring metal layer 4 and the ohmic metal layer 6 existing below the wiring metal layer 4. It has a structure.
  • the wiring metal layer 4 has a laminated structure of Ti layer / Au layer as described in the first embodiment.
  • the ohmic metal layer 6 has the same structure as the ohmic electrode disposed in the semiconductor element region.
  • an n-type ohmic electrode or a p-type ohmic electrode may be used as the ohmic electrode in the semiconductor element region.
  • an n-type ohmic electrode Ti / Al, Ti / Ni / Au, Ti / Al / Mo / Au, etc.
  • a p-type ohmic electrode Ni / Ti / Au, Pd / Pt / Au, etc. It is.
  • the chipping suppression structure 13 has a laminated structure of the wiring metal layer 4 and the ohmic metal layer 6, and the ohmic metal layer 6 is in contact with the nitride-based semiconductor layer 2.
  • the adhesion between the chipping prevention structure 13 and the nitride-based semiconductor layer 2 is increased. Therefore, the chipping suppression effect can be enhanced.
  • the ohmic electrode and the wiring metal layer 4 are formed in the semiconductor element region, the ohmic metal layer 6 and the wiring metal layer 4 of the chipping suppression structure 13 can be formed at the same time. A new process for forming is not necessary.
  • FIG. 6 is a cross-sectional view showing the vicinity of the scribe lane before dicing in the wafer according to the fifth embodiment.
  • the semiconductor chip of this embodiment has the same configuration as the semiconductor chip of the first embodiment, In the chipping prevention structure 14, the surface protective film 3 and the ohmic metal layer 6 are present below the wiring metal layer 4.
  • the adhesion to the nitride semiconductor layer 2 may be further improved.
  • the nitride semiconductor layer 2 and the nitride semiconductor layer 2 can be formed by heat treatment. Increased adhesion. Therefore, it is effective for enhancing the chipping suppression effect.
  • the surface protective film 3 constituting the chipping prevention structure 14 is separated and isolated from the surface protective film 3 on the semiconductor element side, the stress at the time of chipping does not affect the semiconductor element side. This is also more effective in suppressing chipping.
  • the chipping prevention structure 12 A new process for forming is not required.
  • the insulating film 5 may be disposed so as to cover the chipping prevention structure 11 in the scribe lane 10, thereby
  • the adhesion between the suppression structure 11 and the nitride-based semiconductor layer 2 can be increased, and the chipping suppression effect by the chipping suppression structure 11 can also be increased.
  • the semiconductor chip of the present invention even when a nitride semiconductor layer formed on a semiconductor substrate such as a Si substrate is used, chipping in the dicing process is suppressed without increasing the width of the scribe lane. Thus, the electrical characteristics and reliability of the semiconductor chip can be ensured.

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Abstract

　Ｓｉ基板上にエピタキシャル成長した窒化物系半導体層を有する半導体素子において、ダイシングで半導体チップに分割するときに発生するチッピングで素子不良が生じるのを抑制することを目的とする。　そのために、基板上にエピタキシャル成長された窒化物系半導体層が形成されている。半導体チップの外周部に、半導体素子領域を取り囲むようにスクライブレーンが存在している。スクライブレーンに沿って、窒化物系半導体層上にチッピング抑止構造体が配設されている。このチッピング抑止構造体は、半導体素子の配線金属またはパッドと同様の構成であって、Ａｕ層とＴｉ層の積層構造である。チッピング抑止構造体の厚さと重量密度の積は、窒化物系半導体層２の厚さと重量密度の積と同等以上に設定されている。

Description

半導体チップ
　本発明は、基板の上にエピタキシャル成長された窒化物系半導体層を表面側に有する半導体チップに関する。
　近年、半導体デバイスの材料として、ワイドバンドギャップ半導体である窒化物系半導体材料の開発が活発に行われている。ワイドバンドギャップ半導体の特長として、絶縁破壊電圧が一般的な半導体であるシリコン（Ｓｉ）に比べて１桁大きいことが挙げられる。
　従来のＳｉでは、高耐圧の電力用半導体デバイスを得るには、電子が走行するドリフト層を長くすることが必要であった。それに対し、窒化ガリウム（ＧａＮ）では短いドリフト層（Ｓｉの約１／１０）で同等の耐圧が出る。この場合に半導体デバイスに電流を流す状況を考えると、ドリフト層は抵抗層になるため、ドリフト層が短い方が半導体デバイスのオン抵抗は小さくなる。理論上では、半導体の移動度と誘電率が同程度とすると、ある一定の耐圧を示す半導体デバイスのオン抵抗は、半導体材料が有する絶縁破壊電界の３乗に反比例する。すなわち、同じチップ面積において、ＧａＮデバイスではＳｉデバイスと比べて約１０００分の１の低いオン抵抗が実現できる。
　また、窒化物系半導体材料は、ＧａＮ、アルミニウムナイトライド（ＡｌＮ）やインジウムナイトライド（ＩｎＮ）との間で様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物系半導体のヘテロ接合では、不純物のドーピングがない状態においても、その界面に自発分極あるいはピエゾ分極によって高濃度のキャリアが発生するという特徴がある。その結果、ＧａＮ／ＡｌＧａＮのヘテロ接合を用いて、電流を基板に平行方向に流す横型デバイスにおいて、大電流で低いオン抵抗の大電力用デバイスが実現できる。
　さらに、窒化物系半導体材料は、Ｓｉ基板上にエピタキシャル成長することができる。すなわち、ＳｉＣデバイスでは、同じワイドバンドギャップ半導体材料でも高価なシリコンカーバイド(ＳｉＣ)基板を用いる必要があるのに対して、窒化物系半導体デバイスの場合は、Ｓｉ基板を用いることができるため、低コスト化及び大口径化が可能である。
　ところで、Ｓｉ基板（ウェハ）上に窒化物系半導体層が形成された窒化物系半導体デバイスは、従来のＳｉデバイスやＧａＡｓデバイスと同様に、スクライブレーンに沿ってダイシングを行うことで半導体チップに分割される。このダイシング工程においては、ウェハをダイシングテープに貼り付けた後、ダイシングブレードという円盤状の薄型砥石を高速回転させながらスクライブレーンに沿って切削加工する。通常、ブレード幅は２０～３０μｍ程度であり、スクライブレーン幅は５０～１００μｍ程度である。
　このダイシング工程において、ブレード種類や回転数、ダイシングスピード等を適切に選ばないと、スクライブレーンにおいてチッピングと呼ばれる半導体層のカケやクラックが発生する。そして、スクライブレーンで発生したチッピングが半導体チップ内の素子形成領域に達すると、電気特性の不良や、水分の浸入による信頼性不良が発生する。
　一般的には、チッピングによる半導体チップの不良発生をなくすために、ブレード種類や回転数、ダイシングスピードを適切に選ぶと共に、チッピングが発生してもスクライブレーン内にチッピングが留まるようにスクライブレーン幅を設定している。
　また、ＳｉデバイスやＧａＡｓデバイスにおいては、半導体チップ内でチッピングを抑止する構造も知られている。例えば、図１１に示すように、特許文献１には、半導体ウェハー５１上に形成された複数の半導体素子５２の間のスクライブレーン５４上に、膜５３が形成された構造が開示されている。この構造によれば、チッピングを発生させる応力の進行を、この膜５３の壁で吸収もしくは緩和させることができ、チッピングを抑止することが期待できる。
特開２００６－３０２９３９号公報
　しかしながら、Ｓｉ基板上にエピタキシャル成長された窒化物系半導体層を有する窒化物系半導体デバイスでは、窒化物系半導体層をダイシングするときに、ＳｉデバイスやＧａＡｓデバイス以上にチッピングが発生しやすいので、上記のような一般的な対応だけではチッピングによる不良発生を十分に抑制できない場合がある。その理由は、ＳｉとＧａＮなどの窒化物系半導体との格子定数や熱膨張係数の違いから、Ｓｉ基板と窒化物系半導体層の界面近傍に大きなストレスが発生していて、このＳｉ基板と窒化物系半導体層の界面近傍に、ダイシング時の機械的衝撃が加わると、ここを起点としたクラックが発生するためである。
　そして、エピタキシャル成長された窒化物系半導体層の膜厚が厚くなるほどストレスも大きくなるので、チッピングの発生箇所も増え、チッピングの大きさも大きくなる。
　図７に、Ｓｉ基板上にエピタキシャル成長された窒化物系半導体層をダイシングした時の写真を示す。スクライブレーン幅は１００μｍである。図７の写真では１０～２０μｍ程度のチッピングがダイシングラインに沿って多量に発生しているが、中には図８に示すように３０μｍを超えるチッピングが発生し、スクライブレーンを超えて素子の表面保護膜に達することもあり、その場合、半導体チップの外観も不良となる。
　ここで、Ｓｉ基板上にエピタキシャル成長された窒化物系半導体層を有する窒化物系半導体デバイスにおいて、スクライブレーン幅をさらに１５０μｍ程度にまで広く設定することによって、半導体素子にチッピングが進行するのを抑止することも考えられるが、スクライブレーン幅を広げると、ウェハ１枚あたりから取れるチップ数は少なくなってしまう。
　また、スクライブレーンをダイシングする前に、スクライブレーンにおける窒化物系半導体層をドライエッチングなどで除去する方法も考えられるが、５００Ｖ以上の高耐圧の素子を実現するには、導電性であるＳｉ基板上に成長する高抵抗の窒化物系半導体層の厚みは４μｍ程度以上必要であるため、このような厚い窒化物系半導体層をエッチング除去することは困難である。
　本発明は、このような課題を鑑みてなされたものであって、Ｓｉ基板などの上にエピタキシャル成長された窒化物系半導体層を表面側に有する半導体チップにおいて、スクライブレーン幅を広く設定したり、スクライブレーンの窒化物系半導体層を除去しなくても、ダイシング時に発生するチッピングを抑止できる構造を有する半導体チップを提供することを目的とする。
　上記課題を解決するために、本発明は、基板上にエピタキシャル成長された窒化物系半導体層を有し、スクライブレーンに沿ってダイシングされてなる半導体チップにおいて、基板の表面側に、スクライブレーンに沿って、窒化物系半導体層の一部が存在し、当該窒化物系半導体層の一部の上に、窒化物系半導体層より重量密度（単位体積当たりの重量）の大きい金属材料からなるチッピング抑止構造体を形成することとした。
　上記半導体チップにおいて、窒化物系半導体層は、基板上において、半導体素子形成領域とスクライブレーンとにまたがって形成されていてもよい。
　チッピング抑止構造体は、半導体素子形成領域とスクライブレーンとの境界に沿ってライン状に形成されていることが好ましい。
　上記チッピング抑止構造体は、半導体素子形成領域内の半導体素子が有するパッド金属または配線金属と同一の材料で形成することができる。
　また、上記チッピング抑止構造体は、半導体素子形成領域内の半導体素子が有するオーミック金属と同一の金属からなる層と、半導体素子が有するパッド金属または配線金属と同一の金属材料からなる層とを積層した構成とすることもできる。
　チッピング抑止構造体の膜厚と重量密度の積は、窒化物系半導体層の膜厚と密度の積と同等以上とすることが好ましい。
　基板は、シリコン、サファイア、シリコンカーバイドのいずれかであることが好ましい。
　本発明の半導体チップによれば、スクライブレーンに沿ってダイシングを行ったダイシング面から発生するチッピングが広がろうとするときに、スクライブレーンにおける窒化物系半導体層上に形成されたチッピング抑止構造体がチッピングの広がりを抑止する。
　ここで、チッピング抑止構造体は、窒化物系半導体層の上に形成されているが、窒化物系半導体層より重量密度の大きい金属材料で形成されているので、応力を吸収、緩和する作用が大きく、チッピングを抑止する作用も大きい。
　従って、基板と窒化物系半導体層との界面近傍でチッピングが発生しても、そのチッピングが半導体素子側に広がるのが抑えられ、半導体チップ内の半導体素子の電気的不良がなくなると同時に、信頼性が向上し、さらに、半導体チップの歩留りが向上する。また、スクライブレーンの幅を広く設定する必要がないので、ウェハあたりの半導体チップの数も確保できる。
　窒化物系半導体層を、基板上において、半導体素子形成領域とスクライブレーンとにまたがって形成している場合でも、チッピング抑止構造体によってチッピングを良好に防止できる
　チッピング抑止構造体は、半導体素子形成領域とスクライブレーンとの境界に沿ってライン状に形成されていることが、スクライブレーンの幅を小さく抑えながらチッピングを防止する上で好ましい。
　また、チッピング抑止構造体を、半導体チップ内の半導体素子が有するパッド金属または配線金属と同一の材料で形成すれば、半導体素子の製造工程と同時に形成することが可能となるため、製造工程数や製造コストが増加することもない。
　また、チッピング抑止構造体は、半導体チップ内の半導体素子が有するオーミック金属と同一の金属からなる層と、半導体素子が有するパッド金属または配線金属と同一の金属材料からなる層とを積層した構成とすれば、半導体素子を構成する材料を用いて、半導体素子の製造工程と同時にチッピング抑止構造体を形成することができるので、製造工程数や製造コストの増加を抑えることができる。
　また、チッピング抑止構造体の厚さと重量密度の積が、エピタキシャル成長された窒化物系半導体層の厚さと密度の積と同等以上であれば、チッピングを抑止する能力を高めることができる。
第１実施形態に係る半導体チップの平面図である。 第１実施形態に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。 第２実施形態に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。 第３実施形態に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。 第４実施形態に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。 第５実施形態に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。 従来の窒化物系半導体層を有する半導体チップをダイシングで形成した後の平面写真である。 従来の窒化物系半導体層を有する半導体チップでチッピングによる不良が発生した平面写真である。 ポリイミドからなるチッピング抑止構造体を形成した場合におけるスクライブレーン付近の断面写真である。 チッピング抑止構造体としてＡｕからなる配線金属層を形成した場合における断面写真である。 従来技術に係る半導体チップが複数配列されたダイシング前の半導体ウェハーを示す図である。
　以下、本発明の半導体装置及びその製造方法の実施形態について、図面を参照しながら説明する。
　〔第１実施形態〕
　図１は、第１実施形態にかかる半導体チップの平面図である。
　この半導体チップは、半導体チップが複数配列された半導体ウェハーを、ダイシングすることによって作製されたものである。
　図２は、図１に示す半導体チップが複数配列されたダイシング前の半導体ウェハーを示す断面図であって、スクライブレーン１０の近傍を示している。
　図１に示すように、半導体チップにおいて、基板１の表面上全体には窒化物系半導体層２が配設されている（図２参照）。すなわち、窒化物系半導体層２は、基板１上において、半導体素子形成領域とスクライブレーン１０とにまたがって形成されている。
窒化物系半導体層２は、基板１上に窒化物系半導体をエピタキシャル成長させて形成した層である。なお、矩形状の半導体素子領域において、この窒化物系半導体層２には、ＡｌＮやＡｌＧａＮからなるバッファー層や、ＧａＮ、ＡｌＧａＮからなる動作層などが含まれている。
　そして、図１，２に示すように、窒化物系半導体層２の表面上には、矩形状の半導体素子領域において、表面保護膜３が配設されている。表面保護膜３は、例えばＳｉＮからなり、プラズマＣＶＤで形成される。
　図１に示すように、半導体チップの外周部には、この半導体素子領域を取り囲むようにスクライブレーン１０が存在している。
　図１，２に示すように、半導体ウェハーの半導体素子領域において、基板１上に形成された窒化物系半導体層２の上に、表面保護膜３が形成されている。この表面保護膜３は、例えばＳｉＮからなり、プラズマＣＶＤで形成される。
　そして、半導体素子領域において、表面保護膜３の上に、第一パッド２１、第二パッド２２、櫛形状の配線２３が、共通の配線金属層４で形成されている。
　この配線金属層４は、Ｔｉ層４ａとＡｕ層４ｂとが積層された構造であって、Ａｕ層４ｂは、Ｔｉ層４ａの上にメッキによって形成されたものである。
　各層の厚さは、例えば、Ｔｉ層４ａが厚さ０．１μｍ、Ａｕ層４ｂが厚さ５μｍである。
　下層であるＴｉ層４ａは、窒化物系半導体層２との密着性が良好であり、Ａｕ層４ｂと窒化物系半導体層２との密着を強化する作用がある。
　また、窒化物系半導体層２は、その一部が、半導体チップの外周部に存在する環状のスクライブレーン１０に存在し、当該窒化物系半導体層２のスクライブレーン１０に存在する部分の上には、チッピング抑止構造体１１が形成されている。図１に示すように、チッピング抑止構造体１１は、スクライブレーン１０に沿って形成されている。すわわち、チッピング抑止構造体１１は、半導体チップの外周部において環状に形成されている。
　チッピング抑止構造体１１の層構造は、上記配線金属層４と同様であって、Ｔｉ層４ａの上にＡｕ層４ｂが積層された積層構造である（図２参照）。
　なお、チッピング抑止構造体１１は、環状のスクライブレーン１０に沿って連続する環状に形成しても良いが、図１に示すように、半導体チップのコーナー部分などで分離されていても良い。
　このようにチッピング抑止構造体１１の形状を、コーナー部で分離した形状にすれば、配線金属層４をメッキ法に加えてリフトオフ法で形成するときに、リフトオフ不良の発生を抑えることができる。
　チッピング抑止構造体１１の幅は、狭くてもチッピング抑止効果を奏するが、幅が広い方がその効果は大きい。ただし、チッピング抑止構造体１１の幅が広く設定しすぎるとスクライブレーン幅が広くなってしまう。チッピング抑止構造体１１の幅として適切な幅は５μｍ～２５μｍであり、より好ましくは１０μｍ～２０μｍである。
　ダイシング工程について：
　図１に示す半導体チップは、図２に示す半導体ウェハーをスクライブレーン１０に沿ってダイシングして分割することによって作製される。
　このダイシング工程は、半導体ウェハーをダイシングテープに貼り付けた後、ダイシングブレードという円盤状の薄型砥石を高速回転させながら、スクライブレーン１０を窒化物系半導体層２に当てて、図２において紙面表裏方向に移動して切削加工することによってなされる。
　このダイシング工程において、用いるブレードの種類、回転数、ダイシングスピード等は、適切に設定する。
　ダイシングブレードのブレード幅は２０～３０μｍ程度であり、半導体ウェハーにおいて設定されるスクライブレーン１０の幅は５０～１００μｍ程度である。
　チッピング抑止構造体１１によるチッピング抑止効果：
　上記構成の窒化物系半導体デバイスにおけるチッピング抑止効果について説明する。
　上記半導体デバイスにおいては、窒化物系半導体層２が、基板１上において、半導体素子形成領域とスクライブレーン１０とにまたがって形成されているので、スクライブレーン１０に沿って、窒化物系半導体層２及び基板１をダイシングするときに、ダイシング面からチッピングが発生すると、チッピングが半導体素子形成領域にも広がろうとするが、スクライブレーン１０内において、窒化物系半導体層２上にチッピング抑止構造体１１が形成されているので、このチッピング抑止構造体１１によってチッピングの進行は阻止される。
　ここで、チッピング抑止構造体１１は、重量密度の大きいＡｕ層４ｂによって構成され、窒化物系半導体層２と比べても重量密度が大きい金属材料で形成されているので、応力を吸収、緩和させる作用が大きく、チッピングを抑止する作用も大きい。
　従って、チッピングが半導体素子側に広がるのを十分に抑えることができる。
　チッピング抑止構造体１１は、半導体素子形成領域とスクライブレーンとの境界に沿ってライン状に形成されているので、スクライブレーン１０の幅を小さく抑えながらチッピング防止効果を十分に得ることができる。
　上記の半導体チップに基づいて、実施例として、スクライブレーン１０にＡｕからなるチッピング抑止構造体１１を形成した。一方、比較例としてスクライブレーンにポリイミドからなるチッピング抑止構造体を形成した。そして、実施例及び比較例について、スクライブレーンに沿ってダイシングして、チッピング抑止効果を比較する試験を行った。
　窒化物系半導体層は、膜厚４μｍで共通とし、実施例におけるＡｕ層は膜厚５μｍで形成し、比較例におけるポリイミド層は膜厚１０μｍで形成した。
　図９は、ポリイミドからなるチッピング抑止構造体を形成した比較例について試験したスクライブレーン付近の断面写真である。
　図９の写真では、写真右側に、厚さ４μｍの窒化物系半導体層から下方へ約２μｍの箇所においてＳｉ面からチッピングが発生し、チッピングがポリイミド構造体の下を進行している。この結果は、ポリイミド構造体ではチッピングを抑止できていないことを示している。
　一方図１０は、チッピング抑止構造体としてＡｕからなる配線金属層を形成した実施例について試験したときの断面写真である。図１０において、窒化物系半導体層とＳｉ基板の界面から下方に約１μｍの箇所から発生したチッピングの進行は、配線金属層の端で完全に抑止されている。
　このように、チッピング抑止構造体をポリイミド層で形成してもチッピングを抑止出来ず、Ａｕで形成すればチッピングを抑止できる理由は、Ａｕは比重が大きく、機械的な強度が強いためと考えられる。
　従って、このようなチッピング抑止構造体を形成するのに適切な材料と膜厚の指標として、材料の重量密度と膜厚との積が適していて、この積が大きいとチッピング抑止効果が大きいと考えられる。
　このような観点から、チッピング抑止構造体における材料の重量密度と膜厚との積は、窒化物系半導体層における材料の密度と膜厚との積よりも大きいことが、チッピング抑止効果を高める上で好ましいといえる。
　上記実施例と比較例において、各層の膜厚と密度の積に着目すると、窒化物系半導体層では、膜厚４μｍ、重量密度６.１５g／ｃｍ3であるから、その積は、６.１５g／ｃｍ3×４μｍ＝２．４６ｍｇ／ｃｍ2である。
　ポリイミド層は、膜厚１０μｍ、重量密度１．４ｇ／ｃｍ3であるから、その積は、１．４ｇ／ｃｍ3×１０μｍ＝１．４ｍｇ／ｃｍ2である。
　Ａｕ層は、膜厚５μｍ、重量密度１９．３ｇ／ｃｍ3であるから、その積は、１９．３ｇ／ｃｍ3×５μｍ＝９．６５ｍｇ／ｃｍ2である。
　実施例におけるＡｕ層の膜厚と重量密度の積は、窒化物系半導体層の膜厚と重量密度の積と比べると４倍程度大きい。
　この結果からも、Ａｕのような重量密度の大きい金属でチッピング抑止構造体を形成することによって、ダイシング面において窒化物系半導体層とＳｉ基板の界面近くから発生して、半導体素子領域に広がっていくチッピングを、物理的に抑止する効果が高いことがわかる。
　なお、以上の実施の形態では、Ｓｉ基板を用いる例を説明したが、サファイア基板やシリコンカーバイド基板などを用いても、それらの上に窒化物系半導体層を成長させると、格子定数や熱膨張係数の違いから大きなストレスを発生させる。従って、これらの基板を用いた場合にも、上記実施の形態と同様に、スクライブレーンに沿って、Ａｕのような重量密度の大きい金属でチッピング抑止構造体１１を形成することによって、同様の効果が得られる。
　また、チッピング抑止構造体１１は、配線金属層４と同様の構造なので、半導体素子領域に配線金属層４を形成するときに同時にスクライブレーン１０に形成することができる。従って、チッピング抑止構造体１１を形成するための新たな工程は不要である。
　また、本実施形態では、チッピング抑止構造体１１を、Ａｕ層４ｂとＴｉ層４ａとを積層させた構造としたが、窒化物系半導体層２の材料と比べて重量密度の大きい金属を主体とする層で形成すれば、同様にチッピング抑止効果が期待できる。
　チッピング抑止構造体１１を形成する金属として、Ａｕの他に、例えば、Ａｇ（重量密度１０．５g／ｃｍ3）、Ｎｉ（重量密度８．９０g／ｃｍ3）、Ｃｕ（重量密度８．９２g／ｃｍ3）が挙げられる。これらはいずれも、窒化物系半導体層２の材料であるＡｌＮ、ＡｌＧａＮ、ＡｌＧａＮと比べて重量密度が大きいので、チッピング抑止効果が期待できる。
　〔第２実施形態〕
　図３は、第２実施形態にかかる半導体ウェハーにおいて、ダイシングする前のスクライブレーンの近傍を示す断面図である。
　本実施形態の半導体チップは、上記第１実施形態の半導体チップと同様の構成であるが、スクライブレーン１０において、チッピング抑止構造体１１を覆うように絶縁膜５が配設されている。
　絶縁膜５の適切な例としては、ＳｉＮ膜やＳｉＯ２膜が挙げられ、その膜厚は、例えば５００ｎｍである。
　このように、スクライブレーン１０において、チッピング抑止構造体１１を被覆するように絶縁膜５を配設することにより、チッピング抑止構造体１１と窒化物系半導体層２との密着性が高まる。従って、チッピング抑止構造体１１によるチッピング抑止効果も高まる。
　〔第３実施形態〕
　図４は、第３実施形態にかかる半導体ウェハーにおいて、ダイシングする前のスクライブレーンの近傍を示す断面図である。
　本実施形態の半導体チップは、上記第１実施形態の半導体チップと同様の構成であるが、チッピング抑止構造体１２が、配線金属層４と、その下側に存在する表面保護膜３との積層構造となっている。
　配線金属層４は、第１実施形態で説明したのと同様、Ａｕ層とＴｉ層の積層構造である。表面保護膜３も、第１実施形態で説明したように、例えばＳｉＮからなり、プラズマＣＶＤで形成される。
　配線金属層４の下層であるＴｉ層は、窒化物系半導体層２との密着性が良好ではあるが、本実施形態のようにＴｉ層の下にさらに表面保護膜３を設けることによって、窒化物系半導体層２との密着性をより高めることができる場合がある。従って、チッピング抑止効果を高めるのに有効である。
　チッピング抑止構造体１２の表面保護膜３は、図４に示すように、半導体素子側の表面保護膜３とは分離されて、孤立している。そのため、チッピングの際にチッピング抑止構造体１２の表面保護膜３にストレスが生じても、半導体素子側には影響が及ばない。この点でもチッピング抑止にさらに効果がある。
　また、チッピング抑止構造体１２の表面保護膜３も、半導体素子領域に表面保護膜３を形成するときに同時に形成することができるので、チッピング抑止構造体１２を形成するための新たな工程は不要である。
　〔第４実施形態〕
　図５は、第４実施形態にかかるウェハーにおいて、ダイシングする前のスクライブレーンの近傍を示す断面図である。
　本実施形態の半導体チップは、上記第１実施形態の半導体チップと同様の構成であるが、チッピング抑止構造体１３が、配線金属層４と、その下側に存在するオーミック金属層６との積層構造となっている。
　配線金属層４は、第１実施形態で説明したのと同様、Ｔｉ層／Ａｕ層の積層構造である。
　このオーミック金属層６は、半導体素子領域に配設されるオーミック電極と同様の構造である。
　半導体素子領域のオーミック電極としては、ｎ型オーミック電極、ｐ型オーミック電極のいずれを用いても良い。例えば、ｎ型オーミック電極の場合はＴｉ／Ａｌ、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｍｏ／Ａｕなどであり、ｐ型オーミック電極の場合は、Ｎｉ／Ｔｉ／ＡｕやＰｄ／Ｐｔ／Ａｕなどである。
　従って、チッピング抑止構造体１３のオーミック金属層６にも、これらの構造が適用される。
　このように本実施形態では、チッピング抑止構造体１３が、配線金属層４とオーミック金属層６との積層構造となっており、オーミック金属層６が窒化物系半導体層２と接しているので、熱処理がなされると、チッピング抑止構造体１３と窒化物系半導体層２との密着性が高まる。従って、チッピング抑止効果を高めることができる。
　また、半導体素子領域にオーミック電極及び配線金属層４を形成するときに、チッピング抑止構造体１３のオーミック金属層６と配線金属層４も、同時に形成することができるので、チッピング抑止構造体１３を形成するための新たな工程は不要である。
　[第５実施形態]
　図６は、第５実施形態にかかるウェハーにおいて、ダイシングする前のスクライブレーンの近傍を示す断面図である。
　本実施形態の半導体チップは、上記第１実施形態の半導体チップと同様の構成であるが、
　チッピング抑止構造体１４において、配線金属層４の下側に表面保護膜３及びオーミック金属層６が存在する構成となっている。
　これによって、上記第３実施形態の効果及び第４実施形態の効果を合わせて得られる。
　すなわち、表面保護膜３を設けることによって、窒化物系半導体層２との密着性をより高めることができる場合があり、オーミック金属層６を設けることによって、熱処理によって、窒化物系半導体層２との密着性が高まる。従って、チッピング抑止効果を高めるのに有効である。
　また、チッピング抑止構造体１４を構成する表面保護膜３は、半導体素子側の表面保護膜３と分離されて孤立しているため、チッピングの際のストレスが半導体素子側に影響が及ばない。この点でもチッピング抑止にさらに効果がある。
　また、チッピング抑止構造体１４の表面保護膜３及びオーミック金属層６も、半導体素子領域に表面保護膜３及びオーミック金属層６を形成するときに同時に形成することができるので、チッピング抑止構造体１２を形成するための新たな工程は不要である。
　なお、第３～５の実施形態においても、第２実施形態と同様に、スクライブレーン１０において、チッピング抑止構造体１１を被覆するように絶縁膜５を配設してもよく、それによって、チッピング抑止構造体１１と窒化物系半導体層２との密着性を高め、チッピング抑止構造体１１によるチッピング抑止効果も高めることができる。
　本発明の半導体チップによれば、Ｓｉ基板などの半導体基板上に窒化物系半導体層が形成されたものを用いている場合でも、スクライブレーンの幅を広げることなく、ダイシング工程におけるチッピングを抑止して、半導体チップの電気特性や信頼性を確保できる。
　従って、高耐圧の電力用半導体デバイスを実現する上で有用な技術である。
　　１　基板
　　２　窒化物系半導体層
　　３　表面保護膜
　　４　配線金属層
　　５　絶縁膜
　　６　オーミック金属層
　１０　スクライブレーン
　１１～１４　チッピング抑止構造体
　２１　第一パッド
　２２　第二パッド
　２３　配線

Claims (7)

  1. 　基板上にエピタキシャル成長された窒化物系半導体層を有し、スクライブレーンに沿ってダイシングされてなる半導体チップにおいて、
    　前記基板の表面側には、前記スクライブレーンに沿って、
    　前記窒化物系半導体層の一部が存在し、
    　当該窒化物系半導体層の一部の上に、当該窒化物系半導体層より重量密度の大きい金属からなるチッピング抑止構造体が形成されていることを特徴とする半導体チップ。
  2. 　前記窒化物系半導体層は、
    　前記基板上において、半導体素子形成領域とスクライブレーンとにまたがって形成されていることを特徴とする請求項１記載の半導体チップ。
  3. 　前記チッピング抑止構造体は、
    　前記半導体素子形成領域とスクライブレーンとの境界に沿ってライン状に形成されていることを特徴とする請求項２記載の半導体チップ。
  4. 　前記チッピング抑止構造体は、
    　前記半導体素子形成領域内の半導体素子が有するパッド金属または配線金属と同一の材料で形成されていることを特徴とする請求項２記載の半導体チップ。
  5. 　前記チッピング抑止構造体は、
    　前記半導体素子形成領域内の半導体素子が有するオーミック金属と同一の金属からなる層と、前記半導体素子が有するパッド金属または配線金属と同一の金属材料からなる層とが積層されて構成されていることを特徴とする請求項２記載の半導体チップ。
  6. 　前記チッピング抑止構造体の膜厚と重量密度の積が、
    　前記窒化物系半導体層の膜厚と重量密度の積と同等以上であることを特徴とする請求項１に記載の半導体チップ。
  7. 　前記基板は、
    　シリコン、サファイア、シリコンカーバイドのいずれかからなることを特徴とする請求項１に記載の半導体チップ。
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