KR100482385B1 - 크랙정지부형성방법 - Google Patents
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Abstract
다이싱 채널을 따라 형성되는 크랙 및 칩이 IC의 액티브 영역으로 뻗어나가는 것을 실질적으로 방지하기 위한 크랙 정지부가 기술된다. 크랙 정지부는 칩 에지 근처 다이싱 채널에 유전체 층 두께 방향으로의 불연속부를 형성함으로써 형성된다. 상기 불연속부는 유전체층의 두께를 증가 및/또는 감소시킨다.
Description
본 발명은 반도체 제조, 특히 웨이퍼 다이싱 동안 크랙 및 칩을 줄이는 것에 관한 것이다.
반도체 제조시, 절연층, 반도체층 및 전도층은 기판상에 형성된다. 상기 층들은 트랜지스터, 캐패시터, 및 레지스터같은 소자를 형성하는 특징부 및 공간을 형성하기 위하여 패턴화된다. 이들 소자는 목표된 전기 기능을 달성하기 위하여 상호접속되고, 집적 회로(IC)를 형성한다. 다양한 소자층의 형성 및 패터닝은 산화, 주입, 증착, 실리콘의 에피텍셜 성장, 리소그리픽, 에칭, 및 평탄화같은 종래 제조 기술을 사용하여 달성된다. 상기 기술은 여기에서 참조로써 통합된 1988년 맥그로우-힐 뉴욕 S.M. Sze 등에 의한 VLSI 기술에 기술된다.
작업 처리량을 증가시키기 위하여, 다수의 IC는 병렬로 웨이퍼상에 제조된다. 그리고나서 IC는 각각의 칩으로 분리된다. 웨이퍼를 각각의 칩으로 분리하는 공정은 통상적으로 "다이싱(dicing)"으로 불린다. 통상적으로, "그라인드-컷(grind-cut)" 및 "스크라이브 및 브레이크(scribe and break)" 같은 다양한 다이싱 기술이 사용된다. 상기 통상적인 다이싱 기술은 여기에서 참조로써 통합된 쉬미조에 의한 미국특허 제 3,942,508 호에 기술된다.
도 1을 참조하여, 웨이퍼(100)의 일부는 도시된다. 도시적으로, 웨이퍼는 채널(120)에 의해 분리된 IC(114 및 115)를 포함한다. 채널(120)은 다이싱 기구가 IC를 분리하기 위하여 자르거나 스크라이브(scribe)하는 영역이다. 채널의 폭은 예를들어 약 100 미크론(㎛)이다. 통상적으로, 채널은 산화물같은 유전체 층(121)으로 커버된다. 웨이퍼의 표면은 각각 하드 및 소프트 패시베이션 층(124 및 125)으로 커버된다. 하드 패스베이션층은 예를들어, 실리콘 이산화물 또는 실리콘 질화물을 포함하고 소프트 패시베이션 층은 폴리이미드를 포함한다. 패시베이션 층은 IC의 표면을 보호하기 위하여 사용한다. 웨이퍼를 다이싱하기 전에, 채널의 패시베이션 층은 통상적으로 제거되고, 금속화부의 유전체 층의 일부를 남긴다.
다이싱 기구가 웨이퍼를 커팅하거나 스크라이브할 때, 크랙 및 칩이 발생한다. 통상적인 유전체 층의 특성으로 인해, 크랙은 다이싱 기구가 웨이퍼를 자르는 영역으로부터 진행한다. 몇 미크론의 깊이 및 몇십 밀리미터의 길이의 초과시 크랙이 관찰된다. 몇몇 예에서, 상기 크랙은 커팅 에지로부터 액티브 칩 영역으로 연장할 수 있어서, 완성된 IC의 중대한 신뢰성 저하를 유발한다. 이것은 웨이퍼 당 IC의 생산량을 감소시킨다.
상기된 바와같이, 다이싱으로부터 발생하는 크랙 및 칩의 진행을 감소시키는 것이 필요하다.
따라서, 본 발명의 목적은 웨이퍼를 다이싱하는 동안 크랙 및 칩의 진행을 감소시키는 것이다.
본 발명은 반도체 웨이퍼를 다수의 칩으로 다이싱할 때 발생하는 크랙 문제를 줄이기 위한 크랙 정지부에 관한 것이다. 본 발명에 따라, 채널 지역의 유전체 층의 두께 방향으로의 불연속부는 IC의 액티브 지역의 에지 근처에 생성되고, 다이싱 영역 및 액티브 칩 영역을 분리한다. 불연속부는 IC의 액티브 지역으로 크랙의 진행을 방해함으로써 크랙 정지부로서 사용한다. 불연속부는 유전체 층의 두께를 증가 및/또는 감소시킨다. 불연속부는 리소그래픽 마스크의 설계 변형 같은 설계 변형을 사용하여 종래 FEOL 및/또는 BEOL 처리 동안 형성된다. 상기와 같이, 크랙 정지부의 형성은 추가의 처리 단계를 요구하지 않는다. 그래서, IC를 제조하기 위하여 필요한 처리 시간은 증가하지 않고 웨이퍼 당 칩의 생산량을 증가시킨다.
본 발명은 반도체 웨이퍼를 다수의 각각의 칩으로 다이싱할 때 발생하는 크랙 문제를 줄인다. 상기된 바와같이, 크랙은 IC의 액티브 지역으로 관통할수있어서, 상기 IC를 동작 불가능하게 만든다. 본 발명에 따라, 유전체 층 두께 방향으로의 불연속부는 IC의 에지 근처에 형성된다. 불연속부는 크랙 정지부로서 사용하고, 크랙의 이동을 중단 및 방해한다. 그래서, 불연속부는 크랙이 IC의 액티브 지역으로 관통하는 것을 줄이거나 방지한다.
도 2는 본 발명을 통합한 웨이퍼(10)의 전형적인 부분을 도시한다. 도시적으로, 상기 부분은 채널(218)에 의해 분리되는 IC(214 및 216)(상세히 도시되지 않음)를 포함한다. 일실시예에서, IC는 다이나믹 랜덤 액세스 메모리(DRAM) 또는 싱크로너스(synchronous) DRAM(SDRAM) 같은 메모리 소자이다. 채널(218)은 다이싱 기구가 IC를 분리하기 위하여 커팅하는 영역이다. 유전체 층(232)은 통상적으로 예를들어, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 또는 LP-CVD 실리콘 질화물(SiNX)을 포함한다. 유전체 층은 예를들어, VLSI 기술에 기술되고, 이미 여기에서 참조로써 통합된 화학 기상 증착(CVD) 또는 스핀-온(spin-on) 기술에 의해 형성된다. 하드 및 소프트 패시베이션 층(250 및 251)은 IC의 표면을 보호하기 위하여 웨이퍼의 표면상에 형성된다. 웨이퍼 다이싱을 용이하게 하기 위하여, 채널 지역상의 하드 및 소프트 패시베이션 층은 리소그래픽 및 에칭 기술에 의해 제거된다.
유전체층의 두께 방향으로의 불연속부(250)는 IC의 에지 근처 다이싱 채널의 주변에 형성된다. 불연속부는 유전체 층의 두께를 증가 및/또는 감소시킨다. 유전체층내 두께 방향으로의 임의의 불연속부는 크랙의 추가 진행을 감소 또는 정지시키는 것이 관찰되었다. 도시적으로, 불연속부의 두 개의 로우(row)는 IC의 에지 근처 채널의 한측면상에 형성된다. 도시적으로, 두 개의 로우는 웨이퍼의 표면 영역을 보호하기 위하여 서로 실질적으로 평행하다.
불연속부는 크랙 정지 효율성을 향상 또는 증대시키기 위한 통상적인 크랙 정지부로 사용될 때 유용하다. 통상적인 크랙 정지 기술은 유전체 층 또는 층들의 완전한 제거를 포함한다. 상기 기술은 여기에서 참조로써 통합된 아베 등에 의한 미국특허 제 4,610,079 호에 기술된다. 불연속부는 IC의 액티브 지역으로 크랙의 진행을 억제하기 위한 보다 효율적인 기술로서 제 1 크랙 정지부(즉, 종래 크랙 정지 기술의 대체시)가 사용될 때 유용하다.
일실시예에서, 불연속부는 유전체 층으로 기판을 커버하기 전에 기판에 표면 스텝(step)을 형성함으로써 형성된다. 표면 스텝은 통상적인 리소그래픽 및 에칭 기술을 사용함으로써 형성된다. 통상적인 에칭 기술은 예를들어, 습식 화학 에칭 및 반응 이온 에칭(RIE)을 포함한다. 상기 기술은 예를들어, 여기에서 참조로써 기술된 1990년도 애드슨-웨슬리 사의 런얀 등에 의한 반도체 집적 회로 처리 기술에 기술된다.
유전체 층의 두께 방향으로의 불연속부를 형성하는 표면 스텝은 예를들어 IC 및 메모리 소자를 제조하기 위한 종래 프런트-엔드-오브-라인(front-end-of-line) (FEOL) 처리 동안 형성된다. 도시된 바와같이, 표면 스텝은 IC내 소자의 액티브 영역을 분리하는 절연 지역을 형성하기 위한 처리 동안 형성된다. 표면 스텝은 예를들어, 절연 마스크에서 추가 패턴을 포함함으로써 형성된다. 추가 패턴은 채널 지역의 표면 스텝에 대응한다. 추가 패턴은 하기 설명에 명백한 바와같이 다양한 모양을 가지며 여러 구조를 가진다. 게다가, 특정 절연 기술 또는 FEOL 처리는 중요하지 않고, 그래서 유전체 절연층 두께 방향으로의 불연속부가 발생한다. 예를들어, 얕은 트렌치 절연(STI) 또는 로컬 절연(LOCOS)은 유용하다. 사용할 수 있는 다른 FEOL 처리는 예를들어 표면 스텝을 형성하는 DRAM 및 SDRAM 또는 다른 처리같은 메모리 소자에 사용된 트렌치 캐패시터를 형성하기 위하여 깊은 트렌치(DT) 형성을 포함한다. DT 패턴은 표면 스텝을 형성하기 위하여 채널 지역에 포함된다. DT의 형성은 유전체 층의 두께 방향 변화를 형성한다.
일단 표면 스텝이 STI와 함께 형성되면, 기판은 에칭된다. 결과적으로, 함몰부는 기판의 상기 형성 지역에 형성된다. 상기 형성 지역은 표면 스텝 및 STI가 형성되는 지역을 포함한다. STI 및 표면 스텝은 유전체 재료로 충전된다. 추후 처리는 채널 지역을 커버하는 유전체 층을 형성하는 단계를 포함한다.
도 3은 채널지역 내에 형성된 표면 스텝을 가지는 채널 지역의 일부 단면도를 도시한다. 도시된 바와같이, 기판(301)에 형성된 표면 스텝(305)은 유전체층(310)의 두께 방향으로의 불연속부를 형성한다. 특히, 표면 스텝을 포함하는 영역(325)에서 유전체층의 두께는 표면 스텝이 없는 영역(330)보다 크다. IC의 에지 근처 채널에 이들 일련의 구조를 배치함으로써, 효율적인 크랙 정지부가 형성된다. 유전체층에서 두께 방향으로의 불연속부는 IC 액티브 지역으로 크랙의 전달 또는 진행을 효과적으로 감소시키거나 막는다. 이것은 커팅 영역으로부터 퍼져나가는 크랙이 각각의 집적 회로 구조쪽으로 크랙 이동을 효과적으로 가로막는 불연속부와 만나기 때문이다. 결과적으로, 크랙에 의해 유발되는 IC에 대한 손상은 감소된다.
표면 스텝의 모양 및 구조는 크랙 정지부의 유효성에 있어 1차적으로 중요하지는 않다. 중요한 것은 유전체 층의 두께 방향으로의 불연속부는 표면 스텝을 발생시킨다는 것이다. 도 4를 참조하여, 표면 스텝에 대한 예시적인 모양 및 구조가 도시된다. 도시된 바와같이, 다이아몬드-모양(405), 사각형 또는 직사각형-모양(406), 및 달걀 또는 원형(407) 표면 스텝은 유용하다. 다른 기하학적 모양 또한 유용하다. 일실시예에서, 일련의 표면 스텝은 표면 스텝(405, 406 및 407)에 의해 예시된 바와같이 IC의 에지를 따라 선형 구조로 형성된다. 일련의 표면 스텝 모두는 동일 모양일 필요는 없다. 다양한 모양의 표면 스텝 구조는 크랙 정지부로서 사용하기에 효과적이다. 선택적으로, 연속적인 표면 스텝(410)은 IC의 에지를 따라 형성된다. 연속적인 표면 스텝은 또한 다양한 기하학적 모양을 포함한다. 다른 효과적인 크랙 정지 구조는 지그재그형(415) 구조이다. 상기된 구조는 예를들어 절연 또는 DT 마스크에서 목표된 패턴을 추가함으로써 채널 지역에 형성된다. 그래서, 크랙 정지부의 형성은 추가의 처리 단계없이 적당한 마스크에 목표된 패턴의 추가만을 요구한다.
다른 실시예에서, 불연속부는 유전체 층 두께를 감소시키기 위한 구조를 형성함으로써 형성된다. 상기 구조는 백-엔드-오브-라인(back-end-of-line)(BEOL) 처리동안 형성된다. BEOL 처리는 IC에 상호접속하기 위한 다양한 금속 층의 형성을 포함한다. BEOL 처리를 사용하는 본 발명의 이해를 촉진하기 위하여, BEOL 처리가 논의된다.
도 5를 참조하여, 종래 DRAM에 사용된 바와같은 다양한 금속층이 도시된다. 간략화를 위하여 DRAM 칩의 금속 상호접속부의 정밀한 표현은 도시되지 않는다. 통상적으로 사용된 다양한 금속층을 단순히 예시한다. 이들 층은 여러 금속화 또는 상호접속 방법으로 변화될 수 있다.
* 상기된 바와같이, 금속층은 DRAM 또는 IC의 다양한 소자의 상호접속을 제공하기 위하여 사용된다. 서로로부터 다양한 금속층을 절연하기 위하여, 예를들어, 그들 사이에 형성된 산화물을 포함하는 유전체 층이 형성된다. 접촉부(550, 551 및 552)는 금속 층들 사이의 중간 접속이 필요한 곳에 형성된다. 접촉부의 형성은 여기에서 참조로써 통합된 ISBN 0-12-234115-5 아카데믹 프레스(1987) 제 15권 VLSI 금속화, "VLSI 전자 마이크로구조 과학"의 아인스프러치등에 의해 기술된 바와같은 종래 기술을 사용함으로써 달성된다.
도시된 바와같이, 트랜지스터(510)는 기판의 표면상에 형성된다. 트랜지스터는 예를들어 DRAM 셀에서 캐패시터에 연결된 패스 트랜지스터이다. 상기 트랜지스터는 게이트(511), 소스 및 드레인 지역(512)을 포함한다. 게이트 접촉부(GC)로 불리는 게이트는 일반적으로 DRAM 어레이에서 워드-라인을 나타낸다. 상기 GC는 M0 층으로 불리는 금속 층(520)이다. M0와 GC는 각각 유전체 재료에 의해 절연된다. 접촉부(550)는 DRAM 어레이에서 비트-라인 접속을 제공하는 트랜지스터의 게이트 및 소스를 접속한다. M0 및 GC를 상호접속하는 접촉부 레벨은 CS 레벨이라 불린다. 통상적으로, 종래 IC 설계는 다중-레벨 금속층을 포함한다. 예를들어, M1 층이라 불리는 금속층(530)은 M0 층상에 제공된다. M1 및 M0 층사이의 상호접속 레벨은 C1 레벨로서 불린다. M2 금속층(540)은 M1 층상에 제공된다. 금속 층은 예를들어 알루미늄(Al) 합금, 텅승텐(W), 구리(Cu), 티타늄(Ti), 티타늄 실리사이드 및 티타늄 질화물 같은 금속 유도체, 또는 금속층을 형성하기 위하여 사용된 다른 통상적인 재료를 포함한다. 하드 및 패시베이션층(570 및 571)은 각각 DRAM 칩을 보호하기 위하여 M2 층상에 형성된다.
도 5에서 점선 오른쪽은 채널 지역을 예시한다. 도시된 바와같이, 채널 지역은 금속화부의 유전층을 포함한다. 상기 유전층은 패스베이션층이다. 몇몇 응용에서 금속 필름(도시되지 않음)을 가지는 절단 검사 구조는 채널 지역에 형성된다.
도 6은 유전층의 두께를 줄임으로써 불연속부를 형성하기 위한 본 발명의 예시적 실시예를 도시한다. 유전층의 두께 감소는 금속화 적층부(670)를 형성하기 위하여 금속층(674 및 678)을 통합함으로써 달성된다. 금속층(674 및 678)은 각각 MO 및 M1 BEOL 처리한다. 금속층은 각각 C1 및 CS에 대응하는 접촉부(676 및 672)와 상호접속된다. 선택적으로, 금속층은 상호접속되지 않고, 유전층은 M0 및 M1 층을 분리한다.
통상적으로, 패시베이션층은 다이싱전에 채널 지역으로부터 제거된다. 그러나 공기에 상기 금속층의 노출은 부식 또는 오염을 유발할 수 있다. 상기 금속의 부식을 방지하기 위하여, 금속 적층부가 형성되어 패시베이션층이 제거된후 조차 유전체 층에 의해 커버된채로 남는다. 도 6의 실시예는 M0 및 M1 층을 포함하는 금속화 적층부를 포함한다.
본 발명에 따라, 연속적인 또는 일련의 금속 적층부는 유전층에 불연속부를 형성하기 위해 채널내의 IC 에지 근처에 형성된다. 불연속부를 형성하기 위해 스텝을 형성하는 실시예 처럼, 금속 적층부는 에지 정지부로서 사용하기 위한 다양한 모양 및 구조를 취한다. 선택적으로, 표면 스텝을 가지는 금속 적층부를 집적하는 것은 크랙 정지부로서 사용하는데 유용하다.
금속 적층부는 종래 BEOL 처리를 사용하여 형성된다. 금속 적층부의 형성은 M0, M1, CS 및 C1 층을 형성하기 위하여 사용된 마스크에 설계 변화를 요구한다. 예를들어, 금속층(678 및 674)은 적당한 위치에 M0 및 M1 층의 목표된 패턴을 가산함으로써 형성된다. 상호접속부는 예를들어 CS 및 C1 레벨에 접촉부를 형성하기 위한 종래 기술을 사용하여 형성된다. 상기와 같이 금속 적층부의 형성은 추가의 처리 단계를 요구하지 않는다.
상기된 바와같이, 본 발명은 효과적인 크랙 정지부를 제공하기 위하여 유전층의 불연속부를 형성한다. 크랙 정지부는 크랙이 IC의 액티브 지역에 진입하기전에 다이싱 처리에 의해 생성된 크랙 및 칩의 진행을 방지한다. 결과적으로, IC는 크랙 정지부의 부재시 IC의 액티브 지역으로 진행하는 크랙에 의한 잠재적 손상으로부터 보호된다. 유전층의 두께를 증가 또는 감소시킴으로써 형성되는 불연속부는 IC를 제조하기 위한 처리 동안 형성된다. 그래서, 단지 설계 변형이 요구되고, 추가의 처리 단계 또는 방법은 변화하지 않는다. 게다가, 불연속부는 다이싱 채널 폭을 감소시킬 수 있고, 웨이퍼 당 형성된 IC에 대한 유효 영역을 증가시킨다.
본 발명이 다양한 실시예를 참조로 도시되고 기술되었지만, 변형 및 변화는 본 발명의 사상으로부터 벗어나지 않고 이루어질 수 있다. 단순히 예시에 의하여, 채널 지역에 유전체 층의 두께 방향으로의 불연속부를 형성하는 구조는 다양한 모양 또는 구조를 가질 수 있다. 그러므로, 본 발명의 사상은 상기 기술을 참조하여 결정되는 것이 아니라 본 발명의 사상과 함께 첨부된 청구범위를 참조하여 결정된다.
본 발명에 따라, 웨이퍼를 다이싱하는 동안 크랙 및 칩의 진행을 감소시킬 수 있다.
도 1은 웨이퍼위에 다수의 IC를 가지는 웨이퍼 일부를 도시한 도.
도 2는 다이싱으로부터 발생하는 크랙이 IC의 액티브 지역으로 진행하는 것을 줄이거나 방지하기 위하여 다이싱 채널에 크랙 정지 구조를 포함하는 반도체 기판을 도시한 도.
도 3은 유전체 층의 두께를 증가시킴으로써 불연속부를 형성하기 위한 본 발명의 실시예를 도시한 도.
도 4는 불연속부의 예시적인 모양 및 구조를 도시한 도.
도 5는 종래 다이나믹 랜덤 액세스 메모리에 대한 후부 라인 처리도.
도 6은 유전체 층의 두께를 감소시킴으로써 불연속부를 형성하기 위한 본 발명의 예시적 실시예를 도시한 도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 100 : 웨이퍼 120, 218 : 채널
121, 232 : 유전체 층 124, 125 : 하드 및 소프트 패시베이션층
214, 216 : IC 250, 251 : 하드 및 소프트 패시베이션 층
250 : 불연속부
Claims (1)
- 집적 회로 제조시, 크랙의 진행을 감소시키는 크랙 정지부를 형성하기 위한 방법에 있어서,반도체 웨이퍼상에 제조되는 집적 회로를 포함하는 반도체 웨이퍼를 제공하는 단계를 포함하는데, 상기 집적 회로는 유전체 재료를 포함하는 다이싱 채널에 의해 분리되고; 및집적 회로를 분리하기 위한 웨이퍼의 다이싱 동안 발생하는 크랙의 진행을 방지하기 위하여 채널의 주변에 유전체 재료의 불연속부를 형성하는 단계를 포함하고, 상기 불연속부는 추가의 처리가 불연속부를 형성하기 위하여 요구되지 않도록 집적 회로를 제조하기 위한 처리 동안 형성되는 것을 특징으로 하는 크랙 정지부 형성 방법.
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