KR20240032986A - 실리콘 ic를 밀봉하기 위한 구조체 및 방법 - Google Patents
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Abstract
칩 밀봉 구조체들 및 제조 방법들이 설명된다. 일 실시예에서, 칩 구조체는, 기판, 기판 위에 걸쳐 이어지는 BEOL(back-end-of-the-line) 빌드업 구조체, 및 기판의 후방 표면으로부터 BEOL 빌드업 구조체의 상부 표면으로 연장되고 기판 및 BEOL 빌드업 구조체를 측방향으로 둘러싸는 칩 에지 측벽들로 형성된 본체 영역을 포함한다. 실시예들에 따르면, 칩 구조체는, 적어도 칩 에지 측벽들의 제1 칩 에지 측벽 및 BEOL 빌드업 구조체의 상부 표면의 일부분을 덮고 BEOL 빌드업 구조체의 상부 표면 주위에 립을 형성하는 컨포멀(conformal) 밀봉 층을 추가로 포함한다.
Description
본 명세서에서 설명되는 실시예들은 집적 회로(IC) 제조에 관한 것으로, 더 상세하게는 밀봉 구조체 설계들에 관한 것이다.
집적 회로(IC) 칩들 또는 다이들에는 일반적으로 밀폐 밀봉 및 균열 방지를 제공하기 위해 다양한 밀봉 구조체들이 제공된다. 일 양태에서, 밀봉 구조체는 수분, 산화 및 기타 오염 물질들로부터 내부 회로들 및 디바이스들을 보호할 수 있다. 몇몇 칩 재료들은 다공성 및 비정질이며, 수분 및 오염 물질들을 흡수하여 디바이스 성능을 변경하기 쉽다. 예를 들어, 트랜지스터 성능 파라미터들은 이온 오염에 노출됨으로써 변경되거나 저하될 수 있다. 다른 양태에서, 밀봉 구조체들은 칩 활성 영역으로 전파되어 회로들 및 디바이스들의 고장을 유발할 수 있는 균열들로부터 IC들을 보호할 수 있다. 예컨대 칩 실리콘 기판, 다층 구조체들 내의 인터페이스들, 다층 구조체의 다양한 열-기계적 특성들, 및 다이싱 및 백그라인딩(backgrinding)과 같은 높은 응력 처리 작업들로부터 균열들이 전파될 수 있는 다양한 소스들이 관찰되었다.
밀폐 밀봉 및 균열 중단들을 위한 현재의 해법은 실리콘 기판 다이 영역 위에 형성된 BEOL(back-end-of-the-line) 빌드업 구조체 내에, 종종 밀봉 링으로 지칭되는, 금속 밀봉 구조체를 포함하는 것이다. 실리콘 기판, 밀봉 링, 및 실리콘 질화물과 같은 재료로 만들어진 상부 패시베이션 층이 함께, 밀폐 밀봉을 제공한다. 불침투성 금속 접점들이 또한 전기 연결을 위해 상부 패시베이션 층을 통해 형성될 수 있다. 일반적으로, 금속 밀봉 링은 칩의 모든 측벽들에 인접하여 형성될 것이다. 금속 밀봉 링은 전형적으로 BEOL 빌드업 구조체의 상호연결부들 및 비아들을 형성하는 데 사용되는 것과 동일한 금속 층들로 형성된다. 밀봉 구조체를 제공하는 것에 더하여, 금속의 높은 항복 응력은 균열 전파에 대한 일부 저항력을 추가로 제공할 수 있다. 전형적으로, 밀봉 링은 칩 영역의 소정 폭을 차지하고, 다이싱 손상을 억제하기 위해 소정 버퍼 거리만큼 칩 에지 측벽들로부터 이격될 것이다.
칩 밀봉 구조체들 및 제조 방법들이 설명된다. 일 실시예에서, 칩 구조체는 기판, 기판 위에 걸쳐 이어지는 BEOL 빌드업 구조체, 및 기판의 후방 표면으로부터 BEOL 빌드업 구조체의 상부 표면으로 연장되고 기판 및 BEOL 빌드업 구조체를 측방향으로 둘러싸는 칩 에지 측벽들로 형성된 본체 영역을 포함한다. 실시예들에 따르면, 컨포멀(conformal) 밀봉 층은 적어도 칩 에지 측벽들의 제1 칩 에지 측벽 및 BEOL 빌드업 구조체의 상부 표면의 일부분을 덮고, BEOL 빌드업 구조체의 상부 표면 주위에 립을 형성할 수 있다.
밀봉 층은 칩 에지 측벽들 중 하나 이상에, 또는 모든 칩 에지 측벽들 상에 형성될 수 있다. 일 실시예에서, 컨포멀 밀봉 층은 본체 영역에 압축 응력을 인가하고, 실리콘보다 더 높은 열팽창계수(CTE)를 특징으로 할 수 있다. 밀봉 층들은 단일 또는 다수의 층들일 수 있고, 금속 재료 층(들), 절연 재료 층(들) 등을 포함하는 적합한 재료들로 형성될 수 있다. 일 실시예에서, 컨포멀 밀봉 층은 기판의 후방 표면을 덮지 않고, 기판의 후방 표면과 함께 평면형 표면을 형성할 수 있다.
실시예들에 따른 칩 구조체들은 단일 다이 세트들 또는 다수의 다이 세트들을 포함할 수 있고, 다이 세트들 사이에 다이-투-다이 라우팅(die-to-die routing)을 포함할 수도 있거나 포함하지 않을 수 있다. 추가적으로, 칩 구조체들은 또한 다이싱된 칩 에지 측벽들을 따라 다이-투-다이 라우팅의 터미널 단부들을 포함할 수 있다.
실시예들에 따른 칩 구조체들은 BEOL 빌드업 구조체 내에 금속 밀봉 구조체들(예컨대, 밀봉 링들)을 요구하지 않고 제공될 수 있지만, 선택적으로, 전체 및 부분 밀봉 구조체들을 포함하는 그러한 금속 밀봉 구조체들과 조합될 수 있다.
일 실시예에서, 칩을 밀봉하는 방법은, 기판 위에 형성된 BEOL 빌드업 구조체 위에 패턴화 층을 형성하는 단계, 패턴화 층을 통과하는 그리고 BEOL 빌드업 구조체의 적어도 일부분을 통과하는 다이싱 레인 그루브(dicing lane groove)들의 어레이를 형성하는 단계, 기판을 부분적으로 통과하는 커프(kerf)들의 어레이를 형성하고 본체 영역들의 어레이를 한정하기 위해 다이싱 레인 개구들의 어레이를 통해 다이싱하는 단계, 패턴화 층 위에, 커프들의 어레이 내에서, 그리고 부분적으로 BEOL 빌드업 구조체의 상부 표면을 따라 컨포멀 밀봉 층을 침착하는 단계, 패턴화 층 상의 컨포멀 밀봉 층의 일부분과 함께 패턴화 층을 제거하는 단계, 및 커프들의 어레이를 개방하고 복수의 칩들을 싱귤레이팅(singulating)하기 위해 기판의 두께를 감소시키는 단계를 포함한다.
일 실시예에서, BEOL 빌드업 구조체 및 기판을 부분적으로 통과하는 커프들의 어레이를 형성하기 위해 다이싱 레인 개구들의 어레이를 통해 다이싱하는 데 플라즈마 다이싱이 사용된다. 일 실시예에서, 다이싱 레인 그루브들의 어레이를 형성하는 데 레이저 다이싱이 사용된다.
일 실시예에서, 커프들의 어레이 위에 놓이는 패턴화 층 내의 개구들은 패턴화 층 위에 컨포멀 밀봉 층을 침착하기 전에 확장된다. 예를 들어, 이는 리소그래피 기법들을 사용하여 수행될 수 있으며, 다이싱 시퀀스에서 다수의 패턴화 층들을 사용할 필요성을 무효화할 수 있다.
도 1은 일 실시예에 따른, 칩 에지 측벽들을 따르는 컨포멀 밀봉 층을 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 2a는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 포함하는 칩 에지 측벽들을 따르는 컨포멀 밀봉 층을 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 2b는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 포함하는 칩 에지 측벽들을 따르는 금속 밀봉 구조체 및 컨포멀 밀봉 층을 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3a는 일 실시예에 따른, 단일 FEOL(front-end-of-the line) 다이 영역 위에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3b는 일 실시예에 따른, 다수의 FEOL 다이 영역들 위에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3c는 일 실시예에 따른, 기판과 함께 형성된 복수의 디바이스들에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3d는 일 실시예에 따른, 복수의 디바이스들 기판을 포함하는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 4는 일 실시예에 따른, 컨포멀 밀봉 층을 포함하는 복수의 칩 구조체들을 형성하기 위한 프로세스를 예시하는 흐름도이다.
도 5a 내지 도 5g는 일 실시예에 따른, 컨포멀 밀봉 층을 포함하는 복수의 칩 구조체들을 형성하기 위한 프로세스 흐름의 개략적 측단면도 예시들이다.
도 6은 일 실시예에 따른, 상이한 크기들의 복수의 다양한 다이 세트들을 포함하는 웨이퍼의 개략적 평면도 예시이다.
도 7은 일 실시예에 따른, 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 측단면도 예시이다.
도 8은 일 실시예에 따른, 개별 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 9는 일 실시예에 따른, 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 측단면도 예시이다.
도 10은 일 실시예에 따른, 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 11은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 12는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 13은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 14는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 15는 일 실시예에 따른, 부분 금속 밀봉 구조체들 및 다이싱된 다이-투-다이 라우팅을 갖는 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 16은 일 실시예에 따른, 부분 금속 밀봉 구조체들 및 다이싱된 다이-투-다이 라우팅을 갖는 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 17은 일 실시예에 따른, 부분 금속 밀봉 구조체들을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 18은 일 실시예에 따른, 부분 금속 밀봉 구조체들을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 2a는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 포함하는 칩 에지 측벽들을 따르는 컨포멀 밀봉 층을 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 2b는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 포함하는 칩 에지 측벽들을 따르는 금속 밀봉 구조체 및 컨포멀 밀봉 층을 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3a는 일 실시예에 따른, 단일 FEOL(front-end-of-the line) 다이 영역 위에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3b는 일 실시예에 따른, 다수의 FEOL 다이 영역들 위에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3c는 일 실시예에 따른, 기판과 함께 형성된 복수의 디바이스들에 걸쳐 이어지는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 3d는 일 실시예에 따른, 복수의 디바이스들 기판을 포함하는 BEOL 빌드업 구조체를 포함하는 칩 구조체의 개략적 측단면도 예시이다.
도 4는 일 실시예에 따른, 컨포멀 밀봉 층을 포함하는 복수의 칩 구조체들을 형성하기 위한 프로세스를 예시하는 흐름도이다.
도 5a 내지 도 5g는 일 실시예에 따른, 컨포멀 밀봉 층을 포함하는 복수의 칩 구조체들을 형성하기 위한 프로세스 흐름의 개략적 측단면도 예시들이다.
도 6은 일 실시예에 따른, 상이한 크기들의 복수의 다양한 다이 세트들을 포함하는 웨이퍼의 개략적 평면도 예시이다.
도 7은 일 실시예에 따른, 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 측단면도 예시이다.
도 8은 일 실시예에 따른, 개별 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 9는 일 실시예에 따른, 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 측단면도 예시이다.
도 10은 일 실시예에 따른, 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 11은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 12는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 13은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 14는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 15는 일 실시예에 따른, 부분 금속 밀봉 구조체들 및 다이싱된 다이-투-다이 라우팅을 갖는 개별 다이들 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 16은 일 실시예에 따른, 부분 금속 밀봉 구조체들 및 다이싱된 다이-투-다이 라우팅을 갖는 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 17은 일 실시예에 따른, 부분 금속 밀봉 구조체들을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
도 18은 일 실시예에 따른, 부분 금속 밀봉 구조체들을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다.
실시예들은 칩 밀봉 구조체들 및 제조 방법을 설명한다. 일 실시예에서, 칩 구조체는 실리콘과 같은 기판(예를 들어, 반도체 기판), 및 기판 위에 걸쳐 이어지는 BEOL 빌드업 구조체로 형성된 본체 영역를 포함한다. 칩 에지 측벽들은 기판의 후방 표면으로부터 BEOL 빌드업 구조체의 상부 표면으로 연장되고 기판 및 BEOL 빌드업 구조체를 측방향으로 둘러싼다. 실시예들에 따르면, 컨포멀 밀봉 층은 적어도 칩 에지 측벽들의 제1 칩 에지 측벽 및 BEOL 빌드업 구조체의 상부 표면의 일부분을 덮어 BEOL 빌드업 구조체의 상부 표면 주위에 립을 형성한다.
일 양태에서, 실시예들은 전통적인 밀봉 링 구조체들과 조합하여 사용될 수 있거나 이를 대체할 수 있는 컨포멀 밀봉 층들을 설명한다. 실시예들에 따른 컨포멀 밀봉 층들은 또한 다층 스택 상에 클램핑력을 제공할 수 있으며, 이는 컨포멀 밀봉 층의 접착 및 밀봉 특성들을 조장할 수 있다. 추가적으로, 컨포멀 밀봉 층들은 불침투성 막을 생성할 수 있다.
다른 양태에서, 컨포멀 밀봉 층들은 전통적인 밀봉 링 구조체들에 비해 칩 영역 활용도를 향상시킬 수 있는데, 왜냐하면 밀봉 링 물리적 공간을 위해 일반적으로 예약된 영역이 제거되기 때문이다. 예를 들어, 전통적인 밀봉 링 구조체들은 특히 소형 다이들의 경우, 상당한 다이 영역 및 전체 웨이퍼 활용도를 소비한다. 실시예에 따르면, 측벽 밀봉 층은 전통적인 밀봉 링에 할당된 영역의 감소를 허용하여, 이에 의해 웨이퍼당 수확할 수 있는 칩들의 총 개수를 증가시킨다. 추가적으로, 블레이드 소잉(blade sawing)과 같은 높은 응력 발생 기계적 다이싱 프로세스들을 더 낮은 응력 프로세스들로 대체함으로써 칩 에지 측벽들로부터의 버퍼 거리가 감소될 수 있다. 이 양태에서, 실시예들은 프로그래밍가능 다이싱 기법들을 설명한다. 예를 들어, 이는, 불규칙하게 또한 형상화될 수 있는 특정 다이 세트 영역들을 절삭하기 위한 레이저 보조 화학적 에칭 다이싱 흐름들을 포함할 수 있다. 화학적 에칭은, 특히 반도체 웨이퍼(실리콘)와 같은 기판이 깊은 경우(예컨대, 50 μm 초과), 습식 에칭 또는 플라즈마 에칭일 수 있다. 예시적인 플라즈마 다이싱 프로세스는 DRIE(deep reactive-ion etching) 프로세스일 수 있거나 이를 포함할 수 있다. 그러한 프로그래밍가능 다이싱 기법들은 배열된 구조체들의 수확을 용이하게 할 수 있다. 또한, 그러한 프로그래밍가능 다이싱 기법들은 비전통적인 FEOL 다이 영역들을 통해 다이싱을 용이하게 할 수 있다. 더욱이, 그러한 다이싱 기법들은, 그렇지 않으면 높은 응력 프로세스들에 의해 손상될 수 있는 매우 취약한 재료들(예컨대, 유전 상수들이 낮은 유전체들, 로우-k 재료들)로 BEOL 구조체들을 다이싱하는 데 사용될 수 있다. 추가적으로, 본 명세서에 설명된 밀봉 층들은 프로세싱 응력들에 대한 추가적인 보호를 제공할 뿐만 아니라 취약한 층들이 손상된 경우 밀봉도 제공할 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 특정 실시예들은 이러한 특정 세부 사항들 중 하나 이상을 사용함이 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 설명되는 특정 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같은 용어 "위쪽에", "위에", "~에", "사이에", "걸쳐 이어지는" 및 "상에"는 하나의 층의 다른 층에 대한 상대 위치를 가리킬 수 있다. 다른 층 "위에", "위쪽에", "걸쳐 이어지는" 또는 그 "상에" 있는, 또는 다른 층에 "접촉"하는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
이제 도 1을 참조하면, 일 실시예에 따른 칩 구조체(100)의 측단면도 예시가 제공된다. 도시된 바와 같이, 칩 구조체(100)는 기판(101), 기판(101)으로 패턴화된 제1 다이(106)의 제1 FEOL 다이 영역(104), 제1 FEOL 다이 영역(104) 위에 걸쳐 이어지는 BEOL 빌드업 구조체(110), 및 기판(101)의 후방 표면(102)으로부터 BEOL 빌드업 구조체(110)의 상부 표면(116)으로 연장되고 제1 FEOL 다이 영역(104) 및 BEOL 빌드업 구조체(110)를 측방향으로 둘러싸는 칩 에지 측벽들(115)을 포함하는 다층 스택으로 형성된 본체 영역(105)을 포함할 수 있다. 실시예들에 따르면, 컨포멀 밀봉 층(130)은 적어도 칩 에지 측벽들(115)의 제1 칩 에지 측벽 및 BEOL 빌드업 구조체(110)의 상부 표면(116)의 일부분을 덮어, 컨포멀 밀봉 층(130)이 BEOL 빌드업 구조체(110)의 상부 표면(116) 주위에 립(134)을 형성하게 한다.
일부 실시예들에 따르면, 컨포멀 밀봉 층(130) 재료(들)는 본체 영역(105)에 대해 압축 응력을 형성하도록 선택될 수 있다. 이는 수직 응력 및/또는 수평 응력일 수 있다. 압축 응력은 컨포멀 밀봉 층(130)을 본체 영역에 클램핑하고 접착력을 촉진하는 데 도움이 될 수 있다. 압축 응력은 균열들과 같은 기계적 응력 요인들으로부터 추가적인 보호를 제공할 수 있다. 컨포멀 밀봉 층(130)은 기계적 응력 요인들에 대해 보호하기 위해 충분히 높은 영률, 항복 응력 및 파괴 인성을 가질 수 있다. 일 실시예에서, 기판(101)은 실리콘 기판 또는 SOI(silicon on insulator) 기판이다. 컨포멀 밀봉 층(130)은 실리콘에 대한 강한 접착력을 가질 수 있고, 디바이스 성능에 부정적인 영향을 미칠 정도로 실리콘 내로 실질적으로 확산되지 않을 수 있다. 일 실시예에서, 컨포멀 밀봉 층(130)은 170 GPa 초과, 또는 더 구체적으로는, 300 내지 550 GPa, 예컨대 300 내지 400 GPa와 같이 실리콘보다 더 큰 영률, 및 4ppm/oC 초과와 같이 기판(예컨대, 실리콘)보다 더 큰 열팽창계수(CTE)를 갖는다. 압축 응력은 또한 침착 파라미터들에 따라 조정될 수 있다. 예를 들어, 이는 침착된 재료가 냉각 시에 수축되어 압축 응력을 제공하는 고온 침착 프로세스에 의해 용이하게 될 수 있다. 일부 실시예들에서, 컨포멀 밀봉 층(130)은 약간의 인장력을 가지며 여전히 불침투성 장벽으로 기능할 수 있다.
실시예들에 따른 FEOL 다이 영역들(104)은 다이들(106)의 능동 및 수동 디바이스들을 포함할 수 있다. 이어서, BEOL 빌드업 구조체(110)가 기판(101) 위에 형성되어 전기적 상호연결부들을 제공한다. BEOL 빌드업 구조체(110)는 종래 방식으로 다이(106)의 연결성 요건들을 충족할 수 있다. BEOL 빌드업 구조체(110)는 금속 배선 층들(114) 및 비아들(113)(예를 들어, 구리, 알루미늄 등) 그리고 산화물들(예를 들어, 산화규소, 탄소 도핑된 산화물들 등), 질화물들(예컨대, 질화규소), 로우-k 재료들 등과 같은 절연 층간 유전체(ILD)들(111, 112)을 포함하는 종래의 재료들을 사용하여 제조될 수 있다. BEOL 빌드업 구조체(110)의 배선 층들(114)은 하부 금속 층들(M_low), 상부 금속 층들(M_high), 중위 금속 층들(M_mid)에 형성될 수 있다. 상부 금속 층들(M_high)은 더 굵은 선폭들 및 선 간격을 가질 수 있고, 중위 금속 층들(M_mid)은 중간 선폭들 및 간격을 가질 수 있고, 하부 금속 층들(M_low)은 더 미세한 선폭들 및 간격을 가질 수 있다. 추가적으로, 하부 금속 층들 및 중위 금속 층들에 대한 층간 유전체(ILD)들(111)은 로우_k 재료로 형성될 수 있고, 이는 더 빠른 수분 전달을 허용할 수 있다. 따라서, 더 미세한 배선 층들을 사용하는 경우, 실시예들에 따라 컨포멀 밀봉 층(130)으로 다이싱된 칩 에지 측벽들(115)의 패시베이션과 같은 추가적인 예방 조치가 취해질 수 있다. BEOL 빌드업 구조체(110)의 상부 표면은 UBM(underbump metallurgy) 패드들과 같은 노출된 접촉 패드들(120)을 포함할 수 있고, FEOL 다이 영역들(104)에 연결될 수 있다.
지금까지는, 도 1에 관한 설명은 단일 다이(106)의 단일 FEOL 다이 영역(104)을 포함하는 칩 구조체(100)에 초점을 맞추었다. 그러나, 실시예들은 그렇게 제한되지 않으며, BEOL 빌드업 구조체(110) 내의 다이-투-다이 라우팅과 연결될 수 있는, 다수의 다이들(106) 및 대응하는 FEOL 다이 영역들(104)을 포함할 수 있다. 추가적으로, 금속 밀봉 구조체들(예를 들어, 전체 또는 부분 밀봉 링들)과 같은 다른 구조체들이 BEOL 빌드업 구조체(110) 내에 선택적으로 포함될 수 있다. 더욱이, 컨포멀 밀봉 층(130)은 임의의 개수의 칩 에지 측벽들(115) 상에 형성되어 선택적 침착으로부터 단일 칩 에지 측벽(115) 또는 모든 칩 에지 측벽들(115) 상으로 걸쳐 있을 수 있다. 다수의 칩 에지 측벽들(115) 상으로의 침착은 x-y 평면(예를 들어 측방향, 수평)에서의 클램핑을 더욱 용이하게 할 수 있으며, 이때 립(134)은 z 방향(예를 들어, 다이싱 방향을 따라 수직)으로의 클램핑을 더욱 용이하게 한다.
이제 도 2a 및 도 2b를 참조하면. 추가적인 특징부들을 갖는 칩 구조체(100)의 추가적인 예시들이 제공된다. 개별적으로 예시되고 설명되었지만, 추가적인 특징부들은 반드시 서로 배타적인 것으로 의도되지 않고, 대신 실시예들에 따라 컨포멀 밀봉 층(130)의 적용을 위한 유연성을 예시하도록 의도되어 있다.
도 2a는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅(140)의 추가적인 특징부를 갖는 도 1과 관련하여 예시되고 설명된 것과 유사하게, 칩 에지 측벽들(115)을 따르는 컨포멀 밀봉 층(130)을 포함하는 칩 구조체(100)의 개략적 측단면도 예시이다. 도시된 바와 같이, 다이-투-다이 라우팅(140)의 터미널 단부(141)는 칩 에지 측벽(115)을 따라 노출될 수 있으며, 이때 컨포멀 밀봉 층(130)은 터미널 단부(141) 상에 직접 침착된다. 예시된 실시예에서, 상부 금속 층들(M_high)은, 테스트 후에 동적 다이-투-다이 라우팅(140)을 갖는 맞춤형 다이 세트들을 포함하는 칩 구조체(100)를 형성하기 위해 더 낮은 저항 배선을 위한 그리고 가능하게는 더 큰 유연성을 위한 다이-투-다이 라우팅(140)에 대해 주로 사용될 수 있다. 도 2a의 칩 구조체(100)는 스크라이빙(scribing)된 다이-투-다이 라우팅(140)을 갖는 단일 FEOL 다이 영역(104)을 포함하지만, 실시예들에 따른 칩 구조체(100)는 다이-투-다이 라우팅(140)과 연결된 개별 다이들(106)에 대응하는 복수의 FEOL 다이 영역들(104)을 포함할 수 있다. 따라서, 도 2a의 예시 및 설명은 예시된 특정 구조체로 제한되도록 의도되지 않고, 대신에 다이싱된 다이-투-다이 라우팅(140)을 포함하는 다이싱된 칩 에지 측벽(115)을 따라 침착된 컨포멀 밀봉 층(130)을 포함하는 칩 구조체(100)를 예시하도록 의도된다.
이제 도 2b를 참조하면, 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅(140)을 포함하는 칩 에지 측벽(115)을 따르는 컨포멀 밀봉 층(130) 및 금속 밀봉 구조체를 포함하는 칩 구조체(100)의 개략적 측단면도 예시가 제공된다. 구체적으로, 도 2b는 제1 칩 에지 측벽(115)에 인접한 부분 금속 밀봉 구조체(152)와 제2 칩 에지 측벽(115)에 인접한 전체 금속 밀봉 구조체(150)의 조합을 예시한다. 전체 금속 밀봉 구조체들(150)은 밑에 놓인 실리콘 기판(101)으로부터 상부 금속 층들(M_high)까지 BEOL 빌드업 구조체를 통해 그리고 상부 패시베이션 층과 접촉하여 실질적으로 연장되어 불침투성 시일을 제공할 수 있다. 부분 금속 밀봉 구조체들(150)은 BEOL 빌드업 구조체(110)의 유전체 층들(111, 112) 내에 하나 이상의 개구들을 포함할 수 있다.
예시된 실시예들에서, 다이-투-다이 라우팅(140)은 부분 금속 밀봉 구조체(152)와 수직으로 배향된 개구(155)를 통해 연장된다. 구체적으로, 개구(155)는 부분 금속 밀봉 구조체(152) 위에 있는 것으로 예시되어 있지만, 개구(155)는 또한 부분 금속 밀봉 구조체(152) 아래 또는 그 내부에 있을 수 있다. 실시예들에 따르면, 다이-투-다이 라우팅(140)은 금속 밀봉 구조체(152) 내의 다수의 개구들(155)을 통해 연장될 수 있다.
여전히 도 2b를 참조하면, 실시예들에 따른, 밀봉 구조체 설계들의 유연성을 보여주기 위해 일부 추가적인 선택적 특징부들이 예시되어 있다. 예를 들어, 전체 밀봉 구조체(150)가 칩 에지 측벽(115)에 인접하게 제공되는 경우, 컨포멀 밀봉 층(130)은 선택적으로 침착되지 않는다. 예시된 실시예에서, 컨포멀 밀봉 층(130)은 부분 금속 밀봉 구조체(152)를 포함하는 손상된 칩 에지 측벽(115)을 따라 선택적으로 침착된다. 그러한 실시예는 예시적인 것이고, 실시예들은 그렇게 제한되지 않음을 이해할 것이다.
지금까지는, 도 1 내지 도 2b에 대한 설명 및 예시들은 주로 하나 이상의 다이들(106)을 포함하는 칩 구조체(100)에 관한 것이었다. 예를 들어, 각각의 다이(106)는 기판(101) 내에 형성된 다이 영역(104) 및 위에 놓이는 BEOL 빌드업 구조체를 포함할 수 있다. 다이 영역(104)은 하나 이상의 능동 디바이스들(예를 들어, 논리 기능을 위한 트랜지스터들) 또는 수동 디바이스들(예를 들어, 커패시터들, 인덕터들, 저항기들 등)을 포함할 수 있다. 따라서, 본 명세서에서 사용되는 바와 같은 "다이" 또는 "다이 영역"이라는 용어는 능동 디바이스들 및 수동 디바이스들 둘 모두를 포함할 수 있다. 예시적인 다이들(106)은 로직, 메모리를 포함할 수 있으며, 다수의 지적 재산(IP) 코어들 또는 단일 IP 코어들을 결합할 수 있다. 예를 들어, 다이들(106)은 다수의 IP 코어들을 포함하는 SOC(System on Chip) 다이들, 또는 하나 이상의 분할된 IP 코어들을 포함하는 소형 칩렛(chiplet)들일 수 있다. 일 실시예에서, 다이들(106)은 다른 전자 컴포넌트들과의 연결을 위해 커패시터 어레이들과 같은 수동 디바이스들의 어레이들을 포함한다. 일 실시예에서, 본 명세서에 설명된 칩 구조체(100)는 다이를 포함하지 않고, 대신 개별 라우팅 및/또는 디바이스들을 제공할 수 있다. 예를 들어, 칩 구조체들(100)은 다수의 컴포넌트들을 연결하기 위한 인터페이싱 바 또는 브리지일 수 있다.
이제 도 3a를 참조하면, 일 실시예에 따른, 단일 FEOL 다이 영역(104) 위에 걸쳐 이어지는 BEOL 빌드업 구조체(110)를 포함하는 칩 구조체(100)의 개략적 측단면도 예시가 제공된다. 단일 FEOL 다이 영역(104)은 능동 디바이스 또는 수동 디바이스들과 같은 다수의 디바이스들(108)을 포함할 수 있다. 일 실시예에서, 플립 칩 연결을 위해 복수의 솔더 범프들(109)이 BEOL 빌드업 구조체(110) 상에, 예를 들어 접촉 패드들(120) 상으로 제공될 수 있다. 그러나, 이는 예시적인 것이고, 실시예들은 그렇게 제한되지 않는다.
도 3b는 BEOL 빌드업 구조체(110)에서 다이-투-다이 라우팅(140)에 의해 연결될 수 있는, 다수의 다이 영역들(104)을 포함한 상태의, 도 3a의 칩 구조체(100)와 유사하다. 이제 도 3c를 참조하면, 도 3a 및 도 3b의 변형이 예시되고, 여기서 BEOL 빌드업 구조체(110)가 기판(101)에 형성된 복수의 디바이스들(108) 위에 걸쳐 이어진다. 도 3c는 단지 도 3a 또는 도 3b의 대안적인 예시일 뿐이고, 여기서 복수의 디바이스들(108)은 동일한 다이 영역(104) 또는 상이한 다이 영역들(104)에 있는 것으로 간주될 수 있다. 따라서, 도 3c는 집적 수동 디바이스와 같은 예시적인 실시예를 예시하며, 여기서 트렌치 커패시터들과 같은 복수의 디바이스들(108)이 다른 컴포넌트와 연결되도록 칩렛 구조체 내에 제공될 수 있다. 이제 도 3d를 참조하면, 디바이스들(108)이 밑에 놓인 기판(101)이 아닌 BEOL 빌드업 구조체(110) 내에 선택적으로 형성되는 대안적인 실시예가 예시되어 있다. 그러한 실시예에서, 칩 구조체(100)는 배선 층들(114) 및 선택적으로 하나 이상의 디바이스들(108)을 포함하는, 인터페이싱 바 또는 브리지일 수 있다. 일 실시예에서, 칩 구조체(100)는 다이 영역(104)을 포함하지 않는다. 도 3a 내지 도 3d에 예시된 칩 구조체들(100)은 조합될 수 있는 것으로 이해되어야 한다. 예를 들어, 디바이스들(108)은 하나 이상의 다이 영역들 위에 걸쳐 이어질 수 있는, BEOL 빌드업 구조체(100) 및 기판(101) 둘 모두에 형성될 수 있다.
이제 도 4 및 도 5a 내지 도 5g로 돌아가서, 일 실시예에 따른, 컨포멀 밀봉 층을 포함하는 복수의 칩 구조체들을 형성하는 프로세스에 대한 흐름도 및 개략적 측단면도 예시들이 제공되어 있다. 명확성과 간결성을 위해, 도 4에 제공된 흐름도는 도 5a 내지 도 5g의 예시들과 동시에 설명된다. 더욱이, 예시적인 프로세스 흐름은 각각이 단일 FEOL 다이 영역(104)을 포함하는 복수의 칩 구조체들(100)의 형성을 예시하지만, 그 실시예들은 그렇게 제한되지 않고, 다수의 FEOL 다이 영역들(104)을 갖는 멀티-다이 세트 칩 구조체들(100), 또는 본 명세서에 설명된 대안적인 칩 구조체들 중 임의의 것을 포함할 수 있다.
실시예들에 따르면, 레이저 다이싱 및, 플라즈마 다이싱과 같은 화학적 에칭 다이싱의 조합을 사용하여 다양한 배열된 것의 맞춤형 수확을 제공할 수 있다. 그러한 프로그래밍가능 다이싱 기법들은 다이싱 영역들의 선택에 대한 추가적인 유연성을 제공하기 위해, 그리고 감소된 스트리트 폭(street width) 또는 재료 손실과 함께 미세한 다이싱을 지원하기 의해 채용될 수 있다. 동작 시, 완전한 다이-투-다이 라우팅을 갖는 BEOL 빌드업 구조체(110) 및 FEOL 다이 영역들(104)을 포함하는 배열된 웨이퍼가 양호 및 불량 FOEL 다이 영역들(104)에 대해 수용 및 테스트될 수 있다. 이어서, 이러한 정보는 칩 구조체들(100)에 대한 유효한 다이(106) 세트들을 식별하는 맵을 생성하는 데 사용된다.
동작(4010)에서, 리프트오프 포토레지스트(lift-off photoresist) 또는 다른 마스킹 재료와 같은 패턴화 층은 스핀 코팅과 같은 적합한 방법을 사용하여 도 5a에 도시된 바와 같이 완전히 구축된 웨이퍼의 BEOL 빌드업 구조체 위에 형성된다. 이어서, 다이싱 도구가 맵을 검색하고 프로그래밍가능 다이싱을 수행할 수 있다. 동작(4020)에서, 다이싱 도구는 먼저 도 5b에 도시된 바와 같이 패턴화 층(160) 및 BEOL 빌드업 구조체(110)를 통해 다이싱 레인 그루브들(162)의 어레이를 형성할 수 있다. 다이싱 레인 그루브들(162)은 BEOL 빌드업 구조체(110)를 부분적으로 또는 완전히 관통하여 기판(101)을 노출시키도록 형성될 수 있다. 따라서, 이러한 레이저 다이싱 동작은 또한 다이싱 레인들에 존재할 수 있는 임의의 다이-투-다이 라우팅(140)을 통해 절삭할 수 있다. 패턴화 층(160) 및 BEOL 빌드업 구조체(110)를 통한 레이저 절삭은 추가적인 리소그래피 동작을 피할 수 있고 잘 정의될 수 있다(예를 들어, <1μm 에지). 동작(4030)에서, 이어서 다이싱 레인 개구들의 어레이를 통해 다이싱이 수행되어, 도 5c에 도시된 바와 같이 하부 기판(101)을 부분적으로 관통하는 커프들의 어레이(164)를 형성한다. 실시예들에 따르면, 이 동작은 패턴화 층(160)을 에칭 마스크로 사용하는 플라즈마 다이싱 또는 습식 화학적 다이싱과 같은 화학적 에칭 다이싱 동작일 수 있다. 화학적 에칭 다이싱 동작은 칩 에지 측벽들(115)이 되는 것을 포함하여, 다층 스택업(multi-layer stack-up)에서 복수의 본체 영역들(105)을 추가로 한정할 수 있다. 동작들(4020 내지 4030)에서 설명한 바와 같은 그러한 프로그래밍가능 다이싱 기법들은 재료 손실을 완화하면서 미세한 다이싱을 달성하는 데 사용될 수 있다. 이는 조밀하게 배열된 구조체들의 통합을 용이하게 한다. 추가적으로, 프로그래밍가능 다이싱 기법들은 형상, 크기 또는 레이아웃 제약들에 대해 매우 유연하다. 이는 임의의 형상의 다이 세트들로 칩 구조체들을 자유롭게 다이싱하도록 허용한다. 따라서, 이러한 능력은 다이싱된 다이 세트들에 대한 추가적인 신뢰성 마진 개선들이 실시예들에 따른 프로그래밍가능 다이싱으로 실현되도록 허용한다.
이제 도 5d를 참조하면, 어레이 커프들(164) 위에 놓이는 패턴화 층(160) 내의 개구들(166)은 확장된다. 예를 들어, 이전에 다이싱 레인 그루브들(162)의 형성에 대응한 개구들 및 후속 커프들(164)은 패턴화 층(160) 내에서 더욱 확장된다. 이는 개구(166)를 패턴화하기 위해 리소그래피를 사용하는 레지스트 풀백(resist pull-back) 동작에 대응할 수 있다. 이어서 동작(4040)이 이어지고, 여기서 컨포멀 밀봉 층(130)이 패턴화 층(160) 위에, 커프들(164)의 어레이 내에서, 그리고 부분적으로 BEOL 빌드업 구조체(110)의 상부 표면(116)을 따라 침착되어 립들(134)을 형성하게 된다. 도시된 바와 같이, 컨포멀 밀봉 층(130)은 기판(101) 내의 커프들(164)의 하부 표면(165) 및 칩 에지 측벽들(115)을 따라 침착된다. 실시예들에 따르면, 컨포멀 밀봉 층(130)은 단일 층이거나 다수 층들을 포함할 수 있다.
컨포멀 밀봉 층(130)은 반도체들, 금속들, 반-금속들, 유전체들, 세라믹들 및 중합체들을 포함하는, 다양한 재료들, 또는 다양한 재료들의 층 스택들로 형성될 수 있다. 재료 선택은 최소한 장벽 특성들, 클램핑 작용 및 기판으로의 확산성을 기반으로 할 수 있으며, 이때 영률과 CTE가 높을수록 더 높은 클램핑 작용을 제공하려는 경향이 있다. 예시적인 재료들의 목록이 표 1에 제공되어 있다.
[표 1]
실시예들에 따르면, 컨포멀 밀봉 층(130)은 본체 영역들(105) 상에 압축 응력을 가할 수 있다. 이는 밀봉 층 부근의 수직 응력 및/또는 수평 응력일 수 있다. 압축 응력은 컨포멀 밀봉 층(130)을 본체 영역 상으로 클램핑하고 접착력을 촉진하는 데 도움이 될 수 있다. 수직 응력은 또한 스택을 함께 유지하는 데 도움이 될 수 있다. 예를 들어, 이는 침착된 재료가 냉각 시에 수축되어 압축 응력을 제공하는 고온 침착 프로세스에 의해 용이하게 될 수 있다. 컨포멀 밀봉 층(130)은 산화물들(예를 들어 알루미나), 질화물들(예를 들어 질화규소, 질화티타늄, 탄질화티타늄, 질화크롬, 알루미늄 티타늄 질화물, 알루미늄 티타늄 크롬 질화물, 질화지르코늄), 금속들, 및 금속 산화물들을 포함하는 적합한 재료들로 형성될 수 있다. 적합한 침착 방법들은 화학 증착(CVD), 플라즈마 강화 화학 증착(PECVD), 원자층 침착(ALD), 및 물리 증착(PVD)을 포함하지만, 이로 제한되지 않는다. 일 실시예에서, 컨포멀 밀봉 층(130)은 170 GPa 초과, 또는 더 구체적으로는, 300 내지 400 GPa와 같이 실리콘보다 더 큰 영률, 및 4ppm/oC 초과와 같이 실리콘보다 더 큰 열팽창계수(CTE)를 갖는다.
컨포멀 밀봉 층(130)의 침착 이후에, 이어서 패턴화 층(160)은 동작(4050)에서 그리고 도 5f에 도시된 바와 같이, 패턴화 층(160)의 상부에 있는 컨포멀 밀봉 층(130)의 일부분과 함께 제거될 수 있다. 이어서, 다층 스택은 뒤집어질 수 있고, 기판(101)의 두께는 동작(4060)에서 커프들(164)의 어레이를 개방하도록 감소되며, 이는 또한 도 5g에 도시된 바와 같이 복수의 칩 구조체들(100)을 싱귤레이팅하는 효과를 갖는다. 두께 감소는 화학적으로 수행될 수 있거나, 또는 후방 표면(102)의 깊이가 커프들(164)의 하부 표면들(165)을 지나 감소되는 화학적 기계적 연마(CMP)와 같은 백그라인딩 동작을 통해 수행될 수 있다. 결과적으로, 기판(101)의 후방 표면들(102)은 컨포멀 밀봉 층(130)의 후방 표면들(137)과 함께 평면형 표면을 형성할 수 있다.
이제 도 6을 참조하면, 일 실시예에 따른, 상이한 크기들의 다이(106) 세트들 내에 배열된 복수의 다양한 FEOL 다이 영역들(104)을 포함하는 웨이퍼(기판(101))의 개략적 평면도 예시가 제공된다. 구체적으로, 도 6은 컨포멀 밀봉 층(130)의 침착 후 그리고 각각의 칩 구조체(100)를 싱귤레이팅하기 위한 백그라인딩 이전에, 도 5f와 유사한 프로세싱의 예시적인 단계를 예시한다. 그러나, 도 6에 제공된 예시가 컨포멀 밀봉 층(130)의 윤곽들을 도시하며, 이는 일반적으로 그들이 칩 구조체들(100) 사이의 다이싱 레인들을 보여주기 위해 싱귤레이션 후에 나타날 수 있기 때문이라는 것을 이해하여야 한다.
도시된 바와 같이, 인접한 FEOL 다이 영역들(104)은 다이-투-다이 라우팅(140)과 상호연결되어 임의의 개수의 다이 세트들을 갖는 칩 구조체들(100)을 형성할 수 있다. 구체적으로, 1X, 2X, 4X, 8X의 다이 세트들이 예시되어 있다. 각각의 FEOL 다이 영역(104)은 인접한 다이 영역들(104)로부터 분리된 별개의 회로 블록을 가질 수 있다. 각각의 FEOL 다이 영역(104)은 완전한 시스템 또는 서브시스템을 나타낼 수 있다. 인접한 FEOL 다이 영역들(104)은 동일한 또는 상이한 기능을 수행할 수 있다. 일 실시예에서, 다이-투-다이 라우팅과 상호연결된 FEOL 다이 영역(104)은, 비제한적인 예들에 의해, 아날로그, 무선(예컨대, 라디오 주파수, RF) 또는 무선 입력/출력과 같은 다른 기능을 갖는 FEOL 다이 영역(104)에 결속된 디지털 다이 영역을 포함할 수 있다. 결속된 FEOL 다이 영역들(104)은, 동일한 또는 상이한 기능들을 갖든지 또는 갖지 않든지, 동일한 프로세싱 노드들을 사용하여 형성될 수 있다. 각각의 FEOL 다이 영역(104)이 완전한 시스템을 포함하든지 또는 결속된 서브시스템들이든지 간에, 다이-투-다이 라우팅(140)은 인터-다이(inter-die) 라우팅(상이한 시스템들) 또는 인트라-다이(intra-die) 라우팅(동일한 시스템 내의 상이한 또는 동일한 서브시스템들)일 수 있다. 예를 들어, 인트라 다이-투-다이 라우팅은, 인터 다이-투-다이 라우팅이 상이한 시스템 온 칩(SOC)들을 연결할 수 있는 SOC 내에서 상이한 서브시스템들을 연결할 수 있지만, 이는 예시적이며, 실시예들은 SOC들로 제한되지 않는다.
실시예들에 따르면, 임의의 또는 모든 FEOL 다이 영역(104) 에지들은 다이-투-다이 라우팅(140)을 포함하도록 구성될 수 있다. 도 6에 도시된 바와 같이, 다이싱 또는 스크라이브 레인들은 수율(예컨대, 불량 다이들) 또는 수요(예컨대, 더 큰 다이 세트들에 대한 필요성)를 수용하기 위해 어디든 위치될 수 있다. 다이싱은 FEOL 다이 영역들(104) 사이의 다이-투-다이 라우팅(140)을 통해 수행될 수 있거나, 또는 그렇지 않을 수도 있다. 예를 들어, 기판(101) 상의 상위 5개의 행들은 미리결정된 칩 구조체(100) 다이 세트들 주위에 침착된 선택적 컨포멀 밀봉 층들(130)을 갖는 것으로 예시되어 있다. 특정 다이(106) 세트들은 다이-투-다이 라우팅(140)을 완료하기 전에 초기 다이 영역 테스트 후에, 또는 다이-투-다이 라우팅(140)을 포함하는 BEOL 빌드업 구조체들을 완료한 후에 결정될 수 있었다. "X"로 표시된 결함이 있는 FEOL 다이 영역은, 그렇지 않으면 칩 구조체(110) 내의 인접한 다이 영역들(104)을 연결했을 다이-투-다이 라우팅(140)을 통해 다이싱이 수행되도록 야기할 수 있다. 하위 2개의 행들은 약간 상이한 구성을 보이며, 여기서 다이-투-다이 라우팅(140)은 하위 2개의 행들의 모든 FEOL 다이 영역들(104)을 연결하고, 다이-투-다이 라우팅의 형성 후에 다이 세트 결정이 이루어진다. 이러한 구성에서, 다이싱 레인들은 다이-투-다이 라우팅(140)을 통과할 것이다. 실시예들에 따른 수확 및 칩 밀봉 기법들은 향상된 웨이퍼 활용도 및 더 많은 다이들 또는 컴포넌트들의 수확을 용이하게 할 수 있다. 예를 들어, 이는, 상이하거나 불규칙한 형상의 다이 세트들을 수확할 수 있을 뿐만 아니라, 프로그래밍가능 다이싱 방법들을 활용함으로써 달성될 수 있다.
컨포멀 밀봉 층(130)의 유연성 및 프로그래밍가능 다이싱 방법들을 예시하기 위해, 다양한 예시적인 구현예들이 도 7 내지 도 18을 참조하여 설명되고 예시된다. 다음 예들은 상이한 특징들을 예시하는 것이고, 반드시 서로를 제한하는 것은 아니며, 다양한 단일 및 다수 다이 세트 배열들로 조합될 수 있다는 것이 이해되어야 한다. 도 6과 유사하게, 도 7 내지 도 18은 컨포멀 밀봉 층(130)의 침착 후 및 백그라인딩 전의 예시적인 실시예들을 예시한다.
도 7 및 도 8을 참조하면. 도 7은 일 실시예에 따른, 개별 다이들(106) 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 측단면도 예시이다. 도 8은 일 실시예에 따른, 개별 다이(106) 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 따라서, 도 7 및 도 8에 예시된 실시예들은 도 6의 1X 다이 세트를 포함하는 칩 구조체(100)의 밀봉에 대응할 수 있다. 더 구체적으로, 도 7의 측단면도 예시는 다양한 배선 층들(M_low, M_mid, M_high), 선택적으로 칩 에지 측벽들(115) 및 BEOL 빌드업 구조체(110)의 상부 표면(116)을 따라 형성된 제1 밀봉 층(131) 및 제1 밀봉 층(131) 상에 형성된 제2 밀봉 층(132)을 포함하는 다수 층의 컨포멀 밀봉 층(130)을 예시한다. 도 8의 예시적인 평면도 예시에서, 칩 구조체(100)는 디바이스 영역(170) 및 입력/출력 구역(들)(172) 둘 모두를 포함하는 FEOL 다이 영역(104)을 포함한다. 예시적인 구현에서, BEOL 빌드업 구조체(110) 내의 다이 라우팅(174)은 다이-투-다이 라우팅에 대한 잠재적 연결을 위해 입력/출력 구역(들)(172)에 연결될 수 있다. 예를 들어, 다이 라우팅(174)은 상부 금속 층들 중 하나의 상부 금속 층(M_high) 내에 포함될 수 있고, 다양한 배선 층들(114) 및 비아들(113)(도 1 참조)에 의해 FEOL 다이 영역(104)에 연결될 수 있다. 예시된 예시적인 실시예에서, 칩 구조체(100)는 다이-투-다이 라우팅을 포함하지 않는다.
도 9 및 도 10을 참조하면. 도 9는 일 실시예에 따른, 다이(106) 세트 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 측단면도 예시이다. 도 10은 일 실시예에 따른, 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 도시된 바와 같이, 칩 구조체들(100)은 인접한 다이들(106)을 연결하는 내부의 다이-투-다이 라우팅(140)을 포함할 수 있다. 따라서, 도 9 및 도 10에 예시된 실시예들은 도 6에 예시된 것과 유사하게 2X 다이 세트를 포함하는 칩 구조체(100)의 밀봉에 대응할 수 있다.
도 11 및 도 12를 참조하면. 도 11은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅(140)을 갖는 개별 다이들(106) 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 평면도 예시이다. 도 12는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅(140)을 갖는 다이(106) 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 도 11 및 도 12에 예시된 실시예들은 도 6에 예시된 것과 유사하게 1X' 다이 세트를 포함하는 칩 구조체(100)의 밀봉에 대응할 수 있다.
도 13 및 도 14를 참조하면. 도 13은 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅(140)을 갖는 다이(106) 세트 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 평면도 예시이다. 도 14는 일 실시예에 따른, 다이싱된 다이-투-다이 라우팅을 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 도 13 및 도 14에 예시된 실시예들은 도 6에 예시된 것과 유사하게 2X' 다이 세트를 포함하는 칩 구조체(100)의 밀봉에 대응할 수 있다.
도 15 및 도 16을 참조하면. 도 15는 일 실시예에 따른, 부분 금속 밀봉 구조체들(152) 및 다이싱된 다이-투-다이 라우팅(140)을 갖는 개별 다이들(106) 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 평면도 예시이다. 도 16은 일 실시예에 따른, 부분 금속 밀봉 구조체들(152) 및 다이싱된 다이-투-다이 라우팅(140)을 갖는 다이 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 특히, 도 15 및 도 16은 실시예들에 따른, 손상된 또는 부분 금속 밀봉 구조체들(152)을 갖는 컨포멀 밀봉 층(130)의 호환성을 예시한다. 전체 금속 밀봉 구조체들(150)이 또한 포함될 수 있다. 도시된 바와 같이, 부분 금속 밀봉 구조체들(152)은 다이들(106) 주위에 부분적으로 또는 완전히 형성될 수 있으며, 이때 원하는 다이 세트들에 대해 다이-투-다이 라우팅(140)이 완료된다. 부분 금속 밀봉 구조체들(152)은 상호연결된 다이 세트들을 수확하기 위한 설계 유연성을 제공하도록 통합될 수 있는 반면, 전체 금속 밀봉 구조체(150)는 칩 구조체(100) 내의 다이에 대한 더 강인한 물리적 및/또는 전기적 보호를 제공하도록 통합될 수 있다. 컨포멀 밀봉 층(130)은 부분 금속 밀봉 구조체들(152)에 인접한 칩 에지 측벽들(115)을 완전히 밀봉할 수 있다.
도 17 및 도 18을 참조하면, 도 17은 일 실시예에 따른, 부분 금속 밀봉 구조체(152)를 갖는 다이(106) 세트 주위에 형성된 컨포멀 밀봉 층(130)의 개략적 평면도 예시이다. 도 18은 일 실시예에 따른, 부분 금속 밀봉 구조체(152)를 갖는 다이 세트 주위에 형성된 컨포멀 밀봉 층의 개략적 평면도 예시이다. 도 17 및 도 18은 도 15 및 도 16에 예시된 것과 실질적으로 유사하며, 차이점은 다이-투-다이 라우팅(140)을 통해서는 다이싱이 수행되지 않는다는 점에 있다. 유사하게, 컨포멀 밀봉 층(130)은 부분 금속 밀봉 구조체들(152)에 인접한 칩 에지 측벽들(115)을 완전히 밀봉할 수 있다.
별도로 예시되지는 않았지만, 도 17 및 도 18의 컨포멀 밀봉 층(130)이 단일, 다수 또는 모든 칩 에지 측벽들(115)을 따라 형성될 수 있다는 점을 이해해야 한다. 예를 들어, 내부의 전체 금속 밀봉 구조체(150)가 칩 에지 측벽(115)에 인접하여 위치되는 경우, 컨포멀 밀봉 층(130)은 선택적이다.
실시예들의 다양한 양태들을 활용함에 있어서, 밀봉된 칩 구조체를 형성하기 위해 상기의 실시예들의 조합들 또는 변형들이 가능하다는 것이 당업자에게 명백하게 될 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 설명되었지만, 첨부된 청구항들이 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.
Claims (22)
- 칩 구조체로서,
본체 영역 - 상기 본체 영역은,
기판;
상기 기판 위에 걸쳐 이어지는 BEOL(back-end-of-the-line) 빌드업 구조체; 및
상기 기판의 후방 표면으로부터 상기 BEOL 빌드업 구조체의 상부 표면으로 연장되고 상기 기판 및 상기 BEOL 빌드업 구조체를 측방향으로 둘러싸는 칩 에지 측벽들을 포함함 -;
적어도 상기 칩 에지 측벽들의 제1 칩 에지 측벽 및 상기 BEOL 빌드업 구조체의 상부 표면의 일부분을 덮는 컨포멀(conformal) 밀봉 층을 포함하며, 상기 컨포멀 밀봉 층은 상기 BEOL 빌드업 구조체의 상부 표면 주위에 립을 형성하는, 칩 구조체. - 제1항에 있어서, 상기 컨포멀 밀봉 층은 상기 칩 에지 측벽들 전체를 덮는, 칩 구조체.
- 제1항에 있어서, 상기 컨포멀 밀봉 층은 상기 본체 영역에 압축 응력을 인가하는, 칩 구조체.
- 제1항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 컨포멀 밀봉 층은 실리콘보다 더 높은 열팽창계수(CTE)를 특징으로 하는, 칩 구조체.
- 제1항에 있어서, 상기 BEOL 빌드업 구조체는 금속 밀봉 구조체를 포함하지 않는, 칩 구조체.
- 제1항에 있어서, 상기 BEOL 빌드업 구조체 내에 형성된 복수의 디바이스들을 추가로 포함하는, 칩 구조체.
- 제1항에 있어서, 상기 기판은 반도체 기판이고, 상기 반도체 기판 내로 패턴화된 제1 다이의 FEOL(front end of the line) 다이 영역을 추가로 포함하는, 칩 구조체.
- 제7항에 있어서, 상기 FEOL 다이 영역은 복수의 수동 디바이스들을 포함하는, 칩 구조체.
- 제7항에 있어서, 상기 FEOL 다이 영역은 복수의 능동 디바이스들을 포함하는, 칩 구조체.
- 제7항에 있어서, 상기 BEOL 빌드업 구조체는 상기 제1 FEOL 다이 영역과 상기 제1 칩 에지 측벽에 있는 다이-투-다이 라우팅(die-to-die routing)의 터미널 단부 사이에 연결된 다이-투-다이 라우팅을 포함하는, 칩 구조체.
- 제10항에 있어서, 상기 BEOL 빌드업 구조체는 금속 밀봉 구조체를 포함하고, 상기 다이-투-다이 라우팅은 상기 금속 밀봉 구조체와 수직 방향으로 배향된 개구를 통해 연장되는, 칩 구조체.
- 제7항에 있어서,
상기 반도체 기판 내로 패턴화된 제2 다이의 제2 FEOL 다이 영역을 추가로 포함하고;
상기 BEOL 빌드업 구조체는 상기 제2 FEOL 다이 영역 위에 걸쳐 이어지고;
상기 칩 에지 측벽들은 상기 제1 FEOL 다이 영역, 상기 제2 FEOL 다이 영역 및 상기 BEOL 빌드업 구조체를 측방향으로 둘러싸는, 칩 구조체. - 제12항에 있어서, 상기 BEOL 빌드업 구조체는 상기 제1 FEOL 다이 영역과 상기 제2 FEOL 다이 영역을 연결하는 다이-투-다이 라우팅을 추가로 포함하는, 칩 구조체.
- 제13항에 있어서, 상기 BEOL 빌드업 구조체는 제1 FEOL 다이 영역과 상기 칩 에지 측벽에 있는 제2 다이-투-다이 라우팅의 터미널 단부 사이에 연결된 제2 다이-투-다이 라우팅을 추가로 포함하는, 칩 구조체.
- 제1항에 있어서, 상기 컨포멀 밀봉 층은 상기 기판의 후방 표면을 덮지 않는, 칩 구조체.
- 제15항에 있어서, 상기 컨포멀 밀봉 층은 금속 층을 포함하는, 칩 구조체.
- 제15항에 있어서, 상기 컨포멀 밀봉 층은 절연 재료 층을 포함하는, 칩 구조체.
- 제1항에 있어서, 상기 기판의 후방 표면과 상기 컨포멀 밀봉 층은 평면형 표면을 형성하는, 칩 구조체.
- 칩을 밀봉하는 방법으로서,
기판 위의 BEOL 빌드업 구조체 위에 패턴화 층을 형성하는 단계;
상기 패턴화 층을 통과하는 그리고 상기 BEOL 빌드업 구조체의 적어도 일부분을 통과하는 다이싱 레인 그루브(dicing lane groove)들의 어레이를 형성하는 단계;
상기 기판을 부분적으로 통과하는 커프(kerf)들의 어레이를 형성하고 본체 영역들의 어레이를 한정하기 위해 상기 다이싱 레인 개구들의 어레이를 통해 다이싱하는 단계;
상기 패턴화 층 위에, 상기 커프들의 어레이 내에서, 그리고 부분적으로 상기 BEOL 빌드업 구조체의 상부 표면을 따라 컨포멀 밀봉 층을 침착하는 단계;
상기 패턴화 층 상의 상기 컨포멀 밀봉 층의 일부분과 함께 상기 패턴화 층을 제거하는 단계; 및
상기 커프들의 어레이를 개방하고 복수의 칩들을 싱귤레이팅(singulating)하기 위해 상기 기판의 두께를 감소시키는 단계를 포함하는, 방법. - 제19항에 있어서, 상기 BEOL 빌드업 구조체 및 상기 기판을 부분적으로 통과하는 상기 커프들의 어레이를 형성하기 위해 상기 다이싱 레인 개구들의 어레이를 통해 다이싱하는 단계는 플라즈마 에칭을 포함하는, 방법.
- 제20항에 있어서, 상기 패턴화 층을 통과하는 그리고 상기 BEOL 빌드업 구조체의 적어도 일부분을 통과하는 상기 다이싱 레인 그루브들의 어레이를 형성하는 단계는 레이저 다이싱을 포함하는, 방법.
- 제19항에 있어서, 상기 패턴화 층 위에 상기 컨포멀 밀봉 층을 침착하기 전에 상기 커프들의 어레이 위에 놓이는 상기 패턴화 층 내의 개구들을 확장하는 단계를 추가로 포함하는, 방법.
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