KR100713903B1

KR100713903B1 - 반도체소자의 가드링 형성방법

Info

Publication number: KR100713903B1
Application number: KR1020010038324A
Authority: KR
Inventors: 김진하; 신원호; 남종완; 송영표
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2007-05-07
Also published as: KR20030002644A

Abstract

본 발명은 반도체소자의 가드링 형성방법에 관한 것으로, 그 구성은 반도체칩영역과 가드링영역으로 구분된 반도체기판상에 가드링을 형성하는 방법에 있어서, 상기 가드링영역의 반도체기판상에 상기 반도체칩영역에 대해 역계단식으로 제1금속배선층과 제2금속배선층 및 제3금속배선층을 순차적으로 형성하되, 이들은 전기적으로 연결되어 있는 것이다.

Description

반도체소자의 가드링 형성방법{Method for forming guard ring of semiconductor device}

도 1은 종래기술에 따른 반도체소자의 가드링 형성방법을 설명하기 위한 단면도이다.

도 2는 본 발명에 따른 반도체소자의 가드링 형성방법을 설명하기 위한 단면도이다.

[도면부호의설명]

31 : 반도체기판 33 : 소자분리막

35 : 제1층간절연막 37 : 제1텅스텐플러그

39 : 제1금속배선층 41 : 제2층간절연막

43 : 제2텅스텐플러그 45 : 제2금속배선층

47 : 제3층절연막 49 : 제3텅스텐플러그

51 : 제3금속배선층 53 : 제4층간절연막

본 발명은 반도체소자의 가드링 형성방법에 관한 것으로서, 보다 상세하게는 패시베이션(passivation) 또는 폴리이미드(polyimide) 어택을 효과적으로 차단하여 반도칩의 내부회로를 보호해 주는 반도체소자의 가드링 형성방법에 관한 것이다.

일반적으로, 반도체소자의 제조공정중에 표면 평탄화를 위해 SOG 물질을 많이 사용한다. 이러한 SOG 물질은 평탄화 특성 및 패턴간 매립 특성이 우수한 반면에 수분 흡수성이 강하여 이 수분으로 인해 소자의 신뢰성이 떨어지는 단점이 있다. 이를 개선하기 위하여 가드링을 형성하여 외부로부터 SOG막으로 수분이 흡수되는 것을 차단시켜 주는 기술이 제안되었다.

이러한 가드링은 습기에 반도체칩의 내부를 보호하기 위해 반도체칩의 둘레 또는 스크라이브 라인(scribe line)에 칩제조공정에 따라 형성한다.

한편, 가드링을 형성하는 방법으로는 보호막 형성공정에 의해 형성하거나, 텅스텐 플러그 형성공정에 의해 금속층을 쌓아 올리는 방법이 있다.

이러한 관점에서, 종래기술에 따른 반도체소자의 가드링 형성방법을 도 1을 참조하여 설명하면 다음과 같다.

종래기술에 따른 반도체소자의 가드링 형성방법은, 도 1에 도시된 바와같이, 소자분리막(3)에 의해 분리된 반도체기판(1)의 액티브영역상에 반도체소자(미도시) 를 형성한후 이를 후속공정에서 형성될 상부 구조물과 절연시키기 위해 상기 반도체소자가 형성되어 있는 구조물표면에 알루미늄 또는 알루미늄 합금과 같은 금속물질을 증착한후 이를 선택적으로 제거하여 제1금속배선층(5)을 형성한다.

그다음, 상기 제1금속배선층(5)을 포함한 전체 구조의 상면에 제1층간절연막 (7)을 증착하고, 이를 선택적으로 패터닝하여 상기 제1금속배선층(5)과 상기 실리콘기판(1)을 노출시키는 제1콘택홀(미도시)과 제2콘택홀(미도시)을 선택적으로 형성한다.

이어서, 상기 제1콘택홀 및 제2콘택홀을 포함한 상기 제1층간절연막(7)의 상면에 텅스텐막(미도시)을 증착하고, 이를 상기 제1 및 2 콘택홀내에만 남도록 CMP처리하여 제1텅스텐플러그(9a) 및 제2텅스텐플러그(9b)을 각각 형성한다.

그다음, 상기 제1텅스텐플러그(9a) 및 제2텅스텐플러그(9b)를 포함한 전체 구조의 상면에 알루미늄 또는 알루미늄합금과 같은 금속물질을 증착하고 이를 선택적으로 패터닝하여 제2금속배선층(11)을 형성한다. 이때, 상기 제2금속배선층(11)은 반도체칩과 스크라이브라인의 경계부(A)에 근접하게 형성되어 있다.

이어서, 상기 제2금속배선층(11)을 포함한 제1층간절연막(7)상에 제2층간절연막(13)을 증착하고, 이를 선택적으로 패터닝하여 상기 제2금속배선층(11)을 노출시키는 제3콘택홀(미도시)을 형성한다.

그다음, 상기 제3콘택홀(미도시)을 포함한 제2층간절연막(13)상에 텅스텐막(미도시)을 증착하고, 상기 텅스텐막을 상기 제3콘택홀내에만 남도록 CMP처리하여 제3텅스텐플러그(15)을 형성한다.

이어서, 상기 제3텅스텐플러그(15)을 포함한 상기 제2층간절연막(13)상에 알루미늄 또는 알루미늄합금과 같은 금속물질을 증착하고 이를 상기 제3 텅스텐 플러그(15)와 전기적으로 연결되도록 선택적으로 패터닝하여 제3금속배선층(17)을 형성 한다. 이때, 상기 제3금속배선층(17)은 제2금속배선층(17)에 비해 반도체칩과 스크라이브라인의 경계부인 "A"에서 약간 떨어지게 형성되어 있다.

그다음, 상기 제3금속배선층(17)을 포함한 제2층간절연막(13)상에 제3층간절연막(19)을 증착하고, 이를 선택적으로 패터닝하여 제3금속배선층(17)을 노출시키는 제4콘택홀(미도시)을 형성한다.

이어서, 상기 제4콘택홀(미도시)을 포함한 제3층간절연막(19)상에 텅스텐층

(미도시)을 증착하고 이를 상기 제4콘택홀내에만 남도록 CMP처리하여 제4텅스텐플러그(21)를 형성한다.

그다음, 상기 제4텅스텐플러그(21)를 포함한 제3층간절연막(19)상에 알루미늄 또는 알루미늄 합금과 같은 금속물질을 증착하고 이를 선택적으로 패터닝하여 상기 제3텅스텐플러그(21)와 전기적으로 접속하는 제4금속배선층(23)을 형성한다. 이때, 상기 제4금속배선층(23)은 제3금속배선층(17)에 비해 반도체칩과 스크라이브라인의 경계부인 "A"에서 멀리 떨어지게 형성되어 있다.

이어서, 상기 제4금속배선층(23)을 포함한 제3층간절연막(19)상에 제4층간절연막(25)을 증착하여 평탄화시킨다. 이때, 상기 제4층간절연막(25)의 물질로는 패시베이션 또는 폴리이미드를 사용하여 형성한다.

그러나, 상기와 같은 종래기술에 따른 반도체소자의 가드링 형성방법에 있어서는, 제1금속배선층(5)을 사용하므로 인해 토폴러지(topology)가 커지게 되며, 그 크기도 약 수십 μm에 가깝도록 큰 문제점이 있다.

또한, 반도체칩 가장자리를 기준으로 할때 하부에서 상부쪽으로 갈수록 계단형으로 금속배선층들이 적층되어 있어 제4층간절연막의 패시베이션 또는 폴리이미드에 의한 크랙(crack) 및 스트레스가 제1, 2 및 3 금속배선층들에 걸쳐 데미지를 주는 문제점이 있다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 패시베이션(passivation) 또는 폴리이미드(polyimide) 어택을 효과적으로 차단하여 반도칩의 내부회로를 양호하게 보호해 주는 반도체소자의 가드링 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은, 불필요한 금속배선층 또는 텅스텐 플러그를 제거하여 가드링이 차지하는 면적을 최소화할 수 있어 반도체소자의 고집적화에 적합한 반도체소자의 가드링 형성방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 가드링 형성방법은, 반도체칩영역과 가드링영역으로 구분된 반도체기판상에 가드링을 형성하는 방법에 있어서, 상기 가드링영역의 반도체기판상에 상기 반도체칩영역에 대해 역계단식으로 제1금속배선층과 제2금속배선층 및 제3금속배선층을 순차적으로 형성하되, 상기 제1, 2 및 3 금속배선층을 형성하는 단계는, 상기 가드링영역의 반도체기판상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막을 선택적으로 패터닝하여 상기 반도체기판을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀내에 상기 반도체기판과 전기적으로 연결되는 제1텅스텐플러그를 형성하는 단계; 상기 제1텅스텐플러그와 제1층간절연막상에 제1금속배선층을 형성하는 단계; 상기 제1금속배선층을 포함한 제1층간절연막상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 제거하여 제2콘택홀을 형성하고 상기 제2콘택홀내에 상기 제1금속층과 전기적으로 연결되는 제2텅스텐플러그를 형성하는 단계; 상기 제2텅스텐플러그와 제2층간절연막상에 제2금속배선층을 상기 제1금속배선층보다 반도체칩영역에 더 가깝게 형성하는 단계; 상기 제2금속배선층을 포함한 상기 제2층간절연막상에 제3층간절연막을 형성하고 이를 선택적으로 패터닝하여 제3콘택홀를 형성하는 단계; 상기 제3콘택홀내에 상기 제2금속배선층과 전기적으로 연결되는 제3텅스텐플러그를 형성하는 단계; 상기 제3텅스텐플러그와 제3층간절연막상에 상기 제2금속배선층보다 반도체칩영역에 더 가깝게 제3금속배선층을 형성하는 단계; 및 상기 제3금속배선층과 제3층간절연막상에 제4층간절연막을 형성하는 단계를 포함하는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 가드링 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 2는 본 발명에 따른 반도체소자의 가드링 형성방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 가드링 형성방법은, 도 2에 도시된 바와같이, 먼저 소자분리막(33)에 의해 분리된 반도체기판(31)의 액티브영역상에 반도체소자(미도시)를 형성한후 이를 후속공정에서 형성될 상부 구조물과 절연시키기 위해 상 기 반도체소자가 형성되어 있는 구조물표면에 제1층간절연막 (35)을 증착하고, 이를 선택적으로 패터닝하여 상기 실리콘기판(31)을 노출시키는 제1콘택홀(미도시)을 선택적으로 형성한다.

이어서, 상기 제1콘택홀을 포함한 상기 제1층간절연막(35)의 상면에 텅스텐막(미도시)을 증착하고, 이를 상기 제1콘택홀내에만 남도록 CMP처리하여 제1텅스텐플러그(37)를 형성한다.

그다음, 상기 제1텅스텐플러그(37)를 포함한 제1층간절연막(35)의 상면에 알루미늄 또는 알루미늄합금과 같은 금속물질을 증착하고 이를 선택적으로 패터닝하여 제1텅스텐플러그(37)와 전기적으로 연결되는 제1금속배선층(39)을 형성한다. 이때, 상기 제1금속배선층(39)은 반도체칩과 스크라이브라인의 경계부인 "A"에서 멀리 떨어지게 형성되어 있다.

이어서, 상기 제1금속배선층(39)을 포함한 제1층간절연막(35)상에 제2층간절연막(41)을 증착하고, 이를 선택적으로 패터닝하여 상기 제1금속배선층(39)을 노출시키는 제2콘택홀(미도시)을 형성한다.

그다음, 상기 제2콘택홀(미도시)을 포함한 제2층간절연막(41)상에 텅스텐막(미도시)을 증착하고, 상기 텅스텐막을 상기 제2콘택홀내에만 남도록 CMP처리하여 제2텅스텐플러그(43)을 형성한다.

이어서, 상기 제2텅스텐플러그(43)을 포함한 상기 제2층간절연막(41)상에 알루미늄 또는 알루미늄합금과 같은 금속물질을 증착하고 이를 상기 제2 텅스텐 플러그(43)와 전기적으로 연결되도록 선택적으로 패터닝하여 제2금속배선층(45)을 형성 한다. 이때, 상기 제2금속배선층(45)은 제1금속배선층(39)에 비해 반도체칩과 스크라이브라인의 경계부인 "A"에서 약간 근접하게 형성되어 있다.

그다음, 상기 제2금속배선층(45)을 포함한 제2층간절연막(41)상에 제3층간절연막(47)을 증착하고, 이를 선택적으로 패터닝하여 제2금속배선층(45)을 노출시키는 제3콘택홀(미도시)을 형성한다.

이어서, 상기 제3콘택홀(미도시)을 포함한 제3층간절연막(47)상에 텅스텐층

(미도시)을 증착하고 이를 상기 제3콘택홀내에만 남도록 CMP처리하여 제3텅스텐플러그(49)를 형성한다.

그다음, 상기 제3텅스텐플러그(49)를 포함한 제3층간절연막(47)상에 알루미늄 또는 알루미늄 합금과 같은 금속물질을 증착하고 이를 선택적으로 패터닝하여 상기 제3텅스텐플러그(49)와 전기적으로 접속하는 제3금속배선층(51)을 형성한다. 이때, 상기 제3금속배선층(51)은 제2금속배선층(45)에 비해 반도체칩과 스크라이브라인의 경계부인 "A"에서 더 근접하게 형성되어 있다.

이어서, 상기 제3금속배선층(51)을 포함한 제3층간절연막(47)상에 제4층간절연막(53)을 증착하여 평탄화시킨다. 이때, 상기 제4층간절연막(53)의 물질로는 패시베이션 또는 폴리이미드를 사용하여 형성한다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 가드링 형성방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 반도체소자의 가드링 형성방법에 있어서는, 종래에서 사용하 던 제1금속배선층을 제거하는 동시에 반도체칩 가장자리를 기준으로 할때 금속배선층들을 역계단형으로 형성하여 제4층간절연막의 패시베이션 또는 폴리이미드의 어택을 제3금속배선층만 받게 하여 실리콘기판까지 전달되기까지는 제1금속배선층 및 제2금속배선층이 버퍼(buffer)로 작용하게 된다.

따라서, 본 발명에서와 같이 금속배선층들을 역계단형으로 형성하므로써 종래에서와 같은 계단형의 금속배선층들로 인하여 패시베이션 또는 폴리이미드의 어택을 받는 것을 효과적으로 차단할 수가 있다.

또한, 종래에서 사용하였던 제1금속배선층 또는 제1텅스텐플러그를 형성할 필요가 없게 되므로써 가드링의 사이즈를 효과적으로 줄일 수가 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims

반도체칩영역과 가드링영역으로 구분된 반도체기판상에 가드링을 형성하는 방법에 있어서,

상기 가드링영역의 반도체기판상에 상기 반도체칩영역에 대해 역계단식으로 제1금속배선층과 제2금속배선층 및 제3금속배선층을 순차적으로 형성하고, 이들을 상호 전기적으로 연결시키는 것을 특징으로하는 반도체소자의 가드링 형성방법.
제1항에 있어서, 상기 제1, 2 및 3 금속배선층을 형성하는 단계는,

상기 가드링영역의 반도체기판상에 제1층간절연막을 형성하는 단계와,

상기 제1층간절연막을 선택적으로 패터닝하여 상기 반도체기판을 노출시키는 제1콘택홀을 형성하는 단계;

상기 제1콘택홀내에 상기 반도체기판과 전기적으로 연결되는 제1텅스텐플러그를 형성하는 단계;

상기 제1텅스텐플러그와 제1층간절연막상에 제1금속배선층을 형성하는 단계;

상기 제1금속배선층을 포함한 제1층간절연막상에 제2층간절연막을 형성하는 단계;

상기 제2층간절연막을 선택적으로 제거하여 제2콘택홀을 형성하고 상기 제2콘택홀내에 상기 제1금속층과 전기적으로 연결되는 제2텅스텐플러그를 형성하는 단계;

상기 제2텅스텐플러그와 제2층간절연막상에 제2금속배선층을 상기 제1금속배선층보다 반도체칩영역에 더 가깝게 형성하는 단계;

상기 제2금속배선층을 포함한 상기 제2층간절연막상에 제3층간절연막을 형성하고 이를 선택적으로 패터닝하여 제3콘택홀를 형성하는 단계;

상기 제3콘택홀내에 상기 제2금속배선층과 전기적으로 연결되는 제3텅스텐플러그를 형성하는 단계;

상기 제3텅스텐플러그와 제3층간절연막상에 상기 제2금속배선층보다 반도체칩영역에 더 가깝게 제3금속배선층을 형성하는 단계; 및

상기 제3금속배선층과 제3층간절연막상에 제4층간절연막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체소자의 가드링 형성방법.