KR20180091307A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20180091307A
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황진량
권지혜
장민화
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앰코 테크놀로지 인코포레이티드
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Abstract

본 발명의 다양한 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 인터포저의 상면(BEOL층)뿐만 아니라 인터포저의 측면 및/또는 하면(재배선층)까지 몰딩부로 덮음으로써, 인터포저의 측면에 대한 칩핑 현상을 방지하고, BEOL층의 박리 또는 크랙 현상을 방지하며, 또한 BEOL층과 몰딩부 또는 언더필 사이의 박리 현상도 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 BEOL층, 상기 BEOL층에 전기적으로 접속된 재배선층을 포함하는 인터포저; 상기 인터포저의 BEOL층에 전기적으로 접속된 반도체 다이; 상기 인터포저의 BEOL층 위에 형성되어 상기 반도체 다이를 덮는 제1몰딩부; 및 상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면을 덮는 제2몰딩부를 포함하는 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명의 다양한 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스는 반도체 다이와, 반도체 다이가 전기적으로 접속되는 인터포저와, 인터포저 위의 반도체 다이를 몰딩하는 몰딩부와, 인터포저에 접속된 도전성 범프를 포함한다.
그런데, 종래에는 몰딩부가 반도체 다이의 주변인 인터포저 위에만 형성됨으로써, 인터포저의 측면 및 도전성 범프가 외부로 그대로 노출되고, 이에 따라 인터포저의 측면이 외부 충격에 의해 칩핑(chipping)되는 문제가 있었다.
이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.
본 발명의 다양한 실시예는 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명의 다양한 실시예는 인터포저의 상면(예를 들면, BEOL층(Back End Of Line layer))뿐만 아니라 인터포저의 측면 및/또는 하면(예를 들면, 재배선층(ReDistribution Layer))까지 몰딩부로 덮음으로써, 인터포저의 측면에 대한 칩핑 현상을 방지하고, BEOL층의 박리(delamination) 또는 크랙(crack) 현상을 방지하며, 또한 BEOL층과 몰딩부 및/또는 언더필 사이의 박리 현상도 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 다양한 실시예에 따른 반도체 디바이스는 BEOL층, 상기 BEOL층에 전기적으로 접속된 재배선층을 포함하는 인터포저; 상기 인터포저의 BEOL층에 전기적으로 접속된 반도체 다이; 상기 인터포저의 BEOL층 위에 형성되어 상기 반도체 다이를 덮는 제1몰딩부; 및 상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면을 덮는 제2몰딩부를 포함한다.
상기 인터포저의 BEOL층은 적어도 하나의 배선층 및 유전층을 포함하고, 상기 배선층이 상기 BEOL층의 측면을 통해 상기 제2몰딩부에 접촉할 수 있다.
상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면은 동일한 평면을 이룰 수 있다.
상기 제2몰딩부는 상기 인터포저의 BEOL층 및 재배선층의 4 측면과, 상기 제1몰딩부의 4 측면을 덮을 수 있다.
상기 제1몰딩부의 모듈러스에 비해 상기 제2몰딩부의 모듈러스가 작을 수 있다.
상기 인터포저의 재배선층에 전기적으로 접속된 도전성 범프를 더 포함할 수 있다.
상기 제2몰딩부는 상기 인터포저의 하면 및 도전성 범프의 일부 영역을 더 덮을 수 있다.
상기 제2몰딩부는 상기 인터포저의 하면을 더 덮을 수 있다.
본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 BEOL층, 상기 BEOL층에 전기적으로 접속된 재배선층을 포함하는 인터포저를 준비하고, 상기 인터포저의 BEOL층에 반도체 다이를 전기적으로 접속하며, 상기 인터포저의 BEOL층 위의 상기 반도체 다이를 제1몰딩부로 덮는 단계; 상기 인터포저의 재배선층에 도전성 범프를 형성하는 단계; 상기 인터포저 및 제1몰딩부를 부분적으로 컷팅하여 트렌치를 형성하는 단계; 상기 트렌치를 제2몰딩부로 덮는 단계; 및 낱개의 반도체 디바이스가 분리되도록 상기 제2몰딩부를 소잉하는 단계를 포함할 수 있다.
상기 인터포저의 BEOL층은 적어도 하나의 배선층 및 유전층을 포함하고, 상기 배선층이 상기 BEOL층의 측면을 통해 상기 제2몰딩부에 접촉할 수 있다.
상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면은 동일한 평면을 이룰 수 있다.
상기 제2몰딩부는 상기 인터포저의 BEOL층 및 재배선층의 4 측면과, 상기 제1몰딩부의 4 측면을 덮음을 포함할 수 있다.
상기 제1몰딩부의 모듈러스에 비해 상기 제2몰딩부의 모듈러스가 작을 수 있다.
상기 인터포저의 재배선층에 도전성 범프를 전기적으로 접속하는 단계를 더 포함할 수 있다.
상기 제2몰딩부는 상기 인터포저의 하면 및 도전성 범프의 일부 영역을 더 덮을 수 있다.
상기 제2몰딩부는 상기 인터포저의 하면을 더 덮을 수 있다.
본 발명의 다양한 실시예는 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명의 다양한 실시예는 인터포저의 상면(BEOL층)뿐만 아니라 인터포저의 측면 및/또는 하면(재배선층)까지 몰딩부로 덮음으로써, 인터포저의 측면에 대한 칩핑 현상을 방지하고, BEOL층의 박리 또는 크랙 현상을 방지하며, 또한 BEOL층과 몰딩부 또는 언더필 사이의 박리 현상도 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1a는 본 발명의 다양한 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 1b는 4측면 몰딩부가 없어 BEOL층(back end of line layer)이 손상된 상태를 도시한 사진이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 2b 및 도 2c는 5측면 몰딩부가 없어 BEOL층이 손상된 상태를 도시한 사진이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 4a 내지 4f는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "하부"는 "상부" 또는 "아래"를 포괄하는 개념이다.
도 1a는 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)를 도시한 단면도이고, 도 1b는 측면 몰딩부가 없어 BEOL층(back end of line layer)이 손상된 상태를 도시한 사진이다.
도 1a에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 디바이스(100)는 인터포저(110), 반도체 다이(120a,120b), 제1몰딩부(140) 및 제2몰딩부(150)를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스(100)는 반도체 다이(120a,120b)와 인터포저(110) 사이에 충진된 언더필(130) 및/또는 인터포저(110)에 전기적으로 접속된 도전성 범프(160)를 더 포함할 수 있다.
인터포저(110)는 BEOL층(111) 및 BEOL층(111)에 전기적으로 접속된 재배선층(115)을 포함할 수 있다. BEOL층(111)은, 예를 들면, 한정하는 것은 아니지만, 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 및/또는 산화질화물(oxy-nitride)과 같은 무기 유전층(112)과 배선(113)을 포함할 수 있고, 및/또는 유기 유전 재료가 없는 반도체-팹-스타일(semiconductor-fab-style BEOL) BEOL층일 수도 있다.
재배선층(115)은 BEOL층(111)에 형성된 포스트-팹(post-fab) 재배선층을 포함하는데, 이는 폴리이미드 및/또는 PBO(Polybenzoxazoles)와 같은 유기 유전층(116) 및 재배선(117)을 포함한다. 물론, BEOL층(111)의 배선(113)과 재배선층(115)의 재배선(117)은 상호간 전기적으로 접속됨은 당연하다. 이러한 인터포저(110)는 고가의 관통실리콘비아(Through Silicon Via)를 형성하는 공정을 생략한 채 상호 접속 구조를 제공한다.
계속해서, BEOL층(111)의 두께는 재배선층(115)의 두께에 비해 상대적으로 두꺼울 수 있다. 또한, 예를 들어, 한정하는 것은 아니지만, BEOL층(111)의 배선(113)의 라우팅 밀도는 재배선층(115)의 재배선(117)의 라우팅 밀도보다 상대적으로 높을 수 있다. 또한, 예를 들어, 한정하는 것은 아니지만, 무기 BEOL층(111)은 유기 재배선층(115)에 비해 훨씬 평평하게 제조할 수 있기 때문에, BEOL층(111)이 3층 이상의 배선(113)을 포함할 수 있는 반면, 재배선층(115)은 평평도 문제(planarity concerns)로 인해 3층 이하의 재배선(117)으로 제한될 수도 있다.
물론, 그렇다고 해도, BEOL층(111) 역시 3층 미만의 배선(113)을 포함할 수 있고, 또한 재배선층(115) 역시 3층 이상의 재배선(117)을 포함할 수 있다.
이러한 BEOL층(111)은 전반적으로 재배선층(115)에 비해 높은 라우팅 밀도를 갖기 때문에, 다수의 I/O 패드를 갖는 반도체 다이(120a,120b)를 용이하게 수용하도록 한다.
더불어, BEOL층(111)의 배선(113)에는 범프 패드(114)가 더 형성될 수 있다. 이러한 범프 패드(114)는 BEOL층(111)으로부터 상부 방향으로 일정 길이 돌출되어 형성될 수 있으며, 이는 하기할 반도체 다이(120a,120b)의 범프(121)와 전기적으로 접속될 수 있다.
더욱이, 재배선층(115)의 재배선(117)에 도전성 범프(160)를 수용하기 위한 UBM(Under Bump Metal)(118)이 더 형성될 수 있다. 이러한 UBM(118)은 구리, 크롬/크롬-구리 합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 또는 재배선(117)과 도전성 범프(160)가 컨택을 형성하기 위한 다른 다양한 적절한 금속과 같은 단일 또는 다층을 포함할 수 있다.
한편, BEOL층(111)의 배선(113) 및 범프 패드(114)와, 재배선층(115)의 재배선(117)은, 예를 들어, 한정하는 것은 아니지만, 구리, 니켈, 팔라듐, 알루미늄, 은 및/또는 금을 포함할 수 있다.
여기서, BEOL층(111)의 배선(113)이 갖는 폭, 두께 및/또는 간격은, 예를 들면, 한정하는 것은 아니지만, 0.1-1.0 ㎛일 수 있고, 재배선층(115)의 재배선(117)이 갖는 폭, 두께 및/또는 간격은, 예를 들면, 한정하는 것은 아니지만 1-10 ㎛일 수 있다.
반도체 다이(120a,120b)는 인터포저(110)의 BEOL층(111)에 전기적으로 접속될 수 있다. 즉, 반도체 다이(120a,120b)는 하면에 형성된 다수의 범프(121)를 포함하고, 범프(121)는 BEOL층(111)의 범프 패드(114)에 전기적으로 접속될 수 있다.
여기서, 범프(121)는 솔더 범프, 솔더캡(122)을 갖는 카파 필라, 솔더캡(122)을 갖는 카파 포스트일 수 있다. 일례로, 도면에는 솔더캡(122)을 갖는 카파 필라(121)가 범프로서 도시되어 있다. 이러한 범프(121)는 매스 리플로우 방식 또는 열압착 방식에 의해 반도체 다이(120a,120b)가 인터포저(110)에 전기적으로 접속되도록 한다. 물론, 경우에 따라, 범프(121)는 범프 패드(114)에 금속 대 금속 접합 방식으로 직접 접속될 수도 있다. 더불어, 상술한 범프(121)는, 예를 들면, 한정하는 것은 아니지만, 대략 20-50 ㎛의 미세 피치 및/또는 대략 90-100 ㎛의 넓은 피치를 포함할 수 있다.
한편, 반도체 다이(120a,120b)는 각각 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있고, 예를 들어, 디지털 신호 프로레서(DSPs), 네트워크 프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(COC) 프로세서, 센서 및 응용 주문형 집적 회로(application specific integrated circuits)와 같은 전기적 회로를 포함할 수 있다.
여기서, 언더필(130)이 반도체 다이(120a,120b)와 반도체 다이(120a,120b) 사이의 공간 및/또는 반도체 다이(120a,120b)와 인터포저(110)(BEOL층(111))의 사이의 공간을 채울 수 있다.
언더필(130)은 범프(121) 및 범프 패드(114)를 보호할뿐만 아니라, 반도체 다이(120a,120b)와 반도체 다이(120a,120b), 반도체 다이(120a,120b)와 인터포저(110)(BEOL층(111)) 사이를 단단하게 고정시키는 역할을 한다. 언더필(130)은 반도체 다이(120a,120b)의 본딩 이전에 인터포저(110)에 미리 도포되는 언더필(PUF:Pre-UnderFill) 또는 반도체 다이(120a,120b)의 본딩 이후에 도포되는 캐필러이 언더필을 포함할 수 있다. 물론, 유무기 필러(filler)를 갖는 언더필(130) 이외에 유무기 필러를 갖지 않는 비전도성 페이스트가 사용될 수도 있다.
제1몰딩부(140)는 인터포저(110)의 BEOL층(111) 위에 형성되어 반도체 다이(120a,120b) 및 언더필(130)을 덮어, 이들을 외부 환경으로부터 보호하고, 일정한 물리적 강도를 제공한다. 이러한 제1몰딩부(140)는, 예를 들면, 한정하는 것은 아니지만, 인캡슐란트, 에폭시 재료, 에폭시 몰드 레진 또는 에폭시 몰드 컴파운드일 수 있다.
여기서, 경우에 따라 반도체 다이(120a,120b)의 상면은 제1몰딩부(140)를 통해 외부로 노출 또는 돌출될 수 있다. 예를 들면, 반도체 다이(120a,120b)의 상면과 제1몰딩부(140)의 상면이 동일한 평면을 이룰 수 있다. 따라서, 이때에는 반도체 다이(120a,120b)로부터 발생되는 열이 외부로 더욱 신속하게 방출될 수 있다.
더불어, 인터포저(110)의 측면 즉, BEOL층(111)의 측면 및 재배선층(115)의 측면과 제1몰딩부(140)의 측면은 동일한 평면을 이룰 수 있다. 여기서, BEOL층(111)의 측면을 통해서 배선(113)이 노출될 수 있고, 재배선층(115)의 측면을 통해서 재배선(117)은 노출되지 않을 수 있다.
제2몰딩부(150)는 인터포저(110) 중 BEOL층(111)의 측면 및 재배선층(115)의 측면과, 제1몰딩부(140)의 측면을 덮음으로써, 인터포저(110)의 측면을 외부 환경으로부터 보호하고, 일정한 물리적 강도를 제공한다.
특히, BEOL층(111)의 배선(113)이 외부로 노출되지 않고 제2몰딩부(150)로 덮임으로써(즉, BEOL층(111)의 배선(113) 및 무기 유전층(114)이 제2몰딩부(150)에 직접 접촉/접착됨), BEOL층(111)의 배선(113)이 외부 환경으로부터 보호된다. 이러한 제2몰딩부(150) 역시, 예를 들면, 한정하는 것은 아니지만, 인캡슐란트, 에폭시 재료, 에폭시 몰딩 레진 또는 에폭시 몰드 컴파운드일 수 있다.
여기서, 실질적으로 인터포저(110) 및 제1몰딩부(140)는 4개의 측면을 포함할 수 있으므로, 제2몰딩부(150)는 인터포저(110) 중 BEOL층(111) 및 재배선층(115)의 4 측면과, 제1몰딩부(140)의 4 측면을 덮을 수 있다.
한편, 제1몰딩부(140)의 모듈러스에 비해 제2몰딩부(150)의 모듈러스가 상대적으로 작을 수 있다. 예를 들면, 한정하는 것은 아니지만, 제2몰딩부(150)는 상대적으로 낮은 스트레스(low stress)를 갖는 에폭시 몰드 컴파운드를 포함할 수 있다. 예를 들면, 한정하는 것은 아니지만, 제2몰딩부(150)는 스트레스를 완화시켜주는 물질인 저응력제를 포함할 수 있다.
일반적으로 스트레스는 다음과 같이 표현될 수 있다.
σ(stress) ∝ α(선팽창계수) * E(modulus)*(Tg-RT)
따라서, 저응력화의 방법은 낮은 α값을 갖거나 낮은 E값 또는 낮은 Tg를 유지시키면 스트레스가 낮아지게 된다.
이중 로우 모듈러스(low modulus)를 달성하기위해 실리콘(silicone)이 이용될 수 있다. 예를 들어, 한정하는 것은 아니지만, 실리콘은 실리콘 오일, 실리콘 러버, 실리콘 레진 등일 수 있으며, 이들은 대부분 유기 물질들과 반응할 수 있는 반응기를 갖고 있다.
일례로, 실리콘 오일은 순수한 형태로 이용되기도 하지만 유리기에 다양한 화학종을 도입해서 원하는 특성을 부가시킬 수 있다. 예를 들어, 에폭시 몰딩 컴파운드에서 실리콘 오일을 1 내지 100 ㎛ 전후로 균일하게 분산시키면, 단단하나 깨지기 쉬운 에폭시 경화물의 강성률을 저화시켜 강인성을 보강시켜 주는 로우 모듈러스 에폭시 몰딩 컴파운드를 얻을 수 있다.
그러나 분산된 실리콘 오일의 입자 크기가 크거나 불균일하게 분산될 경우 몰딩된 몰딩부의 표면에 얼룩을 만들고 심할 경우 몰딩부의 표면 오염에 의해 스틱킹(sticking)이 일어나 이형성이 저하되기도 한다.
이를 방지하기 위한 목적으로 실리콘에 유기 반응기를 도입하여 사용할 수 있으며, 다른 에폭시나 페놀 레진에 반응시킨 모디파이드 실리콘 오일(modified silicone oil)에 반응시킨 모디파이드 실리콘 오일을 사용한다.
이와 같이 하여, 본 발명의 실시예에 따른 반도체 디바이스(100)는 측면 즉, 인터포저(110) 및 제1몰딩부(140)를 감싸는 제2몰딩부(150)의 모듈러스가 제1몰딩부(140)의 모듈러스에 비해 상대적으로 작음으로써, 제2몰딩부(150)가 외부 충격에 의해 칩핑되거나 크랙되지 않게 된다. 물론, 이에 따라 제2몰딩부(150)에 의해 종래 문제점인 인터포저(110)의 측면에 대한 칩핑 및/또는 크랙 현상이 방지된다. 이러한 제2몰딩부(150)가 갖는 모듈러스의 특징은 본 발명의 모든 실시예에서 공유된다.
여기서, 비록 제1몰딩부(140) 및 제2몰딩부(150)의 모듈러스가 다른 것을 중심으로 설명하였으나, 본 발명의 실시예는 제1,2몰딩부(140,150)의 모듈러스가 동일한 것을 배제하지 않는다. 즉, 경우에 따라 제1,2몰딩부(140,150)는 동일 재료로 형성될 수 있다.
계속해서, 본 발명의 실시예에서 도전성 범프(160)가 인터포저(110)의 재배선층(115)에 전기적으로 접속될 수 있다. 구체적으로, 도전성 범프(160)는 UBM(118)을 통하여 재배선층(115)의 재배선(117)에 접속될 수 있다.
도전성 범프(160)는, 예를 들면, 한정하는 것은 아니지만, 금속 필라, 금속 포스트, 솔더 범프, 솔더 볼, 마이크로-범프 또는 랜드를 포함할 수 있다. 도전성 범프(160)는 대략 100-200 ㎛의 범프 또는 20-100 ㎛의 마이크로-범프/필라와 같은 크기 범위를 가질 수 있다. 솔더 범프가 사용되는 경우에 있어서, 컨택 구조는 다른 금속에 비해 더 낮은 온도에서 용융되는 하나 이상의 솔더 금속을 포함할 수 있어서, 용융 및 후속하는 냉각 공정에서 도전성 범프(160)는 반도체 디바이스(100)와 외부 회로 기판 또는 다른 패키지의 사이에서 물리적 및 전기적 본딩을 제공한다. 도전성 범프(160)는 예를 들어, 볼 그리드 어레이(BGA) 또는 랜드 그리드 어레이(LGA)를 포함할 수 있다. 도면에 솔더 볼이 도시되어 있으나, 도전성 범프(160)는 다양한 종류를 포함할 수 있다.
한편, 도 1b에 도시된 바와 같이, 인터포저(110)의 측면에 제2몰딩부(150)가 형성되지 않았을 경우, 인터포저(110)의 측면은 외부 충격에 의해 칩핑될 수 있다. 특히, 인터포저(110)중 배선(113) 및 무기 유전층(114)이 측면을 따라 노출된 BEOL층(111)의 측면이 칩핑되어 손상될 수 있고, 또한 BEOL층(111)과 재배선층(115)이 상호간 박리될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 도시한 단면도이고, 도 2b 및 도 2c는 5측면 몰딩부가 없어 BEOL층이 손상된 상태를 도시한 사진이다.
도 2a에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 디바이스(200)는 제2몰딩부(250)가 인터포저(110)의 측면 및 제1몰딩부(140)의 측면뿐만 아니라 인터포저(110)의 하면도 덮을 수 있다. 더욱이, 제2몰딩부(250)는 도전성 범프(160)의 일부 영역까지 덮을 수 있다.
따라서, 제2몰딩부(250)는, 대략 U 형태로 반도체 디바이스(200)에 결합 또는 고정된 형태를 한다. 즉, 제2몰딩부(250)의 측부 영역은 인터포저(110)의 측면 및 제1몰딩부(140)의 측면에 결합 및/또는 고정되고, 제2몰딩부(250)의 하부 영역은 인터포저(110)의 하면에 결합 및/또는 고정된다.
이와 같이 하여, 본 발명의 실시예에 따른 반도체 디바이스(200)는 인터포저(110)의 측면에 대한 칩핑 현상이 방지될 뿐만 아니라 BEOL층(111)의 크랙, 언더필(130)/제1몰딩부(140)와 BEOL층(111) 사이의 계멱 박리 현상도 방지된다.
즉, 도 2b에 도시된 바와 같이, 제2몰딩부가 없을 경우, 인터포저의 워페이지 현상에 의해 BEOL층이 크랙될 수 있고, 도 2c에 도시된 바와 같이 언더필/제1몰딩부와 BEOL층 사이의 계멱 박리 현상이 발생될 수 있다.
그러나, 본 발명의 실시예에 따른 반도체 디바이스(200)는 대략 U 형태로 형성된 제2몰딩부(250)가 인터포저(110)의 4 측면 및 제1몰딩부(140)의 4 측면에 결합/고정되는 동시에 인터포저(110)의 하면에 결합/고정됨으로써, 결국 인터포저(110)의 워페이지 현상을 억제하고, 이에 따라 BEOL층(111)의 크랙, 언더필(130)/제1몰딩부(140)와 BEOL층(111) 사이의 계멱 박리 현상이 억제된다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 디바이스(200)의 제조 방법은 다이 본딩/제1몰딩 단계(S1)와, 플립 본딩 단계(S2)와, 범프 형성 단계(S3)와, 부분 컷팅 단계(S4)와, 제2몰딩 단계(S5)와, 소잉 단계(S6)를 포함한다.
도 4a 내지 4f는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법을 도시한 단면도이다. 여기서, 도 3을 함께 참조하여, 본 발명의 실시예에 따른 반도체 디바이스(200)의 제조 방법을 설명한다.
다이 본딩/제1몰딩 단계(S1)에서, BEOL층(111), BEOL층(111)에 전기적으로 접속된 재배선층(115)을 포함하는 대략 판상의 인터포저(110)가 구비되고, 인터포저(110)의 BEOL층(111)에 반도체 다이(120a,120b)가 전기적으로 접속되며, 인터포저(110)의 BEOL층(111) 위의 반도체 다이(120a,120b)가 제1몰딩부(140)로 덮인다. 여기서, 제1몰딩부(140)의 형성 전에, 인터포저(110)와 반도체 다이(120a,120b) 사이에 언더필(130)(예를 들면, 미리 도포된 언더필(PUF) 또는 캐필러리 방식의 언더필)이 형성될 수 있다. 여기서, 다이 본딩, 언더필링 및/또는 몰딩 공정은 인터포저(110)가 제1캐리어(301) 위에 위치된 상태에서 수행될 수 있다. 또한, 제1몰딩부(140)는, 예를 들면, 한정하는 것은 아니지만, 트랜스퍼 몰딩, 컴프레션 몰딩 등의 방식으로 형성될 수 있다.
플립 본딩 단계(S2)에서, 제1캐리어(301)가 제거되고, 제1몰딩부(140)의 상면이 제2캐리어(302) 위에 플립 본딩될 수 있다. 이때, 제1몰딩부(140)는 그라인딩됨으로써, 제1몰딩부(140)의 두께가 상대적으로 얇아지거나 또는 경우에 따라 반도체 다이(120a,120b)의 상면과 제1몰딩부(140)의 상면이 동일한 평면을 이룰 수도 있다.
범프 형성 단계(S3)에서, 인터포저(110)의 재배선층(115)에 도전성 범프(160)가 범핑된다. 도전성 범프(160)는 메탈 필라, 솔더캡을 갖는 메탈 필라 또는 솔더볼일 수 있다. 메탈 필라는 통상의 도금 공정이나 스퍼터링 공정에 의해 재배선층(115)(또는 UBM)에 형성될 수 있고, 솔더볼은 볼 드롭 및 리플로우 공정에 의해 형성될 수 있다.
부분 컷팅 단계(S4)에서, 반도체 다이(120a,120b)의 외측에 형성된 인터포저(110) 및/또는 제1몰딩부(140)가 부분적으로 컷팅되어 일정 깊이의 트렌치(303)가 구비된다. 여기서, 트렌치(303)는 인터포저(110) 및 제1몰딩부(140)에 형성되어 일정 깊이를 가질 수 있다. 심지어 트렌치(303)는 인터포저(110)에만 형성될 수도 있다. 이와 같이 하여, 기본적으로 각 반도체 디바이스(200)는 낱개로 분리될 준비를 하게 된다.
한편, 부분 컷팅은, 예를 들면, 한정하는 것은 아니지만, 다이아몬드 블레이드 또는 레이저 빔 등에 의해 수행될 수 있다. 결국, 이러한 부분 컷팅에 의해 인터포저(110)의 측면이 노출되고, 인터포저(110)의 측면 및 제1몰딩부(140)의 측면이 동일 평면을 갖게 된다. 물론, 상술한 바와 같이, 부분 컷팅은 인터포저(110)에만 적용될 수도 있다.
제2몰딩 단계(S5)에서, 상술한 부분 컷팅에 의해 형성된 트렌치(303)에 몰딩 재료가 충진되어 제2몰딩부(150)가 형성된다. 즉, 제2몰딩부(150)는 제1몰딩부(140)의 측면 및 인터포저(110)의 측면에 접착된 형태를 한다. 이와 같이 하여, 제2몰딩부(150)는 인터포저(110) 및 제1몰딩부(140)의 4 측면에 형성된다. 따라서, 인터포저(110)의 측면이 제2몰딩부(150)에 의해 외측으로 노출되지 않음으로써, 인터포저(110)의 칩핑 현상이 방지될 수 있다.
또한, 경우에 따라 제2몰딩부(150)는 인터포저(110)의 하면 및 도전성 범프(160)의 주변에까지 형성된다. 따라서, 제2몰딩부(150)는 인터포저(110) 및 제1몰딩부(140)의 5 측면에 형성된다. 따라서, 5측면을 덮는 제2몰딩부(150)에 의해 인터포저(110)의 측면 칩핑 현상 뿐만 아니라, BEOL층(111)의 크랙 현상, BEOL층(111)과 언더필(130)/제1몰딩부(140) 사이의 계면 박리 현상이 방지된다.
소잉 단계(S6)에서, 트렌치(303)의 내측에 형성된 제2몰딩부(150)가, 예를 들면, 한정하는 것은 아니지만, 다이아몬드 블레이드, 레이저 빔 등에 의해 소잉됨으로써, 최종적으로 낱개의 반도체 디바이스(200)가 독립된다. 이때, 소잉 단계에서 사용된 다이아몬드 블레이드 또는 레이저 빔의 소잉 폭은 당연히 상술한 부분 컷팅에서 사용된 다이아몬드 블레이드 또는 레이저 빔의 부분 컷팅 폭보다 작아야 한다. 이와 같이 하여, 제1몰딩부(140) 및 인터포저(110)의 측면에 제2몰딩부(150)가 잔존하게 된다.
한편, 이러한 소잉 단계 이전 또는 이후에 제1몰딩부(140)의 상면이 그라인딩됨으로써, 반도체 디바이스(200)의 두께가 더욱 얇아질 수 있다. 이러한 그라인딩은 트렌치(303)의 내측에 형성된 제2몰딩부(150)가 형성된 위치까지 수행될 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 본 발명의 실시예에 따른 반도체 디바이스
110; 인터포저 111; BEOL층
112; 유전층 113; 배선
114; 범프 패드 115; 재배선층
116; 유전층 117; 재배선
118; UBM 120a,120b; 반도체 다이
121; 범프 122; 솔더
130; 언더필 140; 제1몰딩부
150; 제2몰딩부 160; 도전성 범프
301; 제1캐리어 302; 제2캐리어
303; 트렌치

Claims (16)

  1. BEOL층, 상기 BEOL층에 전기적으로 접속된 재배선층을 포함하는 인터포저;
    상기 인터포저의 BEOL층에 전기적으로 접속된 반도체 다이;
    상기 인터포저의 BEOL층 위에 형성되어 상기 반도체 다이를 덮는 제1몰딩부; 및
    상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면을 덮는 제2몰딩부를 포함함을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 인터포저의 BEOL층은 적어도 하나의 배선층 및 유전층을 포함하고,
    상기 배선층이 상기 BEOL층의 측면을 통해 상기 제2몰딩부에 접촉함을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면은 동일한 평면을 이루는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 BEOL층 및 재배선층의 4 측면과, 상기 제1몰딩부의 4 측면을 덮음을 포함함을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제1몰딩부의 모듈러스에 비해 상기 제2몰딩부의 모듈러스가 작은 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 인터포저의 재배선층에 전기적으로 접속된 도전성 범프를 더 포함함을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 하면 및 도전성 범프의 일부 영역을 더 덮는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 하면을 더 덮는 것을 특징으로 하는 반도체 디바이스.
  9. BEOL층, 상기 BEOL층에 전기적으로 접속된 재배선층을 포함하는 인터포저를 준비하고, 상기 인터포저의 BEOL층에 반도체 다이를 전기적으로 접속하며, 상기 인터포저의 BEOL층 위의 상기 반도체 다이를 제1몰딩부로 덮는 단계;
    상기 인터포저의 재배선층에 도전성 범프를 형성하는 단계;
    상기 인터포저 및 제1몰딩부를 부분적으로 컷팅하여 트렌치를 형성하는 단계;
    상기 트렌치를 제2몰딩부로 덮는 단계; 및
    낱개의 반도체 디바이스가 분리되도록 상기 제2몰딩부를 소잉하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 인터포저의 BEOL층은 적어도 하나의 배선층 및 유전층을 포함하고,
    상기 배선층이 상기 BEOL층의 측면을 통해 상기 제2몰딩부에 접촉함을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 9 항에 있어서,
    상기 인터포저의 BEOL층 및 재배선층의 측면과, 상기 제1몰딩부의 측면은 동일한 평면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 BEOL층 및 재배선층의 4 측면과, 상기 제1몰딩부의 4 측면을 덮음을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제1몰딩부의 모듈러스에 비해 상기 제2몰딩부의 모듈러스가 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 9 항에 있어서,
    상기 인터포저의 재배선층에 도전성 범프를 전기적으로 접속하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 하면 및 도전성 범프의 일부 영역을 더 덮는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 9 항에 있어서,
    상기 제2몰딩부는 상기 인터포저의 하면을 더 덮는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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