CN112310010A - 半导体封装体及其制造方法 - Google Patents

半导体封装体及其制造方法 Download PDF

Info

Publication number
CN112310010A
CN112310010A CN201910982516.3A CN201910982516A CN112310010A CN 112310010 A CN112310010 A CN 112310010A CN 201910982516 A CN201910982516 A CN 201910982516A CN 112310010 A CN112310010 A CN 112310010A
Authority
CN
China
Prior art keywords
semiconductor package
substrate
heat dissipation
semiconductor device
films
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910982516.3A
Other languages
English (en)
Inventor
叶庭聿
陈庆和
丁国强
陈伟铭
许家豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112310010A publication Critical patent/CN112310010A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种半导体封装体包括重布线结构、至少一个半导体装置及多个散热膜。所述至少一个半导体装置安装在所述重布线结构上。所述多个散热膜以并排的方式设置在所述至少一个半导体装置上，且共同地覆盖所述至少一个半导体装置的上表面。一种制造半导体封装体的方法也被提供。

Description

半导体封装体及其制造方法
技术领域
本公开实施例涉及一种半导体封装体及其制造方法。
背景技术
半导体装置用于各种电子应用，例如(举例来说)个人计算机、手机、数字相机及其他电子设备。半导体装置通常通过在半导体衬底之上依序沉积绝缘层或介电层以及导电层以及使用光刻将各个材料层图案化以在半导体衬底上形成电路组件及元件。
在尝试进一步提高电路密度时，已探究了三维(three-dimensional，3D)集成电路(integrated circuit，IC)。在三维集成电路的典型形成工艺中，将两个管芯接合在一起，且在每一管芯与衬底上的接触焊盘之间形成电连接。中介层堆叠是三维集成电路技术的一部分，其中嵌入有硅穿孔(Through-Silicon-Via，TSV)的中介层利用微凸块连接到装置硅。三维集成电路制造工艺流程可被分成两种类型。在衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)工艺流程中，首先将装置硅芯片贴合到硅中介层晶片，接着对硅中介层晶片进行划切。接着将所得的堆叠硅贴合到衬底上。
然而，一些半导体封装体趋于表现出翘曲，其中在处理期间(例如在温度应力期间)出现衬底的翘曲。所述翘曲可能造成可靠性问题(例如贴合到半导体装置的膜型热界面材料的分层)，且这种分层将引起半导体封装体的大的热阻。
发明内容
根据本公开的实施例，一种半导体封装体包括重布线结构、至少一个半导体装置以及多个散热膜。所述至少一个半导体装置安装在所述重布线结构上。所述多个散热膜以并排的方式设置在所述至少一个半导体装置上且共同地覆盖所述至少一个半导体装置的上表面。
根据本公开的实施例，一种半导体封装体包括衬底、经包封半导体封装体、多个散热膜以及封盖。所述经包封半导体封装体设置在所述衬底上。所述多个散热膜以并排的方式设置在所述经包封半导体封装体上且覆盖所述经包封半导体封装体的上表面。所述封盖设置在所述衬底上且接触所述多个散热膜。
根据本公开的实施例，一种制造半导体封装体的方法包括：在衬底上提供经包封半导体封装体；将散热片材切割成多个散热膜；将所述多个散热膜贴合在所述经包封半导体封装体上，其中所述多个散热膜共同地覆盖所述经包封半导体封装体的上表面；在所述衬底上提供封盖，其中所述封盖接触所述多个散热膜。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图9示出根据本公开一些示例性实施例的半导体封装体的制造中的中间阶段的剖视图。
图10示出根据本公开一些示例性实施例的半导体封装体的制造中的中间阶段的俯视图。
图11示出根据本公开一些示例性实施例的半导体封装体的制造中的中间阶段的俯视图。
图12示出根据本公开一些示例性实施例的半导体封装体的制造中的中间阶段的俯视图。
图13示出根据本公开一些示例性实施例的半导体封装体的的制造工艺的方块图。
[符号的说明]
10：半导体封装体
12、14：半导体装置
70：经包封半导体封装体
70BS：底表面
80、202：衬底
120、140：主体
121、141：有源表面
122、142：连接焊盘
200：重布线结构
202a：第一表面
202b：第二表面
204：穿孔
206：导电焊盘
230：导电接头
240：包封材料
240a：顶表面
300：重布线层
300s：顶表面
302：介电层
304：金属化图案
350：电连接件
400：散热膜
400a：第一散热膜
400b：第二散热膜
500：封盖
802：安装部分
804：粘合剂
C：载体
PKU：封装单元
RFL：回焊工艺
S110、S120、S130、S140：步骤
SL：切割道
T1、T2：厚度
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部的”、“在…上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语旨在涵盖装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
还可包括其他特征及工艺。举例来说，可包括测试结构以帮助进行三维封装体或三维集成电路装置的验证测试。测试结构可包括例如形成在重布线层中或衬底上的测试焊盘，以使得能够测试三维封装体或三维集成电路、使用探针(probe)和/或探针卡(probecard)等。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可接合包括对已知良好管芯的中间验证的测试方法一起使用，以提高良率并降低成本。
对于本文中提供的实施例来说，可在特定的上下文(即，将散热片材切割成多个散热膜并将散热膜贴合到经包封半导体装置上)中论述所述技术。在加热工艺期间，半导体封装体可能会发生翘曲，且以共同尺寸来切割的散热膜会提高散热膜与经包封半导体装置之间的粘附力，从而通过降低散热膜与经包封半导体装置之间分层的可能性来提高散热效率。
根据本公开的一些实施例，制造工艺可包括使用衬底上晶片上芯片(CoWoS)封装处理形成多芯片封装结构。其他实施例也可使用包括集成扇出型(integrated fan-out，InFO)封装处理在内的其他处理。本文中所论述的实施例是为了提供能够提出或使用本公开主题的实例，且所属领域中的一般技术人员将容易地理解可作出修改而所述修改同时保持在不同实施例的预期范围内。相同的参考编号及字符在以下图中指代相同的组件。尽管方法实施例可被论述为以特定顺序执行，但是其他方法实施例可以任何逻辑顺序执行。
图1到图9示出根据本公开一些示例性实施例的半导体封装体的制造中的中间阶段的剖视图。现参照图1，提供重布线结构200。在一些实施例中，重布线结构200可为中介层(interposer)，所述中介层包括衬底202、多个穿孔204以及多个导电焊盘206于其中。在一些实施例中，衬底202可包括块状半导体衬底、绝缘体上硅(silicon on insulator，SOI)衬底或多层式半导体材料衬底。衬底202的半导体材料可为硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其组合。在一些实施例中，衬底202可为经掺杂或未经掺杂的。在一些实施例中，导电焊盘206形成在中介层(重布线结构200)的第一表面202a上。在一些实施例中，穿孔204形成在衬底202中并与导电焊盘206连接。在一些实施例中，穿孔204以特定深度延伸到衬底202中。在一些实施例中，穿孔204是衬底穿孔。在一些实施例中，当衬底202是硅衬底时，穿孔204是硅穿孔。在一些实施例中，穿孔204可通过在衬底202中形成孔或凹槽以及接着利用导电材料填充凹槽来形成。在一些实施例中，凹槽可通过例如刻蚀、铣削(milling)、激光钻孔等形成。在一些实施例中，导电材料可通过电化学镀覆工艺、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)或物理气相沉积(physical vapordeposition，PVD)形成，且导电材料可包括铜、钨、铝、银、金或其组合。
根据本公开的一些实施例，与穿孔204连接的导电焊盘206可被形成为形成在重布线结构200上的重布线层的导电部分。在一些实施例中，导电焊盘206包括凸块下金属(under bump metallurgy，UBM)。在某些实施例中，中介层(重布线结构200)还可包括有源装置或无源装置，例如形成在衬底202中的晶体管、电容器、电阻器或二极管无源装置。
在其他实施例中，重布线结构200可为用于InFO封装体的重布线路层，且可通过例如沉积导电层、将导电层图案化以形成重布线路、部分地覆盖重布线路以及利用介电层填充重布线路之间的间隙等来形成。重布线路的材料可包括金属或金属合金，包括铝、铜、钨和/或它们的合金。介电层可由介电材料形成，例如氧化物、氮化物、碳化物、氮化碳、其组合和/或其多层。重布线路形成在介电层中且电连接到设置在介电层上的半导体装置(例如，半导体装置12、半导体装置14)。
在图1中，在重布线结构200上设置至少一个半导体装置。在本实施例中，以并排的方式在重布线结构200上设置多个半导体装置12、半导体装置14，但是本公开并非仅限于此。在一些实施例中，半导体装置12、半导体装置14是从晶片单体化出的个别管芯。在一些实施例中，多个半导体装置12包含相同的电路，例如装置及金属化图案，或者多个半导体装置12是相同类型的管芯。在一些实施例中，多个半导体装置14包含相同的电路系统，或者多个半导体装置14是相同类型的管芯。在某些实施例中，半导体装置12与半导体装置14可具有不同的电路系统或者为不同类型的管芯。在替代实施例中，半导体装置12与半导体装置14可具有相同的电路系统。
根据本公开的一些实施例，半导体装置12可为主管芯，而半导体装置14是辅助管芯(tributary die)。从界定在切割道(scribe lane，SL)之间的多个封装单元PKU来看，主管芯可排列在封装单元PKU的中心位置中的重布线结构200上，而辅助管芯排列在主管芯的旁边并与主管芯隔开。在一些实施例中，辅助管芯排列在主管芯周围或环绕主管芯。当然，半导体装置12、半导体装置14的数目及布局设计并非仅限于此。在某些实施例中，半导体装置12的表面积可大于半导体装置14的表面积。此外，在一些实施例中，半导体装置12与半导体装置14可具有不同的尺寸，从而包括不同的表面积和/或不同的厚度。在一些实施例中，半导体装置12可为逻辑管芯，包括中央处理器(central processing unit，CPU)管芯、图形处理单元(graphics processing unit，GPU)管芯、系统芯片(system-on-chip，SoC)管芯、微控制器等。在一些实施例中，半导体装置12可为电源管理管芯，例如电源管理集成电路(power management integrated circuit，PMIC)管芯。在一些实施例中，半导体装置14可为存储器管芯，包括动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯或高带宽存储器(highbandwidth memory，HBM)管芯。在一些实施例中，半导体装置12包括主体120及形成在主体120的有源表面121上的连接焊盘122。在某些实施例中，连接焊盘122还可包括用于将半导体装置12接合到其他结构的柱状结构。在一些实施例中，半导体装置14包括主体140及形成在主体140的有源表面141上的连接焊盘142。在其他实施例中，连接焊盘142还可包括用于将半导体装置14接合到其他结构的柱状结构。
根据本公开的一些实施例，半导体装置12、半导体装置14例如通过利用导电接头230进行的倒装芯片接合而附接到重布线结构200的第一表面202a。通过回焊工艺，在连接焊盘122、连接焊盘142与导电焊盘206之间形成电连接及实体连接半导体装置12、半导体装置14与重布线结构200的导电接头230。在某些实施例中，导电接头230是微凸块，例如具有铜金属柱的微凸块。在另一实施例中，导电接头230是焊料凸块、无铅焊料凸块或微凸块，例如受控塌陷晶粒连接(controlled collapse chip connection，C4)凸块或包含铜柱的微凸块。导电接头230通过连接焊盘122、连接焊盘142以及导电焊盘206将半导体装置12、半导体装置14与重布线结构200的穿孔204进行电连接。
根据本公开的一些实施例，半导体装置12、半导体装置14与重布线结构200之间的接合可为焊料接合。在一些实施例中，半导体装置12、半导体装置14与重布线结构200之间的接合可为直接金属对金属接合，例如铜对铜接合。在一些实施例中，可向半导体装置12、半导体装置14与环绕导电接头230的重布线结构200之间的间隙分配底部填充材料(未示出)。
现参照图2，在重布线结构200之上形成包封材料240，且包封材料240覆盖半导体装置12、半导体装置14以及导电接头230。在一些实施例中，包封材料240可为模制化合物。在一些实施例中，包封材料240包含环氧树脂，且可通过压缩模制或转移模制形成。在一个实施例中，执行固化工艺来固化包封材料240。在一些实施例中，半导体装置12、半导体装置14及导电接头230由包封材料240包封。在一些实施例中，可执行平坦化工艺(包括研磨或抛光)以部分地移除包封材料240，从而暴露出第一管芯(半导体装置12)及第二管芯(半导体装置14)的背侧表面12S、背侧表面14S。因此，半导体装置12、半导体装置14的上表面(背侧表面12S、背侧表面14S)与包封材料240的顶表面240a共面(等高)。
现参照图3，将图2所示结构倒置或翻转，并放置在载体C上，使得载体C直接接触第一管芯(半导体装置12)及第二管芯(半导体装置14)的背侧表面12S、背侧表面14S以及包封材料240的顶表面240a。如图3所示，在此处理阶段，重布线结构200没有减薄且具有厚度T1。
现参照图4，在重布线结构200为中介层的实施例中，可对中介层200执行减薄工艺以部分地移除或减薄中介层(重布线结构200)的衬底202，直到穿孔204裸露出且形成中介层的第二表面202b为止。在一些实施例中，减薄工艺可包括背面研磨工艺、抛光工艺或刻蚀工艺。在一些实施例中，在减薄工艺之后，中介层(重布线结构200)减薄到厚度T2。
现参照图5，在衬底202(中介层(重布线结构200))的第二表面202b上形成重布线层300。在一些实施例中，重布线层300电连接多个穿孔204和/或电连接穿孔204与外部装置。在某些实施例中，重布线层300包括至少一个介电层302及介电层302中的多个金属化图案304。在一些实施例中，金属化图案304可包括焊盘、通孔和/或迹线以对穿孔204进行内连，并进一步将穿孔204连接到一个或多个外部装置。尽管在图5及以下图中示出一层介电层，但是在重布线结构中可包括多于一个介电层。在一些实施例中，介电层302的材料包括氧化硅、氮化硅、碳化硅、氮氧化硅或低介电常数介电材料(例如磷硅酸盐玻璃材料、氟硅酸盐玻璃材料、硼磷硅酸盐玻璃材料、SiOC、旋涂玻璃材料、旋涂聚合物或硅化碳材料)。在一些实施例中，介电层302可通过旋转涂布或沉积(包括化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)等)形成。在一些实施例中，金属化图案304包括凸块下金属(UBM)。在一些实施例中，金属化图案304的形成可包括使用光刻技术及一个或多个刻蚀工艺将介电层图案化以及将金属材料填充到经图案化的介电层的开口中。可例如通过使用化学机械抛光工艺移除介电层上的任何过量的导电材料。在一些实施例中，金属化图案304的材料包括铜、铝、钨、银及其组合。
现参照图6，在金属化图案304上设置电耦合到穿孔204的电连接件350。在一些实施例中，电连接件350被放置在重布线层300的顶表面300s上，并且被定位在金属化图案304上。在一些实施例中，电连接件350包括无铅焊料球、焊料球、球栅阵列(ball grid array，BGA)球、凸块、C4凸块或微凸块。在一些实施例中，电连接件350可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡或其组合。在一些实施例中，电连接件350通过例如蒸镀、电镀、印刷或焊料转移在重布线层300上形成焊料膏且接着使所述焊料膏回焊成期望的凸块形状来形成。在一些实施例中，电连接件350通过植球等被放置在重布线层300上。在其他实施例中，电连接件350通过溅射、印刷、化学镀敷或电镀覆或者CVD形成无焊料金属柱(例如铜柱)以及接着通过在金属柱上进行镀覆形成无铅顶盖层来形成。
根据本公开的一些实施例，电连接件350可用于接合到外部装置或附加电组件。在一些实施例中，电连接件350用于接合到衬底，例如电路衬底、半导体衬底或封装衬底等。
现参照图7，执行单体化工艺以沿着封装单元PKU周围的切割道SL将图6所示封装结构切割成多个封装体。在整个说明中，图7所示的包括半导体装置12、半导体装置14、包封材料240、重布线结构200的封装体被称为经包封半导体封装体70。因此，多个经包封半导体封装体70中的每一者包括至少一个半导体装置12/半导体装置14、环绕半导体装置12/半导体装置14的包封材料240、包括穿孔204的重布线结构200、包括介电层302及金属化图案304的重布线层300以及设置在重布线层300的表面(顶表面300s)上的电连接件350。在一些实施例中，单体化工艺可包括锯切(sawing)工艺或划切(dicing)工艺。
在单体化工艺之后，将经包封半导体封装体70从载体C分离并移除载体C。在随后的工艺中，可将经包封半导体封装体70翻转并进一步安装在衬底80(例如电路衬底或封装衬底等)上。
现参照图8，提供上面有安装部分802的衬底80。在一些实施例中，衬底80可放置在安装在平台上的衬底夹具(未示出)上。衬底夹具可为具有多于一个夹具单元的平板夹具。在一些实施例中，衬底80可包括构成衬底、叠层衬底、电路板(例如印刷电路板(printedcircuit board，PCB))等。在一些实施例中，安装部分802可包括形成在衬底80的焊盘上的预焊料。另外，衬底80还可包括电接触件或其中的其他电组件。
图13示出根据本公开一些示例性实施例的半导体封装体的制造工艺的方块图。现参照图8及图13，执行步骤S110，在衬底80上提供至少一个经包封半导体封装体70。在一些实施例中，经包封半导体封装体70被设置成使其底表面70BS面对衬底80。在图8中，尽管示出一个经包封半导体封装体70及一个衬底80，但是可使用多个封装体及多个电路衬底。在一些实施例中，在回焊工艺之前，经包封半导体封装体70(以及半导体装置12、半导体装置14)可能稍微翘曲，但是在回焊工艺之前，经包封半导体封装体70的翘曲程度可小于在经历回焊工艺时经包封半导体封装体70的翘曲程度。
根据本公开的一些实施例，将经包封半导体封装体70放置在衬底80上，且接着执行回焊工艺RFL。在一些实施例中，将经包封半导体封装体70拾取并放置在衬底80的顶表面之上，且封装体70的底表面70BS上的电连接件350对准并设置在衬底80的安装部分802上。执行回焊工艺作为经包封半导体封装体70及衬底80的接合工艺的一部分以将电连接件350接合到安装部分802。在一些实施例中，回焊工艺包括在回焊温度下对电连接件350及安装部分802执行热加热工艺，以使电连接件350变成熔化状态或半熔化状态，以与衬底80的安装部分802集成及接合。电连接件350的回焊温度需要高于电连接件350的熔点。在一个实施例中，电连接件是C4凸块，回焊温度介于210℃到250℃的范围内。在一个实施例中，电连接件350是焊料球或无铅焊料球，回焊温度介于200℃到260℃的范围内。
根据本公开的一些实施例，在热处理工艺(例如回焊工艺)期间，在热冲击下，衬底80、半导体装置(以及半导体装置12、半导体装置14)由于热膨胀系数(coefficient ofthermal expansion，CTE)失配而发生翘曲。在一些实施例中，翘曲的经包封半导体封装体70的几何形状可对应于并根据翘曲的衬底80的几何形状。在本实施例中，经包封半导体封装体70弯曲并变得凸起(哭脸形状(cry-shape))，但是本公开并非仅限于此。
现参照图9及图13，为减少(校正)经包封半导体封装体70及衬底80的翘曲，可在衬底80上提供图9所示封盖500，且封盖500通过热界面材料(thermal interface material，TIM)附接到经包封半导体封装体70的上表面。在一些实施例中，热界面材料可为从散热片材切割(步骤S120)下来的多个散热膜400。在一些实施例中，散热膜400可包含导热材料及电绝缘材料，例如环氧树脂，如同与金属(如银或金)混合的环氧树脂、“热油脂”、“白色油脂”等或其组合。举例来说，在一些实施例中，作为实例，散热膜400的材料可包括环氧树脂、硅酮、无机材料(例如轻度交联硅酮聚合物、一种或多种基质聚合物、具有一种或多种导热填料的聚合物)、其他材料或其多个层或其组合。在包含基质聚合物的散热膜400的实施例中，基质聚合物可包括乙烯-丙烯、乙烯-丙烯-二烯单体、氢化聚异戊二烯或其组合。在包含导热填料的散热膜400的实施例中，导热填料可包括氧化铝、氮化硼、氮化铝、铝、铜、银、铟或其组合。导热填料分散在散热膜400内。作为另外一种选择，散热膜400可包含其他材料、填料及属性。本公开并非仅限于此。
根据本公开的一些实施例，封盖500的材料可包括钢，且在其他实施例中，可为铜、不锈钢等或其组合。可将散热膜400贴合到经包封半导体封装体70的上表面并共同地覆盖(贴合到)经包封半导体封装体70的上表面(步骤S130)。在一些实施例中，使用拾取及放置工具将散热膜400贴合到经包封半导体封装体70的上表面。接着可使用拾取及放置工具(可与用于散热膜400的拾取及放置工具相同或相似)将封盖500放置在散热膜400上(步骤S140)，以将封盖500贴合到经包封半导体封装体70的剩余部分。在一些实施例中，封盖500接触散热膜400。举例来说，在一些实施例中，封盖500可用作散热器。在其他实施例中，散热器(未示出)还可设置在封盖500上以用于增强散热。在替代实施例中，封盖可包括多个靠近封盖的顶表面设置的向上延伸的鳍。
图10示出根据本公开一些示例性实施例的半导体封装制造中的中间阶段的俯视图。图11示出根据本公开一些示例性实施例的半导体封装制造中的中间阶段的俯视图。现参照图10及图11，在一些实施例中，图10示出在散热膜400放置在衬底80上之前安装在衬底80上的经包封半导体封装体70的俯视图。图11示出在放置散热膜400之后及在将封盖500放置在散热膜400上之前的结构的俯视图。应注意，图10中的经包封半导体封装体70(半导体装置12、半导体装置14)的布局设计可与图8所示经包封半导体封装体70(半导体装置12、半导体装置14)的布局设计稍微不同。然而，图10所示经包封半导体封装体70可通过与图1到图8中所阐述的相同或至少相似的制造工艺形成。在一些实施例中，可在衬底80的将被附接封盖(例如，图9所示封盖500)的外围区上分配粘合剂804，以将封盖附接到衬底80。当安装封盖时，可施加压力，并使粘合剂804固化。在一些实施例中，粘合剂804可包括高转变温度(transition temperature)的粘合剂。作为另外一种选择，可使用其他类型的粘合剂804。
根据本公开的一些实施例，如图11所示，以共同尺寸将散热片材切割成多个散热膜400。在一些实施例中，散热膜400的尺寸可相同。然而，在其他实施例中，根据半导体装置12、半导体装置14的实际需要及布局设计，散热膜400的尺寸可彼此不同。在一些实施例中，散热膜400以并排的方式设置在经包封半导体封装体70上。更具体来说，散热膜400可以并排的方式设置在半导体装置12、半导体装置14的上表面(背侧表面)上，且共同地覆盖(接触)半导体装置12、半导体装置14的上表面，如图11所示。在一些实施例中，散热膜400也可覆盖包封材料240。也就是说，散热膜400中的至少一者可设置在包封材料240的顶表面上。
在一些实施例中，散热膜400的尺寸可不对应于且不根据半导体装置12、半导体装置14的尺寸。换句话说，从俯视图看，多个散热膜400中的每一者的边缘可不与半导体装置12、半导体装置14中的每一者的边缘对准。对于具有一个半导体装置12或半导体装置14的半导体封装体的实施例来说，散热膜400可共同地覆盖所述一个半导体装置12或半导体装置14。对于具有多个半导体装置12及多个半导体装置14的半导体封装体的实施例来说，彼此相邻的多个散热膜400中的两个散热膜400可共同地覆盖半导体装置12/半导体装置14中的一者。
利用这种排列，将散热膜400切割成更小的片以贴合到经包封半导体封装体70。因此，小片散热膜400可容易地对应于经包封半导体封装体70的形状或半导体装置12、半导体装置14的轮廓，而不必为每一产品定制散热片。因此，散热膜400的排列提高了半导体封装体10的生产率及工艺灵活性。
此外，小片散热膜400可容易地对应于经包封半导体封装体70的上表面的曲率(翘曲)。因此，可避免或至少减少经包封半导体封装体70的高度翘曲区处的散热膜400的分层。分层将在半导体封装体10中导致大的热阻。因此，散热膜400的排列提高了半导体封装体10的良率及散热效率。
图12示出根据本公开一些示例性实施例的半导体封装制造中的中间阶段的俯视图。应注意，图12所示半导体封装体包含与先前结合图9到图11公开的半导体封装体相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明，且相同或相似的参考编号表示相同或相似的组件。图12所示半导体封装体与图9到图11所示半导体封装体之间的主要区别阐述为如下。
现参照图9及图12，散热膜400包括至少一个第一散热膜400a及至少一个第二散热膜400b。在一些实施例中，第一散热膜400a的厚度和/或粘性不同于第二散热膜400b的厚度和/或粘性。在一些实施例中，第一散热膜400a的厚度可显著大于第二散热膜400b的厚度。利用这种排列，第一散热膜400a可贴合到经包封半导体封装体70的高度翘曲区(例如，外围区)，且第二散热膜400b可贴合到经包封半导体封装体70的低翘曲区(例如，中心区)。也就是说，经包封半导体封装体70的贴合第一散热膜400a的区具有比经包封半导体封装体70的贴合第二散热膜400b的另一区高的翘曲。因此，当第一散热膜400a及第二散热膜400b贴合到翘曲的经包封半导体封装体70时，封盖500仍可与第一散热膜400a及第二散热膜400b牢固接触。
根据本公开的一些实施例，第一散热膜400a的粘性可显著大于第二散热膜400b的粘性。利用这种排列，第一散热膜400a可贴合到经包封半导体封装体70的高度翘曲区(例如，外围区)，且第二散热膜400b可贴合到经包封半导体封装体70的低翘曲区(例如，中心区)。因此，可避免或至少减少经包封半导体封装体70的高度翘曲区处的第一散热膜400a的分层。在一些实施例中，第一散热膜400a的厚度及粘性均可大于第二散热膜400b的厚度及粘性。因此，可避免或减少经包封半导体封装体70的高度翘曲区处的第一散热膜400a的分层，且封盖500可与第一散热膜400a及第二散热膜400b牢固接触，从而改善半导体封装体的散热。
基于以上论述，可看出本公开提供各种优点。然而，应理解，本文中未必论述所有优点，且其他实施例可提供不同的优点，且对于所有实施例来说并不需要特定优点。
根据本公开的一些实施例，一种半导体封装体包括重布线结构、至少一个半导体装置以及多个散热膜。所述至少一个半导体装置安装在所述重布线结构上。所述多个散热膜以并排的方式设置在所述至少一个半导体装置上且共同地覆盖所述至少一个半导体装置的上表面。在实施例中，所述半导体封装体还包括包封材料，所述包封材料设置在所述重布线结构上且包封所述至少一个半导体装置。在实施例中，所述包封材料的顶表面与所述至少一个半导体装置的所述上表面共面，且所述多个散热膜中的至少一者设置在所述包封材料的所述顶表面上。在实施例中，所述至少一个半导体装置包括以并排的方式设置在所述重布线结构上的多个半导体装置，且所述多个散热膜共同地覆盖所述多个半导体装置的多个上表面。在实施例中，所述半导体封装体还包括衬底，其中所述重布线结构通过多个电连接件安装在所述衬底上。在实施例中，所述半导体封装体还包括封盖，所述封盖设置在所述衬底上且接触所述多个散热膜。在实施例中，所述多个散热膜包括至少一个第一散热膜及至少一个第二散热膜，且所述至少一个第一散热膜的厚度或粘性不同于所述至少一个第二散热膜的厚度或粘性。在实施例中，所述多个散热膜的尺寸是相同的。
根据本公开的一些实施例，一种半导体封装体包括衬底、经包封半导体封装体、多个散热膜以及封盖。所述经包封半导体封装体设置在所述衬底上。所述多个散热膜以并排的方式设置在所述经包封半导体封装体上且覆盖所述经包封半导体封装体的上表面。所述封盖设置在所述衬底上且接触所述多个散热膜。在实施例中，所述经包封半导体封装体包括包封材料及被所述包封材料包封的至少一个半导体装置，且所述多个散热膜覆盖所述至少一个半导体装置的上表面。在实施例中，所述包封材料的顶表面与所述至少一个半导体装置的所述上表面共面，且所述多个散热膜覆盖所述包封材料的所述顶表面。在实施例中，所述至少一个半导体装置包括以并排的方式设置在所述衬底上的多个半导体装置，且所述多个散热膜中的两个散热膜共同地覆盖所述多个半导体装置中的一个半导体装置。在实施例中，所述经包封半导体封装体还包括重布线结构，所述至少一个半导体装置设置在所述重布线结构处，且所述重布线结构通过多个电连接件安装在所述衬底上。在实施例中，所述多个散热膜包括至少一个第一散热膜及至少一个第二散热膜，且所述至少一个第一散热膜的厚度或粘性不同于所述至少一个第二散热膜的厚度或粘性。在实施例中，所述多个散热膜的尺寸是相同的。
根据本公开的一些实施例，一种制造半导体封装体的方法包括以下步骤。在衬底上提供经包封半导体封装体。将散热片材切割成多个散热膜。将所述多个散热膜贴合在所述经包封半导体封装体上，其中所述多个散热膜共同地覆盖所述经包封半导体封装体的上表面。在所述衬底上提供封盖，其中所述封盖接触所述多个散热膜。在实施例中，在所述衬底上提供所述经包封半导体封装体还包括：将所述经包封半导体封装体通过多个电连接件安装在所述衬底上。在实施例中，在所述衬底上提供所述经包封半导体封装体还包括：在重布线结构上提供至少一个半导体装置；在所述重布线结构上提供包封材料，其中所述包封材料包封所述至少一个半导体装置。在实施例中，在所述衬底上提供所述经包封半导体封装体还包括：对所述包封材料执行平坦化工艺，使得所述包封材料的顶表面与所述至少一个半导体装置的顶表面共面，其中所述多个散热膜接触所述至少一个半导体装置的所述顶表面。在实施例中，所述至少一个半导体装置包括以并排的方式排列的多个半导体装置，且所述多个散热膜中的两个散热膜共同地覆盖所述多个半导体装置中的一个半导体装置。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种半导体封装体，包括：
重布线结构；
至少一个半导体装置，安装在所述重布线结构上；以及
多个散热膜，以并排的方式设置在所述至少一个半导体装置上，且共同地覆盖所述至少一个半导体装置的上表面。
2.根据权利要求1所述的半导体封装体，还包括包封材料，所述包封材料设置在所述重布线结构上且包封所述至少一个半导体装置。
3.根据权利要求2所述的半导体封装体，其中所述包封材料的顶表面与所述至少一个半导体装置的所述上表面共面，且所述多个散热膜中的至少一者设置在所述包封材料的所述顶表面上。
4.根据权利要求1所述的半导体封装体，其中所述至少一个半导体装置包括以并排的方式设置在所述重布线结构上的多个半导体装置，且所述多个散热膜共同地覆盖所述多个半导体装置的多个上表面。
5.根据权利要求1所述的半导体封装体，还包括衬底，其中所述重布线结构通过多个电连接件安装在所述衬底上。
6.根据权利要求1所述的半导体封装体，其中所述多个散热膜包括至少一个第一散热膜及至少一个第二散热膜，且所述至少一个第一散热膜的厚度或粘性不同于所述至少一个第二散热膜的厚度或粘性。
7.根据权利要求1所述的半导体封装体，其中所述多个散热膜的尺寸是相同的。
8.一种半导体封装体，包括：
衬底；
经包封半导体封装体，设置在所述衬底上；以及
多个散热膜，以并排的方式设置在所述经包封半导体封装体上，且覆盖所述经包封半导体封装体的上表面；以及
封盖，设置在所述衬底上且接触所述多个散热膜。
9.一种制造半导体封装体的方法，包括：
在衬底上提供经包封半导体封装体；
将散热片材切割成多个散热膜；
将所述多个散热膜贴合在所述经包封半导体封装体上，其中所述多个散热膜共同地覆盖所述经包封半导体封装体的上表面；以及
在所述衬底上提供封盖，其中所述封盖接触所述多个散热膜。
10.根据权利要求9所述的制造半导体封装体的方法，其中在所述衬底上提供所述经包封半导体封装体还包括：
将所述经包封半导体封装体通过多个电连接件安装在所述衬底上。
CN201910982516.3A 2019-07-29 2019-10-16 半导体封装体及其制造方法 Pending CN112310010A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/524,172 2019-07-29
US16/524,172 US11728238B2 (en) 2019-07-29 2019-07-29 Semiconductor package with heat dissipation films and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN112310010A true CN112310010A (zh) 2021-02-02

Family

ID=74259230

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910982516.3A Pending CN112310010A (zh) 2019-07-29 2019-10-16 半导体封装体及其制造方法

Country Status (3)

Country Link
US (2) US11728238B2 (zh)
CN (1) CN112310010A (zh)
TW (1) TWI741388B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984381B2 (en) 2021-05-13 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5128561B1 (zh) 1967-06-05 1976-08-20
US7312261B2 (en) 2004-05-11 2007-12-25 International Business Machines Corporation Thermal interface adhesive and rework
US7135769B2 (en) 2005-03-29 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing thereof
US8030755B2 (en) * 2005-04-22 2011-10-04 Stats Chippac Ltd. Integrated circuit package system with a heat sink
US8350377B2 (en) * 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US8202765B2 (en) * 2009-01-22 2012-06-19 International Business Machines Corporation Achieving mechanical and thermal stability in a multi-chip package
US8471376B1 (en) * 2009-05-06 2013-06-25 Marvell International Ltd. Integrated circuit packaging configurations
US9336310B2 (en) * 2009-07-06 2016-05-10 Google Inc. Monitoring of negative feedback systems
US9202769B2 (en) * 2009-11-25 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming thermal lid for balancing warpage and thermal management
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9041192B2 (en) 2012-08-29 2015-05-26 Broadcom Corporation Hybrid thermal interface material for IC packages with integrated heat spreader
US9040349B2 (en) * 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
US20150115433A1 (en) * 2013-10-25 2015-04-30 Bridge Semiconductor Corporation Semiconducor device and method of manufacturing the same
US9859199B2 (en) * 2013-12-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor package using carbon nano material in molding compound
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9269700B2 (en) * 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
TW201601358A (zh) * 2014-06-19 2016-01-01 道康寧公司 用於晶圓級ｚ軸熱中介層的可光圖案化聚矽氧
TWI778938B (zh) * 2015-03-16 2022-10-01 美商艾馬克科技公司 半導體裝置和製造其之方法
KR20160122022A (ko) * 2015-04-13 2016-10-21 에스케이하이닉스 주식회사 인터포저를 갖는 반도체 패키지 및 제조 방법
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US10079192B2 (en) * 2015-05-05 2018-09-18 Mediatek Inc. Semiconductor chip package assembly with improved heat dissipation performance
KR101923659B1 (ko) * 2015-08-31 2019-02-22 삼성전자주식회사 반도체 패키지 구조체, 및 그 제조 방법
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9853011B2 (en) * 2016-03-29 2017-12-26 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US10483237B2 (en) * 2016-11-11 2019-11-19 Semiconductor Components Industries, Llc Vertically stacked multichip modules
WO2018159678A1 (ja) * 2017-02-28 2018-09-07 三菱電機株式会社 半導体装置
US11362044B2 (en) * 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US10256217B2 (en) * 2017-05-29 2019-04-09 Tslc Corp. Light emitting device
US10483187B2 (en) 2017-06-30 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10083891B1 (en) * 2017-10-20 2018-09-25 Globalfoundries Inc. Memory having thermoelectric heat pump and related IC chip package and method
US10636715B2 (en) * 2017-11-06 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating the same
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
KR102023100B1 (ko) * 2018-05-15 2019-11-04 주식회사 네패스 반도체 패키지
US11075133B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
US11183460B2 (en) * 2018-09-17 2021-11-23 Texas Instruments Incorporated Embedded die packaging with integrated ceramic substrate
US11107747B2 (en) * 2018-09-19 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with composite thermal interface material structure and method of forming the same
US10504824B1 (en) * 2018-09-21 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US10510713B1 (en) * 2018-10-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and method of manufacturing the same
US11626343B2 (en) * 2018-10-30 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with enhanced thermal dissipation and method for making the same
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
US11139223B2 (en) * 2018-11-29 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10804172B2 (en) * 2018-12-10 2020-10-13 Advanced Semiconductor Engineering, Inc. Semiconductor package device with thermal conducting material for heat dissipation
US10818651B2 (en) * 2019-01-29 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11029475B2 (en) * 2019-04-08 2021-06-08 Cisco Technology, Inc. Frame lid for in-package optics
US11152330B2 (en) * 2019-04-16 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure and method for forming the same
US10777518B1 (en) * 2019-05-16 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US11133282B2 (en) * 2019-05-31 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS structures and methods forming same
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
US11282763B2 (en) * 2019-06-24 2022-03-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device having a lid with through-holes
US11239135B2 (en) * 2019-07-18 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11011448B2 (en) * 2019-08-01 2021-05-18 Intel Corporation IC package including multi-chip unit with bonded integrated heat spreader
US11164855B2 (en) * 2019-09-17 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with a heat dissipating element and method of manufacturing the same
US10943883B1 (en) * 2019-09-19 2021-03-09 International Business Machines Corporation Planar wafer level fan-out of multi-chip modules having different size chips
US11289398B2 (en) * 2019-09-27 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
KR20210063824A (ko) * 2019-11-25 2021-06-02 삼성전자주식회사 방열 구조를 포함하는 전자 장치

Also Published As

Publication number Publication date
US11728238B2 (en) 2023-08-15
TWI741388B (zh) 2021-10-01
US20220336321A1 (en) 2022-10-20
US20210035884A1 (en) 2021-02-04
TW202105640A (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
CN109427702B (zh) 散热器件和方法
US11621205B2 (en) Underfill structure for semiconductor packages and methods of forming the same
TWI669785B (zh) 半導體封裝體及其形成方法
US20210098318A1 (en) Dam for three-dimensional integrated circuit
US9953907B2 (en) PoP device
US11756855B2 (en) Method of fabricating package structure
US20200365486A1 (en) Semiconductor package and manufacturing method thereof
KR102415484B1 (ko) 패키지 구조체 및 그 제조 방법
US20220230969A1 (en) Package structure and method of fabricating the same
US11855060B2 (en) Package structure and method of fabricating the same
TWI785799B (zh) 半導體晶粒封裝及其形成方法
US11756854B2 (en) Package structure and method of fabricating the same
US20220336321A1 (en) Manufacturing method of semiconductor package
US11869822B2 (en) Semiconductor package and manufacturing method thereof
CN110660752A (zh) 半导体装置封装体及其制造方法
TWI765601B (zh) 半導體裝置及製造方法
US20240006268A1 (en) Package structure and method of fabricating the same
TWI841182B (zh) 半導體裝置及其製造方法
US11823887B2 (en) Package structure and method of fabricating the same
TWI757864B (zh) 封裝結構及其形成方法
US20230395461A1 (en) Semiconductor Device and Method Forming Same
TW202125732A (zh) 封裝結構及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination