KR20060119855A - 저유전 절연체를 위한 크랙 스탑 - Google Patents

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Abstract

다이싱 동작 동안 IC 칩의 주변 에지들을 따라 형성되는 치핑 및 크래킹에 의하여 야기되는 IC 칩의 활성 영역으로의 손상을 방지하기 위하여, 저유전 절연 물질에 있어서 구리나 은 접속 등의 셀프-패시베이팅 산화층을 형성하지 않는 금속 접속을 이용하여 IC 칩 상에 형성된 집적 회로(IC)의 저유전 절연 물질을 위한 크랙 스탑(28)이 제공된다. 습기 장벽 또는 에지 실(12)은 IC 칩의 활성 영역의 외측 주변 에지들을 따라 배치된 금속 스택으로서 형성된다. 크랙 스탑은 IC 칩의 외측 주변부 상에 습기 장벽/에지 실의 밖에 배치된 적어도 하나의 트렌치 또는 그루브에 의해 형성된다.
저유전 절연물질, 집적 회로, 다이싱, 크랙 스탑

Description

저유전 절연체를 위한 크랙 스탑{CRACK STOP FOR LOW K DIELECTRICS}
본 발명은, 실리콘 디옥사이드 SiO2 등의 저유전 절연 물질에 있어서, 구리 또는 은 접속 등과 같이 셀프-패시베이팅 산화층(self-passivating oxide layer)을 형성하지 않는 금속 접속을 이용하여 집적 회로 칩(IC chip) 상에 형성된 집적 회로(IC)의 저유전 절연 물질(low-k dielectric materials)을 위한 크랙 스탑(crack stop)에 관한 것이다.
좀 더 구체적으로, 본 발명은, 저유전 절연 물질에 있어서 구리 또는 은 접속 등과 같은 금속 접속을 이용하여, IC 칩 상에서 수행되는 다이싱 동작 동안 그 IC의 주변 에지들을 따라 형성되는 치핑(chipping)과 크래킹(cracking)에 의하여 야기되는 IC 칩 활성 영역에 대한 손상을 방지하기 위한 크랙 스탑 구조 및 그러한 크랙 스탑 구조를 형성하는 방법에 관한 것이다. 수분 장벽(moisture barrier) 또는 에지 실(edge seal)이 IC 칩 활성 영역의 외측 주변 에지들을 따라 배치된 금속 스택으로서 형성된다. IC 칩의 외측 주변부(outer periphery) 상에 습기 장벽/에지 실의 밖으로 배치된 적어도 하나의 트렌치 또는 그루브에 의하여 크랙 스탑이 형성된다.
IC 칩 다이싱 동작 동안, IC 칩의 활성 영역으로 전파될 수 있는 크랙이 형 성되며, 이는 결함을 야기한다. 종래에는, 칩 다이싱 동안 형성되는 크랙들이 칩으로 전파되지 않도록 IC 칩 주변에 크랙 스탑 층이 포함되었다. 일반적으로 크랙은 실리콘 디옥사이드 SiO2 등의 불안정한(brittle) 물질인 BEOL(back end of line) 유전체를 통하여 전파된다.
Al이 셀프-패시베이팅 산화층을 형성하는 종래의 알루미늄 AL 접속 기술에서는, 크랙 스탑이 칩의 활성 회로 영역을 둘러싸서 크랙이 BEOL 유전체를 건너 IC 칩으로 전파되지 못하도록 방지하는 에칭-아웃 영역(etched-out region) 또는 금속 스택으로 형성되었다.
종래의 구리 접속 기술에서는, 크랙 스탑이 칩의 활성 회로 영역을 둘러싸서 BEOL 유전체를 건너 IC 칩으로 크랙이 전파되는 것을 방지하는 금속 스택으로서 형성되었다.
종래에는 또한 삼중의 에지 실(triple edge seal)을 형성하였다. 그러나, 에지를 추가하는 것은 IC 칩 상에서 더 많은 면적을 차지하는 단점이 있다.
본 발명은, 실리콘 디옥사이드 SiO2 등과 같은 저유전 절연 물질에 있어서, 구리 또는 은 접속 등과 같이 셀프-패시베이팅 산화층을 형성하지 않는 금속 접속을 이용하는, IC 칩 상에 형성된 IC를 위한 크랙 스탑 구조 및 그러한 크랙 스탑 구조 형성 방법을 제공한다. 크랙 스탑은 다이싱 동작 동안 IC 칩의 회로 영역으로 그 IC 칩의 주변 에지를 따라 형성된 치핑과 크래킹에 의해 야기되는 크랙의 전파를 방지한다. IC 칩의 활성 영역의 외측 주변 에지를 따라 배치된 금속 스택으로서 습기 장벽 또는 에지 실이 형성된다. IC 칩의 외측 주변부 상의 습기 장벽/에지 실의 밖에 배치된 적어도 하나의 트렌치 또는 그루브에 의하여 크랙 스탑이 형성된다.
좀더 구체적으로, 그러한 습기 장벽/에지 실은 IC 칩의 활성 회로 영역 주위로 금속 스택에 의해서 형성된 적어도 하나의 내측 경계(inner boundary) 습기 장벽/에지 실을 포함하며, 각 금속 스택은 많은 수의 금속선(metal lines)과 비아 바(via bars)를 포함할 수 있다. 또한, 크랙 스탑은 IC 칩의 외측 주변부 상의 습기 장벽/에지의 밖에 형성된 복수의 트렌치 또는 공동 영역을 포함할 수 있다.
저유전 절연체를 위한 크랙 스탑에 관한 앞서 설명한 본 발명의 목적 및 이점은 첨부 도면(전체 도면에 걸쳐 동일한 참조번호가 동일한 요소를 가리킨다)과 함께 이하의 여러 실시예들에 관한 상세한 설명을 참조할 경우 당업자에게 잘 이해될 수 있을 것이다.
도 1은, 종래, 다이싱 동안 형성된 크랙이 IC 칩의 불안정한 BEOL 유전체로 전파되는 것을 방지하기 위하여 IC 칩 상의 구리 접속 기술에서 이용된 금속 스택 스탑을 도시한 도면,
도 2는, IC 칩이, 그 IC 칩 외측 주변부 주위로 배치된 금속 스택으로 이루어진 습기 장벽/에지 실과, 그 습기 장벽 주위에 형성된 적어도 하나의 외측 에칭 아웃 간극 링(outer etched out void ring)으로 이루어진 크랙 스탑을 통합하는 본 발명의 일 실시예를 도시한 도면.
도 1은 IC 칩의 다이싱 동안 형성된 크랙이 그 IC 칩의 불안정한 BEOL 유전체로 전파되는 것을 방지하기 위하여 IC 칩 상의 구리 접속 기술에서 이용된 종래의 금속 스택 스탑을 도시한 것이다. IC 칩의 활성 회로 영역(10)은 도 1의 좌측에 전반적으로 도시되어 있으며, 그 외측 주변 에지를 따라 형성된 습기 장벽/에지 실(12)과 그러한 에지 실의 밖으로 형성된 금속 스택 크랙 스탑(14)으로 둘러싸여 있다.
IC 칩은 실리콘 Si 기판 상에 형성되는데, 그 IC 칩의 예시적 활성 영역이 도 1의 좌측에 도시되어 있다. 예시적 활성 영역은 얕은 트렌치 격리(STI)에 의하여 둘러싸인 npn nFET 트랜지스터 장치로서, p 게이트 위의 폴리 도전체, 좌측 n 영역 위의 텅스텐 W 주위에 형성된 티타늄 Ti 또는 TiN 라이너 및 우측 n 영역 위의 BPSG(borophospho silicate glass) 층을 포함한다. 활성 영역은 대개 실리콘 니트라이드 Si3N4 또는 실리콘 카바이드 SiC로 이루어진 캐핑/에치 스탑층(16)에 의하여 분리된 금속층 M1, M2, M3, M4, 최상위 표면 알루미늄 층 Al, 구리 Cu 접속(그 주위에 형성된 불용성 금속(예컨대 탄탈룸 Ta) 확산 장벽(18)을 포함함), 그리고 BEOL(back end of line) 저유전 절연물질(20)(예컨대 SiO2)을 포함한다.
도 1에 도시된 바에 의하면, 종래의 구리 접속 기술에서는, IC 칩의 활성 영역의 외측 주변 에지를 따라 습기 장벽/에지 실(12)이 금속 스택, 즉 그 주위에 형성된 불용성 금속(예컨대 탄탈룸 Ta) 확산 장벽(22)을 구비한 금속 스택으로서 형성되었다. 금속 스택은 대개 구리 Cu로 형성된 많은 수의 비아 바(24)로 형성되 고, 많을 수록 좋지만, 대개 그 수는 6이다. 크랙 스탑(14)은 또한 습기 장벽/에지 실(12)의 밖의 금속 스택으로서 형성되는데, 일반적으로 충분한 구리 Cu로 형성된 단일 비아 바(26)를 포함한다.
도 1에 도시된 구조에 있어서, 금속 스택은 유전 상수 <<4.0인 저유전 절연체에 포함된 Cu 접속 기술을 위해서는 효과적 크랙 스탑으로 기능하지 못한다는 점이 밝혀졌다. Cu/SiO2 기술에 있어서는, IC 칩 상에서 수행되는 다이싱 동작 동안 형성된 크랙은 크랙 스탑(14)에서 멈추지만, 금속 스택에서 노출된 Cu는 수증기 존재시 급속하게 산화된다. 그러한 산화는 Cu의 부피 확장을 가져오고 산화층은 저유전 절연체의 낮은 탄성 계수로 인하여 크랙 스탑 근처 층들의 분리를 야기한다. 이는 습기가 칩 안으로 들아가게 하며, 저유전 절연체로의 빠른 습기 확산으로 인하여 결함을 야기하게 된다.
본 발명은, IC 칩 상에서 수행되는 다이싱 동작 동안 IC 칩의 주변 에지를 따라 형성된 치핑 및 크래킹에 의하여 야기되는 IC 칩의 활성 영역으로의 손상을 방지하기 위하여, SiO2 등의 저유전 절연 물질에서, 구리나 은 접속 등의 셀프-패시베이팅 산화층을 형성하지 않는 금속 접속을 이용하는 IC 칩을 위한 크랙 스탑을 제공한다. 습기 장벽/에지 실은 IC 칩의 활성 영역 외측 주변 에지들을 따라 배치된 금속 스택으로서 형성된다. 크랙 스탑은 IC 칩 외측 주변부 상의 습기 장벽/에지 실 밖의 적어도 하나의 간극 트렌치 또는 그루브에 의하여 형성된다.
도 2는 칩이 습기 장벽/에지 실 및 크랙 스탑을 통합하는 본 발명의 일 실시예를 도시한 도면이다.
도 2의 활성 영역(10)은 도 1에 도시된 것과 실질적으로 동일하며, 따라서 그 상세한 설명은 반복하지 않을 것이다.
습기 장벽/에지 실(12)은, 바람직하게 IC 칩의 활성 회로 영역 주위에 형성된 금속 스택으로 이루어진 적어도 하나의 내측 링 또는 경계선에 의하여 형성되고, 각각 금속 스택으로 이루어진 수 개의 내부 링 또는 경계선에 의하여 형성될 수 있다. 각 금속 스택은 대개 구리 Cu나 은 Ag으로 형성된 많은 수의 금속 라인 및 비아 바로 형성될 수 있으며, 많을 수록 좋지만, 그 수는 대개 6이다.
습기 장벽/에지 실(12)의 경계선 또는 적어도 하나의 내측 링 주위에 형성된 적어도 하나의 바깥쪽 링 또는 경계선 에칭 아웃 간극 영역(30)으로 형성되며, 각각 에칭 아웃 간극 영역(30)으로 구성되는 수 개의 외측 링(도 2에는 두 개가 도시됨)에 의하여 형성될 수 있다. 에칭 아웃 간극 크랙 스탑 방법은 크랙이 습기 장벽/에지 실(12)과 접촉하게 되는 것을 차단한다.
본 발명에 따른 크랙 스탑(28) 및 습기 장벽/에지 실(12)은 다음과 같이 형성될 수 있다. 최종 최상단 Al 층 위로 IC 칩을 형성하는데 통상적 처리가 사용된다. 도 1에 도시된 바와 같이 IC 칩의 활성 회로 영역(10) 주변을 둘러싼 링을 형성하는 일련의 스택형 금속 비아 구조(예컨대 비아 바(24, 26) 및 그 비아 바들 바로 위의 금속 라인들)를 구성함으로써 크랙 스탑(28) 및 습기 장벽/에지 실(12)이 형성된다. 이와 다른 실시예에서는, 필요에 따라, 임의의 배수의 습기 장벽/에지 실(12) 링들과, 임의의 배수의 크랙 스탑(28) 링들이 형성될 수 있다.
크랙 스탑을 형성하기 위해서는, IC 칩 상에 형성되는 최상위 Al 층이 크랙 스탑(28)의 영역(32), 즉 터미널 비아 개구부(terminal via opening)의 영역(32) 위로/상에는 형성되지 않는다. 그러한 Al 층은, 크랙 스탑 주변부의 내측 에지 실(12)의 영역 위에 형성되어 후속 습윤 에칭에서 그 에지 실 영역을 보호한다.
그런 다음 웨이퍼는 Al에 대해 선택적으로 장벽층(16, 18) 및 Cu나 Ag 등의 접속 금속을 제거하는, 묽은 H2SO4:H2O2 또는 묽은 H2SO4:H2O2:HF 등의 습윤 에칭제에 의하여 에칭된다. 이와 같은 습윤 에칭제는 실리콘 Si에 접촉하는 장벽칭과 텅스텐 W를 제거할 것음을 알아야 한다. 이와 같이, 크랙 스탑(28)의 에칭 아웃 간극 영역(30)이 에지 실(12)의 외측 주변 에지 주위로 형성되는데, 이는 IC 칩의 활성 영역 주위로 형성되어 IC 칩의 활성 영역을 위한 크랙 스탑으로 기능한다.
저유전 유전체를 위한 크랙 스탑에 관한 본 발명의 여러 실시예들과 변형들이 본 명세서에 기술되었으나, 본 발명의 원리 및 개시 내용은 당업자에게 많은 대체 설계에 관해서도 암시하게 될 것이다.

Claims (15)

  1. 활성 회로 영역을 갖는 집적 회로(IC) 칩을 위한 크랙 스탑(crack stop)으로서,
    저유전 절연 물질(low-k dielectric material)에 있어서, 셀프-패시베이팅 산화층(self-passivation oxide layer)을 형성하지 않는 금속 접속들(metal interconnects) 포함하는 IC 칩과,
    상기 IC 칩의 활성 영역의 외측 주변 에지들을 따라 배치된 습기 장벽/에지 실(moisture barrier/edge seal)과,
    상기 IC 칩 상에 수행되는 다이싱(dicing) 동작 동안 상기 IC 칩의 주변 에지들을 따라 형성된 치핑(chipping) 및 크래킹(cracking)에 의하여 야기되는 상기 IC 칩의 상기 활성 영역으로의 손상을 방지하기 위하여, 상기 IC 칩의 외측 주변부 상에 상기 습기 장벽/에지 실의 밖으로 적어도 하나의 트렌치 또는 간극 영역(void region)에 의하여 형성된 크랙 스탑
    을 포함하는 크랙 스탑.
  2. 제1항에 있어서,
    상기 금속 접속들은 구리 접속들을 포함하는 크랙 스탑.
  3. 제1항에 있어서,
    상기 금속 접속들은 은 접속들을 포함하는 크랙 스탑.
  4. 제1항에 있어서,
    상기 습기 장벽/에지 실은 상기 IC 칩의 상기 활성 회로 영역 주위에 금속 스택으로서 형성된 적어도 하나의 내측 경계 습기 장벽/에지 실(inner boundary moisture barrier/edge seal)을 포함하는 크랙 스탑.
  5. 제4항에 있어서,
    상기 각 금속 스택은 복수의 금속 라인(metal lines)과 비아 바(via bars)를 포함하는 크랙 스탑.
  6. 제1항에 있어서,
    상기 크랙 스탑은 상기 IC 칩의 외측 주변부 상에 상기 습기 장벽/에지 실의 밖으로 형성된 복수의 트렌치 또는 간극 영역을 포함하는 크랙 스탑.
  7. 다이싱 동작으로부터의 에지 치핑 및 크래킹으로 인한 집적 회로(IC) 칩의 활성 영역으로의 손상을 방지하기 위한 크랙 스탑 구조로서,
    저유전 절연 물질에서 구리 또는 은 접속들을 포함하는 상기 IC 칩의 활성 영역과,
    크랙 스탑 및 습기 장벽/에지 실 - 상기 크랙 스탑은 상기 IC 칩의 외측 주 변부 상에 트렌치 또는 그루브를 포함하고 상기 습기 장벽/에지 실은 상기 크랙 스탑 및 상기 습기 장벽/에지 실 사이에 금속 스택을 포함함 - 을 포함하는 크랙 스탑 구조.
  8. 활성 회로 영역을 갖는 집적 회로(IC) 칩를 위한 크랙 스탑 구조 형성 방법으로서,
    상기 IC 칩은 저유전 절연 물질에 있어서 셀프-패시베이팅 산화층을 형성하지 않는 금속 접속들과, 상기 IC 칩의 활성 영역의 외측 주변 에지들을 따라 배치된 습기 장벽/에지 실과, 웨이퍼 상에 수행되는 다이싱 동작 동안 상기 IC 칩의 주변 에지들을 따라 형성된 치핑 및 크래킹에 의하여 야기되는 상기 IC 칩의 상기 활성 영역으로의 손상을 방지하기 위하여, 상기 IC 칩의 외측 주변부 상에서 상기 습기 장벽/에지 실 밖으로 적어도 하나의 트렌치 또는 그루브에 의하여 형성된 적어도 하나의 외측 경계 크랙 스탑을 포함하고,
    상기 방법은
    최종 최상위 알루미늄 Al 층(final top aluminum Al layer)을 제외하고는 실질적으로 완성된 상태까지 상기 웨이퍼 상이 상기 IC 칩을 형성하는 단계와,
    상기 IC 칩의 상기 활성 영역의 상기 외측 주변 에지들을 둘러싸고 경계선을 형성하는 일련의 스택형 비아 구조(a series of stacked via structures)를 형성함으로써 상기 크랙 스탑 및 상기 습기 장벽/에지 실을 형성하는 단계와,
    후속 습윤 에칭(subsquent wet etch)로부터 상기 에지 실 영역들을 보호하기 위하여, 상기 IC 칩 위에 최상위 Al 층을 형성하되, 상기 크랙 스탑의 주변부 내측 상기 습기 장벽/에지 실의 영역들 위로는 상기 Al 층을 형성하면서 상기 크랙 스탑의 영역들 위에는 상기 Al 층을 형성하지 않는 단계와,
    Al에 대해 선택적으로 상기 금속 접속 및 장벽층들을 제거하는 습윤 에칭으로써 상기 웨이퍼를 에칭하여 에칭 아웃 영역(etched out region)을 크랙 스탑으로 형성하는 단계
    를 포함하는 크랙 스탑 형성 방법.
  9. 제8항에 있어서,
    묽은 H2SO4:H2O2:HF를 포함하는 습윤 에칭제로써 상기 웨이퍼를 에칭하는 단계를 포함하는 크랙 스탑 형성 방법.
  10. 제8항에 있어서,
    묽은 H2SO4:H2O2를 포함하는 습윤 에칭제로써 상기 웨이퍼를 에칭하는 단계를 포함하는 크랙 스탑 형성 방법.
  11. 제8항에 있어서,
    상기 금속 접속들을 구리 접속들로서 형성하는 단계를 포함하는 크랙 스탑 형성 방법.
  12. 제8항에 있어서,
    상기 금속 접속들을 은 접속들로서 형성하는 단계를 포함하는 크랙 스탑 형성 방법.
  13. 제8항에 있어서,
    상기 IC 칩의 상기 활성 회로 영역을 둘러싼 금속 스택에 의하여 적어도 하나의 내측 경계 습기 장벽/에지 실을 형성함으로써 상기 습기 장벽/에지 실을 형성하는 단계를 포함하는 크랙 스탑 형성 방법.
  14. 제8항에 있어서,
    복수의 금속 라인 및 비아 바를 형성함으로써 각 금속 스택을 형성하는 단계를 포함하는 크랙 스탑 형성 방법.
  15. 제8항에 있어서,
    상기 적어도 하나의 내측 경계 습기 장벽/에지 실의 외측 주변 에지들을 둘러싸고 형성된 에칭 아웃 간극 영역으로서 적어도 하나의 외측 경계 크랙 스탑을 형성하는 단계를 포함하는 크랙 스탑 형성 방법.
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