CN109509703A - 半导体装置的制造方法及半导体晶圆 - Google Patents

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Abstract

实施方式提供一种能够使用红外光使来自对准标记的信号强度提高而使得容易进行位置对准的半导体装置的制造方法及半导体晶圆。实施方式的半导体装置的制造方法是在半导体衬底的第1面的切断预定线形成对准标记。在半导体衬底的第1面上方形成积层构造。去除位于对准标记上方的积层构造。在光刻步骤中，使红外光从半导体衬底的位于与第1面为相反侧的第2面入射，使用来自对准标记的反射光，基于对准标记而进行抗蚀剂图案的位置对准。进而，按照抗蚀剂图案加工半导体衬底。

Description

半导体装置的制造方法及半导体晶圆
[相关申请]
本申请享有以日本专利申请2017-178231号(申请日：2017年9月15日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置的制造方法及半导体晶圆。
背景技术
就高功能化或高集成化等观点来说，半导体存储器等的半导体芯片存在积层的情况。为了将积层的多个半导体芯片间的元件电连接，可使用被称为TSV(Through-SiliconVia，硅穿孔)的贯通电极。TSV贯通半导体衬底而与另一半导体芯片的元件电连接。
TSV于在半导体衬底的正面上形成半导体元件之后，从半导体衬底的背面形成。此时，在光刻步骤中，必须从半导体衬底的背面进行位置对准。为了从半导体衬底的背面经由半导体衬底而识别对准标记，可使用红外光(IR)。
发明内容
实施方式提供一种能够使用红外光使来自对准标记的信号强度提高而使得容易进行位置对准的半导体装置的制造方法及半导体晶圆。
实施方式的半导体装置的制造方法是在半导体衬底的第1面的切断预定线形成对准标记。在半导体衬底的第1面的上方形成积层构造。去除位于对准标记上方的积层构造。在光刻步骤中，使红外光从半导体衬底的位于与第1面为相反侧的第2面入射，使用来自对准标记的反射光，基于对准标记进行抗蚀剂图案的位置对准。进而，按照抗蚀剂图案对半导体衬底进行加工。
附图说明
图1～图11是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
图12是表示第1实施方式的半导体晶圆的构成例的剖视图。
图13是表示对准标记的线宽与红外光的反射光的对比度的关系的图。
图14是表示第1实施方式的变化例1的半导体装置的制造方法的一例的剖视图。
图15是表示第1实施方式的变化例1的半导体晶圆的一例的剖视图。
图16是表示第1实施方式的变化例2的半导体装置的制造方法的一例的剖视图。
图17是表示第1实施方式的变化例2的半导体晶圆的一例的剖视图。
图18及图19是表示第2实施方式的半导体装置的制造方法的一例的剖视图。
图20及图21是表示第3实施方式的半导体装置的制造方法的一例的剖视图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示在将设置半导体元件的正面或其相反的背面设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附图是模式性或概念性图，各部分的比率等未必与实物相同。在说明书及附图中，对与关于已出现的附图在上文中已叙述过的要素相同的要素标注相同的符号，并适当省略详细的说明。
(第1实施方式)
图1～图11是表示第1实施方式的半导体装置的制造方法的一例的剖视图。半导体装置例如可为具有NAND(Not-And，与非)型EEPROM(Electrically Erasable andProgrammable Read-Only Memory，电可擦编程只读存储器)等的半导体存储器。半导体存储器的存储单元阵列可为三维地积层的立体型存储单元阵列。另外，在单片化为半导体芯片之后，半导体芯片被积层。此时，为了将积层的多个半导体芯片间的元件电连接，可使用TSV(未图示)。TSV是以贯通半导体衬底10的方式形成的电极。
在图1～图11中，半导体衬底10假想性地并列地表示为存储单元区域Rcell、测试图案区域Rteg及对准标记区域Rmark。存储单元区域Rcell是形成作为元件构造的存储单元阵列MCA的区域。测试图案区域Rteg是形成与形成在存储单元区域Rcell或其它周边电路(未图示)的半导体元件15同等的测试图案的区域。测试图案是为了在检查步骤中检查半导体元件15的电特性而使用。对准标记区域Rmark是形成用来进行光刻步骤的位置对准的对准标记的区域。对准标记是为了在形成TSV时，在光刻步骤中进行抗蚀剂图案的位置对准而使用的图案。
测试图案区域Rteg及对准标记区域Rmark设置在半导体衬底10的第1面F1的切割线(切断预定线)，且在半导体晶圆的状态下存在。但是，测试图案区域Rteg及对准标记区域Rmark在通过切割而单片化之后，不残留于半导体芯片。
首先，像图1所示那样，在半导体衬底10的第1面F1上形成STI(Shallow TrenchIsolation，浅沟槽隔离)，而规定为主动区(active area)AA。半导体衬底10在该阶段内未被单片化。半导体衬底10例如是硅衬底。STI例如是氧化硅膜。
接下来，在主动区AA形成半导体元件15。半导体元件15例如可为晶体管、电阻元件、电容器元件等。半导体元件15由形成在主动区AA的扩散层(未图示)及形成在半导体衬底10的第1面F1上的栅极电极GC等构成。栅极电极GC例如使用掺杂多晶硅等导电体。与半导体元件15的形成同时地，也形成测试图案区域Rteg中的测试图案16。另外，栅极电极GC的一部分也用作对准标记区域Rmark的对准标记17。因此，在光刻步骤及蚀刻步骤中，通过对栅极电极GC的材料进行加工，不仅形成半导体元件15或测试图案16的栅极电极GC，也同时形成对准标记17。半导体元件15、测试图案16及对准标记17由层间绝缘膜20被覆。
接下来，像图2所示那样，在层间绝缘膜20上积层第1绝缘膜30及第2绝缘膜40，在半导体衬底10的第1面F1上方形成积层构造ST。第1绝缘膜30与第2绝缘膜40是材质互不相同的绝缘膜。第1绝缘膜30例如是氧化硅膜等，第2绝缘膜40例如是氮化硅膜等。第2绝缘膜40可相对于第1绝缘膜30选择性地蚀刻，在后面的步骤中被替换为成为字线的金属(未图示)。第1绝缘膜30是为了将在积层方向上相邻的多条字线电绝缘而残置。
接下来，在第1及第2绝缘膜30、40的积层构造ST上，形成作为硬质掩模而发挥功能的绝缘膜50。绝缘膜50例如是氧化硅膜等绝缘膜。
接下来，像图3所示那样，使用光刻技术，在绝缘膜50上涂布抗蚀剂60，并对抗蚀剂60进行图案化。抗蚀剂60在存储单元区域Rcell中被加工为存储器孔的图案。另外，在对准标记区域Rmark中，抗蚀剂60以使设置着对准标记17的区域开口的方式被去除。
接下来，像图4所示那样，使用蚀刻技术(例如RIE(Reactive Ion Etching，反应性离子蚀刻)法)，按照抗蚀剂60的图案，对绝缘膜50进行加工。进而，在去除抗蚀剂60之后，将绝缘膜50用作掩模，利用蚀刻技术对积层构造ST进行加工。由此，在存储单元区域Rcell中，形成存储器孔MH，并且同时在对准标记区域Rmark中去除位于对准标记17上方的积层构造(第1及第2绝缘膜30、40)ST。
接下来，像图5所示那样，使用光刻技术，利用抗蚀剂70被覆对准标记区域Rmark。然后，在存储单元区域Rcell的存储器孔MH内，形成阻挡膜81、电荷存储层82、栅极绝缘膜83及硅体(silicon body)84(参照图11)。以下，阻挡膜81、电荷存储层82、栅极绝缘膜83及硅体84也统称为存储器构造80。图11是表示存储器孔MH内的构成例的放大图。像图11所示那样，存储器构造80形成在存储器孔MH内。此外，如上所述，第2绝缘膜40被替换为作为字线WL而发挥功能的多晶硅或金属等导电材料。图11表示将第2绝缘膜40替换为字线WL后的构造。
硅体84作为信道而发挥功能。电荷存储层82作为存储经由栅极绝缘膜83而从硅体84注入的电荷的数据存储层而发挥功能。阻挡膜81抑制存储在电荷存储层82的电荷向字线扩散。
在去除抗蚀剂70之后，使用光刻技术及蚀刻技术，在存储器孔MH间形成狭缝(未图示)，经由该狭缝而去除第2绝缘膜40。由此，于在积层方向上相邻的第1绝缘膜30间形成凹部。通过在该凹部内嵌埋字线的材料，而形成字线WL。也就是说，像图11所示那样，第2绝缘膜40被替换为字线WL。字线WL的材料例如是掺杂多晶硅、金属等导电性材料。此外，位于对准标记17上方的积层构造ST的去除也可于在存储单元区域Rcell形成狭缝时执行。因为狭缝与存储器孔MH同样地以积层构造ST贯通的方式形成，所以积层构造ST的去除也可与狭缝的形成同时进行。
接下来，利用绝缘膜85填埋对准标记区域Rmark及狭缝。绝缘膜85例如可为由TEOS(Tetraethylorthosilicate，正硅酸乙酯)等形成的氧化硅膜。进而，像图6所示那样，形成多层配线层90或保护膜100。多层配线层90例如使用铜、铝等金属。多层配线层90在对准标记区域Rmark中未被图案化，而是整体性地设置在对准标记17上方。
接下来，进入TSV的形成步骤。像图7所示那样，为了对半导体衬底10的第2面F2进行研磨，在保护膜100上贴附粘接剂110，并在半导体衬底10的第1面F1侧粘接支撑衬底120。
接下来，像图8所示那样，使图7所示的半导体衬底10的上下反转。由此，可对半导体衬底10的第2面F2进行研磨。半导体衬底10被研磨到半导体衬底10变为指定的厚度(例如20～40μm)为止。此外，图8以后，为了使TSV的形成易于理解，显示TSV形成区域Rtsv。如下所述，在TSV形成区域Rtsv，形成TSV作为从半导体衬底10的第2面F2贯通到第1面F1的电极。
在半导体衬底10的研磨之后，像图9所示那样，使用光刻技术，形成使TSV的形成区域开口的抗蚀剂130。
此处，在光刻步骤中，曝光装置使红外光从半导体衬底10的第2面F2入射，使用来自对准标记17的反射光，基于对准标记17进行位置对准。红外光例如能够透过40μm左右的硅衬底，且从对准标记17反射的反射光也能够透过硅衬底。因此，通过使用红外光，能够检测对准标记17，并进行光刻步骤中的位置对准。
假如在对准标记17的下方存在积层构造ST的情况下，红外光到达积层构造ST，并由积层构造ST漫反射。由此，红外光的反射光的强度差(对比度)在对准标记17的端部变得平缓(不明确)。在该情况下，变得难以准确地判断对准标记17的端部的位置，且变得难以使用对准标记17准确地进行位置对准。
相对于此，在本实施方式的制造方法中，像图4所示那样，位于对准标记17上方的积层构造ST被去除。也就是说，从第2面F2观察时，在对准标记17的下方不存在积层构造ST。因此，红外光基本未被积层构造ST漫反射，而红外光的反射光的信号强度差(对比度)在对准标记17的端部相对变得急剧(明确)。由此，变得容易准确地判断对准标记17的端部的位置，能够明确地识别该端部。在该情况下，变得能够使用对准标记17准确地进行位置对准。结果，在光刻步骤中，能够对抗蚀剂130准确地进行曝光，对抗蚀剂130的布局图案准确地进行位置对准。因抗蚀剂130的布局图案被准确地进行位置对准，从而能够将TSV形成在准确的位置。
接下来，像图10所示那样，按照抗蚀剂130的图案，对半导体衬底10进行加工，形成从半导体衬底10的第2面F2贯通到第1面F1的沟槽TR。进而，在沟槽TR内填充金属材料。由此，形成TSV140。视需要，在TSV140上形成金属凸块。
然后，去除支撑衬底120及粘接剂110。半导体晶圆被贴附到切割保护胶带(dicingtape)上，并且由切割刀片(dicing blade)或切割激光切割。由此，半导体晶圆被单片化为半导体芯片(未图示)。然后，通过将半导体芯片积层在安装衬底上，并利用树脂进行封装，而完成半导体装置。
像以上那样，在本实施方式的制造方法中，位于对准标记17上方的积层构造ST被去除。因此，红外光基本未被积层构造ST漫反射，红外光的反射光的对比度在对准标记17的端部变得明确。由此，能够使来自对准标记17的信号强度提高，而使TSV容易地实现准确的位置对准。结果，能够使半导体装置的可靠性及良率提高。
另外，在对准标记区域Rmark中，多层配线层90未被图案化，而是整体性地均匀地形成。因此，红外光的漫反射进一步被抑制，反射光的对比度在对准标记17的端部变得更明确。
(半导体晶圆)
图12是表示第1实施方式的半导体晶圆的构成例的剖视图。本实施方式的半导体晶圆W具备半导体衬底10、STI、栅极电极GC、测试图案16、对准标记17、积层构造ST、多层配线层90、及TSV140。
半导体衬底10具有第1面F1及位于其相反侧的第2面F2。对准标记17作为半导体衬底10的第1面F1的切割线而设置在对准标记区域Rmark。对准标记17与半导体元件15的栅极电极GC设置在同一层，且为与栅极电极GC相同的材料(例如掺杂多晶硅)。
积层构造ST设置在半导体衬底10的第1面F1的存储单元区域Rcell的上方。另一方面，积层构造ST未设置在对准标记17上方。由此，在形成TSV140时的光刻步骤中，红外光的反射光的强度差(对比度)在对准标记17的端部变得明确，能够准确地判断对准标记17的端部的位置。结果，能够准确地定位而形成TSV140。
(对准标记17的线宽)
图13是表示对准标记17的线宽与红外光的反射光的对比度的关系的图。ref.表示于在对准标记17上设置有积层构造ST的情况下的对比度。该ref.的对准标记17的线宽为约4.0μm。线宽是相对于对准标记17的长度方向大致垂直方向的宽度。
W(1.3)～W(5.0)表示在对准标记17上无积层构造ST的本实施方式的半导体晶圆的对比度。W(1.3)表示具有约1.3μm的线宽的对准标记17的对比度。W(3.0)表示具有约3.0μm的线宽的对准标记17的对比度。W(4.0)表示具有约4.0μm的线宽的对准标记17的对比度。W(5.0)表示具有约5.0μm的线宽的对准标记17的对比度。
在对准标记17的线宽为约3.0μm以下的情况下，变得比ref的对比度小。这意味着如果对准标记17的线宽过小，那么即便在对准标记17上无积层构造ST，光刻步骤中的位置对准也变得困难。
如果对准标记17的线宽变为约4.0μm以上，那么与ref的对比度相比变得足够大。这意味着通过去除对准标记17上的积层构造ST，并且将对准标记17的线宽设为约4.0μm以上，而使光刻步骤中的位置对准变得容易。因此，对准标记17的线宽优选设为约4.0μm以上。此外，针对对准标记17的平面布局并无特别限定。
(变化例1)
图14是表示第1实施方式的变化例1的半导体装置的制造方法的一例的剖视图。在与第1实施方式同样地执行图1～图5所示的步骤之后，在变化例1中，像图6所示那样，在对准标记17上方，多层配线层90被去除。如果像这样去除多层配线层90，那么红外光的漫反射进一步被抑制，反射光的对比度在对准标记17的端部变得更明确。由此，能够更准确地定位而形成TSV140。
此外，变化例1的半导体装置的制造方法在图7～图11中只要去除对准标记区域Rmark中的多层配线层90即可。因此，此处省略与图7～图11对应的截面的图示。
图15是表示第1实施方式的变化例1的半导体晶圆的一例的剖视图。变化例1的半导体晶圆只要从图12所示的半导体晶圆去除多层配线层90即可。由此，能够更准确地定位而形成TSV140。本变化例的半导体晶圆的构成可与图12所示的半导体晶圆的对应的构成相同。
(变化例2)
图16是表示第1实施方式的变化例2的半导体装置的制造方法的一例的剖视图。在变化例2中，像图16所示那样，在对准标记17并非由栅极电极GC形成而是由STI的一部分形成的方面与第1实施方式不同。变化例2的其它制造步骤可与第1实施方式的制造步骤相同。像这样，即便对准标记17由STI构成，也不会失去第1实施方式的效果。
图17是表示第1实施方式的变化例2的半导体晶圆的一例的剖视图。变化例2的半导体晶圆在对准标记17并非由栅极电极GC形成而是由STI形成的方面与第1实施方式不同。变化例2的其它构成可与第1实施方式的对应的构成相同。像这样，即便对准标记17由STI构成，也不会失去第1实施方式的效果。
另外，变化例2也可与变化例1组合。
(第2实施方式)
图18及图19是表示第2实施方式的半导体装置的制造方法的一例的剖视图。在第1实施方式中，对准标记17上方的积层构造ST在存储器孔MH或狭缝的形成步骤中被去除。相对于此，在第2实施方式中，对准标记17上方的积层构造ST在周边电路的触点形成步骤中被去除。此外，在图18及图19中，为了方便起见，代替测试图案区域Rteg，而显示周边电路区域Rperi。
首先，在经由图1及图2所示的步骤之后，使用光刻技术及蚀刻技术，在周边电路区域Rperi，去除积层构造ST。
接下来，像图18所示那样，层间绝缘膜45形成在周边电路区域Rperi。层间绝缘膜45例如是氧化硅膜等绝缘膜。18是形成在周边电路区域Rperi的半导体元件。
接下来，使用光刻技术，在层间绝缘膜45上形成抗蚀剂55。为了形成到达周边电路区域Rperi的半导体元件的触点，抗蚀剂55被图案化为接触孔的布局。另外，去除对准标记区域Rmark全体的抗蚀剂55。
接下来，像图19所示那样，将抗蚀剂55用作掩模，利用蚀刻技术对层间绝缘膜45进行加工，并且将对准标记区域Rmark的积层构造ST去除。由此，在周边电路区域Rperi中，形成到达栅极电极GC或半导体衬底10的接触孔CH。在对准标记区域Rmark中，对准标记17上方的积层构造ST被去除。
接下来，虽未图示，但使用光刻技术，利用抗蚀剂被覆对准标记区域Rmark，在周边电路区域Rperi的接触孔CH内填充金属材料，而形成触点。
然后，像图3～图5所示那样，对存储单元区域Rcell的积层构造ST进行加工。此时，对准标记区域Rmark的积层构造ST已被去除。因此，在对准标记区域Rmark由抗蚀剂保护的状态下，进行存储单元区域Rcell的加工。
进而，图6以后，通过经由与第1实施方式相同的步骤，而完成半导体装置。
像这样，对准标记17上方的积层构造ST也可在周边电路的触点形成步骤中去除。由此，第2实施方式的制造方法能够形成与第1实施方式相同的半导体装置。因此，第2实施方式能够获得与第1实施方式相同的效果。
(第3实施方式)
图20及图21是表示第3实施方式的半导体装置的制造方法的一例的剖视图。在第3实施方式中，对准标记17上方的积层构造ST在测试图案区域Rteg的积层构造ST的删除步骤中同时被去除。
首先，在经由图1及图2所示的步骤之后，使用光刻技术及蚀刻技术，像图3及图4所示那样，对存储单元区域Rcell的积层构造ST进行加工。此时，对准标记区域Rmark由抗蚀剂60被覆。
接下来，像图20所示那样，使用光刻技术，在绝缘膜50上形成抗蚀剂65。为了去除测试图案区域Rteg的积层构造ST，抗蚀剂65以使测试图案区域Rteg全体开口的方式被图案化。另外，为了去除对准标记17上方的积层构造ST，抗蚀剂65以使对准标记区域Rmark全体开口的方式被图案化。
接下来，像图21所示那样，将抗蚀剂65用作掩模，利用蚀刻技术对绝缘膜50进行加工，并且将绝缘膜50用作掩模，去除测试图案区域Rteg及对准标记区域Rmark的积层构造ST。
接下来，虽未图示，但使用光刻技术，利用抗蚀剂被覆测试图案区域Rteg及对准标记区域Rmark，像图5所示那样，在存储单元区域Rcell的存储器孔MH内形成存储器构造80。
然后，图6以后，通过经由与第1实施方式相同的步骤，而完成半导体装置。
像这样，对准标记17上方的积层构造ST也可在测试图案区域Rteg的积层构造ST的删除步骤中同时去除。由此，第3实施方式的制造方法能够形成与第1实施方式相同的半导体装置。因此，第3实施方式能够获得与第1实施方式相同的效果。
此外，第2及第3实施方式也可与变化例1及变化例2中的一个或两个组合。另外，对准标记17也可代替栅极电极GC而由STI构成。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能以其它各种方式实施，可在不脱离发明的主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 半导体衬底
15 半导体元件
16 测试图案
17 对准标记
20 层间绝缘膜
30 第1绝缘膜
40 第2绝缘膜
50 绝缘膜
60 抗蚀剂
Rcell 存储单元区域
Rteg 测试图案区域
Rmark 对准标记区域
GC 栅极电极
80 存储器构造
90 多层配线层
100 保护膜
110 粘接剂
120 支撑衬底
140 TSV
F1 第1面
F2 第2面

Claims (12)

1.一种半导体装置的制造方法，其特征在于包括如下步骤：
在半导体衬底的第1面的切断预定线形成对准标记；
在所述半导体衬底的第1面的上方形成积层构造；
去除位于所述对准标记上方的所述积层构造；
在光刻步骤中，使红外光从所述半导体衬底的位于与第1面为相反侧的第2面入射，使用来自所述对准标记的反射光，基于所述对准标记进行抗蚀剂图案的位置对准；及
按照所述抗蚀剂图案加工所述半导体衬底。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述抗蚀剂图案是从所述半导体衬底的第2面贯通到第1面的电极的布局图案，
在所述半导体衬底的加工中，形成从所述半导体衬底的第2面贯通到第1面的沟槽，
还包括如下步骤：在所述沟槽内嵌埋金属。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述积层构造是积层两种绝缘膜而成的构造体，
在位于元件形成区域的所述积层构造的加工的同时，位于所述对准标记上方的所述积层构造被去除。
4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
还包括如下步骤：于在所述半导体衬底的第1面的上方形成积层构造之后，在该积层构造上形成多层配线层，
还包括如下步骤：去除位于所述对准标记上方的金属配线。
5.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述对准标记的线宽为4μm以上。
6.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述对准标记由设置在所述半导体衬底的第1面的元件分离区域形成。
7.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
所述对准标记由设置在所述半导体衬底的第1面的晶体管的栅极电极形成。
8.一种半导体晶圆，其特征在于具备：
半导体衬底，具有第1面及位于该第1面的相反侧的第2面；
对准标记，包含设置在所述半导体衬底的所述第1面的切断预定线的绝缘膜或导电体；
所述积层构造，设置在所述半导体衬底的所述第1面的元件形成区域的上方，且未设置在所述对准标记上方；及
电极，以贯通所述半导体衬底的所述第1面与所述第2面之间的方式设置。
9.根据权利要求8所述的半导体晶圆，其特征在于，
所述对准标记的线宽为4μm以上。
10.根据权利要求8或9所述的半导体晶圆，其特征在于，
所述对准标记是设置在所述半导体衬底的第1面的元件分离区域的一部分。
11.根据权利要求8或9所述的半导体晶圆，其特征在于，
所述对准标记是设置在所述半导体衬底的第1面的晶体管的栅极电极的一部分。
12.根据权利要求8或9所述的半导体晶圆，其特征在于还具备多层配线层，
所述多层配线层设置在所述元件形成区域上的所述积层构造的更上方，且未设置在所述对准标记上方。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111601051A (zh) * 2020-05-13 2020-08-28 长江存储科技有限责任公司 一种对准图像获取方法、装置及系统
CN112242354A (zh) * 2019-07-17 2021-01-19 新时代电力系统有限公司 利用选择性区域生长来制造基准点的方法和系统
CN112466828A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636744B2 (en) * 2018-08-09 2020-04-28 United Microelectronics Corp. Memory device including alignment mark trench
KR102580617B1 (ko) 2019-04-24 2023-09-19 미쓰비시덴키 가부시키가이샤 반도체 압력 센서 및 그 제조 방법
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
JP2021190536A (ja) * 2020-05-28 2021-12-13 キオクシア株式会社 半導体ウェハ、半導体チップおよびダイシング方法
CN113764258B (zh) * 2020-06-05 2024-05-31 联华电子股份有限公司 半导体装置及其制造方法
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11417676B2 (en) * 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
CN112997309B (zh) 2020-09-04 2023-04-04 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
WO2022047723A1 (en) 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
CN112201645B (zh) * 2020-09-18 2024-04-12 武汉新芯集成电路制造有限公司 套刻标识、晶圆的套刻误差测量方法及晶圆的堆叠方法
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR20220131638A (ko) 2021-03-22 2022-09-29 삼성전자주식회사 얼라인 키를 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법
CN113517311B (zh) * 2021-04-12 2023-06-06 长江先进存储产业创新中心有限责任公司 一种三维相变存储器的制备方法及三维相变存储器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1056187A (zh) * 1990-04-17 1991-11-13 通用电气公司 用背面曝光和非镜面反射层光刻形成自对准掩模的方法
CN1296643A (zh) * 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
CN1507012A (zh) * 2002-12-10 2004-06-23 ��ʽ���綫֥ 半导体器件和半导体器件的制造方法
US20050238278A1 (en) * 2002-05-28 2005-10-27 Tooru Nakashiba Material for substrate mounting optical circuit-electric circuit mixedly and substrate mounting optical circuit-electric circuit mixedly
US20120146159A1 (en) * 2010-11-30 2012-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for overlay marks
US20130048979A1 (en) * 2011-08-23 2013-02-28 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement
CN103119698A (zh) * 2010-09-30 2013-05-22 富士电机株式会社 半导体装置的制造方法
US20140185025A1 (en) * 2013-01-02 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. System And Method For Lithography Alignment
US20150054149A1 (en) * 2011-01-29 2015-02-26 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
CN104916580A (zh) * 2014-03-10 2015-09-16 株式会社东芝 半导体装置的制造方法以及半导体集成电路晶片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060108678A1 (en) * 2002-05-07 2006-05-25 Microfabrica Inc. Probe arrays and method for making
US7349140B2 (en) 2005-05-31 2008-03-25 Miradia Inc. Triple alignment substrate method and structure for packaging devices
US8299584B2 (en) * 2010-03-08 2012-10-30 International Business Machines Corporation Alignment of wafers for 3D integration
EP2577398A1 (en) * 2010-05-27 2013-04-10 ASML Netherlands B.V. Multilayer mirror
US9431321B2 (en) 2014-03-10 2016-08-30 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1056187A (zh) * 1990-04-17 1991-11-13 通用电气公司 用背面曝光和非镜面反射层光刻形成自对准掩模的方法
CN1296643A (zh) * 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
US20050238278A1 (en) * 2002-05-28 2005-10-27 Tooru Nakashiba Material for substrate mounting optical circuit-electric circuit mixedly and substrate mounting optical circuit-electric circuit mixedly
CN1507012A (zh) * 2002-12-10 2004-06-23 ��ʽ���綫֥ 半导体器件和半导体器件的制造方法
CN103119698A (zh) * 2010-09-30 2013-05-22 富士电机株式会社 半导体装置的制造方法
US20120146159A1 (en) * 2010-11-30 2012-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for overlay marks
US20150054149A1 (en) * 2011-01-29 2015-02-26 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
US20130048979A1 (en) * 2011-08-23 2013-02-28 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement
US20140185025A1 (en) * 2013-01-02 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. System And Method For Lithography Alignment
CN104916580A (zh) * 2014-03-10 2015-09-16 株式会社东芝 半导体装置的制造方法以及半导体集成电路晶片

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242354A (zh) * 2019-07-17 2021-01-19 新时代电力系统有限公司 利用选择性区域生长来制造基准点的方法和系统
CN112466828A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置
CN112466828B (zh) * 2019-09-06 2024-01-30 铠侠股份有限公司 半导体装置
CN111601051A (zh) * 2020-05-13 2020-08-28 长江存储科技有限责任公司 一种对准图像获取方法、装置及系统

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