CN114361101A - 制造半导体器件的方法 - Google Patents

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吉田哲也
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Abstract

本公开涉及制造半导体器件的方法。在电路区域中的SOI衬底的半导体层上形成第一MISFET，并且在TEG区域中的SOI衬底的半导体层上形成第二MISFET，第二MISFET构成用于VC检查的TEG。分别地，形成层间绝缘膜，在层间绝缘膜中形成接触孔，并且在接触孔中形成插塞。在TEG区域中，插塞包括电连接到以下两者的插塞：构成SOI衬底的半导体衬底以及构成SOI衬底的半导体层。

Description

制造半导体器件的方法
相关申请的交叉引用
于2020年10月14日提交的日本专利申请号2020-172966的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。
背景技术
本发明涉及制造半导体器件的方法，并且涉及例如在制造具有接触插塞的半导体器件时被有效应用的技术。
为了获取半导体器件的高可靠性，消除布线、通孔、接触插塞等的形成故障已经成为需要解决的问题。可能由工艺引起的形成故障的示例包括与接触插塞相关的缺陷。更具体地，存在由接触插塞的底部处的填充缺陷或变形引起的高电阻导致的缺陷。
当检查接触插塞的形成故障时，例如，已知如下方法：其中用电子束照射测试元件组(TEG)，该TEG被形成用于检查并且具有其中接触插塞被连接到半导体衬底的构造，从而检查接触插塞与半导体衬底之间的连续性。这种方法称为电压对比(VC)检查。
日本未审查专利申请公开号2015-122365(专利文献1)描述了与VC检查相关的技术。
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开号2015-122367
发明内容
期望提高具有接触插塞的半导体器件的可靠性。
根据本说明书的描述和附图，其他问题和新颖特征将清楚。
根据一个实施例，一种制造半导体器件的方法包括以下步骤：(a)提供具有堆叠结构的SOI衬底，该堆叠结构包括半导体衬底、在半导体衬底上的绝缘层和在绝缘层上的半导体层；以及(b)在第一区域中的半导体层上形成构成某一电路的第一MISFET，并且在第二区域中的半导体层上形成第二MISFET，该第二MISFET构成用于VC检查的TEG。制造半导体器件的方法还包括以下步骤：(c)在SOI衬底的主表面上形成第一层间绝缘膜；(d)在位于第一区域中的第一层间绝缘膜中形成多个第一接触孔，并且在位于第二区域中的第一层间绝缘膜中形成多个第二接触孔。制造半导体器件的方法还包括以下步骤：(e)分别在多个第一接触孔中形成构成该电路的多个第一接触插塞，并且分别在多个第二接触孔中形成构成TEG的多个第二接触插塞。多个第二接触插塞包括第三接触插塞，该第三接触插塞电连接到位于第二区域中的半导体层和位于第二区域中的半导体衬底。
根据一个实施例，可以提高半导体器件的可靠性。
附图说明
图1是根据实施例(第一实施例)的在用于制造半导体器件的工艺中使用的SOI衬底的平面图；
图2是示出根据实施例(第一实施例)的用于制造半导体器件的工艺的主要部分的横截面图；
图3是示出图2之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图4是示出图3之后的用于制造半导体器件的工艺的主要部分的横截面图；
图5是示出图4之后的用于制造半导体器件的工艺的主要部分的横截面图；
图6是示出图5之后的用于制造半导体器件的工艺的主要部分的横截面图；
图7是示出图6之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图8是示出图7之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图9是示出图8之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图10是示出图9之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图11是示出图10之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图12是示出图11之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图13是示出图12之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图14是示出图13之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图15是示出图14之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图16是示出图15之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图17是示出图15之后的用于制造半导体器件的工艺中的主要部分的横截面图；
图18是示出根据第一研究示例的用于制造半导体器件的工艺的主要部分的横截面图；
图19是示出根据第二研究示例的用于制造半导体器件的工艺的主要部分的横截面图；
图20是示出根据该实施例(第一实施例)的用于制造半导体器件的工艺的主要部分的横截面图；
图21是示出根据第三研究示例的用于制造半导体器件的工艺的主要部分的横截面图；
图22是示出TEG的平面布局的示例的平面图；
图23是示出TEG的平面布局的另一示例的平面图；
图24是示出根据另一实施例(第二实施例)的用于制造半导体器件的工艺的主要部分的俯视图；
图25是示出根据该实施例(第二实施例)的用于制造半导体器件的工艺的主要部分的横截面图；
图26是示出根据该实施例(第二实施例)的用于制造半导体器件的工艺的主要部分的横截面图；
图27是示出根据该实施例(第二实施例)的用于制造半导体器件的工艺的主要部分的横截面图；
图28是示出根据第四研究示例的用于制造半导体器件的工艺的主要部分的俯视图；
图29是示出根据第四研究示例的用于制造半导体器件的工艺的主要部分的横截面图；以及
图30是示出根据该实施例(第二实施例)的修改的用于制造半导体器件的工艺的主要部分的俯视图。
具体实施方式
在以下描述的实施例中，为了方便起见，当需要时，将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例并非彼此不相关，并且一个部分或实施例涉及另一部分或实施例的全部或部分作为其修改、细节或补充说明。另外，在以下描述的实施例中，当提及元件的数目(包括件、值、量、范围等的数目)时，元件的数目不限于特定数目，除非另有说明或数目原则上明显限于特定数目的情况除外，并且大于或小于规定数目的数目也适用。此外，在以下描述的实施例中，不用说，组件(包括元件步骤)并不总是必不可少的，除非另有说明或组件原则上明显必不可少的情况除外。类似地，在下述实施例中，当提到组件的形状、其位置关系等时，基本近似和相似的形状等都被包括在其中，除非另有说明或可以想到它们原则上明显被排除在外的情况除外。这同样适用于对于上述数值和范围。
以下，将参考附图详细描述本发明的实施例。注意，在用于描述实施例的整个附图中，具有相同功能的组件由相同的附图标记表示，并且将省略其重复描述。另外，除非在以下实施例中特别需要，否则相同或相似部分的描述原则上不再重复。
此外，在以下实施例中使用的一些附图中，即使在横截面图中也省略了阴影以使附图易于查看。此外，即使在平面图中也使用阴影线以使附图易于查看。
(第一实施例)
将参考附图描述根据第一实施例的用于制造半导体器件的工艺。图1是在根据第一实施例的在用于制造半导体器件的工艺中使用的SOI衬底的平面图。图2至图17是分别示出根据第一实施例的用于制造半导体器件的工艺的主要部分的横截面图。
首先，如图1和图2所示，制备(提供)绝缘体上硅(SOI)衬底1。
从图2可以看出，SOI衬底1包括作为支撑衬底的半导体衬底(支撑衬底)SB、形成在半导体衬底SB的主表面上的绝缘层(掩埋绝缘膜)BX和形成在绝缘层BX的上表面上的半导体层SM。
半导体衬底SB是支撑绝缘层BX和在绝缘层BX上方的结构的支撑衬底，但也是半导体衬底。半导体衬底SB优选地为单晶硅衬底，并且例如由p型单晶硅制成。例如，半导体衬底SB可以由电阻率大约为1Ωcm至10Ωcm的单晶硅形成。半导体衬底SB的厚度例如可以为约700μm至750μm。绝缘层BX优选地为氧化硅膜，并且绝缘层BX的厚度例如可以为约10nm至20nm。当绝缘层BX为氧化硅膜时，绝缘层BX也可以被视为掩埋氧化膜，即，掩埋氧化物(BOX)层。半导体层SM由单晶硅等制成。例如，半导体层SM可以由电阻率约为1Ωcm至10Ωcm的单晶硅形成。半导体层SM的厚度比作为支撑衬底的半导体衬底SB的厚度薄，并且半导体层SM的厚度例如可以为约15nm至25nm。SOI衬底1由半导体衬底SB、绝缘层BX和半导体层SM构成。
制造SOI衬底1的方法没有限制，而是，SOI衬底1例如可以使用硅注入氧化物(SIMOX)法、接合法或智能切割法等来制造。
此时的SOI衬底1是基本圆盘状晶片(半导体晶片)的状态。
这里，如图1所示，SOI衬底1包括芯片区域(半导体芯片区域、半导体器件区域)CR和在芯片区域CR之间的划片区域(切割区域)SR，从芯片区域CR将可以获取半导体芯片(半导体器件)，并且每个芯片区域CR在平面图中被划片区域SR包围。即，在SOI衬底1中，多个芯片区域CR以阵列布置，并且以阵列布置的芯片区域CR之间的区域对应于划片区域SR。因此，在SOI衬底1中，以阵列布置的多个芯片区域CR被划片区域SR分隔。通过在划切工艺(切割工艺)中沿着划片区域SR切割(划切)SOI衬底1，每个芯片区域CR被单片化为半导体芯片(半导体器件)。芯片区域CR和划片区域SR对应于同一SOI衬底1的主表面上的不同平面区域。
图2至图17是横截面图，每个横截面图示出了SOI衬底1中的形成有各种电路的电路区域A和形成有TEG的TEG区域1B的主要部分。
构成诸如静态随机存取存储器(SRAM)等各种电路的半导体元件形成在电路区域1A中，并且用于VC检查等的TEG形成在TEG区域1B中。形成在TEG区域1B中的用于VC检查的TEG例如可以是具有SRAM结构的TEG。电路区域1A被包括在芯片区域CR中，并且当每个芯片区域CR被单片化以制造半导体芯片时，电路区域1A被包括在半导体芯片中。形成在电路区域1A中的MISFET 2是可以在作为产品的半导体芯片中所使用的MISFET。即，形成在电路区域1A中的MISFET 2是构成某一电路(这里是SRAM电路)的晶体管。TEG区域1B被包括在划片区域SR中，并且当每个芯片区域CR被单片化以制造半导体芯片时，TEG区域1B未被包括在半导体芯片中。形成在TEG区域1B中的MISFET 3是构成用于VC检查的TEG的MISFET(所谓的虚设晶体管)，而不是可以在作为产品的半导体芯片中所使用的MISFET。
接着，如图3所示，在SOI衬底1中形成元件隔离区域ST。
为了形成元件隔离区域ST，例如，通过光刻技术和干法蚀刻技术在SOI衬底1(半导体层SM)的主表面中形成元件隔离沟槽ST1，元件隔离沟槽ST1穿透半导体层SM和绝缘层BX并且到达底部的衬底SB。由于元件隔离沟槽ST1穿透半导体层SM和绝缘层BX、并且元件隔离沟槽ST1的底部到达衬底SB(元件隔离沟槽ST1的底部位于衬底SB的厚度的中间)，在元件隔离沟槽ST1的底部处露出衬底SB。然后，可以通过使用膜形成技术、CMP技术等用绝缘膜填充元件隔离沟槽ST1来形成元件隔离区域ST。例如，通过在SOI衬底1的主表面上形成绝缘膜以填充元件隔离沟槽ST1、并且然后通过化学机械抛光(CMP)法等去除元件隔离沟槽ST1外部的绝缘膜，从而可以形成由掩埋在元件隔离沟槽ST1中的绝缘膜制成的元件隔离区域ST。元件隔离区域ST形成在SOI衬底1中的电路区域1A和TEG区域1B两者中。
在SOI衬底1中，通过形成元件隔离区域ST将半导体层SM划分为多个部分(即，活性区域)，并且构成每个活性区域的半导体层SM被元件隔离区域ST包围。此外，通过以下工艺在构成每个活性区域的半导体层SM上形成金属绝缘体半导体场效应晶体管(MISFET)。
接着，如图4所示，在SOI衬底1的主表面上(即，在半导体层SM的主表面上)经由栅极绝缘膜GF形成栅极电极GE。具有与栅极电极GE相同的平面形状的绝缘膜CP可以形成在栅极电极GE上。
将描述形成栅极绝缘膜GF和栅极电极GE的步骤的具体示例。首先，在SOI衬底1的主表面(即，在半导体层SM的主表面)上形成用于栅极绝缘膜GF的绝缘膜之后，在绝缘膜上形成用于栅极电极GE的导电膜(例如，多晶硅膜)，并且在导电膜上形成绝缘膜(以后成为绝缘膜CP的绝缘膜)。此后，通过使用光刻技术和蚀刻技术对用于栅极电极GE的导电膜和导电膜上的绝缘膜的堆叠膜进行图案化，可以形成由图案化导电膜制成的栅极电极GE。用于栅极绝缘膜GF的绝缘膜保留在栅极电极GE与半导体层SM之间，并且变成栅极绝缘膜GF。此外，在栅极电极GE上，形成如下绝缘膜CP，该绝缘膜CP以与栅极电极GE基本相同的平面形状而被图案化。此外，除了被栅极电极GE覆盖的部分，用于栅极绝缘膜GF的绝缘膜可以通过在用于栅极电极GE的导电膜的图案化步骤中执行的干法蚀刻或在干法蚀刻之后执行的湿法蚀刻来被去除。
栅极绝缘膜GF和栅极电极GE形成在SOI衬底1中的电路区域1A和TEG区域1B两者中。形成在电路区域1A中的栅极绝缘膜GF和栅极电极GE与构成各种电路的MISFET 2的栅极绝缘膜和栅极电极相对应，并且形成在TEG区域1B中的栅极绝缘膜GF和栅极电极GE与构成TEG的MISFET 3的栅极绝缘膜和栅极电极相对应。
接着，如图5所示，在电路区域1A和TEG区域1B中的每个中，在栅极电极GE的侧壁上形成侧壁间隔物(侧壁、侧壁绝缘膜)SW1作为侧壁绝缘膜。侧壁间隔物SW1由堆叠膜构成，堆叠膜包括由氧化硅膜等制成的绝缘膜IL1和由氮化硅膜等制成的绝缘膜IL2。侧壁间隔物SW1例如可以通过以下方式形成：在SOI衬底1的主表面(即，半导体层SM)上形成由绝缘膜IL1和在绝缘膜IL1上的绝缘膜IL2构成的堆叠膜，以覆盖栅极电极GE，并且然后通过各向异性蚀刻技术回蚀堆叠膜。
接着，如图6所示，在电路区域1A和TEG区域1B中的每个区域中，在半导体层SM的未被栅极电极GE和侧壁间隔物SW1覆盖的部分上(即，在半导体层SM的裸露表面上)，通过外延生长方法形成半导体层(外延层)EP。因此，半导体层EP形成在半导体层SM的、位于由栅极电极GE和侧壁间隔物SW1构成的结构的两侧的区域上。半导体层EP例如由硅(单晶硅)制成。
注意，以下将半导体层SM和形成在半导体层SM上的半导体层EP的组合称为半导体层SM1。当作为另一实施例省略形成半导体层EP的步骤时，也可以省略形成侧壁间隔物SW1的步骤。此外，在以下描述中，“半导体层SM1”可以替换为“半导体层SM”。
接着，如图7所示，通过蚀刻去除构成侧壁间隔物SW1的绝缘膜IL2。在该蚀刻时，构成侧壁间隔物SW1的绝缘膜IL1用作蚀刻停止膜并且保留。此时，也可以去除栅极电极GE上的绝缘膜CP。作为另一实施例，也可以去除整个侧壁间隔物SW1。
接着，如图8所示，在电路区域1A和TEG区域1B中的每个区域中，诸如磷(P)或砷(As)等n型杂质被离子注入到栅极电极GE的两侧的半导体层SM1的区域中，从而形成n-型半导体区域(扩展区域、LDD区域)EX。在该离子注入中，栅极电极GE可以被用作掩模(离子注入阻挡掩模)。
接着，如图9所示，在栅极电极GE的侧壁上形成侧壁间隔物SW2作为侧壁绝缘膜。例如，侧壁间隔物SW2可以通过以下方式来形成：在SOI衬底1的主表面(整个主表面)上形成用于形成侧壁间隔物SW2的绝缘膜，以覆盖栅极电极GE和半导体层EP，并且然后通过各向异性蚀刻技术回蚀绝缘膜。侧壁间隔物SW2形成在电路区域1A和TEG区域1B两者中的SOI衬底1上。当绝缘膜IL1保留时，侧壁间隔物SW2经由绝缘膜IL1形成在栅极电极GE的侧壁上，但是绝缘膜IL1和侧壁间隔物SW2的组合也可以被认为是侧壁间隔物(侧壁绝缘膜)。
接着，如图10所示，在电路区域1A和TEG区域1B中的每个区域中，诸如磷(P)或砷(As)等n型杂质被离子注入到栅极电极GE和侧壁间隔物SW2的两侧的半导体层SM1的区域中，从而形成n+型半导体区域(源极漏极区域)SD。在该离子注入中，栅极电极GE和侧壁间隔物SW2可以被用作掩模(离子注入阻挡掩模)。注意，形成在栅极电极GE和侧壁间隔物SW2的两侧的两个(一对)n+型半导体区域SD中的一个是构成MISFET的源极区域，另一个是构成MISFET的漏极区域。
在用于形成n-型半导体区域EX的离子注入中，n型杂质被注入到在半导体层SM1的未被栅极电极GE覆盖的部分中，并且在用于形成n+型半导体区域SD的离子注入中，n型杂质被注入到半导体层SM1的、未被栅极电极GE和侧壁间隔物SW2覆盖的部分中。n+型半导体区域SD的杂质浓度高于n-型半导体区域EX的杂质浓度。n-型半导体区域EX和n+型半导体区域SD构成用于MISFET的源极或漏极的半导体区域。
形成在电路区域1A中的n-型半导体区域EX和n+型半导体区域SD与构成各种电路的MISFET 2的源极漏极区域相对应，并且形成在TEG区域1B中的n-型半导体区域EX和n+型半导体区域SD与构成TEG的MISFET 3的源极漏极区域相对应。
接着，根据需要，执行激活退火，激活退火是用于激活被引入到n+型半导体区域SD和n-型半导体区域EX中的杂质的热处理。
接着，如图11所示，通过硅化物(自对准硅化物)技术，在n+型半导体区域SD的表面(上层部分)(即，半导体层EP的表面(上层部分))和栅极电极GE的表面(上层部分)中的每个上形成低电阻金属硅化物层(金属化合物层)MS。
例如，形成金属硅化物层MS的步骤可以如下执行。即，在SOI衬底1的主表面(整个表面)上形成金属膜以覆盖栅极电极GE、侧壁间隔物SW2和n+型半导体区域SD之后，执行热处理，从而形成金属硅化物层MS，金属硅化物层MS是金属(金属膜)和半导体(栅极电极和半导体层EP)的反应层(化合物层)。此后，去除未反应的金属膜。金属硅化物层MS形成在电路区域1A和TEG区域1B两者中的SOI衬底1上。
以这种方式，在电路区域1A中形成构成各种电路的MISFET 2，并且在TEG区域1B中形成构成用于VC检查的TEG的虚设MISFET 3。
接着，如图12所示，在SOI衬底1的主表面(整个主表面)上形成作为层间绝缘膜的绝缘膜(层间绝缘膜)L1，以覆盖栅极电极GE、半导体层SM1、侧壁间隔物SW2和金属硅化物层MS。绝缘膜L1形成在SOI衬底1的整个主表面上，并且因此形成在电路区域1A和TEG区域1B两者中。
作为绝缘膜L1，例如，可以使用包括氮化硅膜和在氮化硅膜上的氧化硅膜(比氮化硅膜厚的氧化硅膜)的堆叠膜，或者使用包括氧化硅膜的单层膜。
在形成绝缘膜L1之后，可以根据需要通过CMP法等抛光绝缘膜L1的上表面来提高绝缘膜L1的上表面的平坦度。
接着，如图13所示，使用形成在绝缘膜L1上的光致抗蚀剂图案(未示出)作为蚀刻掩模来对绝缘膜L1进行蚀刻(优选地为干法蚀刻)，从而在绝缘膜L1中形成接触孔(通孔、孔)CT。接触孔CT被形成为穿透绝缘膜L1。接触孔CT形成在电路区域1A和TEG区域1B两者中的SOI衬底中。接触孔CT形成在电路区域1A中的栅极电极GE上和n+型半导体区域SD上，并且接触孔CT形成在TEG区域1B中的栅极电极GE上和n+型半导体区域SD上。
这里，形成在电路区域1A中的n+型半导体区域SD上的接触孔CT用附图标记C1s表示并被称为接触孔C1s，并且形成在电路区域1A中的栅极电极GE上的接触孔CT用附图标记C1g表示并被称为接触孔C1g。此外，形成在TEG区域1B中的n+型半导体区域SD上的接触孔CT用附图标记C2s表示并被称为接触孔C2s，并且形成在TEG区域1B中的栅极电极GE上的接触孔CT用附图标记C2g表示并被称为接触孔C2g。
形成在TEG区域1B中的接触孔CT包括到达半导体衬底SB的接触孔CT。在下文中，到达TEG区域1B中的半导体衬底SB的接触孔CT用附图标记C2a表示并被称为接触孔C2a。接触孔C2a到达半导体衬底SB，并且半导体衬底SB的一部分在接触孔C2a的底部处露出，但是接触孔C1g、C1s、C2g和C2s没有到达半导体衬底SB并且半导体衬底SB在接触孔C1g、C1s、C2g和C2s中未露出。
在形成接触孔CT的步骤中，当绝缘膜L1被蚀刻并且接触孔CT穿透绝缘膜L1时，金属硅化物层MS在接触孔CT的底部处露出。在形成接触孔CT的步骤中，在与SM与绝缘膜L1相比金属硅化物层MS以及半导体层EP不太可能被蚀刻的条件下，执行蚀刻。因此，即使金属硅化物层MS、半导体层EP或半导体层SM在接触孔CT的底部处露出，它们(金属硅化物层MS、半导体层EP、半导体层SM)也几乎不会被蚀刻并且保持。
然而，接触孔C2a形成在如下位置处：在平面图中该位置与元件隔离区域ST和半导体层SM(活性区域)之间的边界重叠。从另一角度来看，接触孔C2a形成在如下位置处：在平面图中的该位置处，接触孔C2a的一部分与半导体层SM(活性区域)重叠、并且另一部分与元件隔离区域ST重叠。因此，在形成接触孔CT的步骤中，当绝缘膜L1被蚀刻并且接触孔C2a穿透绝缘膜L1时，不仅金属硅化物层MS而且元件隔离区域ST在接触孔C2a的底部处露出，并且该露出的元件隔离区域ST也可能被蚀刻。这是因为，在形成接触孔CT的步骤中，在与金属硅化物层MS和半导体层EP和SM相比，元件隔离区域ST更可能被蚀刻的条件下执行蚀刻。因此，由于在接触孔C2a底部处露出的元件隔离区域ST也被蚀刻，接触孔C2a的底部的深度位置变得比半导体衬底SB与绝缘层BX之间的边界的高度位置更深，使得半导体衬底SB的一部分在接触孔C2a的底部附近露出。
注意，形成在电路区域1A中的接触孔CT都形成在在平面图中不与元件隔离区域ST重叠的位置处。因此，在上述接触孔C1g、C1s的底部处，金属硅化物层MS被露出，但半导体衬底SB未露出。此外，在形成在TEG区域1B中的接触孔CT中，除了接触孔C2a之外的接触孔CT形成在在平面图中不与元件隔离区域ST重叠的位置处。因此，在上述接触孔C2g和C2s的底部处，金属硅化物层MS被露出，但半导体衬底SB未露出。另一方面，在形成在TEG区域1B中的接触孔CT中，接触孔C2a形成在在平面图中与元件隔离区域ST部分地重叠的位置处，使得半导体衬底SB的一部分从接触孔C2a露出。因此，金属硅化物层MS、半导体层SM和半导体衬底SB从接触孔C2a露出。
接着，如图14所示，由钨(W)等制成的导电插塞(接触插塞)PG形成(掩埋)在接触孔CT中作为用于连接的导体部分。插塞PG可以如下形成。
为了形成插塞PG，首先，通过溅射法或等离子体CVD法在包括接触孔CT的内部(底部和侧壁)的绝缘膜L1上形成阻挡导体膜(例如，钛膜、氮化钛膜或其堆叠膜)。然后，通过CVD法等在阻挡导体膜上形成由钨膜等制成的主导体膜以填充接触孔CT。其后，通过CMP法、回蚀法等去除接触孔CT外部(绝缘膜L1上)的不需要的主导体膜和阻挡导体膜。结果，绝缘膜L1的上表面被露出，并且形成由被掩埋以保留在接触孔CT中的阻挡导体膜和主导体膜构成的插塞PG。为了简化附图，图14示出了以集成方式构成插塞PG的阻挡导体膜和主导体膜。
这里，掩埋在接触孔C1g中的插塞PG用附图标记P1g表示并被称为插塞P1g，并且掩埋在接触孔C1s中的插塞PG用附图标记P1s表示并被称为插塞P1s。此外，掩埋在接触孔C2g中的插塞PG用附图标记P2g表示并被称为插塞P2g，并且掩埋在接触孔C2s中的插塞PG用附图标记P2s表示并被称为插塞P2s。此外，掩埋在接触孔C2a中的插塞PG用附图标记P2a表示并被称为插塞P2a。形成在TEG区域1B中的插塞PG(P2a、P2g、P2s)是构成用于VC检查的TEG的插塞(接触插塞)。
在电路区域1A中，形成在n+型半导体区域SD上的接触孔C1s中所掩埋的插塞P1s，在其底部处接触并且电连接到n+型半导体区域SD的表面上的金属硅化物层MS。因此，在电路区域1A中，插塞P1s经由n+型半导体区域SD的表面上的金属硅化物层MS，电连接到n+型半导体区域SD(半导体层SM1)。此外，在电路区域1A中，形成在栅极电极GE上的接触孔C1g中所掩埋的插塞P1g，在其底部处接触并且电连接到栅极电极GE的表面上的金属硅化物层MS。因此，在电路区域1A中，插塞P1g经由栅极电极GE的表面上的金属硅化物层MS电连接到栅极电极GE。
在TEG区域1B中，形成在n+型半导体区域SD上的接触孔C2s中所掩埋的插塞P2s，在其底部处接触并且电连接到n+型半导体区域SD的表面上的金属硅化物层MS。因此，在TEG区域1B中，插塞P2s经由n+型半导体区域SD的表面上的金属硅化物层MS电连接到n+型半导体区域SD(半导体层SM1)。此外，在TEG区域1B中，形成在栅极电极GE上的接触孔C2g中所掩埋的插塞P2g，在其底部处接触并且电连接到栅极电极GE的表面上的金属硅化物层MS。因此，在电路区域1A中，插塞P2g经由栅极电极GE的表面上的金属硅化物层MS电连接到栅极电极GE。另外，在TEG区域1B中，掩埋在接触孔C2a中的插塞P2a接触并且电连接到n+型半导体区域SD的表面上的金属硅化物层MS，并且进一步接触并且电连接到半导体衬底SB。因此，在TEG区域1B中，插塞P2a经由n+型半导体区域SD的表面上的金属硅化物层MS电连接到n+型半导体区域SD(半导体层SM1)，并且进一步电连接到半导体衬底SB。此外，在接触孔C2a中，半导体层SM的侧面(构成n+型半导体区域SD的半导体层SM的侧面)也被露出，使得掩埋在接触孔C2a中的插塞P2a接触接触半导体层SM的侧面并且电连接到半导体层SM。因此，插塞P2a电连接到n+型半导体区域SD(半导体层SM1)和半导体衬底SB两者。因此，在TEG区域1B中，半导体衬底SB与半导体层SM1(n+型半导体区域SD)经由插塞P2a被电连接(短路)。
形成在TEG区域1B中的插塞P2g和P2s没有到达半导体衬底SB，但是形成在TEG区域1B中的插塞P2a到达半导体衬底SB，并且插塞P2a电连接(短路)区域1B中的半导体层SM(SM1)和半导体衬底SB。形成在电路区域1A中的插塞P1g和P1s没有到达半导体衬底SB。在电路区域1A中，没有形成将半导体层SM(SM1)和SOI衬底1的半导体衬底SB电连接(短路)的插塞PG，即，没有形成与插塞P2a相对应的插塞PG。
接着，如图15所示，在掩埋有插塞PG的绝缘膜L1上形成用于布线形成的绝缘膜L2。绝缘膜L2可以是单层膜(单层绝缘膜)或堆叠膜(堆叠绝缘膜)。
接着，通过单镶嵌法形成第一层布线。首先，使用光刻胶图案(未示出)作为掩模通过干法蚀刻在绝缘膜L2的预定区域中形成布线沟槽(用于掩埋布线M1的沟槽)，并且然后在SOI衬底1的主表面上(即，在包括布线沟槽的底部和侧壁的绝缘膜L2上)形成阻挡导体膜(阻挡金属膜)。作为阻挡导体膜，例如，可以使用氮化钛膜、钽膜、氮化钽膜等。随后，通过CVD法或溅射法在阻挡导体膜上形成铜种子层，并且通过电解电镀法等在种子层上进一步形成铜镀膜(主导体膜)。布线沟槽的内部填充有镀铜膜。然后，通过CMP法去除在布线沟槽内部以外的区域中的镀铜膜、种子层和阻挡金属膜，从而在布线沟槽中形成以铜为主要导电材料的第一层布线M1。为了简化附图，图15中以集成方式示出了构成布线M1的镀铜膜、种子层和阻挡金属膜。布线M1连接到插塞PG，并且经由插塞PG电连接到n+型半导体区域SD、栅极电极GE等。连接到插塞P2a的布线M1经由插塞P2a电连接到半导体层SM1(n+型半导体区域SD)和半导体衬底SB两者。
接着，如图16和图17所示，根据需要重复形成层间绝缘膜的步骤和形成布线的步骤。因此，形成包括多个布线层的多层布线结构。在图16和图17的情况下，形成绝缘膜(层间绝缘膜)L3、L4和L5、第二层布线(第二布线层)M2、第三层布线(第三布线层)M3、以及第四层布线(第四布线层)M4。在这种情况下，可以依次执行形成绝缘膜L3的步骤、形成布线M2的步骤、形成绝缘膜L4的步骤、形成布线M3的步骤、形成绝缘膜L5的步骤和形成布线M4的步骤。第四层布线M4对应于最上层的布线，并且接合焊盘也可以由布线M4形成。
接着，如图16和图17所示，在绝缘膜L5上形成作为钝化膜(保护膜)的绝缘膜L6以覆盖布线M4。然后，在绝缘膜L6中形成用于接合焊盘的开口(未示出)。至此，前端工艺(晶片工艺)完成。
此后，执行划切工艺以使用划切锯等，沿着包括TEG区域1B的划片区域SR切割或划切SOI衬底1。因此，SOI衬底1被切割并且分离成个体芯片区域CR。单片化芯片区域CR中的每个成为半导体器件(半导体芯片)。由于SOI衬底1和SOI衬底1上的堆叠结构在划片区域SR处被切割，所以包括TEG区域1B的划片区域SR被切割并且去除。通过划切而切割得到的表面成为半导体器件(半导体芯片)的侧面。由于电路区域1A被包括在芯片区域CR中，所以它被包括在所制造的半导体器件(半导体芯片)中。
TEG区域1B中的测试元件组(TEG)被提供以通过VC检查来检查插塞PG的连接故障。为了检测即使在划切工艺之后仍保留在半导体芯片上的电路区域1A中可能发生的缺陷(插塞PG的连接故障)，以与电路区域相同的方式在TEG区域1B中形成MISFET 1A，并且插塞PG连接到这个MISFET。
在第一实施例中，可以使用形成在TEG区域1B中的TEG来执行VC(电压对比)检查。通过VC检查，可以检查(检测)插塞PG的成形故障。
当通过VC检查发现插塞PG的缺陷时，可以通过将检查结果反馈给制造工艺来防止缺陷的发生。此外，当通过VC检查发现插塞PG的缺陷时，可以通过停止使用已经发现缺陷的SOI衬底的制造来防止制造具有缺陷的产品。以这种方式，可以提高半导体器件的可靠性。
VC检查可以在形成插塞PG的步骤之后并且在划切工艺之前的任何时间执行。例如，VC检查可以在前端工艺(晶片工艺)结束之后并且在划切工艺执行之前执行。作为另一实施例，VC检查可以在形成插塞PG之后并且在形成覆盖插塞PG的绝缘膜L2之前执行。备选地，VC检查可以在形成布线M1之后并且在形成覆盖布线M1的绝缘膜L3之前执行。另外，对于已经执行VC检查的SOI衬底1，并不总是需要在VC检查之后执行制造工艺(例如，划切工艺)。
(研究背景)
图18是示出根据本发明人研究的第一研究示例的用于制造半导体器件的工艺的主要部分的横截面图。
在第一研究示例的情况下，从图18可以看出，使用普通半导体衬底(单晶硅衬底)SB11代替SOI衬底。如图18所示，在TEG区域11B中，栅极电极GE11经由栅极绝缘膜GF11形成在半导体衬底SB11上，并且用于源极或漏极的n+型半导体区域SD11形成在半导体衬底SB11的在栅极电极GE11的两侧的区域中。金属硅化物层MS11形成在栅极电极GE11的表面和n+型半导体区域SD11的表面上。层间绝缘膜L11形成在半导体衬底SB11上以覆盖栅极电极GE11。接触孔形成在层间绝缘膜L11中，并且导电塞(接触插塞)P11g、P11s1和P11s2掩埋在接触孔中。插塞P11s1和P11s2形成在n+型半导体区域SD11上以电连接到n+型半导体区域SD11，并且插塞P11g形成在栅极电极GE11上以电连接到栅极电极GE11。
这里，图18所示的插塞P11s1被适当地形成并且与n+型半导体区域SD11上的金属硅化物层MS11接触，并且从而准确地电连接到n+型半导体区域SD11(半导体衬底SB11)。即，插塞P11s1正常连接到半导体衬底SB11(n+型半导体区域SD11)。另一方面，由于形成故障发生在图18所示的插塞P11s2中，插塞P11s2不与n+型半导体区域SD11上的金属硅化物层MS11接触并且不电连接到半导体衬底SB11(n+型半导体区域SD11)。即，插塞P11s2与半导体衬底SB11(n+型半导体区域SD11)的连接不充分。由于例如接触孔的形成故障、导电膜(用于形成插塞的导电膜)对接触孔的填充缺陷等，可能会发生插塞的形成故障。
在VC检查中，用电子束照射待成为目标的TEG(形成在TEG区域11B中的TEG)。在第一研究示例的情况下，当在VC检查中用电子束照射时，正常连接到半导体衬底SB11(n+型半导体区域SD11)的插塞P11s1带正电荷，使得半导体衬底SB11中的电子通过插塞P11s1被释放。此时，由于插塞P11s1发光，因此可以通过检测该光来确认插塞P11s1正常连接到半导体衬底SB11(n+型半导体区域SD11)。另一方面，由于电子不流过未充分连接到半导体衬底SB11(n+型半导体区域SD11)的插塞P11s2并且插塞P11s2不发光，因此可以通过确认形成有插塞P11s2的部分不发光，来检测插塞P11s2的缺陷。以这种方式，可以通过VC检查来确认插塞P11s1和P11s2是否正常形成。
另外，栅极电极GE11经由栅极绝缘膜GF11与半导体衬底SB11绝缘。因此，由于连接到栅极电极GE11的插塞P11g与半导体衬底SB11基本上没有电连接，所以即使在VC检查中用电子束照射插塞P11g，插塞P11g也不发光。然而，当栅极电极GE11由于栅极绝缘膜GF11的形成故障等而与半导体衬底SB11短路时，连接到栅极电极GE11的插塞P11g处于电连接到半导体衬底SB11的状态。因此，当在VC检查中用电子束照射时，插塞P11g发光。以这种方式，通过在VC检查中确认连接到栅极电极GE11的插塞P11g的发光，可以确认栅极电极GE11是否与半导体衬底SB11短路。
图19是示出根据本发明人研究的第二研究示例的用于制造半导体器件的工艺的主要部分的横截面图。
在第二研究示例的情况下，从图19可以看出，使用SOI衬底21。如图19所示，在TEG区域21B中，栅极电极GE21经由栅极绝缘膜GF21形成在SOI衬底21上，并且用于源极或漏极的n+型半导体区域SD21形成在SOI衬底21的半导体层SM21的在栅极电极GE21的两侧的区域中。金属硅化物层MS21形成在栅极电极GE21的表面和n+型半导体区域SD21的表面上。层间绝缘膜L21形成在SOI衬底21上以覆盖栅极电极GE21。接触孔形成在层间绝缘膜L21中，并且导电插塞(接触插塞)P21g、P21s1和P21s2掩埋在接触孔中。插塞P21s1和P21s2形成在n+型半导体区域SD21上以电连接到n+型半导体区域SD21，并且插塞P21g形成在栅极电极GE21上以电连接到栅极电极GE21。
这里，图19所示的插塞P21s1被适当地形成并且与n+型半导体区域SD21上的金属硅化物层MS21接触，并且从而准确地电连接到SOI衬底21的n+型半导体区域SD21(半导体层SM21)。即，插塞P21s1正常连接到SOI衬底21的半导体层SM21(n+型半导体区域SD21)。另一方面，由于形成故障发生在图19所示的插塞P21s2中，插塞P21s2不与n+型半导体区域SD21上的金属硅化物层MS21接触并且不电连接到SOI衬底21的半导体层SM21(n+型半导体区域SD21)。即，插塞P21s2与SOI衬底21的半导体层SM21(n+型半导体区域SD21)的连接不充分。
在VC检查中，用电子束照射待成为目标的TEG(形成在TEG区域21B中的TEG)。在第二研究示例的情况下，即使在VC检查中用电子束照射时，从SOI衬底21的半导体层SM21流向正常插塞P21s1的电流也很小，并且插塞P21s1几乎不发光。这是因为，SOI衬底21的半导体层SM21和半导体衬底SB21被绝缘层BX21绝缘，并且半导体层SM21中的电子的量受到限制，使得从半导体层SM21流入用电子束照射的插塞P21s1中的电流的量也很小，即使插塞P21s1正常连接到SOI衬底21的半导体层SM21。此外，在第二研究示例的情况下，即使在VC检查中用电子束照射时，电子也不流过未充分连接到SOI衬底21的半导体层SM21的插塞P21s2，并且插塞P21s2不发光。因此，在第二研究示例的情况下，即使对形成在SOI衬底上的TEG执行VC检查，也很难区分正常插塞P21s1和异常插塞P21s2，并且VC检查的准确性退化。这会降低半导体器件的可靠性。
另外，在第二研究示例的情况下，即使在VC检查中用电子束照射时，连接到栅极电极GE21的插塞P21g也不发光，而不管栅极电极GE21是否与SOI衬底21的半导体层SM21短路。因此，在VC检查中难以确认栅极电极GE21是否与SOI衬底21的半导体层SM21短路。这会降低半导体器件的可靠性。
<第一实施例的主要特点和效果>
接着，将参考图20描述第一实施例中的VC检查。图20是示出根据第一实施例的用于制造半导体器件的工艺中的主要部分的横截面图，并且示出了与图14中的TEG区域1B的截面相对应的截面，但与图14的不同之处在于以下几点。
图20示出了与图14中的插塞P2s相对应的插塞P2s1和P2s2。在这些插塞中，插塞P2s1适当地形成并且与n+型半导体区域SD上的金属硅化物层MS接触，并且从而准确地电连接到n+型半导体区域SD(SOI衬底1的半导体层SM1)。即，插塞P2s1正常连接到SOI衬底1的半导体层SM1(n+型半导体区域SD)。另一方面，由于形成故障发生在图20所示的插塞P2s2中，因此插塞P2s2不与n+型半导体区域SD上的金属硅化物层MS接触，并且也不电连接到SOI衬底1的半导体层SM1(n+型半导体区域SD)。即，插塞P2s2与SOI衬底1的半导体层SM1(n+型半导体区域SD)的连接不充分。
在VC检查中，用电子束照射待成为目标的TEG(形成在TEG区域1B中的TEG)。当在VC检测中用电子束照射时，正常连接到SOI衬底1的半导体层SM1(n+型半导体区域SD)的插塞P2s1带正电荷，使得电子通过插塞P2s1从半导体层SM1中被释放。在第一实施例的情况下，由于半导体衬底SB和半导体层SM1(n+型半导体区域SD)经由TEG区域1B中的插塞P2a彼此电连接，因此当在VC检查中用电子束照射时，不仅半导体层SM1中的电子而且半导体衬底SB中的电子都通过插塞P2s1被释放。此时，由于插塞P2s1发光，因此可以通过检测该光来确认插塞P2s1正常连接到半导体层SM1(n+型半导体区域SD)。在第一实施例中，由于半导体衬底SB和半导体层SM1(n+型半导体区域SD)经由TEG区域1B中的插塞P2a彼此电连接，因此当在VC检查中用电子束照射时，可以充分确保从SOI衬底1的半导体层SM1流到正常插塞P2s1的电流的量。因此，可以在VC检查中充分确保正常插塞P2s1的发光量(发光强度)。另一方面，由于电子不流过未充分连接到SOI衬底1的半导体层SM1(n+型半导体区域SD)的插塞P2s2并且插塞P2s2不发光，因此可以通过确认形成有插塞P2s2的部分不发光来检测插塞P2s2的缺陷。以这种方式，可以通过VC检查来确认插塞P2s1和P2s2是否正常形成。
即，在上述第二研究示例的情况下，由于半导体层SM21和半导体衬底SB21在TEG区域21B中被绝缘层BX21绝缘，所以在VC检查中从半导体层SM21流向正常插塞P21s1的电流的量很小，并且不能充分确保正常插塞P21s1的发光量(发光强度)。另一方面，在第一实施例中，由于半导体层SM1和半导体衬底SB在TEG区域1B中经由插塞P2s电连接，因此可以充分承受在VC检查中从半导体层SM1流向正常插塞P2s1的电流的量，并且因此可以充分确保正常插塞P2s1的发光量(发光强度)。因此，可以通过VC检查更准确地确认插塞P2s(P2s1、P2s2)是否正常形成。
例如，可以通过在视觉上确认在VC检查中拍摄的插塞P2s的图像以检查发光的正常插塞的光发射(亮部分)与不发光的非导电插塞(暗部分)之间的对比度来确定插塞P2s是否正常形成(即，插塞P2s是否正常连接到半导体层SM1)。
如上所述，通过检测TEG区域1B中的插塞P2s的连接故障的存在/不存在，能够估计电路区域1A中的插塞P1s的连接故障的发生的存在/不存在。因此，由于可以使用形成在TEG区域中的TEG准确地执行VC检查，所以可以提高包括用于VC检查的TEG的半导体器件的可靠性。此外，通过将VC检查的结果反馈到制造工艺，可以提高随后制造的半导体器件的可靠性。
另外，栅极电极GE经由栅极绝缘膜GF与半导体层SM绝缘。因此，由于连接到栅极电极GE的插塞P1g与TEG区域1B中的半导体层SM基本上没有电连接，所以即使在VC检查中用电子束照射插塞P1g，插塞P1g也不发光。然而，当栅极电极GE由于栅极绝缘膜GF的形成故障等而与半导体层SM短路时，连接到栅极电极GE的插塞P1g处于电连接到半导体层SM的状态(短路)。因此，当在VC检查中用电子束照射时，插塞P1g发光。在第一实施例中，由于半导体层SM和半导体衬底SB在TEG区域1B中经由插塞P2a电连接，因此可以在VC检查中充分确保与半导体层SM短路的插塞P1g的发光量(发光强度)。因此，通过在VC检查中确认连接到栅极电极GE的插塞P1g的发光，可以更准确地确定栅极电极GE是否与半导体层SM短路。
这里，与第一实施例不同，假定在TEG区域1B中去除半导体层SM和绝缘层BX并且在去除区域中形成TEG的情况，并且这种情况称为第三研究示例。图21是示出第三研究示例的横截面图。
在第三研究的示例的情况下，如图21所示，构成TEG的MISFET形成在TEG区域1B中的半导体衬底SB上。即，如图21所示，在TEG区域1B中的半导体层SM和绝缘层BX被去除，并且栅极电极GE经由栅极绝缘膜GF形成在半导体衬底SB上，并且n+型半导体区域SD形成在半导体衬底SB中。因此，在第三研究示例(图21)的情况下，TEG区域1B的结构与第一研究示例(图18)的结构几乎相同，与插塞P2g相对应的插塞P31g连接到栅极电极GE，并且与插塞P2s相对应的插塞P31g连接到半导体衬底SB而不是半导体层SM。因此，可以确保VC检查中的发光量(发光强度)。
然而，在第三研究示例的情况下，在电路区域1A中，诸如MISFET等半导体元件形成在保持有SOI结构的区域中，如图14的电路区域1A中那样。另一方面，在TEG区域1B中，如图21所示，TEG形成在半导体层SM和绝缘层BX被去除的区域中。因此，在第三研究示例的情况下，插塞P1s连接到电路区域1A中的半导体层SM，如图14所示，而插塞P31s连接到半导体衬底SB而不是如图21所示的TEG区域1B中的半导体层SM。因此，电路区域1A中的插塞P1s和TEG区域1B中的插塞P31s的连接对象不同。因此，即使可以通过VC检查确认TEG区域1B中的插塞P31s(参见图21)是否正常形成，也难以基于该结果来准确地估计电路区域1A中的插塞P1s(参见图14)是否正常形成，并且其可靠性受到限制。要作为VC检查的目标的插塞(构成TEG的插塞)实质上优选地具有与构成电路区域1A中的电路的插塞相同的结构。
另一方面，在第一实施例中，在电路区域1A中，诸如MISFET等半导体元件形成在保持有SOI衬底1的SOI结构的区域中。另一方面，在TEG区域1B中，TEG形成在保持有SOI衬底1的SOI结构的区域中。即，在第一实施例中，在电路区域1A中，诸如MISFET等半导体元件形成在存在有半导体衬底SB、半导体衬底SB上的绝缘层BX和绝缘层衬底BX上的半导体层SM的区域中。另外，在TEG区域1B中，TEG(构成TEG的MISFET)形成在存在有半导体衬底SB、半导体衬底SB上的绝缘层BX和绝缘层BX上的半导体层SM的区域中。因此，在第一实施例的情况下，由于插塞P1s(参见图14)连接到电路区域1A中的半导体层SM并且插塞P2s(参见图14和20)连接到TEG区域1B中的半导体层SM，所以电路区域1A中的插塞P1s和TEG区域1B中的插塞P2s都连接到SOI衬底1的半导体层SM(SM1)。即，要作为VC检查的目标的插塞P2s具有与构成电路区域1A中的电路的插塞P1s的构造相似的构造。因此，通过检查形成在TEG区域1B中的TEG并且通过VC检查来确认TEG区域1B中的插塞P2s是否正常形成，可以准确地估计电路区域1A中的插塞P1s是否正常形成，并且可以增加估计的可靠性。因此，可以进一步提高VC检查的可靠性。因此，可以提高包括用于VC检查的TEG的半导体器件的可靠性，并且可以提高之后制造的半导体器件的可靠性。
<插塞P2a的形成位置>
接着，将描述用于电连接TEG区域1B中的半导体衬底SB和半导体层SM的插塞p2a的形成位置。图22是示出形成在TEG区域1B中的TEG的平面布局的示例的平面图。在图22中，X方向和Y方向彼此正交。注意，由于插塞P2a被掩埋在接触孔C2a中，所以插塞P2a的形成位置与接触孔C2a的形成位置基本相同。
如稍后描述的图22和图23所示，在TEG区域1B中，接触孔C2a和掩埋在接触孔C2a中的插塞P2a形成在如下位置处：在平面图中该位置与半导体层SM(SM1)和包围半导体层SM(SM1)的元件隔离区域ST之间的边界重叠。因此，由于半导体层SM(SM1)和半导体衬底SB都从接触孔C2a(参见图13和14)露出，掩埋在接触孔C2a中的插塞P2a电连接到半导体层SM(SM1)和半导体衬底SB两者，使得半导体层SM(SM1)和半导体衬底SB经由插塞P2a彼此电连接(短路)。
在图22的情况下，在平面图中被元件隔离区域ST包围的半导体层SM(SM1)的平面形状是矩形，其中两个边与X方向平行并且两个边与Y方向平行，并且接触孔C2a(插塞P2a)布置在矩形的四条边中的每条边上(四个边的中间)。矩形的每条边在平面图中与接触孔C2a(插塞P2a)交叉。通过在平面图中被元件隔离区域ST包围的半导体层SM(SM1)的每条边上布置接触孔C2a(插塞P2a)，半导体层SM(SM1)和半导体衬底SB可以经由插塞P2a以低电阻被连接。因此，当在VC检测中用电子束照射时，容易确保从半导体衬底SB流向经由插塞P2a正常连接到半导体层SM(SM1)的插塞PG(P2s1)以及半导体层SM(SM1)的电流量。这使得在VC检查中更容易确保正常连接到半导体层SM(SM1)的插塞PG(P2s1)的发光量(发光强度)。
图23是示出形成在TEG区域1B中的TEG的平面布局的另一示例的平面图。
在图23的情况下，在平面图中被元件隔离区域ST包围的半导体层SM(SM1)的平面形状是两个边与X方向平行并且两个边与Y方向平行的矩形，并且接触孔C2a(插塞P2a)布置在矩形的四个角部处。通过在平面图中被元件隔离区域ST包围的半导体层SM(SM1)的四个角部处布置接触孔C2a(插塞P2a)，半导体层SM(SM1)和半导体衬底SB可以经由插塞P2a以低电阻被连接。因此，当在VC检测中用电子束照射时，容易确保从半导体衬底SB流向经由插塞P2a正常连接到半导体层SM(SM1)的插塞PG(P2s1)和半导体层SM(SM1)的电流量。这使得在VC检查中更容易确保正常连接到半导体层SM(SM1)的插塞PG(P2s1)的发光量(发光强度)。
此外，在用于形成接触孔CT的光刻工艺中，由于光掩模的未对准等，接触孔CT的形成位置在一些情况下会偏离设计位置。在这种情况下，在图23中，布置在半导体层SM的四个角部处的总共四个接触孔C2a沿同一方向错位。因此，在图23的情况下，即使当接触孔C2a的形成位置偏离设计位置时，也可以防止布置在半导体层SM的四个角部处的四个接触孔C2a全部位于在平面图中不与半导体层SM重叠的位置处，使得四个接触孔C2a中的至少一个可以连接半导体层SM和半导体衬底SB。因此，在图23的情况下，接触孔C2a的错位的容限(余量)增加，并且形成接触孔CT的步骤可以更容易执行。
此外，已经描述了接触孔C2a的平面尺寸(平面面积)与接触孔C2s的平面尺寸(平面面积)相同，但是更优选的是，接触孔C2a的平面尺寸(平面面积)大于接触孔C2s的平面尺寸(平面面积)。即，更优选的是，插塞P2a的平面尺寸(平面面积)大于插塞P2s的平面尺寸(平面面积)。换言之，更优选的是，接触孔C2a(插塞P2a)的直径大于接触孔C2s(插塞P2s)的直径。
通过增加接触孔C2a的平面尺寸(平面面积)，接触孔C2a错位的容限(余量)增加。此外，通过增加接触孔C2a的平面尺寸(平面面积)，用于形成接触孔C2a的蚀刻可以更容易执行，使得半导体层SM和半导体衬底SB可以更可靠地从接触孔C2a被露出。此外，由于接触孔C2a需要到达半导体衬底SB，因此接触孔C2a的深度比接触孔C2s的深度深。随着接触孔的深度增加，接触孔的蚀刻变得更加困难，并且随着接触孔的平面尺寸(平面面积)增加，接触孔的蚀刻变得更容易。因此，通过增加比接触孔C2s深的接触孔C2a的平面尺寸(平面面积)，能够更准确地形成到达半导体衬底SB的接触孔C2a。
例如，当栅极电极GE的栅极长度约为55nm时，接触孔C2s的直径例如可以为约0.08μm，而接触孔C2a的直径例如可以为约0.16μm，这是接触孔C2s直径的大约两倍。
此外，在第一实施例中，要作为VC检查的目标的TEG形成在划片区域SR中，并且在这种情况下，TEG区域1B被包括在划片区域SR中。作为另一实施例，要作为VC检查的目标的TEG可以形成在芯片区域CR而不是划片区域SR中，并且在这种情况下，TEG区域1B被包括在芯片区域CR中。但是，由于要作为VC检查的目标的TEG不是作为产品使用的电路，因此优选的是在划片区域SR形成TEG。通过在划片区域中形成要作为VC检查的目标的TEG，所制造的半导体芯片不包括要作为VC检查的目标的TEG，并且因此可以减小半导体芯片的面积。此外，可以增加从一个SOI衬底1获取的半导体芯片的数目。
(第二实施例)
图24是示出根据第二实施例的用于制造半导体器件的工艺的主要部分的俯视图，并且图25至27是分别示出根据第二实施例的用于制造半导体器件的工艺的主要部分的横截面图。图24至图27示出了TEG区域1B的一部分。图24中的A1-A1线的位置处的横截面图基本上对应于图25，图24中的A2-A2线的位置处的横截面图基本上对应于图26，图24中的A3-A3线的位置处的横截面图基本上对应于图27。虽然图24至图27示出了每个MISFET形成在平面图中被元件隔离区域包围的半导体层SM(SM1)上的情况，但是形成在被元件隔离区域包围的半导体层SM(SM1)上的MISFET的数目可以是两个或更多个。
如图24至图27所示，在TEG区域1B中，MISFET 3a和3b被形成为构成TEG的MISFET3。
掩埋在接触孔C2g中的插塞P2g连接到MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE中的每个。掩埋在接触孔C2s中的插塞P2s连接到MISFET 3a的n+型半导体区域SD和MISFET 3b的n+型半导体区域SD中的每个。这里，连接到MISFET 3a的栅极电极GE的插塞P2g称为插塞(栅极插塞)P2ga，并且连接到MISFET 3b的栅极电极GE的插塞P2g称为插塞(栅极插塞)P2gb。此外，连接到MISFET 3a的n+型半导体区域SD的插塞P2s称为插塞P2sa，并且连接到MISFET 3b的n+型半导体区域SD的插塞P2s称为插塞P2sb。
插塞P2a被形成为还到形成有MISFET 3a的半导体层SM(SM1)，并且形成有MISFET3a的半导体层SM(SM1)经由插塞P2a电连接到半导体衬底SB。此外，插塞P2a被形成为还到形成有MISFET 3b的半导体层SM(SM1)，并且形成有MISFET 3b的半导体层SM(SM1)经由插塞P2a电连接到半导体衬底SB。
布线M1ga作为布线M1连接到插塞P2ga，并且布线M1gb作为布线M1连接到插塞P2gb，但是布线M1ga和布线M1gb不是一体地形成的并且彼此分离。布线M1ga和布线M1gb连接到第二层布线M2中所包括的公共布线M2g。
第一层布线M1中包括的布线M1ga和布线M1gb彼此分离，但是由于布线M1ga和布线M1gb连接到公共布线M2g，所以布线M1ga和布线M1gb经由布线M2g电连接。因此，MISFET 3a的栅极电极GE经由插塞P2ga和布线M1ga电连接到布线M2g，并且MISFET 3b的栅极电极GE经由插塞P2gb和布线M1gb电连接到布线M2g。因此，布线M2g电连接到MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE两者。
连接到MISFET 3a的一个n+型半导体区域SD(源极)的插塞P2sa以及连接到MISFET3b的一个n+型半导体区域SD(源极)的插塞P2sb，被连接到第一层布线M1中包括的公共布线M1s1。此外，连接到MISFET 3a的另一n+型半导体区域SD(漏极)的插塞P2sa以及连接到MISFET 3b的另一n+型半导体区域SD(漏极)的插塞P2sb，被连接到第一层布线M1中包括的公共布线M1s2。
图28和图29是示出根据本发明人研究的第四研究示例的用于制造半导体器件的工艺的主要部分的俯视图(图28)和横截面图(图29)，并且分别对应于图24和图27。图28中的B3-B3线的位置处的横截面图基本上对应于图29。由于图28中的B1-B1线的位置处的横截面图与图25几乎相同，并且图28中的线B2-B2处的横截面图与图26几乎相同，所以这里省略对其的重复描述。
图28和图29所示的第四研究示例与图24至图27所示的第二实施例不同之处在于以下几点。
即，在图28和图29所示的第四研究示例的情况下，插塞P2ga和插塞P2gb电连接到布线M1中包括的公共布线M1g。因此，在图28和图29所示的第四研究示例的情况下，没有形成布线M1ga、M1gb和M2g。在图28和图29所示的第四研究示例的情况下，MISFET 3a的栅极电极GE经由插塞P2ga电连接到布线M1g，并且MISFET 3b的栅极电极GE经由插塞P2gb电连接到布线M1g，并且因此布线M1g电连接到MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE。
这里，在图28和图29所示的第四研究示例中，将考虑执行VC检查以确认MISFET 3a和3b的栅极电极GE是否与半导体层SM短路的情况。在这种情况下，VC检查可以在绝缘膜L3、L4、L5和L6以及布线M2、M3和M4通过抛光等被去除并且布线M1(M1g、M1s1、M1s2)保留的状态下(例如，在布线M1(M1g、M1s1、M1s2)的上表面露出的状态下)执行。
当在VC检查中用电子束照射时，如果MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE都不与半导体层SM短路，则布线M1g不发光，而如果MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE中的至少一个与半导体层SM短路，则布线M1g发光。因此，通过确认布线M1g的发光的存在/不存在，可以确定是否MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE都不与半导体层SM短路活着是否MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE中的至少一个与半导体层SM短路。然而，当布线M1g发光时，可以确定是否MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE中的至少一个与半导体层SM短路，但是不能确定MISFET 3a的栅极电极GE和MISFET 3b的栅极电极GE中的哪个与半导体层SM短路。因此，难以确定由于栅极绝缘膜GF的形成故障等而导致栅极电极GE与半导体层SM之间发生短路的位置。即，难以确定用于形成在TEG区域1B中的TEG的多个MISFET 3(3a、3b)中的哪个中发生栅极电极GE与半导体层SM之间的短路。
接着，在图24至图27所示的第二实施例中，将考虑执行VC检查以确认MISFET 3a和3b的栅极电极GE是否与半导体层SM短路的情况。在这种情况下，VC检查也可以在绝缘膜L3、L4、L5和L6以及布线M2、M3和M4通过抛光等被去除并且布线M1(M1ga、M1gb、M1s1、M1s2)保留的状态下(例如，在布线M1(M1ga、M1gb、M1s1、M1s2)的上表面露出的状态下)执行。在这种状态下，布线M1ga和布线M1gb彼此分离并且彼此不电连接。即，布线M1ga和布线M1gb在存在布线M2g的状态下经由布线M2g电连接，但是如果布线M2g被去除，则布线M1ga和布线M1gb不再彼此电连接，并且VC检查在这种状态下被执行。
当在VC检查中用电子束照射时，如果MISFET 3a的栅极电极GE不与半导体层SM短路，则布线M1ga不发光，而如果MISFET 3a的栅极电极GE与半导体层SM短路，则布线M1ga发光。此外，当在VC检查中用电子束照射时，如果MISFET 3b的栅极电极GE不与半导体层SM短路，则布线M1gb不发光，而如果MISFET 3b的栅极电极GE与半导体层SM短路，则布线M1gb发光。因此，可以通过确认布线M1ga的发光的存在/不存在来确定MISFET 3a的栅极电极GE是否与半导体层SM短路，并且可以通过确认布线M1gb的发光的存在/不存在来确定MISFET 3b的栅极电极GE是否与半导体层SM短路。例如，MISFET 3a的栅极电极GE经由栅极绝缘膜GF与半导体层SM绝缘，但是如果MISFET 3b的栅极电极GE由于栅极绝缘膜GF的形成故障等而与半导体层SM短路，则布线M1ga不发光并且布线M1gb发光。此外，例如，MISFET 3b的栅极电极GE经由栅极绝缘膜GF与半导体层SM绝缘，但是如果MISFET 3a的栅极电极GE由于栅极绝缘膜GF的形成故障等而与半导体层SM短路，则布线M1gb不发光并且布线M1ga发光。因此，对于MISFET 3a和3b中的每个，可以确认栅极电极GE与半导体层SM之间短路的存在/不存在。因此，可以确定由于栅极绝缘膜GF的形成故障等而在栅极电极GE与半导体层SM之间发生短路的位置。即，可以确定在形成在TEG区域1B中的TEG的多个MISFET 3(3a、3b)中的哪个中发生栅极电极GE与半导体层SM之间的短路。
此外，在图24至图27所示的第二实施例的情况下，通过在VC检查中确认布线M1ga和M1gb的发光的存在/不存在，可以确认布线M1ga和M1gb中的每个是否不与布线M1s1或布线M1s2短路。
另外，在图24至图27所示的第二实施例的情况下，VC检查可以在布线M2通过抛光等被去除并且布线M1(M1ga、M1gb、M1s1、M1s2)的上表面如上所述被露出的状态下执行，但是作为另一实施例，VC检查也可以在布线M2的布线部分被去除而布线M2的通孔部分保留的状态下执行。注意，布线M2的通孔部分是连接布线M2的布线部分和布线M1的部分，并且是掩埋在布线M2的布线部分与布线M1之间的通孔中的导体部分(连接部分、插塞部分)。在这种情况下，布线M2g的通孔部分保留在布线M1ga和M1gb中的每个上，但是由于布线M2g的布线部分已经被去除，所以VC检查在布线M1ga和布线M1gb没有彼此电连接的状态下执行。在VC检查中，如果保留在布线M1ga上的布线M2g的通孔部分发光，则可以确定MISFET 3a的栅极电极GE与半导体层SM短路，而如果保留在布线M1ga上的布线M2g的通孔部分不发光，则可以确定MISFET 3a的栅极电极GE不与半导体层SM短路。此外，在VC检查中，如果保留在布线M1gb上的布线M2g的通孔部分发光，则可以确定MISFET 3b的栅极电极GE与半导体层SM短路，而如果保留在布线M1gb上的布线M2g的通孔部分不发光，则可以确定MISFET 3b的栅极电极GE不与半导体层SM短路。因此，可以确定由于栅极绝缘膜GF的形成故障等而在栅极电极GE与半导体层SM之间发生短路的位置。
此外，在图24至图27的情况下，在TEG区域1B中，连接到连接到MISFET 3a的栅极电极GE的插塞P2g的布线M1g1(栅布线M1)和连接到连接到MISFET 3b的栅极电极GE的插塞P2g的布线M1g2(栅布线M1)分离，并且分离的布线M1g1和M1g2通过上层中的布线M2g(栅极布线M2)连接。这可以应用于源极布线和漏极布线。并且图30示出了这种情况。图30是示出第二实施例的修改的俯视图，并且对应于如上所述的图24。
即，如图30所示，在TEG区域1B中，连接到连接到MISFET 3a的源极区域(n+型半导体区域SD)的插塞P2s的布线M1s1(源极布线M1)和连接到连接到MISFET 3b的源极区域(n+型半导体区域SD)的插塞P2s的布线M1s1(源极布线M1)分离，并且分离的布线M1s1(源极布线M1)可以通过上层中的布线M2s(源极布线M2)连接。在这种情况下，与第二实施例一样，VC检查可以在绝缘膜L3、L4、L5和L6以及布线M2、M3和M4通过抛光等被去除并且布线M1保留的状态下执行。因此，在TEG区域1B中，可以确定MISFET 3a的源极区域(n+型半导体区域SD)和插塞P2s是否准确连接以及MISFET 3b的源极区域(n+型半导体区域SD)和插塞P2s是否准确连接，并且可以确定发生插塞P2s的形成故障的位置。在这种情况下，如第一实施例中所述，如果插塞P2s或连接到插塞P2s的布线M1s1不发光，则可以确定在插塞P2s中发生形成故障。
此外，如图30所示，在TEG区域1B中，连接到连接到MISFET 3a的漏极区域(n+型半导体区域SD)的插塞P2s的布线M1s2(漏极布线M1)，以及连接到连接到MISFET 3b的漏极区域(n+型半导体区域SD)的插塞P2s的布线M1s2(漏极布线M1)分离，并且分离的布线M1s2(漏极布线M1)可以通过上层中的布线M2d(漏极布线M2)连接。在这种情况下，与第二实施例一样，VC检查可以在绝缘膜L3、L4、L5和L6以及布线M2、M3和M4通过抛光等被去除并且布线M1保留的状态下执行。因此，在TEG区域1B中，可以确定MISFET 3a的漏极区域(n+型半导体区域SD)和插塞P2s是否准确连接、以及MISFET 3b的漏极区域(n+型半导体区域SD)和插塞P2s是否准确连接，并且可以确定发生插塞P2s的形成故障的位置。在这种情况下，如第一实施例中所述，如果插塞P2s或连接到插塞P2s的布线M1s2不发光，则可以确定在插塞P2s中发生形成故障。
以上，基于实施例具体描述了本发明人的发明，但本发明不限于上述实施例，并且当然可以在不脱离其主旨的范围内进行各种修改。

Claims (15)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供绝缘体上硅SOI衬底，所述SOI衬底具有包括第一区域和第二区域的主表面，并且具有堆叠结构，所述堆叠结构包括半导体衬底、在所述半导体衬底上的绝缘层和在所述绝缘层上的半导体层；
(b)在所述第一区域中的所述半导体层上形成构成某一电路的第一MISFET，并且在所述第二区域中的所述半导体层上形成第二MISFET，所述第二MISFET构成用于电压对比VC检查的测试元件组TEG；
(c)在所述SOI衬底的所述主表面上形成第一层间绝缘膜，以覆盖所述第一MISFET和所述第二MISFET；
(d)在位于所述第一区域中的所述第一层间绝缘膜中形成多个第一接触孔，并且在位于所述第二区域中的所述第一层间绝缘膜中形成多个第二接触孔；以及
(e)分别在所述多个第一接触孔中形成构成所述某一电路的多个第一接触插塞，并且分别在所述多个第二接触孔中形成构成所述TEG的多个第二接触插塞，
其中所述多个第二接触插塞包括第三接触插塞，所述第三接触插塞电连接到以下两者：位于所述第二区域中的所述半导体层以及位于所述第二区域中的所述半导体衬底。
2.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(f)在所述(e)之后，执行所述VC检查。
3.根据权利要求1所述的制造半导体器件的方法，
其中所述第三接触插塞到达所述半导体衬底。
4.根据权利要求3所述的制造半导体器件的方法，
其中所述多个第二接触插塞包括第四接触插塞，所述第四接触插塞在所述第二区域中的所述半导体层上形成、并且电连接到所述第二区域中的所述半导体层，并且
其中所述第四接触插塞未到达所述半导体衬底。
5.根据权利要求4所述的制造半导体器件的方法，
其中在所述多个第二接触孔中，掩埋有所述第三接触插塞的所述第二接触孔的平面尺寸，大于掩埋有所述第四接触插塞的所述第二接触孔的平面尺寸。
6.根据权利要求3所述的制造半导体器件的方法，
其中所述多个第二接触孔包括第三接触孔，所述第三接触孔露出所述第二区域中的所述半导体层和所述第二区域中的所述半导体衬底，并且所述第三接触插塞被掩埋在所述第三接触孔中。
7.根据权利要求3所述的制造半导体器件的方法，还包括在所述(a)之后并且在所述(b)之前的以下步骤：
(a1)形成被掩埋在沟槽中的元件隔离区域，所述沟槽穿透所述半导体层和所述绝缘层并且到达所述半导体衬底。
8.根据权利要求7所述的制造半导体器件的方法，
其中所述第三接触插塞被形成在边界处，所述边界在所述半导体层与在平面图中包围所述半导体层的所述元件隔离区域之间。
9.根据权利要求8所述的制造半导体器件的方法，
其中所述第三接触插塞被形成在所述半导体层的、在平面图中被所述元件隔离区域包围的四个角部中的每个角部处。
10.根据权利要求8所述的制造半导体器件的方法，
其中所述第三接触插塞形成在所述半导体层的、在平面图中被所述元件隔离区域包围的四条边中的每条边上。
11.根据权利要求1所述的制造半导体器件的方法，
其中所述多个第一接触插塞包括第五接触插塞，所述第五接触插塞电连接到所述第一区域中的所述半导体层、并且不包括电连接到以下两者的接触插塞：所述第一区域中的所述半导体层以及所述第一区域中的所述半导体衬底。
12.根据权利要求1所述的制造半导体器件的方法，
其中所述第二区域被包括在所述SOI衬底的划片区域中。
13.根据权利要求1所述的制造半导体器件的方法，
其中所述第一区域被包括在所述SOI衬底的芯片区域中。
14.根据权利要求1所述的制造半导体器件的方法，还包括在所述(e)之后的以下步骤：
(e1)在所述层间绝缘膜上形成第一布线层；以及
(e2)在所述第一布线层上形成第二布线层，
其中在所述(b)中，在所述第二区域中的所述半导体层上形成第三MISFET，所述第三MISFET作为构成所述TEG的虚设MISFET，
其中所述第二MISFET包括第一栅极电极，
其中所述第三MISFET包括第二栅极电极，
其中所述多个第二接触插塞包括：
第一栅极插塞，电连接到所述第一栅极电极；以及
第二栅极插塞，电连接到所述第二栅极电极，
其中所述第一布线层包括：
第一栅极布线，电连接到所述第一栅极插塞；以及
第二栅极布线，电连接到所述第二栅极插塞，
其中所述第一栅极布线和所述第二栅极布线彼此分离，并且
其中所述第一栅极布线和所述第二栅极布线经由第三栅极布线而被电连接，所述第三栅极布线被包括在所述第二布线层中。
15.根据权利要求14所述的制造半导体器件的方法，还包括以下步骤：
(f)在所述(e2)之后，在所述第二布线层已被去除的状态下执行所述VC检查。
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