KR100267808B1 - 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법 - Google Patents

초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법 Download PDF

Info

Publication number
KR100267808B1
KR100267808B1 KR1019980027922A KR19980027922A KR100267808B1 KR 100267808 B1 KR100267808 B1 KR 100267808B1 KR 1019980027922 A KR1019980027922 A KR 1019980027922A KR 19980027922 A KR19980027922 A KR 19980027922A KR 100267808 B1 KR100267808 B1 KR 100267808B1
Authority
KR
South Korea
Prior art keywords
superconductor
oxygen
forming
film
interlayer insulating
Prior art date
Application number
KR1019980027922A
Other languages
English (en)
Other versions
KR20000008198A (ko
Inventor
조광철
김길호
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019980027922A priority Critical patent/KR100267808B1/ko
Publication of KR20000008198A publication Critical patent/KR20000008198A/ko
Application granted granted Critical
Publication of KR100267808B1 publication Critical patent/KR100267808B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32058Deposition of superconductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법에 관한 것으로, 특히 이 방법은 하부 층간 절연막 전면에 산소 함량에 따라 초전도체 또는 부도체로 전기적 특성이 변하며 부도성을 가지는 제 1 초전도체막을 형성하는 단계와, 하부 층간 절연막 내의 콘택 전극과 연결되는 부위의 제 1 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 하부 금속 배선으로 형성하며 그 외 영역을 층간 절연막으로 형성하는 단계와, 하부 금속 배선 및 층간 절연막 상부 전면에 제 2 초전도체막을 형성하는 단계와, 하부 금속 배선과 이후 형성될 상부 금속 배선을 연결하기 위한 콘택 영역에 해당하는 제 2 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 플러그로 형성하며 그 외 영역을 층간 절연막으로 형성하는 단계와, 플러그 및 층간 절연막 상부 전면에 제 3 초전도체막을 형성하는 단계와, 플러그와 하부 배선을 연결하기 위한 영역에 해당하는 제 3 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 상부 금속 배선으로 형성하며 그 외 영역을 층간 절연막으로 형성하는 단계를 포함한다. 따라서, 본 발명은 박막 증착/감광막 패터닝/이온 주입의 공정만으로도 초전도체 물질로 이루어진 다층 배선의 공정이 가능해지며, 다층 배선 공정시 발생하는 단차가 없기 때문에 제조 공정의 수율이 높아진다.

Description

초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법
본 발명은 반도체장치를 전기적으로 연결하는 배선 형성 방법에 관한 것으로서, 특히 고온 초전도체 Y1Ba2Cu3O7-y가 산소의 함량에 따라 초전도체 또는 부도체로 전기적 특성이 바뀌는 점을 이용하여 기존의 비아와 금속막 패터닝 공정에 의한 다층 배선의 공정을 상기 초전도체 단일막으로 간단하게 구현할 수 있는 반도체 장치의 다층 배선 형성 방법에 관한 것이다.
현대 과학 기술에서 반도체 소자, 특히 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET라 함)와 그러한 반도체 소자를 전기적으로 연결하는 집적회로 기술이 끼치는 영향은 막대하다. 최근에 최대 동작 속도가 1010HZ인 MOSFET를 초전도체의 조셉슨 결합(Josepson Junction)의 특성을 이용하여 최대 동작 속도가 1014HZ인 트랜지스터를 구현할 수 있다는 연구 결과가 발표되면서 세계 각국의 연구소에서는 이를 실용화할 수 있는 기술 연구가 활발히 진행되고 있으며 조만간 이의 실용화가 가능할 것으로 예상된다.
초전도체 현상은 저온에서만 나타나기 때문에 일상 생활에 상용화되고 있는 장비에는 응용할 수 없지만 가격보다는 고성능을 우선시 되는 첨단 장비에는 이러한 초전도체 소자를 채택하는 경우가 앞으로는 많아질 것이다.
한편, 초전도체를 채용한 트랜지스터의 특성은 소자의 동작 속도가 고속화되면 이를 전기적으로 연결하는 배선의 동작 또한 고속화되어야 한다. 그러나, 현재 반도체 집적회로 기술인 다층 금속 배선 기술은 다음의 두가지 이유로 동작 속도가 최대 1014HZ까지 미치는 초전도체 소자를 전기적으로 연결하는데 적절하지 못한 것으로 평가되어진다.
첫째, 현재 배선에 주로 사용되는 물질인 알루미늄이나 텅스텐은 내부의 전자들에게 전계가 가해졌을 때 전자들의 반응 속도가 1014HZ까지 미치지 못한다.
둘째, 반도체 집적회로에서는 전류를 흘려주는 금속 배선과 금속 배선 사이에 절연막이 존재하기 때문에 경우에 따라서 금속층/절연막/금속층의 구조가 이루어져 기생 커패시터가 만들어진다. 이때 금속 배선의 전기 저항이 0Ω이 아닌 경우에는 전류 흐름을 지연시키는 RC 지연 현상이 항상 발생하게 된다. 이와 같은 RC 지연은 소자의 동작 속도가 108HZ 이하인 현재의 소자에서 심각한 문제가 되고 있기 때문에 동작 속도가 1014HZ 이하인 초전도체 소자에서는 더욱 심각한 문제가 될 것임에 틀림없다.
한편, 다층의 금속 배선에서 알려진 통상의 관련 기술의 문제점을 들면 반도체장치의 제조 공정중에서 다층의 금속 배선을 형성하기 위한 공정은 그 종류와 수, 그리고 공정에 소요되는 물질이 과다하다. 예를 들어 평탄화된 층간 절연막 위는 금속 배선 및 수직 배선을 위해 다음과 같은 제조 공정 순서로 진행되는데, 금속 박막 증착/감광막 패터닝/금속 박막 식각/절연막 증착/절연막 평탄화/ 비아 식각/비아 금속 전면 증착/비아 금속 전면 식각/감광막 제거 등의 총 9 종류의 공정 단계를 필요로 한다.
그러므로, 이러한 다층 배선의 공정에는 공정의 종류가 다양하기 때문에 각 공정 별로 사용되는 물질도 서로 다르며 각 공정에 따라 서로 다른 장비가 사용되기 때문에 장비의 구입 비용 및 공정 진행의 비용이 많이 소요된다.
그 뿐만 아니라 다층의 배선 공정시에는 배선 형성후 이 후의 공정을 진행하기 위하여 절연막의 평탄화 공정이 필요하다. 이 평탄화 공정은 주로 CMP(Chemical Mechanical Polishing)를 사용하는데, 이 공정에 사용되고 있는 슬러리가 비싸기 때문에 공정 비용이 높아진다.
그러므로, 현재 연구가 활발하게 진행되고 있는 초전도체를 이용한 초고속 동적 소자(>1012HZ)가 실용화될 경우 이러한 동작 속도에 부응하여 전기적 신호를 전달할 수 있는 전기적 배선이 필요하고, 통상적인 다층 배선의 제조 공정의 단계를 단축하여 공정 진행 과정 중 발생하는 단차(topology) 또는 소자의 수율 저하를 방지하는 반도체 장치의 다층 배선 방법이 필요하다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 산소 함량에 따라 전기적 특성이 초전도체/부도체로 변하는 물질을 이용하여 박막 증착/감광막 패터닝/이온 주입의 공정으로 금속 배선과 층간 절연막을 동시에 형성하므로써, 배선 내의 전자 반응 속도가 빠르고 전기 저항이 0Ω인 전기 배선을 구현할 수 있는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법을 제공하는데 있다.
도 1은 초전도체 Y1Ba2Cu3O7-y가 산소의 함량에 따라 초전도체 또는 부도체로 전기적 특성이 바뀌는 것을 설명하기 위한 도면,
도 2a 내지 도 2m은 본 발명에 따른 초전도체 물질을 사용한 반도체장치의 다층 배선을 형성하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘 기판 12: 필드 산화막
14: 게이트 산화막 16a: 게이트 전극
16b: 더미 전극 18: 하부 층간 절연막
20: 콘택 전극 22: 제 1 초전도체막
22': 하부 금속 배선 23,25,27: 감광막 패턴
24: 제 2 초전도체막 24': 플러그
26: 제 3 초전도체막 26': 상부 금속 배선
상기 목적을 달성하기 위하여 본 발명은 다층 배선 구조를 가지는 반도체장치를 형성함에 있어서, 층간 구조물을 전기적으로 절연하기 위한 하부 층간 절연막 내에 반도체 소자와 전기적으로 콘택된 콘택 전극을 형성하는 단계와, 상기 콘택 전극 표면이 드러난 하부 층간 절연막 전면에 산소 함량에 따라 초전도체 또는 부도체로 전기적 특성이 변하며 부도성을 가지는 제 1 초전도체막을 형성하는 단계와, 상기 콘택 전극과 연결되는 부위의 제 1 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 하부 금속 배선으로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계와, 상기 하부 금속 배선 및 층간 절연막 상부 전면에 부도성을 가지는 제 2 초전도체막을 형성하는 단계와, 상기 하부 금속 배선과 이후 형성될 상부 금속 배선을 연결하기 위한 콘택 영역에 해당하는 제 2 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 플러그로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계와, 상기 플러그 및 층간 절연막 상부 전면에 부도성을 가지는 제 3 초전도체막을 형성하는 단계와, 상기 플러그와 하부 배선을 연결하기 위한 영역에 해당하는 제 3 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 상부 금속 배선으로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 다층 배선 형성 방법에 있어서, 상기 제 1 내지 제 3 초전도체막은 Y1Ba2Cu3O7-y을 사용하며, 이때 Y1Ba2Cu3O7-y의 y는 산소가 도핑되기 전에 0.5∼1의 값을 가지며, 산소가 도핑된 후에 0∼0.1의 값을 가지는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명에 따른 초전도체 물질을 사용한 다층 배선의 다른 형성 방법은 층간 구조물을 전기적으로 절연하기 위한 하부 층간 절연막 내에 반도체 소자와 전기적으로 콘택된 콘택 전극을 형성하는 단계와, 상기 콘택 전극 표면이 드러난 하부 층간 절연막 전면에 초전도성을 가지는 제 1 초전도체막을 형성하는 단계와, 상기 콘택 전극과 연결되는 부위를 제외한 나머지 제 1 초전도체막에만 선택적으로 막질 내의 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 하부 금속 배선으로 형성하는 단계와, 상기 하부 금속 배선 및 층간 절연막 상부 전면에 초전도성을 가지는 제 2 초전도체막을 형성하는 단계와, 상기 하부 금속 배선과 이후 형성될 상부 금속 배선을 연결하기 위한 콘택 영역을 제외한 나머지 제 2 초전도체막에만 선택적으로 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 플러그로 형성하는 단계와, 상기 플러그 및 층간 절연막 상부 전면에 초전도성을 가지는 제 3 초전도체막을 형성하는 단계와, 상기 플러그와 하부 배선을 연결하기 위한 영역을 제외한 나머지 제 3 초전도체막에만 선택적으로 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 상부 금속 배선으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 의하면, 고온 초전도체 Y1Ba2Cu3O7-y가 산소의 함량에 따라 초전도체 또는 부도체로 전기적 특성이 바뀌는 것을 이용하여 이 초전도체 물질을 금속 배선 물질로 사용하므로 배선 내의 전자 반응 속도가 빠르고 전기 저항이 0Ω인 전기 배선을 구현할 수 있다.
그리고, 본 발명은 이 초전도체 물질로 배선 형성시 박막 증착/감광막 패터닝/이온 주입의 공정만으로도 금속 배선과 층간 절연막을 동시에 형성할 수 있기 때문에 제조 공정이 간단해질 뿐만 아니라 공정 진행 과정 중 발생하는 단차를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 초전도체 Y1Ba2Cu3O7-y가 산소의 함량에 따라 초전도체 또는 부도체로 전기적 특성이 바뀌는 것을 설명하기 위한 도면으로, 이 초전도체 물질인 Y1Ba2Cu3O7-y의 y값이 0.1, 0.3, 0.5, 0.6일 때 각각 온도 대 저항크기를 나타낸 기울기를 나타낸 것이다.
여기서, Y1Ba2Cu3O7-y는 y가 0.5 미만일 때 100K이상의 고온에서 저항값이 10-1ohm.cm이하의 저저항 값을 가지는 반면에 y가 0.5 이상일 때는 100K이상의 고온에서 저항 값이 높아진다.
그러므로, 본 발명은 Y1Ba2Cu3O7-y가 산소 함량에 따라 초전도체 또는 부도체로 전기적 성질이 바뀌는 점을 이용하여 반도체장치의 다층 배선 형성시 선택 영역과 비선택 영역에 해당하는 각 초전도체막의 산소 원자 함량을 다르게 조절하여 금속 배선과 층간 절연막을 동시에 형성한다.
도 2a 내지 도 2m은 본 발명에 따른 초전도체 물질을 사용한 반도체장치의 다층 배선을 형성하기 위한 공정 순서도이다.
이를 참조하면, 본 발명의 다층 배선 형성 공정은 도 2에 나타난 바와 같이 일련의 반도체 소자 공정을 실시하여 기판(10)의 활성 영역에 순차 적층된 게이트 산화막(14) 및 게이트 전극(16a)과 소자 분리 영역 및 활성 영역을 정의하기 위한 필드 산화막(12) 상부에 더미 전극(16b)을 형성한다. 이어서 절연 물질을 두껍게 증착하고 평탄화하여 하부의 소자들과 이후 형성될 배선 사이를 층간 절연하기 위한 하부 층간 절연막(18)을 형성한 후에 콘택 공정으로 게이트 산화막(16a) 에지 근방의 불순물 주입 영역(도시되지 않음)과 콘택되거나 더미 전극(16b) 상부에 콘택되는 콘택 전극(20)을 형성한다. 여기서, 반도체 소자 공정은 통상의 MOSFET 구조를 가지는 트랜지스터를 예로 들었지만, 이 트랜지스터 대신에 초전도체의 조셉슨 결합에 의한 소자를 형성할 수도 있다.
그 다음 산소 함량에 따라 초전도체 또는 부도체로 전기적 특성이 변하며 부도성을 가지는 물질인 Y1Ba2Cu3O7-y을 진공 상태에서 Y:Ba:Cu:O=1:2:3:7-y의 비율로 혼합시켜 기체로 만든 후 웨이퍼 전면에 증착하는데, 이때 y는 0.5과 1 사이에서 선택한 어느 한 값으로 정해진다. 도 2b에 나타난 바와 같이 평탄화된 하부 층간 절연막(18) 전면에 제 1 초전도체막(22)이 형성되며, 웨이퍼 온도 등의 증착 조건은 초전도체 물질과 관련된 기술을 참조하여 최적의 조건에서 실시한다.
이어서, 도 2c에 나타난 바와 같이 하부 금속 배선을 형성하기 위한 사진 공정을 실시하여 제 1 초전도체막(22) 상부에 감광막 패턴(23)을 형성한다.
그리고, 도 2d에 나타난 바와 같이 감광막 패턴(23)이 형성되지 않아 표면이 노출된 제 1 초전도체막(22) 내에 산소를 이온 주입한다. 이 공정에 의해 콘택 전극(20)과 연결되는 부위의 제 1 초전도체막(22)에만 산소가 도핑되어 부도체의 성질이 초전도체로 바꿔진 하부 금속 배선(22')이 형성되며, 나머지 산소가 도핑되지 않아 그대로 부도성을 가지는 제 1 초전도체막(22)이 층간 절연막의 역할을 한다. 이때, 하부 금속 배선(22')을 이루는 초전도체 물질 Y1Ba2Cu3O7-y의 y는 0과 0.1 사이의 값이 되도록 산소를 도핑한다.
그리고, 도 2e에 나타난 바와 같이 감광막 패턴(23)을 제거한다.
이어서, 도 2f에 나타난 바와 같이 하부 금속 배선(22') 및 층간 절연막(22) 상부 전면에 초전도체 물질인 Y1Ba2Cu3O7-y을 증착하여 제 2 초전도체막(24)을 형성한다. 이때도 역시 y는 0.5과 1 사이에서 선택한 어느 한 값을 가진다.
이어서, 도 2g에 나타난 바와 같이 하부 금속 배선과 이후 형성될 상부 금속 배선을 수직으로 연결하기 위한 플러그를 형성하기 위한 사진 공정을 실시하여 제 2 초전도체막(22) 상부에 감광막 패턴(25)을 형성한다.
그 다음 도 2h에 나타난 바와 같이 감광막 패턴(25)이 형성되지 않아 표면이 노출된 제 2 초전도체막(24) 내에 산소를 이온 주입한다. 하부 금속 배선(22')과 연결되는 부위의 제 2 초전도체막(24)에만 산소가 도핑됨에 따라 이 영역이 초전도성을 가지게 되어 플러그(24')로 작용하며, 나머지 산소가 도핑되지 않는 제 2 초전도체막(24)막은 그대로 부도성을 가져 층간 절연막의 역할을 한다. 그리고, 도 2i에 나타난 바와 같이 감광막 패턴(25)을 제거한다.
이어서, 첨부 도면들 2j 내지 2m에 나타난 바와 같이 상부 금속 배선 공정을 실시하게 되는데 이 공정은 위에서 설명한 하부 금속 배선 및 플러그 공정과 동일하게 진행한다. 즉, 플러그(24') 및 층간 절연막(24) 상부면에 Y1Ba2Cu3O7-y을 증착하여 제 3 초전도체막(26)을 형성하고, 사진 공정을 실시하여 상부 금속 배선이 형성될 부분을 제외한 모든 영역을 마스킹하는 감광막 패턴(27)을 형성한다. 그 다음 산소 이온 주입을 실시하여 감광막 패턴(27)이 형성되지 않은 제 3 초전도체막(26)에만 선택적으로 산소를 도핑시킨다. 이로 인해 산소가 도핑된 부분은 상부 금속 배선(26')으로 이후 사용되며 나머지 산소가 도핑되지 않은 부분은 층간 절연막(26)으로 사용된다. 이때도 역시 초전도체 물질 Y1Ba2Cu3O7-y의 y는 산소가 도핑되기 전에 0.5∼1의 값을 가지며, 산소가 도핑된 후에 0∼0.1의 값을 가지도록 한다.
그리고, 본 실시예에서 초전도체 물질을 증착할 때 질소 분위기에서 어닐링을 하면 저항이 105Ω까지 증가되기 때문에 초전도체 이외의 영역에 높은 저항이 필요하면 질소 분위기에서 어닐링 공정을 추가한다.
한편, 본 발명의 다른 실시예에서는 초전도체 물질을 증착할 때 산소 원자의 조성비가 높도록 하여 박막 전체가 초전도성을 가지도록 하고, 절연시킬 부분에만 산소를 소거하여 절연막을 형성하며 이때 산소가 소거되지 않는 막은 배선으로 사용하는 제조 공정으로 상기 일 실시예와 동일한 구조의 다층 배선을 형성한다.
상기한 바와 같이 본 발명에 따르면, 다층 배선 공정시 전자 반응속도가 늦고 RC 지연이 발생하는 금속 배선 대신에 산소 함량에 따라 전기적 특성이 크게 변하는 초전도체 물질을 사용하여 전자 반응 속도가 빠르고 전기 저항이 0Ω인 전기 배선을 간단한 제조 공정으로 구현할 수 있다.
그리고, 본 발명은 박막 증착/감광막 패터닝/이온 주입의 공정만으로도 통상적인 금속 배선 공정과 동일한 구조를 얻을 수 있어 제조 공정이 단순해지며, 초전도체 박막에 산소 이온을 도핑시켜 배선 및 층간 절연막을 동시에 형성할 수 있기 때문에 다층 배선 공정 진행 과정 중 발생하는 단차를 최소화시켜 제조 공정의 수율을 높일 수 있다.
또한, 본 발명에 사용되는 초전도체 물질은 임계 온도 이하에서 초전도체가 아닌 부도체 영역의 저항이 약 10-1∼101이기 때문에 통상인 반도체장치의 절연막에 비해 매우 그 크기가 작지만 초전도체의 배선 저항은 0Ω이다. 이에 따라 본 발명은 전류가 배선으로만 흘러 누설 전류가 발생하지 않기 때문에 배선의 전기적 특성이 크게 향상되는 효과가 있다.
또한, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (8)

  1. 다층 배선 구조를 가지는 반도체장치를 형성함에 있어서,
    층간 구조물을 전기적으로 절연하기 위한 하부 층간 절연막 내에 반도체 소자와 전기적으로 콘택된 콘택 전극을 형성하는 단계;
    상기 콘택 전극 표면이 드러난 하부 층간 절연막 전면에 산소 함량에 따라 초전도체 또는 부도체로 전기적 특성이 변하며 부도성을 가지는 제 1 초전도체막을 형성하는 단계;
    상기 콘택 전극과 연결되는 부위의 제 1 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 하부 금속 배선으로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계;
    상기 하부 금속 배선 및 층간 절연막 상부 전면에 부도성을 가지는 제 2 초전도체막을 형성하는 단계;
    상기 하부 금속 배선과 이후 형성될 상부 금속 배선을 연결하기 위한 콘택 영역에 해당하는 제 2 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 플러그로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계;
    상기 플러그 및 층간 절연막 상부 전면에 부도성을 가지는 제 3 초전도체막을 형성하는 단계; 및
    상기 플러그와 하부 배선을 연결하기 위한 영역에 해당하는 제 3 초전도체막에만 선택적으로 산소를 도핑하여 산소가 도핑된 영역을 상부 금속 배선으로 형성하며 나머지 산소가 도핑되지 않은 영역을 층간 절연막으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  2. 제 1항에 있어서, 상기 제 1 내지 제 3 초전도체막은 Y1Ba2Cu3O7-y을 사용하는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  3. 제 2항에 있어서, 상기 Y1Ba2Cu3O7-y의 y는 산소가 도핑되기 전에 0.5∼1의 값을 가지는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  4. 제 2항에 있어서, 상기 Y1Ba2Cu3O7-y의 y는 산소가 도핑된 후에 0∼0.1의 값을 가지는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  5. 다층 배선 구조를 가지는 반도체장치를 형성함에 있어서,
    층간 구조물을 전기적으로 절연하기 위한 하부 층간 절연막 내에 반도체 소자와 전기적으로 콘택된 콘택 전극을 형성하는 단계;
    상기 콘택 전극 표면이 드러난 하부 층간 절연막 전면에 초전도성을 가지는 제 1 초전도체막을 형성하는 단계;
    상기 콘택 전극과 연결되는 부위를 제외한 나머지 제 1 초전도체막에만 선택적으로 막질 내의 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 하부 금속 배선으로 형성하는 단계;
    상기 하부 금속 배선 및 층간 절연막 상부 전면에 초전도성을 가지는 제 2 초전도체막을 형성하는 단계;
    상기 하부 금속 배선과 이후 형성될 상부 금속 배선을 연결하기 위한 콘택 영역을 제외한 나머지 제 2 초전도체막에만 선택적으로 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 플러그로 형성하는 단계;
    상기 플러그 및 층간 절연막 상부 전면에 초전도성을 가지는 제 3 초전도체막을 형성하는 단계; 및
    상기 플러그와 하부 금속 배선을 연결하기 위한 영역을 제외한 나머지 제 3 초전도체막에만 선택적으로 산소를 소거하여 산소가 소거된 영역을 층간 절연막으로 형성하며 나머지 산소가 소거되지 않은 영역을 상부 금속 배선으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  6. 제 5항에 있어서, 상기 제 1 내지 제 3 초전도체막은 Y1Ba2Cu3O7-y을 사용하는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  7. 제 6항에 있어서, 상기 Y1Ba2Cu3O7-y의 y는 산소가 소거되기 전에 0∼0.1의 값을 가지는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
  8. 제 6항에 있어서, 상기 Y1Ba2Cu3O7-y의 y는 산소가 소거된 후에 0.5∼1의 값을 가지는 것을 특징으로 하는 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법.
KR1019980027922A 1998-07-10 1998-07-10 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법 KR100267808B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980027922A KR100267808B1 (ko) 1998-07-10 1998-07-10 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980027922A KR100267808B1 (ko) 1998-07-10 1998-07-10 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20000008198A KR20000008198A (ko) 2000-02-07
KR100267808B1 true KR100267808B1 (ko) 2000-11-01

Family

ID=19543784

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980027922A KR100267808B1 (ko) 1998-07-10 1998-07-10 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100267808B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691940B1 (ko) * 2000-12-30 2007-03-08 주식회사 하이닉스반도체 반도체소자의 배선 및 그 형성방법
US10936756B2 (en) * 2017-01-20 2021-03-02 Northrop Grumman Systems Corporation Methodology for forming a resistive element in a superconducting structure

Also Published As

Publication number Publication date
KR20000008198A (ko) 2000-02-07

Similar Documents

Publication Publication Date Title
KR100187870B1 (ko) 반도체 구조물 및 그 제조 방법
KR100390951B1 (ko) 반도체 소자의 구리 배선 형성 방법
US6423629B1 (en) Multilevel copper interconnects with low-k dielectrics and air gaps
US6498057B1 (en) Method for implementing SOI transistor source connections using buried dual rail distribution
EP0043944B1 (en) Method for making a self-aligned field effect transistor integrated circuit structure
KR960001602B1 (ko) 집적회로 제조방법
KR20040052345A (ko) 반도체 소자 제조방법
JP2007329478A (ja) 超小型電子部品構造体、超小型電子部品構造体を製造する方法
KR19980069958A (ko) 에스오아이 응용을 위한 벌크 실리콘 전압 평면
US6949831B2 (en) In-plane on-chip decoupling capacitors and method for making same
US11688635B2 (en) Oxygen-free replacement liner for improved transistor performance
US20200335401A1 (en) Sacrificial gate spacer regions for gate contacts formed over the active region of a transistor
TWI409948B (zh) 製造具有不同高度接觸線之高密集度mosfet電路的結構與方法
KR100774600B1 (ko) 라인간 용량 및 누화 잡음이 감소된 반도체 디바이스
US6670703B1 (en) Buried ground plane for high performance system modules
KR100267808B1 (ko) 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법
US5212150A (en) Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer
JPS58215055A (ja) 半導体集積回路装置
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
US5317168A (en) Superconducting field effect transistor
US5166091A (en) Fabrication method in vertical integration
KR100338092B1 (ko) 반도체소자의제조방법
KR100376259B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR0160545B1 (ko) 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법
KR100459947B1 (ko) 반도체소자의금속배선형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 18

LAPS Lapse due to unpaid annual fee