CN101512764A - Soi装置及其制造方法 - Google Patents
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Abstract
本发明提供一种绝缘体上覆硅(SOI)装置(53)和制造此种装置的方法。该装置包含耦接于电压总线(100、102)之间并形成于覆盖绝缘体层(32)的单晶半导体层(30)中之MOS电容器(52)、及半导体衬底(34)。该装置包含至少一个用于放电建立在该MOS电容器(52)上之可能有害电荷之放电路径(86、98、180、178)。该MOS电容器具有形成该MOS电容器的第一板(64)的导电电极材料，和于形成第二板的导电电极材料下方的单晶硅层(30)中的杂质掺杂区(60)。第一电压总线(100)耦接至该电容器的该第一板(64)并经由形成在该半导体衬底中的二极管(177)耦接至放电路径，以及第二电压总线(102)耦接至该电容器的该第二板(60)。
Description
技术领域
本发明大体上系关于绝缘体上半导体(semiconductor on insulator；SOI)装置，以及制造此种装置的方法，且尤系关于SOI装置，以及用于制造包含用于解耦合电容器的放电路径之SOI装置的方法。
背景技术
主要的现代集成电路(IC)藉由使用复数个互连接场效晶体管(FET)(亦称之为金属氧化物场效晶体管(MOSFET或MOS晶体管))而实施。该等IC通常系使用P信道FET(PMOS晶体管或PFET)和N信道FET(NMOS晶体管或NFET)两者而制成，而后此IC系称之为互补MOS或CMOS电路。能藉由形成该MOS晶体管于覆盖绝缘体层之半导体材料薄层而实现MOS IC之某些改良的性能。此等于绝缘体上半导体(SOI)MOS晶体管例如呈现了较低的结电容并因此能以较高的速度操作。
形成在该SOI层中及该SOI层上之该MOS晶体管系互连接以执行所希望之电路功能。许多的电压总线亦连接至适当的装置以当由该电路功能需要时供电至该等装置。该等电压总线可包含例如Vdd总线、Vcc总线、Vss总线、等等，并可包含耦接至外部电源之总线以及耦接至内部产生或内部交变电源之总线。如此处所使用的，术语“Vdd总线”和“Vcc总线”以及“电压总线”等将应用于外部和内部总线。如于电路中之各种节点于电路之操作期间其被充电或放电任一情况，各种总线必须供应电流或吸收电流于这些节点。特别是当该集成电路的开关速度(switching speed)增加时，因为该总线之固有的电感，由总线所需的供应或吸收电流能于该总线上引起显著的电压尖脉波(voltagespike)。于该等总线之间设置解耦合电容器以避免也许由该电压尖脉波所引起之逻辑错误已成常见。例如，此种解耦合电容器能够被连接于该等Vdd和VSS总线之间。这些解耦合电容器系典型地沿着该等总线之长度分布。该等电容器通常(但非必须)形成为MOS电容器，具有一个由用以形成该等MOS晶体管之栅电极之相同材料形成之电容器的一个板、由该SOI层中的杂质掺杂区所形成之电容器的另一个板、以及分隔开由闸极介电质所形成之该电容器的该等二个板的介电质。
当使用此等MOS电容器作为电压总线之间的解耦合电容器时，能够发生能影响集成电路之产率和可靠度之一个问题。该问题之发生系因为于该IC的制造期间能有足够的电荷被建立于电容器上，以透过该电容器介电材料引起破坏性放电。当装置尺寸缩小和尤其当该闸极介电层之厚度减少时此问题变得更为严重。该电荷建立系从一个或多个电浆沉积和/或蚀刻步骤造成，该等步骤系用于沉积和/或蚀刻层间介电材料和用于制造该等集成电路之最后步骤中的金属或其它导体。
因此，希望提供一种MOS装置及用于制造此等MOS装置的方法，其避免电荷建立于解耦合电容器上之破坏效应。此外，希望提供用于制造包含解耦合电容器和用来保护该等解耦合电容器的放电路径之SOI装置的方法。再者，由后续的详细说明和所附之申请专利范围，结合伴随的图式和前述的技术领域和背景，本发明之其它希望之特征和特性将变得清楚。
发明内容
本发明提供一种绝缘体上覆硅(SOI)装置，该装置包含耦接于电压总线之间并形成于覆盖绝缘体层的单晶半导体层中之MOS电容器、和半导体衬底。该装置包含至少一个用于放电建立在该MOS电容器上之可能有害电荷之放电路径。该MOS电容器具有形成该MOS电容器的第一板的导电电极材料，和于形成第二板的导电电极材料下方的单晶硅层中的杂质掺杂区。第一电压总线耦接至该电容器的该第一板并经由形成在该半导体衬底中的二极管耦接至放电路径。第二电压总线耦接至该电容器的该第二板。
本发明提供一种用于制造绝缘体上覆硅(SOI)装置的方法，该装置包含硅衬底、覆盖该硅衬底的埋置绝缘体层、和覆盖该埋置绝缘体层的单晶硅层。依照本发明之一个实施例，该方法包括：形成延伸穿过该单晶半导体层至该埋置绝缘体层的介电隔离区。蚀刻开口以延伸穿过该介电隔离区和该埋置绝缘体层，以暴露该半导体衬底的一部分。该半导体衬底的暴露部分系掺杂有杂质以于该半导体衬底中形成PN结二极管。该单晶半导体层之一部分系掺杂有杂质掺杂剂以形成电容器的第一板，以及形成覆盖于该单晶半导体层之该部分之绝缘体层。形成覆盖于该绝缘体层的导电电极以形成电容器的第二板。第一总线耦接至该电容器的第二板和至该二极管，以及第二总线耦接至该电容器的该第一板。
附图说明
上文中结合下列图式而描述本发明，其中，相似之组件符号表示相似之组件，且其中：
图1显示先前技术解耦合电容器的一部分之部分剖面图；以及
图2至图11显示依照本发明之各种实施例之制造SOI集成电路的方法步骤之剖面图。
具体实施方式
下列之详细说明仅为例示性质，并不作为限制本发明或应用和本发明的使用。再者，并不由呈现于前面技术领域、先前技术、发明内容或下列实施方式中所表示或暗示之任何理论而作为限定本发明。
图1显示习知解耦合电容器结构20之组件之部分剖面图，该解耦合电容器结构20系实施于绝缘体上覆硅(SOI)集成电路(IC)装置结构之一部分。此种IC结构可包含复数个分布之MOS电容器22(仅显示其中一个)，各MOS电容器22包含顶板24、底板26和电容器介电质28。顶板24通常系由组成该IC之剩余部分之该MOS晶体管之该等栅电极使用相同材料制成。电容器介电质28通常系与用于该IC之该MOS晶体管之该闸极介电质使用相同材料制成。底板26系由覆盖绝缘体32之硅薄层30形成，该绝缘体32遂覆盖半导体衬底34。于此实施例中硅之例示层30为掺杂之N型。与顶板24自行对准而形成之重浓度掺杂(heavily doped)N+接触件36促进对层30之欧姆接触(ohmic contact)。层间介电质38覆盖该电容器结构并电性绝缘该等电容器与其它可用来互连接该IC之装置之金属化层。一总线，譬如Vdd总线40，系藉由形成在穿过层间介电质38之开口44中之金属化的接触件42而耦接至顶板24。一总线，譬如Vss总线46，系藉由形成在穿过层间介电质38并接触N+接触件36之开口50中之金属化的接触件48而耦接至底板26。对于各总线复数个金属化接触件通常系用于确保该总线和该电容器的个别板之间具有良好的接触。而且，复数个电容器结构耦接于该等二个总线之间，以及此等电容器结构将被发现分布于该集成电路之附近。
图2至图11显示依照本发明之实施例之形成作为绝缘体上覆硅CMOS集成电路53之部分之解耦合电容器52之一部分的方法步骤之剖面图。依照本发明之实施例，以下作更完全的说明，解耦合电容器52包含至少一个放电路径，在该电容器上或在处理期间电路中任何之非接地节点上建立的电荷藉由此路径能安全的放电以避免破坏该电容器介电质。虽然术语“MOS装置”恰当地指具有金属栅电极和氧化物闸极绝缘体之装置，但是于整篇文中该术语将用来指包含位于闸极绝缘体(无论为氧化物或其它绝缘体)之上的导电栅电极(无论为金属或其它导电材料)之任何半导体装置(该闸极绝缘体遂位于半导体衬底之上)。于这些例示实施例中仅显示了小部分的CMOS集成电路53，特别是其中形成有解耦合电容器52(除了一个N信道MOS晶体管(NMOS晶体管)以及一个P信道MOS晶体管(PMOS晶体管))之电路部分。制造CMOS装置之各种步骤为已知之步骤，而为了简洁起见，许多习知的步骤于此处仅将简短提及，或将其整个省略而不提供已知的制程细节。虽然于此例示实施例中该集成电路系说明为一CMOS电路，但是本发明亦可应用于单一信道型MOS电路的制造。本申请案系相关于审查中相关申请案第11/133,969号，该案揭示之整个内容并合于本案作为参考。
如图2中所例示，依照本发明之一个实施例的方法由提供半导体衬底54开始。该半导体衬底较佳地为具有形成覆盖于单晶硅载体衬底34的单晶硅层30之硅衬底。如此处所使用的，术语“硅层”和“硅衬底”将用为包含典型用于半导体工业之相当纯的或轻浓度杂质掺杂(lightly impurity doped)单晶硅材料，以及混合其它元素譬如锗、碳等之硅以形成实质的单晶半导体材料。为了容易说明，而不作为限制，此处该等半导体材料一般称之为硅材料。单晶硅层30将被用于N信道和P信道MOS晶体管的形成以及解耦合电容器52。单晶硅衬底34提供对单晶硅层30之支撑，以及依照本发明之实施例将用来形成放电路径用于放电建立在解耦合电容器52上之可能的有害电荷。单晶硅层30藉由已熟知的晶圆接合和薄化技术而接合至单晶硅载体衬底34，具有分离单晶硅层30与单晶硅载体衬底34的介电绝缘层32。该单晶硅层被薄化至大约50至300奈米(nm)之厚度，依于所执行的电路功能而定。该单晶硅层和该单晶硅载体衬底两者较佳地具有至少大约每平方1至35欧姆(1-35Ohms per square)之电阻率(resistivity)。依照本发明之一个实施例，薄硅层30被杂质掺杂成N型和单晶硅载体衬底34被杂质掺杂成P型。典型为二氧化硅的介电绝缘层32较佳地具有大约50至200nm之厚度。
作为一个替代的晶圆结合技术，单晶半导体衬底54能够用SIMOX制程形成。该等SIMOX制程为已知的制程其中氧离子被注入至单晶硅衬底34之次表面区(sub-surface region)中。该单晶硅衬底和该注入之氧接着被加热以形成次表面氧化硅介电层32，该次表面氧化硅介电层32电性隔离该衬底之上部分(SOI层30)与单晶硅衬底34之剩余部分。SOI层30之厚度系由注入之离子之能量而决定。无关于用来形成该SOI层的方法，介电层32通常系称之为埋入氧化物或“BOX”，此处亦将如此称呼。
已提供了一个半导体衬底54，依照本发明之一个实施例的方法继续如显示于图3中，形成延伸经过单晶硅层30至介电层或BOX32的介电隔离区58至58。该介电隔离区系较佳地由已知的浅沟槽隔离(shallow trench isolation；STI)技术形成，其中沟槽被蚀刻入单晶硅层30中，该等沟槽被填满譬如沉积之二氧化硅的介电材料，以及藉由CMP去除过量的二氧化硅。如已熟知的，有许多的制程能用来形成该STI，因此此处不须详细说明该制程。于此例示范例中将显示仅有单一N信道MOS晶体管300、单一P信道MOS晶体管200、和单一解耦合电容器52。熟悉此项技术者将了解到，许多其它的装置可需要用来执行所希望的电路功能，包含复数个N信道MOS晶体管、复数个P信道MOS晶体管、和复数个解耦合电容器。因此，若需要的话能形成额外的STI区(未显示)，以提供将被形成在单晶硅层30中和其上之该CMOS电路之各种其它装置之间的电性隔离。
依照本发明之实施例，介电隔离区56和57之间的薄单晶硅层30之部分60能被掺杂成N型。该N型掺杂能够是层30原来的掺杂，或者能是后续藉由离子注入等的掺杂。该薄单晶硅层30之部分60形成解耦合电容器52之该底板。以同样方式，介电隔离区58和57之间的薄单晶硅层30之部分61亦能被掺杂成N型。部分61将用于P信道晶体管200的形成。邻接介电隔离区56之层30之部分63能例如藉由离子注入而被掺杂成P型。部分63将用于N信道晶体管300的形成。能依照已熟知之光学微影术和离子注入技术藉由光阻之图案化层屏蔽不接受特定注入之层30之部分。如图3中所例示，介电材料62之层形成至少在该SOI层之部分60、部分61、和部分63之表面上。介电材料62较佳地具有大约1至3nm之厚度，而最佳地具有大约1.5至2.0nm之厚度。介电材料62形成P信道晶体管200和N信道晶体管300之闸极绝缘体、和电容器52之电容器介电质。并不必要层62用于所有的三个装置；也就是说，一个介电质层能用于电容器介电质而不同的介电质层能用于晶体管200和/或300之闸极绝缘体，但是使用层62于所有的三个装置有助于使方法步骤数目最少。该介电材料能是热生长之二氧化硅，该二氧化硅系藉由于氧化作用环境(oxidizing ambient)中加热硅层30而形成，或该介电材料能是氧化硅、氧氮化硅、氮化硅、或譬如HfSiO之高介电常数介电质等之沉积层。沉积之绝缘体能藉由化学气相沉积(chemical vapor deposition；CVD)、低压化学气相沉积(LPCVD)、或电浆增强型化学气相沉积(PECVD)而沉积。如所例示，层62为沉积在介电隔离区以及在薄硅层30上之沉积层。多晶硅或其它栅电极形成材料之层系沉积在介电材料之层上，并被图案化以形成解耦合电容器52之顶板64、P信道MOS晶体管200之栅电极202、和N信道MOS晶体管300之栅电极302。该栅电极形成材料于下文中将称之为(为了方便说明而非限制)多晶硅，虽然熟悉此项技术者将了解到亦可使用其它的材料。能藉由CVD或LPCVD藉由减少硅烷(SiH4)而沉积该多晶硅。譬如氧化硅、氮化硅、氧氮化硅、等等之硬屏蔽材料层(未显示)亦能沉积在该多晶硅层之上以助于该栅电极的图案化和蚀刻。能使用图案化之光阻层和习知之光学微影技术和电浆蚀刻于Cl或HBr/O2化学而图案化该多晶硅层。于本发明之较佳实施例中，侧壁间隔件66形成在顶板64、栅电极202、和栅电极302之边缘上。能藉由已知的方式异向性蚀刻(anisotropically etching)氧化硅、氮化硅等之层而形成该等侧壁间隔件。间隔件形成材料之层系例如藉由使用CHF3、CF4、或SF6化学作用(chemistry)之反应性离子蚀刻(reactive ion etching；RIE)而被异向性蚀刻，以从实质水平表面(多晶硅特征之顶部)去除该层，及于实质垂直表面(多晶硅特征之侧壁)上留下该层。
如图4中所示，至少一个开口74被蚀刻穿过介电隔离区57和下方介电层32之部分。依照本发明之较佳实施例，第二开口75亦被蚀刻穿过该介电隔离区和该下方介电层。虽然开口74和开口75两者系皆显示被蚀刻穿过相同的介电隔离区，但是二个开口能被蚀刻穿过分离的隔离区。开口74和75被异向性蚀刻，较佳地为反应性离子蚀刻。该介电层能例如使用CF4、CHF3、或SF6化学作用而被反应性离子蚀刻。开口74暴露单晶硅载体衬底34之表面之一部分98以及开口75暴露该载体衬底的一部分99。该蚀刻能被藉由例如光阻之图案化层(未图标)而屏蔽。
亦如图4中所示，硼离子或其它P型导电率决定离子如箭号76所示透过开口75被注入至单晶硅载体衬底34中以于该载体衬底中形成接触区78。相同的P型离子注入亦能导向至薄单晶硅层30中以形成集成电路53之P信道MOS晶体管200之源极204和漏极206区域。该源极和漏极区之离子注入系藉由栅电极202和相关联的侧壁间隔件66屏蔽并因此自行对准于栅电极202和相关联的侧壁间隔件66。于该P型离子注入期间其它装置系可藉由光阻之图案化层(未图标)而屏蔽。
于透过开口75注入P型导电率决定离子之前或之后，譬如砷或磷之N型导电率决定离子被透过开口74而注入，如图5中箭号174所示。该N型导电率决定离子被注入到单晶硅载体衬底34以形成N型区176，该N型区176与载体衬底形成PN结二极管177。能使用相同的N型离子注入藉由使用顶板64和侧壁间隔件66作为离子注入屏蔽而注入离子进入薄单晶硅层30之部分60以形成接触区68、70自行与顶板64对准。重浓度掺杂(N+)接触区促使与解耦合电容器的底板具有良好的电性接触。同时，二极管区176和接触区68、70被离子注入，能使用相同的注入以注入N信道晶体管300之漏极304和源极306区。源极和漏极区之离子注入系藉由栅电极302和相关联的侧壁间隔件66屏蔽并因此自行对准栅电极302和相关联的侧壁间隔件66。于该N型离子注入期间，P信道MOS晶体管200和该集成电路之其它区域能用已知的方法而屏蔽，例如，用光阻层(未显示)。
于去除该屏蔽光阻层后，绝缘体层62之暴露部分被去除，及依照本发明之一个实施例，硅化物形成金属(譬如镍、钴、钛、钯等)之层系全面沉积于该结构上。该硅化物形成金属系沉积与该离子注入接触区78、二极管区176、区68、70和电容器结构52之多晶硅顶板64、源极204和漏极206区和PMOS晶体管200之栅电极202接触，以及与NMOS晶体管300之漏极304和源极306区以与门电极302接触。该硅化物形成金属较佳地具有大约5至15nm之厚度。加热该硅化物形成金属，较佳地至大约350℃至500℃的温度以引起该金属与硅反应，以此情况接触以分别于接触区68、70上形成金属硅化物接触区80和82、于接触区78上形成金属硅化物接触件84、于二极管区176上形成金属硅化物接触件178、于多晶硅顶板64上形成金属硅化物接触件86、和于MOS晶体管200上形成金属硅化物接触件208和210以及于MOS晶体管300上形成金属硅化物接触件308和310，皆如图6中所示。未与硅接触之金属，例如沉积于介电隔离区上之金属，于该加热步骤期间未反应，并藉由例如于H2O2/H2SO4或HNO3/HCl溶液之湿蚀刻而去除。金属硅化物接触件209和309至MOS晶体管200和300之栅电极亦可形成于相同时间。
依照本发明之实施例，譬如氧化硅之层间介电材料层88系全面地沉积以覆盖多晶硅特征和硅化区并填满开口74和75。层88接着被光学微影图案化和蚀刻以形成开口90，该开口90暴露金属硅化物接触件80、82、84、178、86、208、210、308、和310之部分，如图7中所示。藉由CVD法分解譬如四乙基硅(tetraethylorthosilicate；TEOS)之源极材料而能沉积层间介电材料层88，以及能例如用CHF3、CF4、或SF6化学作用之反应性离子蚀刻而蚀刻。导电插塞(conductive plug)形成于开口90中。导电插塞92接触金属硅化物接触件80、导电插塞94接触金属硅化物接触件82、导电插塞96接触金属硅化物接触件84、接触插塞180接触金属硅化物接触件178、和导电插塞98接触电容器结构52之金属硅化物接触件86。以相同方式，导电插塞212、214、312、和314分别接触金属硅化物接触件208、210、308、和310。导电插塞能用习知方法形成，例如藉由沉积钛层，形成氮化钛层，然后沉积钨层。能藉由CMP制程而将超出的插塞材料从层间介电材料88之表面去除。
如图8至图11之例示，依照本发明之实施例，该解耦合电容器结构系藉由沉积和图案化一层或更多层之金属以形成Vdd总线100和Vss总线102而完成。该所需之总线和其它互连接金属化的路径安排(routing)通常地需要几层之金属化层。这些金属化层能够藉由介电材料层而电性分离。该金属层可以是铝、铜、铝或铜合金、等等。熟悉此项技术者将了解到铝金属化通常被沉积然后光微影图案化并蚀刻，反之铜金属化通常地系藉由金属镶嵌(damascene)制程而图案化。图8至图11示意地显示由譬如铝之金属形成Vdd总线100和Vss总线102之步骤。
如图8中所例示，譬如铝或铝合金之金属层400系沉积在介电层88之顶部之上，并与导电插塞接触。该金属层被图案化，如图9中所示，以形成Vdd总线100之部分电性耦接到N信道MOS晶体管300之漏极304，电性耦接到解耦合电容器52之顶板64和至二极管177。该金属层亦被图案化以形成Vss总线102之部分电性耦接至解耦合电容器52之底板60，至P信道MOS晶体管200之漏极区206和至衬底接触件78。
如图10中所例示，依照本发明之一个实施例，该方法继续，沉积另一个介电层402覆盖介电层88及图案化金属层400。较佳地介电层402之顶表面被例如用CMP制程而平坦化。开口404被图案化并被蚀刻以延伸穿过介电层402以暴露Vdd总线100之部分。开口404能用导电插塞406填满，以及额外的金属408层系沉积至介电层402之平坦化上表面上，以及与导电插塞406电性接触。
如图11中所例示，能图案化和蚀刻金属层408以形成该Vdd总线之一部分410，该Vdd总线之该部分410能例如耦接至外部电源供应器。因为二维图式之限制，虽然于图10和图11中未显示，但是额外的开口能被图案化和蚀刻穿过介电层402以暴露Vss总线102之部分，该等开口能被填满导电插塞，以及金属层408之一部分能被图案化以电性连接至该等导电插塞。此外，Vss连接能连至衬底34如于端部412所示。
该Vdd总线耦接至导电插塞98并因此耦接至解耦合电容器52之顶板64。该Vss总线耦接至导电插塞92和94并因此耦接至解耦合电容器52之底板60。该解耦合电容器系因此耦接于该等二个电压总线之间。依照本发明之实施例，该Vdd总线亦耦接至导电插塞180并因此耦接至形成在载体衬底34中之PN结二极管177，提供用于可建立在电容器52之顶板上之电荷之放电路径。建立在顶板64上之正电荷能漏电至该衬底作为PN结二极管177之逆向偏压漏电流。建立在顶板64上之负电荷能漏电至该衬底作为PN结二极管177之正向偏压电流。此外，依照本发明之进一步实施例，该Vss总线亦耦接至导电插塞96并因此耦接至载体衬底34，提供另一用于可建立在该电容器的底板上之电荷之放电路径。
至少对于集成电路53之某些之MOS晶体管，该Vdd总线亦耦接至导电插塞312并因此耦接至N信道MOS晶体管300之漏极，而该Vss总线亦耦接至导电插塞212并因此耦接至P信道MOS晶体管200之漏极。因为二维图式之限制，某些的组件之间直接连接用虚线414示意地表示。虽然图11显示了从Vdd延伸至pn结二极管177之放电路径，但是该放电路径能被耦接以从任何非接地电路节点延伸，该非接地电路节点有可能被经由制造IC 53中所使用之各种电浆蚀刻和沉积步骤所产生建立之电荷所伤害。虽然未显示于图式中，但是该放电路径已绘示为从MOS晶体管的杂质掺杂区延伸至该pn结二极管177，该放电路径亦能从譬如MOS晶体管300之栅电极302延伸至该pn结二极管。
虽然于本发明之上述详细说明中呈现了至少一个实施范例，但是应该了解到存在有许多之变化。例如，上述说明的方法步骤之次序仅为例示用，而不欲作为限制。同样情况，列举的金属、绝缘体、和离子种类仅例示用。虽然Vdd总线和Vss总线例示于图8至图11中形成于集成电路中相同的金属化层上，但是他们亦可形成于不同的金属层。亦应该了解到实施范例或诸实施范例仅是作实例用，而并不欲限制本发明之范围、应用、或组构(configuration)于任何方式。而是，以上之详细说明将提供熟悉此项技术者施行本发明之实施范例之方便的路途指引，将了解到在例示之实施范例中所说明之功能和组件的配置可以作各种之改变而仍不脱离本发明提出于所附申请专利范围中及其合法均等之范围。
Claims (10)
1、一种制造绝缘体上半导体(SOI)装置(53)的方法，该装置包括半导体衬底(34)、覆盖该半导体衬底的埋置绝缘体层(32)、和覆盖该埋置绝缘体层的单晶半导体层(30)，该方法包括下列步骤：
形成耦接于第一电压总线(100)与第二电压总线(102)之间的MOS电容器(52)，该MOS电容器具有形成该MOS电容器的第一板(64)并且耦接至该第一电压总线(100)的栅电极材料，以及在形成该MOS电容器的第二板并耦接至该第二总线(102)的栅电极材料下方的该单晶半导体层中的杂质掺杂区(60)；以及
形成放电路径(86、98、180、178)，该放电路径(86、98、180、178)耦接该MOS电容器(52)的该第一板(64)至形成在该半导体衬底(34)中的二极管(177)。
2、如权利要求1所述的方法，其中，形成放电路径的步骤包括下列步骤：
形成延伸穿过该单晶半导体层(30)至该埋置绝缘体层(32)的介电隔离区(57)；
蚀刻穿过该介电隔离区和该埋置绝缘层的开口(74)，以暴露该半导体衬底的一部分(98)；
离子注入第一类型导电率决定杂质穿过该开口以于该半导体衬底中形成PN结二极管(177)；以及
耦接该第一电压总线(100)至该半导体衬底中的该PN结二极管(177)。
3、如权利要求1所述的方法，进一步包括形成耦接该MOS电容器(52)的该第二板(60)至该半导体衬底(34)的第二放电路径(82、94、96、84)的步骤。
4、一种制造绝缘体上半导体(SOI)装置(53)的方法，该装置包括P型半导体衬底(34)、覆盖该P型半导体衬底的埋置绝缘体层(32)、和覆盖该埋置绝缘体层的单晶半导体层(30)，该方法包括下列步骤：
形成延伸穿过该单晶半导体层的介电隔离区(56、57、58)；
蚀刻延伸穿过介电隔离区的其中之一(57)和该埋置绝缘体层(32)的开口(74)，以暴露该P型半导体衬底的一部分(98)；
用N型杂质掺杂该P型半导体衬底的经由该开口暴露的该部分以形成N型区(176)，该N型区(176)与该P型半导体衬底形成PN结二极管(177)；
用N型杂质掺杂剂掺杂该单晶半导体层(30)的一部分(60)以形成电容器(52)的第一板；
形成覆盖该单晶半导体层的部分的绝缘体层(62)；
形成覆盖该绝缘体层(62)的导电电极(64)，以形成该电容器的第二板；
耦接第一总线(100)至该电容器(64)的该第二板和至该N型区(176)；以及
耦接第二总线(102)至该电容器的该第一板(60)。
5、如权利要求4所述的方法，进一步包括下列步骤：
蚀刻延伸穿过介电区的其中之一(57)和该埋置绝缘体层(32)的第二开口(75)，以暴露该P型半导体衬底(34)的第二部分(99)；
用P型杂质掺杂该P型半导体衬底的该第二部分(99)以形成对该P型半导体衬底的接触件(78)；以及
耦接该第二总线(102)至该电容器的该第一板(60)和至对该P型半导体衬底而言的该接触件(78)。
6、如权利要求4所述的方法，其中，形成导电电极(64)的步骤包括下列步骤：
沉积多晶硅层覆盖该绝缘体层；以及
图案化该多晶硅层以形成导电电极(64)、NMOS晶体管(300)的栅电极(302)、和PMOS晶体管(200)的栅电极(202)。
7、一种绝缘体上半导体(SOI)装置(53)，包括：
半导体衬底(34)；
覆盖该半导体衬底的埋置绝缘体层(32)；
覆盖该埋置绝缘体层的单晶半导体层(30)；
MOS电容器(52)，包括：
于该单晶半导体层中的杂质掺杂区(60)，形成该MOS电容器(52)的第一板；
覆盖该杂质掺杂区(60)的介电层(62)；以及
覆盖该介电层并形成该MOS电容器的第二板的导电材料(64)；
形成在该半导体衬底中的PN结二极管(177)；
耦接至该第一板(60)的第一电压总线(102)；以及
耦接至该第二板(64)和至该PN结二极管(177)的第二电压总线(100)。
8、如权利要求7所述的绝缘体上半导体(SOI)装置，进一步包括：
至该半导体衬底的电接触件(78)；以及
耦接该电接触件至该第一电压总线的互连接(84、96、94、82)。
9、如权利要求8所述的绝缘体上半导体(SOI)装置，进一步包括：
形成在该单晶半导体层(30)的第一电性隔离部分(61)中的PMOS晶体管(200)；
形成在该单晶半导体层(30)的第二电性隔离部分(63)中的NMOS晶体管(300)；以及
其中，该MOS电容器(52)形成在该单晶半导体层的第三电性隔离部分(60)中。
10、如权利要求9所述的绝缘体上半导体(SOI)装置，其中，该PMOS晶体管(200)的漏极(206)耦接至该第一电压总线(102)，而该NMOS晶体管(300)的漏极(304)耦接至该第二电压总线(100)。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157452A (zh) * | 2010-01-29 | 2011-08-17 | 格罗方德半导体公司 | 在衬底窗区域上具有减少构形的soi半导体器件 |
| CN103227211A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | 去耦电容器及其布局 |
| CN104979279A (zh) * | 2014-04-07 | 2015-10-14 | 格罗方德半导体公司 | 二维自对准的晶体管接触 |
| CN110473880A (zh) * | 2018-05-08 | 2019-11-19 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110998856A (zh) * | 2018-08-02 | 2020-04-10 | 深圳市为通博科技有限责任公司 | 电容器及其制作方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888764B2 (en) * | 2003-06-24 | 2011-02-15 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| US7485926B2 (en) * | 2003-01-30 | 2009-02-03 | X-Fab Semiconductor Foundries Ag | SOI contact structures |
| US20110001172A1 (en) * | 2005-03-29 | 2011-01-06 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| US8367524B2 (en) | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| US7820519B2 (en) * | 2006-11-03 | 2010-10-26 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a conductive structure extending through a buried insulating layer |
| US8188543B2 (en) * | 2006-11-03 | 2012-05-29 | Freescale Semiconductor, Inc. | Electronic device including a conductive structure extending through a buried insulating layer |
| US7675121B2 (en) * | 2007-10-08 | 2010-03-09 | International Business Machines Corporation | SOI substrate contact with extended silicide area |
| US20090093092A1 (en) * | 2007-10-08 | 2009-04-09 | Dinh Dang | Soi substrate contact with extended silicide area |
| KR101017809B1 (ko) * | 2008-03-13 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8131225B2 (en) * | 2008-12-23 | 2012-03-06 | International Business Machines Corporation | BIAS voltage generation circuit for an SOI radio frequency switch |
| US8026131B2 (en) * | 2008-12-23 | 2011-09-27 | International Business Machines Corporation | SOI radio frequency switch for reducing high frequency harmonics |
| US7999320B2 (en) * | 2008-12-23 | 2011-08-16 | International Business Machines Corporation | SOI radio frequency switch with enhanced signal fidelity and electrical isolation |
| DE102008063403A1 (de) * | 2008-12-31 | 2010-07-08 | Advanced Micro Devices, Inc., Sunnyvale | SOI-Bauelement mit einem vergrabenen isolierenden Material mit erhöhter Ätzwiderstandsfähigkeit |
| JP5721147B2 (ja) * | 2010-03-09 | 2015-05-20 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 半導体装置及び半導体装置の製造方法 |
| DE102010020884B4 (de) * | 2010-05-18 | 2018-03-15 | Infineon Technologies Ag | Halbleiterbauelement |
| US8426922B2 (en) * | 2010-10-15 | 2013-04-23 | United Microelectronics Corp. | CMOS structure and latch-up preventing method of same |
| US9806190B2 (en) * | 2010-10-28 | 2017-10-31 | Texas Instruments Incorporated | High voltage drain extension on thin buried oxide SOI |
| DE102011002877B4 (de) | 2011-01-19 | 2019-07-18 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines SOI-Halbleiterbauelements mit einer Substratdiode und einer Schichtdiode, die unter Anwendung einer gemeinsamen Wannenimplantationsmaske hergestellt sind |
| US8878337B1 (en) * | 2011-07-19 | 2014-11-04 | Xilinx, Inc. | Integrated circuit structure having a capacitor structured to reduce dishing of metal layers |
| US8609533B2 (en) | 2012-03-30 | 2013-12-17 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits having substrate contacts and integrated circuits having substrate contacts |
| US20130328159A1 (en) * | 2012-06-12 | 2013-12-12 | International Business Machines Corporation | Implementing isolated silicon regions in silicon-on-insulator (soi) wafers using bonded-wafer technique |
| US8525264B1 (en) * | 2012-07-30 | 2013-09-03 | International Busines Machines Corporation | Photonic modulator with a semiconductor contact |
| US9012997B2 (en) * | 2012-10-26 | 2015-04-21 | International Business Machines Corporation | Semiconductor device including ESD protection device |
| JP6271841B2 (ja) * | 2013-02-13 | 2018-01-31 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| US20160141226A1 (en) * | 2014-11-14 | 2016-05-19 | International Business Machines Corporation | Device connection through a buried oxide layer in a silicon on insulator wafer |
| US20160197071A1 (en) * | 2015-01-06 | 2016-07-07 | Mediatek Inc. | Integrated circuit device and method for forming the same |
| JP2016164942A (ja) * | 2015-03-06 | 2016-09-08 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体積層構造物 |
| JP6695188B2 (ja) * | 2016-03-29 | 2020-05-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10680120B2 (en) | 2018-04-05 | 2020-06-09 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
| TWI782882B (zh) * | 2018-06-01 | 2022-11-01 | 聯華電子股份有限公司 | 半導體裝置 |
| US11031320B2 (en) | 2018-11-30 | 2021-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structures and methods for reducing process charging damages |
| US11450753B2 (en) * | 2019-05-07 | 2022-09-20 | Globalfoundries U.S. Inc. | Edge cell signal line antenna diodes |
| US11723218B2 (en) * | 2020-06-29 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method for forming the same |
| US20220406608A1 (en) * | 2021-06-18 | 2022-12-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for forming the same |
| CN115831970A (zh) * | 2021-09-18 | 2023-03-21 | 台湾积体电路制造股份有限公司 | 集成电路器件及制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964198A (ja) * | 1995-08-30 | 1997-03-07 | Denso Corp | 半導体集積回路装置 |
| US6034388A (en) * | 1998-05-15 | 2000-03-07 | International Business Machines Corporation | Depleted polysilicon circuit element and method for producing the same |
| US6558998B2 (en) | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| KR100302189B1 (ko) * | 1999-10-05 | 2001-11-02 | 윤종용 | 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법 |
| US6475838B1 (en) * | 2000-03-14 | 2002-11-05 | International Business Machines Corporation | Methods for forming decoupling capacitors |
| US6303414B1 (en) | 2000-07-12 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method of forming PID protection diode for SOI wafer |
| US6452234B1 (en) | 2000-11-27 | 2002-09-17 | Advanced Micro Devices, Inc. | How to improve the ESD on SOI devices |
| JP4136452B2 (ja) * | 2002-05-23 | 2008-08-20 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| FR2847715B1 (fr) | 2002-11-25 | 2005-03-11 | Commissariat Energie Atomique | Circuit integre comportant des sous-ensembles connectes en serie |
| JP2005228779A (ja) * | 2004-02-10 | 2005-08-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3962729B2 (ja) * | 2004-06-03 | 2007-08-22 | 株式会社東芝 | 半導体装置 |
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
| US7465639B1 (en) * | 2005-05-20 | 2008-12-16 | Advanced Micro Devices, Inc. | Method for fabricating an SOI device |
-
2006
- 2006-07-21 US US11/459,316 patent/US7718503B2/en not_active Expired - Fee Related
-
2007
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-
2010
- 2010-03-18 US US12/727,027 patent/US7915658B2/en active Active
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157452A (zh) * | 2010-01-29 | 2011-08-17 | 格罗方德半导体公司 | 在衬底窗区域上具有减少构形的soi半导体器件 |
| CN102157452B (zh) * | 2010-01-29 | 2015-04-15 | 格罗方德半导体公司 | 在衬底窗区域上具有减少构形的soi半导体器件 |
| CN103227211A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | 去耦电容器及其布局 |
| CN104979279A (zh) * | 2014-04-07 | 2015-10-14 | 格罗方德半导体公司 | 二维自对准的晶体管接触 |
| CN104979279B (zh) * | 2014-04-07 | 2018-07-03 | 格罗方德半导体公司 | 二维自对准的晶体管接触 |
| CN110473880A (zh) * | 2018-05-08 | 2019-11-19 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110473880B (zh) * | 2018-05-08 | 2024-05-17 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110998856A (zh) * | 2018-08-02 | 2020-04-10 | 深圳市为通博科技有限责任公司 | 电容器及其制作方法 |
| CN110998856B (zh) * | 2018-08-02 | 2024-05-03 | 深圳市为通博科技有限责任公司 | 电容器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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