JP4136452B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4136452B2 JP4136452B2 JP2002148648A JP2002148648A JP4136452B2 JP 4136452 B2 JP4136452 B2 JP 4136452B2 JP 2002148648 A JP2002148648 A JP 2002148648A JP 2002148648 A JP2002148648 A JP 2002148648A JP 4136452 B2 JP4136452 B2 JP 4136452B2
- Authority
- JP
- Japan
- Prior art keywords
- element formation
- formation region
- main surface
- impurity
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 276
- 238000004519 manufacturing process Methods 0.000 title claims description 69
- 239000012535 impurity Substances 0.000 claims description 279
- 239000003990 capacitor Substances 0.000 claims description 217
- 230000015572 biosynthetic process Effects 0.000 claims description 158
- 239000000758 substrate Substances 0.000 claims description 129
- 238000009826 distribution Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 163
- 229910052710 silicon Inorganic materials 0.000 description 163
- 239000010703 silicon Substances 0.000 description 163
- 238000002955 isolation Methods 0.000 description 74
- 229920002120 photoresistant polymer Polymers 0.000 description 64
- 238000005468 ion implantation Methods 0.000 description 47
- 238000002513 implantation Methods 0.000 description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するものであり、特に、基板上に形成された絶縁膜（具体的には、ＭＯＳキャパシタのキャパシタ誘電体膜又はＭＯＳＦＥＴのゲート絶縁膜）の信頼性が向上された、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４２は、従来の第１の半導体装置の構造を示す断面図である。従来の第１の半導体装置は、ＳＯＩ基板１０４と、素子分離絶縁膜１０５ａ〜１０５ｅと、ＮＭＯＳＦＥＴ１０６ａと、ＰＭＯＳＦＥＴ１０６ｃと、ＭＯＳキャパシタ１０６ｂ，１０６ｄとを備えている。ＭＯＳキャパシタ１０６ｂ，１０６ｄは、例えばデカップリングキャパシタとして使用されている。ＳＯＩ基板１０４は、シリコン基板１０１と、ＢＯＸ（buried oxide）層１０２と、Ｐ型のシリコン層１０３とがこの順に積層された構造を有している。素子分離絶縁膜１０５ａ〜１０５ｅは、シリコン層１０３の上面内に部分的に形成されている。素子分離絶縁膜１０５ａ〜１０５ｅの底面は、ＢＯＸ層１０２の上面に接触していない。このような構造の素子分離絶縁膜は、「部分分離型の素子分離絶縁膜」と称されている。
【０００３】
ＮＭＯＳＦＥＴ１０６ａは、シリコン層１０３の上面上に形成されたゲート酸化膜１０７ａと、ゲート電極１０８ａと、Ｎ+型の対を成すソース・ドレイン領域１０９ａとを有している。ＭＯＳキャパシタ１０６ｂは、シリコン層１０３の上面上に形成されたキャパシタ誘電体膜１０７ｂと、キャパシタ上部電極１０８ｂと、Ｐ+型の対を成すコンタクト領域１０９ｂとを有している。ＰＭＯＳＦＥＴ１０６ｃは、シリコン層１０３の上面上に形成されたゲート酸化膜１０７ｃと、ゲート電極１０８ｃと、Ｐ+型の対を成すソース・ドレイン領域１０９ｃとを有している。ＭＯＳキャパシタ１０６ｄは、シリコン層１０３の上面上に形成されたキャパシタ誘電体膜１０７ｄと、キャパシタ上部電極１０８ｄと、Ｎ+型の対を成すコンタクト領域１０９ｄとを有している。
【０００４】
素子分離絶縁膜１０５ａ〜１０５ｅの底面とＢＯＸ層１０２の上面とによって挟まれている部分のシリコン層１０３内には、素子分離のためのＰ型不純物又はＮ型不純物が、イオン注入によって、不純物濃度Ｐ１又は不純物濃度Ｎ１で注入されている。また、このイオン注入に起因して、ゲート酸化膜１０７ａ，１０７ｃ及びキャパシタ誘電体膜１０７ｂ，１０７ｄの下方において、ＢＯＸ層１０２との界面付近におけるシリコン層１０３内には、Ｐ型不純物又はＮ型不純物が、不純物濃度Ｐ２又は不純物濃度Ｎ２で注入されている。
【０００５】
さらに、ゲート酸化膜１０７ａ，１０７ｃの下方において、シリコン層１０３の上面内には、ＮＭＯＳＦＥＴ１０６ａ又はＰＭＯＳＦＥＴ１０６ｃのしきい値電圧を設定するためのＰ型不純物又はＮ型不純物が、イオン注入によって、不純物濃度Ｐ３又は不純物濃度Ｎ３で注入されている。また、このイオン注入に起因して、キャパシタ誘電体膜１０７ｂ，１０７ｄの下方において、シリコン層１０３の上面内には、Ｐ型不純物又はＮ型不純物が、不純物濃度Ｐ３又は不純物濃度Ｎ３で注入されている。
【０００６】
図４３は、従来の第２の半導体装置の構造を示す断面図である。従来の第２の半導体装置は、不純物濃度Ｐ０のＰ型のシリコン基板１１０と、不純物濃度Ｐ２のＰ型ウェル１１１と、不純物濃度Ｎ２のＮ型ウェル１１２と、素子分離絶縁膜１０５ａ〜１０５ｅと、ＮＭＯＳＦＥＴ１０６ａと、ＰＭＯＳＦＥＴ１０６ｃと、ＭＯＳキャパシタ１０６ｂ，１０６ｄとを備えている。Ｐ型ウェル１１１及びＮ型ウェル１１２は、シリコン基板１１０の上面内に形成されている。ＭＯＳキャパシタ１０６ｂはＰ型ウェル１１１上に形成されており、ＭＯＳキャパシタ１０６ｄはＮ型ウェル１１２上に形成されている。
【０００７】
このように従来の第１及び第２の半導体装置では、ゲート酸化膜１０７ａの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルと、キャパシタ誘電体膜１０７ｂの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルとが、互いに等しい。また、ゲート酸化膜１０７ｃの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルと、キャパシタ誘電体膜１０７ｄの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルとが、互いに等しい。
【０００８】
【発明が解決しようとする課題】
半導体集積回路の規模が増大すると、キャパシタ上部電極１０８ｂ，１０８ｄに電圧が印加される実効的な時間が、ゲート電極１０８ａ，１０８ｃのそれよりも長くかかることがある。これに伴い、キャパシタ誘電体膜１０７ｂ，１０７ｄには、ゲート酸化膜１０７ａ，１０７ｃよりも高い信頼性が要求される。特に、ＭＯＳキャパシタ１０６ｂ，１０６ｄがデカップリングキャパシタとして使用されている場合には、キャパシタ上部電極１０８ｂ，１０８ｄに直流電圧が継続的に印加されるため、キャパシタ誘電体膜１０７ｂ，１０７ｄには、より高い信頼性が要求される。
【０００９】
また、ＭＯＳキャパシタに限らず、ゲート電極に高い電圧が印加されるＭＯＳＦＥＴにおいては、ゲート絶縁膜に高い信頼性が要求される。従って、ゲート電圧が高いＭＯＳＦＥＴにおいては、ゲート電圧が低いＭＯＳＦＥＴよりも、ゲート絶縁膜の信頼性を高める改良が必要となる。
【００１０】
しかしながら従来の第１及び第２の半導体装置によると、信頼性を高めるための改良がなされておらず、キャパシタ誘電体膜１０７ｂ，１０７ｄの信頼性が不十分であるという問題がある。
【００１１】
本発明はかかる問題を解決するために成されたものであり、基板の主面上に形成された絶縁膜（ＭＯＳキャパシタのキャパシタ誘電体膜又はＭＯＳＦＥＴのゲート絶縁膜）の信頼性が向上された、半導体装置及びその製造方法を得ることを目的とするものである。
【００１２】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内に形成された、所定導電型の第１のウェル領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１のウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
また、この発明のうち請求項２に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内で、半導体層と絶縁層の界面に至る領域に形成された、所定導電型の第１の不純物導入領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有しているものである。
また、この発明のうち請求項３に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、ゲート絶縁膜と半導体層の界面から主表面から所定距離だけ隔てた深さまでの半導体層内に形成された、所定導電型の第１の不純物導入領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
【００１３】
また、この発明のうち請求項４に記載の半導体装置は、請求項１乃至請求項３のいずれか一つに記載の半導体装置であって、第２の不純物濃度分布において、不純物濃度が、主表面から接触面に至るまでの全体に渡って、深さ方向に均一かつ第１濃度であることを特徴とするものである。
【００１４】
また、この発明のうち請求項５に記載の半導体装置は、請求項１及び請求項２のいずれか一つに記載の半導体装置であって、第１のゲート絶縁膜の下方において、第１のウェル領域よりも浅く主表面内に形成された、所定導電型の第１のチャネルドープ領域と、第１のキャパシタ誘電体膜の下方において、第１のウェル領域よりも浅く主表面内に形成された、所定導電型の第２のチャネルドープ領域とをさらに備えることを特徴とするものである。
【００１５】
また、この発明のうち請求項６に記載の半導体装置は、請求項１乃至請求項３のいずれか一つに記載の半導体装置であって、ＳＯＩ基板の第３の素子形成領域内に形成され、主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、第２のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内に形成された、所定導電型の第２のウェル領域と、ＳＯＩ基板の第４の素子形成領域内に形成され、主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタとをさらに備え、第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、第１のＭＯＳキャパシタは、第１の半導体回路に接続されたＭＯＳキャパシタであり、第２のＭＯＳＦＥＴは、第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、第２のＭＯＳキャパシタは、第２の半導体回路に接続されたＭＯＳキャパシタであり、第２のウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、第２のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有していることを特徴とするものである。
また、この発明のうち請求項７に記載の半導体装置は、請求項２及び請求項３のいずれか一つに記載の半導体装置であって、ＳＯＩ基板の第３の素子形成領域内に形成され、主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、第２のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内で、半導体層と絶縁層の界面に至る領域に形成された、所定導電型の第２の不純物導入領域と、ＳＯＩ基板の第４の素子形成領域内に形成され、主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタとをさらに備え、第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、第１のＭＯＳキャパシタは、第１の半導体回路に接続されたＭＯＳキャパシタであり、第２のＭＯＳＦＥＴは、第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、第２のＭＯＳキャパシタは、第２の半導体回路に接続されたＭＯＳキャパシタであり、第２の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、第２のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有していることを特徴とするものである。
【００１６】
また、この発明のうち請求項８に記載の半導体装置は、請求項６及び請求項７のいずれか一つに記載の半導体装置であって、第１の半導体回路に第１の電圧を供給する第１の電源と、第２の半導体回路に第２の電圧を供給する第２の電源と、第１及び第２の半導体回路に共通に接続された共通配線とをさらに備え、第１のＭＯＳキャパシタは、第１の電源と共通配線との間に接続されており、第２のＭＯＳキャパシタは、第２の電源と共通配線との間に接続されていることを特徴とするものである。
【００１７】
また、この発明のうち請求項９に記載の半導体装置は、所定導電型で第１濃度の半導体基板と、半導体基板の第１の素子形成領域内に形成され、半導体基板の第１主表面上に形成されたゲート絶縁膜を有するＭＯＳＦＥＴと、ゲート絶縁膜の下方における第１主表面内に形成された、所定導電型のウェル領域と、半導体基板の第２の素子形成領域内に形成され、第１主表面上に形成されたキャパシタ誘電体膜を有するＭＯＳキャパシタとを備え、ウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、キャパシタ誘電体膜の下方において、半導体基板は、不純物濃度が、第１主表面から、第１主表面の反対側の第２主表面に至るまでの全体に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
【００１８】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、主表面から所定距離だけ隔てた深さよりも深い部分の、第１の素子形成領域における半導体層内に、所定導電型のウェル領域を形成する工程と、（ｃ）工程（ｂ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｄ）工程（ｂ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、主表面から所定距離だけ隔てた深さよりも深い部分の、第１の素子形成領域における半導体層内で、半導体層と絶縁層の界面に至る領域に、所定導電型の第１の不純物導入領域を形成する工程と、（ｃ）前記工程（ｂ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｄ）工程（ｂ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
【００１９】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｅ）工程（ｄ）よりも前に実行され、第２の素子形成領域を第２のマスク材で覆って第１の素子形成領域内に第２の不純物を注入することにより、所定導電型のチャネルドープ領域を、ウェル領域よりも浅く主表面内に形成する工程をさらに備えることを特徴とするものである。
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、（ｅ）工程（ｄ）よりも前に実行され、第２の素子形成領域を第２のマスク材で覆って第１の素子形成領域内に第２の不純物を注入することにより、所定導電型のチャネルドープ領域を、第１の不純物導入領域よりも浅く主表面内に形成する工程をさらに備えることを特徴とするものである。
【００２０】
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有する、所定導電型の半導体基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、第１の素子形成領域における半導体基板内に、所定導電型のウェル領域を形成する工程と、（ｃ）第２の素子形成領域を第２のマスク材で覆って第２の不純物を注入することにより、第１の素子形成領域における半導体基板の主表面内に、所定導電型のチャネルドープ領域を形成する工程と、（ｄ）工程（ｂ）及び（ｃ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｅ）工程（ｂ）及び（ｃ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
【００２１】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｃと、ＮＭＯＳＦＥＴ６ａと、ＭＯＳキャパシタ６ｂとを備えている。ＭＯＳキャパシタ６ｂは、例えばデカップリングキャパシタとして使用されている。ＳＯＩ基板４は、シリコン基板１と、ＢＯＸ層２と、Ｐ型のシリコン層３とがこの順に積層された構造を有している。シリコン層３の不純物濃度Ｐ０は、１Ｅ１５ｃｍ-3程度である。素子分離絶縁膜５ａ〜５ｃは、シリコン層３の上面内に部分的に形成されている。素子分離絶縁膜５ａ〜５ｃは、トレンチ型又はＬＯＣＯＳ型の素子分離絶縁膜である。
【００２２】
ＮＭＯＳＦＥＴ６ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ６ａは、ゲート酸化膜７ａと、ゲート電極８ａと、Ｎ+型の対を成すソース・ドレイン領域９ａとを有している。ゲート酸化膜７ａは、シリコン層３の上面上に形成されている。ゲート電極８ａは、ゲート酸化膜７ａ上に形成されている。ソース・ドレイン領域９ａは、ゲート酸化膜７ａの下方のチャネル形成領域を挟んで、シリコン層３内に形成されている。
【００２３】
ＭＯＳキャパシタ６ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｂは、シリコン層３の上面上に形成されたキャパシタ誘電体膜７ｂと、キャパシタ誘電体膜７ｂ上に形成されたキャパシタ上部電極８ｂとを有している。キャパシタ誘電体膜７ｂは、ゲート酸化膜７ａよりも高い信頼性が要求される膜である。ここで、絶縁膜にとって「信頼性」とは、絶縁膜に印加されるストレス又はその蓄積によっても、その絶縁膜の絶縁性が破壊することのない性質を意味する。信頼性を表す尺度としては、ＭＴＢＦ（平均故障間隔）やＭＴＴＦ（平均故障時間）等がある。
【００２４】
キャパシタ誘電体膜７ｂを挟んでキャパシタ上部電極８ｂに対向する部分のシリコン層３は、ＭＯＳキャパシタ６ｂのキャパシタ下部電極として機能する。また、ＭＯＳキャパシタ６ｂは、Ｐ+型の対を成すコンタクト領域９ｂを有している。コンタクト領域９ｂは、キャパシタ下部電極として機能する部分のシリコン層３を挟んで、シリコン層３内に形成されている。
【００２５】
素子分離絶縁膜５ａの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、イオン注入によって、素子分離のためのＰ型不純物が注入されている。このＰ型不純物が注入されている部分のシリコン層３の不純物濃度Ｐ１は、１Ｅ１７〜２Ｅ１８ｃｍ-3程度である。同様に、図１において素子分離絶縁膜５ｂの左半分の底面（ＮＭＯＳＦＥＴ６ａに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ１で注入されている。
【００２６】
また、このときのイオン注入に起因して、ゲート酸化膜７ａの下方において、ＢＯＸ層２との界面付近におけるシリコン層３内には、Ｐ型不純物が注入されている。一方、キャパシタ誘電体膜７ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。
【００２７】
ゲート酸化膜７ａの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ６ａのしきい値電圧を設定するためのＰ型不純物が注入されている。即ち、Ｐ型のチャネルドープ領域が形成されている。このＰ型不純物が注入されている部分のシリコン層３の不純物濃度Ｐ３は、１Ｅ１６〜１Ｅ１８ｃｍ-3程度である。また、このときのイオン注入に起因して、キャパシタ誘電体膜７ｂの下方において、シリコン層３の上面内には、Ｐ型不純物が不純物濃度Ｐ３で注入されている。
【００２８】
図２（図２（Ａ），図２（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイル（図２（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイル（図２（Ｂ））とを示す図である。図２に示すように、本実施の形態１に係る半導体装置では、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイルと、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイルとが、互いに異なっている。図２（Ａ）に示すように、ゲート酸化膜７ａの下方において、シリコン層３は、不純物濃度Ｐ０よりも高い不純物濃度Ｐ２，Ｐ３の不純物プロファイルを有している。また、図２（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン層３は、シリコン層３の上面（横軸ゼロ）から所定距離を隔てた深さから、シリコン層３とＢＯＸ層２との接触面に至るまでの部分に渡って、不純物濃度がＰ０で均一の不純物プロファイルを有している。
【００２９】
図３〜図６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図３を参照して、まず、ＳＯＩ基板４を準備する。次に、周知のトレンチ分離技術又はＬＯＣＯＳ分離技術によって、シリコン層３の上面内に素子分離絶縁膜５ａ〜５ｃを形成する。図３に示すように、シリコン層３の上面上には、素子分離絶縁膜５ａ〜５ｃを形成する際にシリコン窒化膜の下敷き膜として機能する、シリコン酸化膜１５０を残す。
【００３０】
図４を参照して、次に、写真製版法によって、第２の素子形成領域を覆ってフォトレジスト１０を形成する。図４において素子分離絶縁膜５ｂの右半分の上面、及び素子分離絶縁膜５ｃの上面は、フォトレジスト１０によって覆われている。次に、フォトレジスト１０を注入マスクに用いて、イオン注入法によって、ＢＯＸ層２との界面付近におけるシリコン層３内に到達し得る比較的高いエネルギーで、Ｐ型不純物１１をシリコン層３内に深く注入する。Ｐ型不純物１１は、素子分離絶縁膜５ａ，５ｂ及び第１の素子形成領域におけるシリコン酸化膜１５０を通して、シリコン層３内に注入される。これにより、シリコン層３内に、不純物濃度Ｐ１，Ｐ２の不純物注入領域が形成される。その後、フォトレジスト１０を除去する。
【００３１】
図５を参照して、次に、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物１２をシリコン層３の上面内に浅く注入する。Ｐ型不純物１２は、第１及び第２の素子形成領域におけるシリコン酸化膜１５０を通して、シリコン層３内に注入される。これにより、素子分離絶縁膜５ａ〜５ｃが形成されていない部分のシリコン層３の上面内に、不純物濃度Ｐ３の不純物注入領域が形成される。その後、フッ酸を用いたウェットエッチング法によって、シリコン酸化膜１５０が除去される。
【００３２】
図６を参照して、次に、熱酸化法によって、第１及び第２の素子形成領域におけるシリコン層３の上面上に、３．５ｎｍ程度の膜厚のシリコン酸化膜を形成する。次に、ＣＶＤ法によって、全面にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によってこのポリシリコン膜をパターニングすることにより、ゲート電極８ａ及びキャパシタ上部電極８ｂを形成する。ゲート電極８ａの下にはゲート酸化膜７ａが形成されており、キャパシタ上部電極８ｂの下にはキャパシタ誘電体膜７ｂが形成されている。ゲート酸化膜７ａは、第１の素子形成領域におけるシリコン層３の上面上に形成されており、キャパシタ誘電体膜７ｂは、第２の素子形成領域におけるシリコン層３の上面上に形成されている。
【００３３】
その後、写真製版法及びイオン注入法によってシリコン層３内に部分的にＮ型不純物を注入することにより、ソース・ドレイン領域９ａを形成する。このときのイオン注入によって、ゲート電極８ａ内にもＮ型不純物が注入される。また、写真製版法及びイオン注入法によってシリコン層３内に部分的にＰ型不純物を注入することにより、コンタクト領域９ｂを形成する。このときのイオン注入によって、キャパシタ上部電極８ｂ内にもＰ型不純物が注入される。以上の工程により、図１に示した構造が得られる。
【００３４】
図７は、本実施の形態１に係る半導体装置の変形例を示す断面図である。以上の説明では、ＮＭＯＳＦＥＴ６ａが形成されている場合の例について述べたが、図７に示すように、ＮＭＯＳＦＥＴ６ａの代わりにＰＭＯＳＦＥＴ１３ａが形成されていてもよい。ＰＭＯＳＦＥＴ１３ａは、Ｐ+型のソース・ドレイン領域９ａと、Ｐ+型のゲート電極８ａとを有している。
【００３５】
また、以上の説明では、Ｐ+型のコンタクト領域９ｂを有するＭＯＳキャパシタ６ｂが形成されている場合の例について述べたが、ＭＯＳキャパシタ６ｂの代わりに、Ｎ+型のコンタクト領域９ｂを有するＭＯＳキャパシタ１３ｂが形成されていてもよい。ＭＯＳキャパシタ１３ｂは、Ｎ+型の上部電極８ｂを有している。
【００３６】
図７に示した半導体装置では、図１に示した半導体装置における不純物濃度Ｐ１，Ｐ２，Ｐ３の不純物注入領域の代わりに、不純物濃度Ｎ１，Ｎ２，Ｎ３の不純物注入領域がそれぞれ形成されている。
【００３７】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、図４に示したように、第２の素子形成領域を覆ってフォトレジスト１０を形成した後、このフォトレジスト１０を注入マスクに用いて、シリコン層３内にＰ型不純物１１がイオン注入される。上記の通りＰ型不純物１１は比較的高いエネルギーでイオン注入されるため、Ｐ型不純物１１のイオン注入によってシリコン層３は大きなダメージを受ける。そして、このダメージは、その後にシリコン層３の上面上に形成される絶縁膜の信頼性を低下させる原因となる。しかしながら、本実施の形態１に係る半導体装置の製造方法によれば、Ｐ型不純物１１をイオン注入する際には、第２の素子形成領域を覆ってフォトレジスト１０が予め形成されている。従って、Ｐ型不純物１１のイオン注入によって第２の素子形成領域におけるシリコン層３がダメージを受けることはない。その結果、その後に第２の素子形成領域におけるシリコン層３の上面上に形成されるキャパシタ誘電体膜７ｂの信頼性を高めることができる。
【００３８】
実施の形態２．
図８は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。また、図９（図９（Ａ），図９（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイル（図９（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイル（図９（Ｂ））とを示す図である。図８に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン層３の上面内には、不純物濃度Ｐ３の不純物注入領域が形成されていない。その結果、図９（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物濃度は、シリコン層３の上面から底面に渡る全ての深さに関して、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態２に係る半導体装置のその他の構造は、図１に示した上記実施の形態１に係る半導体装置の構造と同様である。
【００３９】
図１０は、本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態１に係る半導体装置の製造方法では、図４に示したフォトレジスト１０が除去された後に、図５に示した工程でＰ型不純物１２がイオン注入された。これに対して、本実施の形態２に係る半導体装置の製造方法では、図１０に示すように、フォトレジスト１０を除去する前に、Ｐ型不純物１２のイオン注入を行う。即ち、フォトレジスト１０を注入マスクに用いて、シリコン層３の上面内にＰ型不純物１２をイオン注入する。
【００４０】
図１１は、本実施の形態２に係る半導体装置の変形例を示す断面図である。図１１に示すように、ＮＭＯＳＦＥＴ６ａの代わりにＰＭＯＳＦＥＴ１３ａが形成されていてもよく、また、ＭＯＳキャパシタ６ｂの代わりにＭＯＳキャパシタ１３ｂが形成されていてもよい。図１，８に示したＭＯＳキャパシタ６ｂでは、上部電極（キャパシタ上部電極８ｂ）の導電型と、下部電極（シリコン層３）の導電型とが同一（いずれもＰ型）であった。これに対し、図１１に示したＭＯＳキャパシタ１３ｂでは、上部電極の導電型（Ｎ型）と下部電極の導電型（Ｐ型）とが互いに異なっている。
【００４１】
このように本実施の形態２に係る半導体装置及びその製造方法によれば、Ｐ型不純物１１のイオン注入に起因して第２の素子形成領域におけるシリコン層３がダメージを受けることのみならず、Ｐ型不純物１２のイオン注入に起因して第２の素子形成領域におけるシリコン層３がダメージを受けることをも回避できる。そのため、上記実施の形態１と比較して、キャパシタ誘電体膜７ｂの信頼性をさらに高めることができる。
【００４２】
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。本実施の形態３に係る半導体装置は、不純物濃度Ｐ０のＰ型のシリコン基板２０と、素子分離絶縁膜５ａ〜５ｅと、ＮＭＯＳＦＥＴ６ａと、ＰＭＯＳＦＥＴ６ｃと、ＭＯＳキャパシタ６ｂ，６ｄとを備えている。シリコン基板２０は、ＳＯＩ基板ではない通常の基板（「バルク基板」とも称されている）である。ＮＭＯＳＦＥＴ６ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＰＭＯＳＦＥＴ６ｃは、素子分離絶縁膜５ｃ，５ｄによって規定される第３の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｄは、素子分離絶縁膜５ｄ，５ｅによって規定される第４の素子形成領域内に形成されている。
【００４３】
第１の素子形成領域におけるシリコン基板２０の上面内には、不純物濃度Ｐ２のＰ型ウェル２１が形成されている。ＮＭＯＳＦＥＴ６ａのソース・ドレイン領域９ａは、Ｐ型ウェル２１内に形成されている。第３の素子形成領域におけるシリコン基板２０の上面内には、不純物濃度Ｎ２のＮ型ウェル２２が形成されている。ＰＭＯＳＦＥＴ６ｃのソース・ドレイン領域９ｃは、Ｎ型ウェル２２内に形成されている。第２及び第４の素子形成領域におけるシリコン基板２０内には、Ｐ型ウェル２１及びＮ型ウェル２２は形成されていない。
【００４４】
図１３（図１３（Ａ），図１３（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイル（図１３（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイル（図１３（Ｂ））とを示す図である。図１３に示すように、本実施の形態３に係る半導体装置では、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイルと、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイルとが、互いに異なっている。図１３（Ａ）に示すように、ゲート酸化膜７ａの下方において、シリコン基板２０は、不純物濃度Ｐ０よりも高い不純物濃度Ｐ２，Ｐ３の不純物プロファイルを有している。また、図１３（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン基板２０は、シリコン基板２０の上面（横軸ゼロ）から所定距離を隔てた深さから、シリコン基板２０の底面に至るまでの部分に渡って、不純物濃度がＰ０で均一の不純物プロファイルを有している。
【００４５】
図１４〜図１８は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図１４を参照して、まず、シリコン基板２０を準備する。次に、シリコン基板２０の上面内に、素子分離絶縁膜５ａ〜５ｅを形成する。図１４に示すように、シリコン基板２０の上面上には、素子分離絶縁膜５ａ〜５ｅを形成する際にシリコン窒化膜の下敷き膜として機能する、シリコン酸化膜１５０が残されている。
【００４６】
図１５を参照して、次に、写真製版法によって、第２〜第４の素子形成領域を覆ってフォトレジスト２３を形成する。次に、フォトレジスト２３を注入マスクに用いて、イオン注入法によって、Ｐ型不純物２４を比較的高いエネルギーでシリコン基板２０内に注入する。これにより、第１の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｐ２のＰ型ウェル２１が比較的深く形成される。その後、フォトレジスト２３を除去する。
【００４７】
図１６を参照して、次に、写真製版法によって、第３及び第４の素子形成領域を覆ってフォトレジスト２５を形成する。次に、フォトレジスト２５を注入マスクに用いて、イオン注入法によって、ＮＭＯＳＦＥＴ６ａのしきい値電圧を設定するためのＰ型不純物２６を、比較的低いエネルギーでシリコン基板２０内に注入する。これにより、第１及び第２の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｐ３の不純物注入領域が比較的浅く形成される。その後、フォトレジスト２５を除去する。
【００４８】
図１７を参照して、次に、写真製版法によって、第１、第２、及び第４の素子形成領域を覆ってフォトレジスト２７を形成する。次に、フォトレジスト２７を注入マスクに用いて、イオン注入法によって、Ｎ型不純物２８を比較的高いエネルギーでシリコン基板２０内に注入する。これにより、第３の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｎ２のＮ型ウェル２２が比較的深く形成される。その後、フォトレジスト２７を除去する。
【００４９】
図１８を参照して、次に、写真製版法によって、第１及び第２の素子形成領域を覆ってフォトレジスト２９を形成する。次に、フォトレジスト２９を注入マスクに用いて、イオン注入法によって、ＰＭＯＳＦＥＴ６ｃのしきい値電圧を設定するためのＮ型不純物３０を、比較的低いエネルギーでシリコン基板２０内に注入する。これにより、第３及び第４の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｎ３の不純物注入領域が比較的浅く形成される。その後、フォトレジスト２９を除去する。
【００５０】
その後、上記実施の形態１に係る半導体装置の製造方法と同様に、シリコン酸化膜１５０の除去工程と、ゲート酸化膜７ａ，７ｃ、キャパシタ誘電体膜７ｂ，７ｄ、ゲート電極８ａ，８ｃ、及びキャパシタ上部電極８ｂ，８ｄの形成工程と、ソース・ドレイン領域９ａ，９ｃ及びコンタクト領域９ｂ，９ｄの形成工程とがこの順に実行されることにより、図１２に示した構造が得られる。
【００５１】
このように本実施の形態３に係る半導体装置及びその製造方法によれば、図１５に示したように、少なくとも第２及び第４の素子形成領域を覆ってフォトレジスト２３を形成した後、このフォトレジスト２３を注入マスクに用いて、シリコン基板２０内にＰ型不純物２４がイオン注入される。また、図１７に示したように、少なくとも第２及び第４の素子形成領域を覆ってフォトレジスト２７を形成した後、このフォトレジスト２７を注入マスクに用いて、シリコン基板２０内にＮ型不純物２８がイオン注入される。従って、Ｐ型不純物２４及びＮ型不純物２８のイオン注入によって第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることはないため、キャパシタ誘電体膜７ｂ，７ｄの信頼性を高めることができる。
【００５２】
実施の形態４．
図１９は、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。また、図２０（図２０（Ａ），図２０（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイル（図２０（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイル（図２０（Ｂ））とを示す図である。図１９に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン基板２０の上面内には、不純物濃度Ｐ３の不純物注入領域が形成されていない。また、キャパシタ誘電体膜７ｄの下方において、シリコン基板２０の上面内には、不純物濃度Ｎ３の不純物注入領域が形成されていない。その結果、図２０（Ｂ）に示すように、キャパシタ誘電体膜７ｂ，７ｄの下方におけるシリコン基板２０の不純物濃度は、シリコン基板２０の上面から底面に渡る全ての深さに関して、シリコン基板２０のそもそもの不純物濃度Ｐ０である。本実施の形態４に係る半導体装置のその他の構造は、図１２に示した上記実施の形態３に係る半導体装置の構造と同様である。
【００５３】
図２１，２２は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。上記実施の形態３に係る半導体装置の製造方法では、図１５に示したフォトレジスト２３が除去された後に、図１６に示した工程でフォトレジスト２５が形成され、その後にＰ型不純物２６がイオン注入された。これに対して、本実施の形態４に係る半導体装置の製造方法では、図２１に示すように、フォトレジスト２３を除去する前に、Ｐ型不純物２６のイオン注入を行う。即ち、フォトレジスト２５を形成することなく、フォトレジスト２３を注入マスクに用いて、シリコン基板２０の上面内にＰ型不純物２６をイオン注入する。
【００５４】
また、上記実施の形態３に係る半導体装置の製造方法では、図１７に示したフォトレジスト２７が除去された後に、図１８に示した工程でフォトレジスト２９が形成され、その後にＮ型不純物３０がイオン注入された。これに対して、本実施の形態４に係る半導体装置の製造方法では、図２２に示すように、フォトレジスト２７を除去する前に、Ｎ型不純物３０のイオン注入を行う。即ち、フォトレジスト２９を形成することなく、フォトレジスト２７を注入マスクに用いて、シリコン基板２０の上面内にＮ型不純物３０をイオン注入する。
【００５５】
このように本実施の形態４に係る半導体装置及びその製造方法によれば、Ｐ型不純物２４及びＮ型不純物２８のイオン注入に起因して第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることのみならず、Ｐ型不純物２６及びＮ型不純物３０のイオン注入に起因して第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることをも回避できる。そのため、上記実施の形態３と比較して、キャパシタ誘電体膜７ｂ，７ｄの信頼性をさらに高めることができる。
【００５６】
実施の形態５．
図２３は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｄと、ＮＭＯＳＦＥＴ３５ａ，３５ｂと、ＭＯＳキャパシタ３５ｃとを備えている。ＮＭＯＳＦＥＴ３５ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ３５ａは、比較的低い電圧で駆動される低電圧回路を構成するＭＯＳＦＥＴであり、３．５ｎｍ程度の膜厚のゲート酸化膜３６ａを有している。ＮＭＯＳＦＥＴ３５ａのゲート電極３７ａには、１．８Ｖ程度のゲート電圧が印加される。また、ＮＭＯＳＦＥＴ３５ａは、対を成すソース・ドレイン領域３８ａを有している。
【００５７】
ＮＭＯＳＦＥＴ３５ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ３５ｂは、比較的高い電圧で駆動される高電圧回路を構成するＭＯＳＦＥＴであり、ゲート酸化膜３６ａよりも高い信頼性が要求されるゲート酸化膜３６ｂを有している。ゲート酸化膜３６ｂの膜厚は、ゲート酸化膜３６ａの膜厚よりも大きく、７．５ｎｍ程度である。ＮＭＯＳＦＥＴ３５ｂのゲート電極３７ｂには、ゲート電極３７ａに印加されるゲート電圧よりも高い、３．３Ｖ程度のゲート電圧が印加される。また、ＮＭＯＳＦＥＴ３５ｂは、対を成すソース・ドレイン領域３８ｂを有している。
【００５８】
ＭＯＳキャパシタ３５ｃは、素子分離絶縁膜５ｃ，５ｄによって規定される第３の素子形成領域内に形成されている。ＭＯＳキャパシタ３５ｃは、キャパシタ誘電体膜３６ｃとキャパシタ上部電極３７ｃとを有している。キャパシタ誘電体膜３６ｃはゲート酸化膜３６ａよりも高い信頼性が要求される膜であり、キャパシタ誘電体膜３６ｃの膜厚はゲート酸化膜３６ｂの膜厚と同一である。但し、キャパシタ誘電体膜３６ｃの膜厚を、ゲート酸化膜３６ｂの膜厚よりも大きくしてもよい。この場合、シリコン層３の上面上には、互いに膜厚が異なる３種類の絶縁膜が形成されることになる。また、ＭＯＳキャパシタ３５ｃは、対を成すコンタクト領域３８ｃを有している。
【００５９】
素子分離絶縁膜５ａ，５ｂの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、イオン注入によって、Ｐ型不純物が不純物濃度Ｐ１で注入されている。同様に、図２３において素子分離絶縁膜５ｃの左半分の底面（ＮＭＯＳＦＥＴ３５ｂに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ１で注入されている。また、このときのイオン注入に起因して、ゲート酸化膜３６ａ，３６ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ２で注入されている。一方、キャパシタ誘電体膜３６ｃの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。
【００６０】
ゲート酸化膜３６ａの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ３５ａのしきい値電圧を設定するためのＰ型不純物が不純物濃度Ｐ３で注入されている。
【００６１】
ゲート酸化膜３６ｂの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ３５ｂのしきい値電圧を設定するためのＰ型不純物が不純物濃度Ｐ４で注入されている。不純物濃度Ｐ４は、不純物濃度Ｐ３よりも低い。また、このときのイオン注入に起因して、キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面内には、Ｐ型不純物が不純物濃度Ｐ４で注入されている。
【００６２】
図２４〜図３０は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。図２４を参照して、まず、ＳＯＩ基板４を準備した後、素子分離絶縁膜５ａ〜５ｄを形成する。上記実施の形態１と同様に、シリコン層３の上面上にはシリコン酸化膜１５０が残されている。
【００６３】
図２５を参照して、次に、写真製版法によって、第３の素子形成領域を覆ってフォトレジスト４０を形成する。次に、フォトレジスト４０を注入マスクに用いて、イオン注入法によって、ＢＯＸ層２との界面付近におけるシリコン層３内に到達し得る比較的高いエネルギーで、Ｐ型不純物４１をシリコン層３内に深く注入する。これにより、第１及び第２の素子形成領域におけるシリコン層３内に、不純物濃度Ｐ１，Ｐ２の不純物注入領域が形成される。その後、フォトレジスト４０を除去する。
【００６４】
図２６を参照して、次に、写真製版法によって、第２及び第３の素子形成領域を覆ってフォトレジスト４２を形成する。次に、フォトレジスト４２を注入マスクに用いて、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物４３をシリコン層３の上面内に浅く注入する。これにより、第１の素子形成領域におけるシリコン層３の上面内に、不純物濃度Ｐ３の不純物注入領域が形成される。その後、フォトレジスト４２を除去する。
【００６５】
図２７を参照して、次に、写真製版法によって、第１の素子形成領域を覆ってフォトレジスト４４を形成する。次に、フォトレジスト４４を注入マスクに用いて、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物４５をシリコン層３の上面内に浅く注入する。これにより、第２及び第３の素子形成領域におけるシリコン層３の上面内に、不純物濃度Ｐ４の不純物注入領域が形成される。その後、フォトレジスト４４及びシリコン酸化膜１５０を除去する。
【００６６】
図２８を参照して、次に、熱酸化法によって、第１〜第３の素子形成領域におけるシリコン層３の上面上に、シリコン酸化膜３９ａ〜３９ｃを形成する。
【００６７】
図２９を参照して、次に、写真製版法及びエッチング法によってシリコン酸化膜３９ａを除去することにより、第１の素子形成領域におけるシリコン層３の上面を露出する。次に、熱酸化法によって、第１の素子形成領域におけるシリコン層３の上面上に、シリコン酸化膜３６ａを形成する。この熱酸化によってシリコン酸化膜３９ｂ，３９ｃの膜厚が増大し、シリコン酸化膜３６ｂ，３６ｃが形成される。
【００６８】
図３０を参照して、次に、全面に形成したポリシリコン膜をパターニングすることにより、ゲート電極３７ａ，３７ｂ及びキャパシタ上部電極３７ｃを形成する。その後、写真製版法及びイオン注入法によって、Ｎ型不純物及びＰ型不純物をシリコン層３内に部分的に注入することにより、ソース・ドレイン領域３８ａ，３８ｂ及びコンタクト領域３８ｃを形成する。以上の工程により、図２３に示した構造が得られる。
【００６９】
このように本実施の形態５に係る半導体装置及びその製造方法によれば、図２５に示したように、第３の素子形成領域を覆ってフォトレジスト４０を形成した後、このフォトレジスト４０を注入マスクに用いて、シリコン層３内にＰ型不純物４１がイオン注入される。従って、Ｐ型不純物４１のイオン注入によって第３の素子形成領域におけるシリコン層３がダメージを受けることはないため、キャパシタ誘電体膜３６ｃの信頼性を高めることができる。
【００７０】
また、ゲート酸化膜３６ｂ及びキャパシタ誘電体膜３６ｃの膜厚が、ゲート酸化膜３６ａの膜厚よりも大きいため、ゲート酸化膜３６ａと比較して、ゲート酸化膜３６ｂ及びキャパシタ誘電体膜３６ｃの信頼性を高めることができる。
【００７１】
実施の形態６．
図３１は、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。ゲート酸化膜３６ｂの下方において、シリコン層３内には、不純物濃度Ｐ２の不純物注入領域が形成されていない。その結果、ゲート酸化膜３６ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。また、図３１において素子分離絶縁膜５ｂの右半分の底面（ＮＭＯＳＦＥＴ３５ｂに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。さらに、素子分離絶縁膜５ｃの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態６に係る半導体装置のその他の構造は、図２３に示した上記実施の形態５に係る半導体装置の構造と同様である。
【００７２】
図３２は、本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態５に係る半導体装置の製造方法では、図２５に示した工程において、第３の素子形成領域を覆うフォトレジスト４０が形成された。本実施の形態６に係る半導体装置の製造方法では、フォトレジスト４０の代わりに、図３２に示すように、第２及び第３の素子形成領域を覆うフォトレジスト４６を形成する。Ｐ型不純物４１は、フォトレジスト４６を注入マスクに用いてイオン注入される。
【００７３】
このように本実施の形態６に係る半導体装置及びその製造方法によれば、Ｐ型不純物４１のイオン注入によって第２の素子形成領域におけるシリコン層３がダメージを受けることはない。そのため、上記実施の形態５と比較すると、ゲート酸化膜３６ｂの信頼性を高めることができる。
【００７４】
実施の形態７．
図３３は、本発明の実施の形態７に係る半導体装置の構造を示す断面図である。キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面内には、不純物濃度Ｐ４の不純物注入領域が形成されていない。その結果、キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面付近における不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態７に係る半導体装置のその他の構造は、図２３に示した上記実施の形態５に係る半導体装置の構造と同様である。
【００７５】
図３４は、本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態５に係る半導体装置の製造方法では、図２７に示した工程において、第１の素子形成領域を覆うフォトレジスト４４が形成された。本実施の形態７に係る半導体装置の製造方法では、フォトレジスト４４の代わりに、図３４に示すように、第１及び第３の素子形成領域を覆うフォトレジスト４７を形成する。Ｐ型不純物４５は、フォトレジスト４７を注入マスクに用いてイオン注入される。
【００７６】
このように本実施の形態７に係る半導体装置及びその製造方法によれば、Ｐ型不純物４１のイオン注入に起因して第３の素子形成領域におけるシリコン層３がダメージを受けることのみならず、Ｐ型不純物４５のイオン注入に起因して第３の素子形成領域におけるシリコン層３がダメージを受けることをも回避できる。そのため、上記実施の形態５と比較して、キャパシタ誘電体膜３６ｃの信頼性をさらに高めることができる。
【００７７】
図３５は、本実施の形態７に係る半導体装置の変形例を示す断面図である。この変形例は、上記実施の形態６と本実施の形態７とを組み合わせることによって実現されている。上記実施の形態５に係る半導体装置とは異なり、ゲート酸化膜３６ｂの下方には、不純物濃度Ｐ２の不純物注入領域が形成されていない。また、キャパシタ誘電体膜３６ｃの下方には、不純物濃度Ｐ４の不純物注入領域が形成されていない。これにより、上記実施の形態６による効果と、本実施の形態７による効果とをともに得ることができる。
【００７８】
実施の形態８．
図３６は、本発明の実施の形態８に係る半導体装置の構造を示す断面図である。本実施の形態８に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｅと、ＮＭＯＳＦＥＴ５０ａ，５０ｂと、ＭＯＳキャパシタ５０ｃ，５０ｄとを備えている。ＮＭＯＳＦＥＴ５０ａは第１の素子形成領域内に形成されており、ＮＭＯＳＦＥＴ５０ｂは第２の素子形成領域内に形成されており、ＭＯＳキャパシタ５０ｃは第３の素子形成領域内に形成されており、ＭＯＳキャパシタ５０ｄは第４の素子形成領域内に形成されている。
【００７９】
ＮＭＯＳＦＥＴ５０ａは低電圧回路を構成するＭＯＳＦＥＴであり、ＮＭＯＳＦＥＴ５０ｂは高電圧回路を構成するＭＯＳＦＥＴである。本実施の形態８に係る半導体装置では、デバイスの動作の安定化を図るために、低電圧回路に対応するＭＯＳキャパシタ５０ｃと、高電圧回路に対応するＭＯＳキャパシタ５０ｄとが個別に形成されている。ＭＯＳキャパシタ５０ｃは低電圧回路に接続されており、ＭＯＳキャパシタ５０ｄは高電圧回路に接続されている。
【００８０】
ゲート酸化膜５１ｂ及びキャパシタ誘電体膜５１ｃ，５１ｄは、ゲート酸化膜５１ａよりも高い信頼性が要求される膜である。ゲート酸化膜５１ｂ及びキャパシタ誘電体膜５１ｄの膜厚は、ゲート酸化膜５１ａの膜厚よりも大きい。
【００８１】
第１及び第２の素子形成領域におけるシリコン層３の底部にＰ型不純物をイオン注入する際に、第３及び第４の素子形成領域がフォトレジストで覆われる。その結果、キャパシタ誘電体膜５１ｃ，５１ｄの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０となっている。
【００８２】
変形例として、第１の素子形成領域におけるシリコン層３の上部にＰ型不純物をイオン注入する際に、少なくとも第３の素子形成領域をフォトレジストによって覆ってもよい。これにより、キャパシタ誘電体膜５１ｃの下方に不純物濃度Ｐ３の不純物注入領域が形成されることを、回避することができる。
【００８３】
また、第２の素子形成領域におけるシリコン層３の上部にＰ型不純物をイオン注入する際に、少なくとも第４の素子形成領域をフォトレジストによって覆ってもよい。これにより、キャパシタ誘電体膜５１ｄの下方に不純物濃度Ｐ４の不純物注入領域が形成されることを、回避することができる。
【００８４】
図３７は、本実施の形態８に係る半導体装置が適用された回路の第１の例を示す回路図である。低電圧回路５７及び高電圧回路５８には、図３６に示したＮＭＯＳＦＥＴ５０ａ及びＮＭＯＳＦＥＴ５０ｂがそれぞれ含まれている。低電圧回路５７には、比較的低い電源電位を供給する電源５５が接続されている。高電圧回路５８には、比較的高い電源電位を供給する電源５６が接続されている。低電圧回路５７及び高電圧回路５８には、ＧＮＤ電位を与える共通配線が接続されている。ＭＯＳキャパシタ５０ｃは、電源５５と共通配線との間に接続されており、低電圧回路５７用のデカップリングキャパシタとして機能する。ＭＯＳキャパシタ５０ｄは、電源５６と共通配線との間に接続されており、高電圧回路５８用のデカップリングキャパシタとして機能する。
【００８５】
図３８は、本実施の形態８に係る半導体装置が適用された回路の第２の例を示す回路図である。図３８に示した回路には、２つの電源５５，５６が設けられているのではなく、１つの電源５６のみが設けられている。低電圧回路５７には、電源５６の電源電位を高電圧回路５８によってダウンコンバートした電位が、供給されている。即ち、図３８に示した回路では、高電圧回路５８が低電圧回路５７用の電源として機能している。
【００８６】
このように本実施の形態８に係る半導体装置及びその製造方法によれば、低電圧回路５７用のＭＯＳキャパシタ５０ｃと、高電圧回路５８用のＭＯＳキャパシタ５０ｄとが個別に形成された半導体集積回路において、イオン注入に起因するシリコン層３のダメージを抑制又は回避することにより、キャパシタ誘電体膜５１ｃ，５１ｄの信頼性を高めることができる。その結果、半導体集積回路のキャパシタ部の信頼性、ひいては半導体集積回路自体の信頼性を向上することができる。
【００８７】
実施の形態９．
図３９は、本発明の実施の形態９に係る半導体装置の構造を示す断面図である。上記実施の形態１，２，５〜８では、ＳＯＩ基板４のシリコン層３の上面内に、部分分離型の素子分離絶縁膜５ａ〜５ｅが形成されていた。これに対して本実施の形態９に係る半導体装置では、図３９に示すように、部分分離型の素子分離絶縁膜５ａ〜５ｅに代えて、素子分離絶縁膜５ａａ〜５ｄｄが形成されている。素子分離絶縁膜５ａａ〜５ｄｄの底面は、ＢＯＸ層２の上面に接触している。このような構造の素子分離絶縁膜は、「完全分離型の素子分離絶縁膜」と称されている。
【００８８】
このように本実施の形態９に係る半導体装置によれば、完全分離型の素子分離絶縁膜５ａａ〜５ｄｄを形成することにより、上記実施の形態１，２，５〜８に係る半導体装置と比較して、素子間の分離効果を高めることができる。
【００８９】
実施の形態１０．
上記実施の形態１，２，５〜８では、キャパシタ部では素子分離のための不純物注入を行わないことで、キャパシタ誘電体膜の信頼性の向上が図られていた。しかしながら、上記実施の形態１，２，５〜８では部分分離型の素子分離絶縁膜５ａ〜５ｅが採用されていたため、半導体素子のレイアウトによっては、回路の不具合が生じる可能性があった。例えば図１１に示したように、ＰＭＯＳＦＥＴ１３ａと、Ｎ型のコンタクト領域９ｂを有するＭＯＳキャパシタ１３ｂとが互いに隣接して形成されている場合には、Ｐ+−Ｎ１−Ｐ０−Ｎ+型の寄生サイリスタ構造がシリコン層３内に形成されるため、ラッチアップが発生する可能性があった。そこで本実施の形態１０では、かかる不具合の発生を回避し得る半導体装置を提案する。
【００９０】
図４０は、例えば図１１を基礎として、本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。ＰＭＯＳＦＥＴ１３ａとＭＯＳキャパシタ１３ｂとの間には、部分分離型の素子分離絶縁膜５ｂの代わりに、素子分離絶縁膜６０が形成されている。素子分離絶縁膜６０の底面の一部にはＢＯＸ層２の上面に接触する完全分離部６１が形成されており、素子分離絶縁膜６０は、完全分離型の素子分離絶縁膜として機能する。
【００９１】
このように本実施の形態１０に係る半導体装置によれば、互いに隣接するＭＯＳＦＥＴとＭＯＳキャパシタとの間には、完全分離型の素子分離絶縁膜６０が形成されている。従って、たとえＰＭＯＳＦＥＴとＮ型のコンタクト領域を有するＭＯＳキャパシタとが互いに隣接して形成されている場合であっても、寄生サイリスタ構造が形成されることはないため、ラッチアップの発生を回避することができる。
【００９２】
なお、上記実施の形態１〜１０の説明では、ＭＯＳＦＥＴ及びＭＯＳキャパシタの構造を簡略化して図示した。しかしながら、本願発明の目的は、基板の主面上に形成された絶縁膜の信頼性を向上するために、絶縁膜が形成される予定の領域の下方に位置する部分の基板内において、イオン注入に起因する基板のダメージを抑制又は回避することである。そのため、ＬＤＤ構造（又はエクステンション構造）やシリサイド構造が採用された半導体装置及びその製造方法に関しても、本願発明を適用することは可能である。
【００９３】
図４１は、本発明の実施の形態１〜１０に係る半導体装置の変形例を示す断面図である。ゲート電極８ａ及びキャパシタ上部電極８ｂの各側面には、サイドウォール６５ａ，６５ｂがそれぞれ形成されている。ゲート電極８ａ及びキャパシタ上部電極８ｂの各上面には、シリサイド層６６ａ，６６ｂがそれぞれ形成されている。ソース・ドレイン領域９ａ及びコンタクト領域９ｂは、エクステンション領域６８ａ，６９ａをそれぞれ有している。ソース・ドレイン領域９ａ及びコンタクト領域９ｂの各上面には、シリサイド層６７ａ，６７ｂがそれぞれ形成されている。
【００９４】
【発明の効果】
この発明のうち請求項１〜３，５に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体層の底部内に不純物をイオン注入することによって、第１の素子形成領域における半導体層内にウェル領域あるいは第１の不純物導入領域を形成する工程を備える。従って、このイオン注入によって第２の素子形成領域における半導体層がダメージを受けることはないため、その後に第２の素子形成領域における半導体層の主表面上に形成される第１のキャパシタ誘電体膜の信頼性を高めることができる。
【００９５】
また、この発明のうち請求項４に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造工程において、第２の素子形成領域内には不純物がイオン注入されない。従って、イオン注入によって第２の素子形成領域における半導体層がダメージを受けることはないため、第１のキャパシタ誘電体膜の信頼性をさらに高めることができる。
【００９６】
また、この発明のうち請求項６，７に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２及び第４の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体層の底部内に不純物をイオン注入することによって、第１及び第３の素子形成領域における半導体層内に第１及び第２の不純物導入領域あるいは第１及び第２のウェル領域をそれぞれ形成する工程を備える。従って、このイオン注入によって第２及び第４の素子形成領域における半導体層がダメージを受けることはないため、その後に第２及び第４の素子形成領域における半導体層の主表面上にそれぞれ形成される第１及び第３のキャパシタ誘電体膜の信頼性を高めることができる。
【００９７】
また、この発明のうち請求項８に係るものによれば、デカップリングキャパシタとして機能する第１及び第２のＭＯＳキャパシタの第１及び第２のキャパシタ誘電体膜の信頼性を高めることができる。
【００９８】
また、この発明のうち請求項９に係るものによれば、第１濃度が半導体基板のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体基板の第１主表面内に不純物をイオン注入することによって、第１の素子形成領域における半導体基板内にウェル領域を形成する工程を備える。従って、このイオン注入によって第２の素子形成領域における半導体基板がダメージを受けることはないため、その後に第２の素子形成領域における半導体基板の第１主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【００９９】
また、この発明のうち請求項１０，１１に係るものによれば、第１の不純物の注入工程によって第２の素子形成領域における半導体層がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体層の主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【０１００】
また、この発明のうち請求項１２，１３に係るものによれば、第２の不純物の注入工程によって第２の素子形成領域における半導体層がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体層の主表面上に形成されるキャパシタ誘電体膜の信頼性をさらに高めることができる。
【０１０１】
また、この発明のうち請求項１４に係るものによれば、第１及び第２の不純物の注入工程によって第２の素子形成領域における半導体基板がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体基板の主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】 本発明の実施の形態１に関して、シリコン層の不純物プロファイルを示す図である。
【図３】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図９】 本発明の実施の形態２に関して、シリコン層の不純物プロファイルを示す図である。
【図１０】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。
【図１２】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１３】 本発明の実施の形態３に関して、シリコン基板の不純物プロファイルを示す図である。
【図１４】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２０】 本発明の実施の形態４に関して、シリコン基板の不純物プロファイルを示す図である。
【図２１】 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２４】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３２】 本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図３３】 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。
【図３４】 本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】 本発明の実施の形態７に係る半導体装置の変形例を示す断面図である。
【図３６】 本発明の実施の形態８に係る半導体装置の構造を示す断面図である。
【図３７】 本発明の実施の形態８に係る半導体装置が適用された回路の第１の例を示す回路図である。
【図３８】 本発明の実施の形態８に係る半導体装置が適用された回路の第２の例を示す回路図である。
【図３９】 本発明の実施の形態９に係る半導体装置の構造を示す断面図である。
【図４０】 本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。
【図４１】 本発明の実施の形態１〜１０に係る半導体装置の変形例を示す断面図である。
【図４２】 従来の第１の半導体装置の構造を示す断面図である。
【図４３】 従来の第２の半導体装置の構造を示す断面図である。
【符号の説明】
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、４ ＳＯＩ基板、５ａａ〜５ｄｄ 素子分離絶縁膜、６ａ，３５ａ，３５ｂ，５０ａ，５０ｂ ＮＭＯＳＦＥＴ、６ｂ，１３ｂ，３５ｃ，５０ｃ，５０ｄ ＭＯＳキャパシタ、７ａ，３６ａ，３６ｂ，５１ａ，５１ｂ ゲート酸化膜、７ｂ，３６ｃ，５１ｃ，５１ｄキャパシタ誘電体膜、８ａ，３７ａ，３７ｂ，５２ａ，５２ｂ ゲート電極、８ｂ，３７ｃ，５２ｃ，５２ｄ キャパシタ上部電極、１０，２３，２５，２７，２９，４０，４２，４４，４６，４７ フォトレジスト、１１，１２，２４，２６，４１，４３，４５ Ｐ型不純物、１３ａ ＰＭＯＳＦＥＴ、２０ シリコン基板、２１ Ｐ型ウェル、２２ Ｎ型ウェル、２８，３０ Ｎ型不純物、５７低電圧回路、５８ 高電圧回路、６０ 素子分離絶縁膜、６１ 完全分離部。
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するものであり、特に、基板上に形成された絶縁膜（具体的には、ＭＯＳキャパシタのキャパシタ誘電体膜又はＭＯＳＦＥＴのゲート絶縁膜）の信頼性が向上された、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４２は、従来の第１の半導体装置の構造を示す断面図である。従来の第１の半導体装置は、ＳＯＩ基板１０４と、素子分離絶縁膜１０５ａ〜１０５ｅと、ＮＭＯＳＦＥＴ１０６ａと、ＰＭＯＳＦＥＴ１０６ｃと、ＭＯＳキャパシタ１０６ｂ，１０６ｄとを備えている。ＭＯＳキャパシタ１０６ｂ，１０６ｄは、例えばデカップリングキャパシタとして使用されている。ＳＯＩ基板１０４は、シリコン基板１０１と、ＢＯＸ（buried oxide）層１０２と、Ｐ型のシリコン層１０３とがこの順に積層された構造を有している。素子分離絶縁膜１０５ａ〜１０５ｅは、シリコン層１０３の上面内に部分的に形成されている。素子分離絶縁膜１０５ａ〜１０５ｅの底面は、ＢＯＸ層１０２の上面に接触していない。このような構造の素子分離絶縁膜は、「部分分離型の素子分離絶縁膜」と称されている。
【０００３】
ＮＭＯＳＦＥＴ１０６ａは、シリコン層１０３の上面上に形成されたゲート酸化膜１０７ａと、ゲート電極１０８ａと、Ｎ+型の対を成すソース・ドレイン領域１０９ａとを有している。ＭＯＳキャパシタ１０６ｂは、シリコン層１０３の上面上に形成されたキャパシタ誘電体膜１０７ｂと、キャパシタ上部電極１０８ｂと、Ｐ+型の対を成すコンタクト領域１０９ｂとを有している。ＰＭＯＳＦＥＴ１０６ｃは、シリコン層１０３の上面上に形成されたゲート酸化膜１０７ｃと、ゲート電極１０８ｃと、Ｐ+型の対を成すソース・ドレイン領域１０９ｃとを有している。ＭＯＳキャパシタ１０６ｄは、シリコン層１０３の上面上に形成されたキャパシタ誘電体膜１０７ｄと、キャパシタ上部電極１０８ｄと、Ｎ+型の対を成すコンタクト領域１０９ｄとを有している。
【０００４】
素子分離絶縁膜１０５ａ〜１０５ｅの底面とＢＯＸ層１０２の上面とによって挟まれている部分のシリコン層１０３内には、素子分離のためのＰ型不純物又はＮ型不純物が、イオン注入によって、不純物濃度Ｐ１又は不純物濃度Ｎ１で注入されている。また、このイオン注入に起因して、ゲート酸化膜１０７ａ，１０７ｃ及びキャパシタ誘電体膜１０７ｂ，１０７ｄの下方において、ＢＯＸ層１０２との界面付近におけるシリコン層１０３内には、Ｐ型不純物又はＮ型不純物が、不純物濃度Ｐ２又は不純物濃度Ｎ２で注入されている。
【０００５】
さらに、ゲート酸化膜１０７ａ，１０７ｃの下方において、シリコン層１０３の上面内には、ＮＭＯＳＦＥＴ１０６ａ又はＰＭＯＳＦＥＴ１０６ｃのしきい値電圧を設定するためのＰ型不純物又はＮ型不純物が、イオン注入によって、不純物濃度Ｐ３又は不純物濃度Ｎ３で注入されている。また、このイオン注入に起因して、キャパシタ誘電体膜１０７ｂ，１０７ｄの下方において、シリコン層１０３の上面内には、Ｐ型不純物又はＮ型不純物が、不純物濃度Ｐ３又は不純物濃度Ｎ３で注入されている。
【０００６】
図４３は、従来の第２の半導体装置の構造を示す断面図である。従来の第２の半導体装置は、不純物濃度Ｐ０のＰ型のシリコン基板１１０と、不純物濃度Ｐ２のＰ型ウェル１１１と、不純物濃度Ｎ２のＮ型ウェル１１２と、素子分離絶縁膜１０５ａ〜１０５ｅと、ＮＭＯＳＦＥＴ１０６ａと、ＰＭＯＳＦＥＴ１０６ｃと、ＭＯＳキャパシタ１０６ｂ，１０６ｄとを備えている。Ｐ型ウェル１１１及びＮ型ウェル１１２は、シリコン基板１１０の上面内に形成されている。ＭＯＳキャパシタ１０６ｂはＰ型ウェル１１１上に形成されており、ＭＯＳキャパシタ１０６ｄはＮ型ウェル１１２上に形成されている。
【０００７】
このように従来の第１及び第２の半導体装置では、ゲート酸化膜１０７ａの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルと、キャパシタ誘電体膜１０７ｂの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルとが、互いに等しい。また、ゲート酸化膜１０７ｃの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルと、キャパシタ誘電体膜１０７ｄの下方におけるシリコン層１０３又はシリコン基板１１０の不純物プロファイルとが、互いに等しい。
【０００８】
【発明が解決しようとする課題】
半導体集積回路の規模が増大すると、キャパシタ上部電極１０８ｂ，１０８ｄに電圧が印加される実効的な時間が、ゲート電極１０８ａ，１０８ｃのそれよりも長くかかることがある。これに伴い、キャパシタ誘電体膜１０７ｂ，１０７ｄには、ゲート酸化膜１０７ａ，１０７ｃよりも高い信頼性が要求される。特に、ＭＯＳキャパシタ１０６ｂ，１０６ｄがデカップリングキャパシタとして使用されている場合には、キャパシタ上部電極１０８ｂ，１０８ｄに直流電圧が継続的に印加されるため、キャパシタ誘電体膜１０７ｂ，１０７ｄには、より高い信頼性が要求される。
【０００９】
また、ＭＯＳキャパシタに限らず、ゲート電極に高い電圧が印加されるＭＯＳＦＥＴにおいては、ゲート絶縁膜に高い信頼性が要求される。従って、ゲート電圧が高いＭＯＳＦＥＴにおいては、ゲート電圧が低いＭＯＳＦＥＴよりも、ゲート絶縁膜の信頼性を高める改良が必要となる。
【００１０】
しかしながら従来の第１及び第２の半導体装置によると、信頼性を高めるための改良がなされておらず、キャパシタ誘電体膜１０７ｂ，１０７ｄの信頼性が不十分であるという問題がある。
【００１１】
本発明はかかる問題を解決するために成されたものであり、基板の主面上に形成された絶縁膜（ＭＯＳキャパシタのキャパシタ誘電体膜又はＭＯＳＦＥＴのゲート絶縁膜）の信頼性が向上された、半導体装置及びその製造方法を得ることを目的とするものである。
【００１２】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内に形成された、所定導電型の第１のウェル領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１のウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
また、この発明のうち請求項２に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内で、半導体層と絶縁層の界面に至る領域に形成された、所定導電型の第１の不純物導入領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有しているものである。
また、この発明のうち請求項３に記載の半導体装置は、支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、ＳＯＩ基板の第１の素子形成領域内に形成され、半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、第１のゲート絶縁膜の下方において、ゲート絶縁膜と半導体層の界面から主表面から所定距離だけ隔てた深さまでの半導体層内に形成された、所定導電型の第１の不純物導入領域と、ＳＯＩ基板の第２の素子形成領域内に形成され、主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタとを備え、第１の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、第１のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
【００１３】
また、この発明のうち請求項４に記載の半導体装置は、請求項１乃至請求項３のいずれか一つに記載の半導体装置であって、第２の不純物濃度分布において、不純物濃度が、主表面から接触面に至るまでの全体に渡って、深さ方向に均一かつ第１濃度であることを特徴とするものである。
【００１４】
また、この発明のうち請求項５に記載の半導体装置は、請求項１及び請求項２のいずれか一つに記載の半導体装置であって、第１のゲート絶縁膜の下方において、第１のウェル領域よりも浅く主表面内に形成された、所定導電型の第１のチャネルドープ領域と、第１のキャパシタ誘電体膜の下方において、第１のウェル領域よりも浅く主表面内に形成された、所定導電型の第２のチャネルドープ領域とをさらに備えることを特徴とするものである。
【００１５】
また、この発明のうち請求項６に記載の半導体装置は、請求項１乃至請求項３のいずれか一つに記載の半導体装置であって、ＳＯＩ基板の第３の素子形成領域内に形成され、主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、第２のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内に形成された、所定導電型の第２のウェル領域と、ＳＯＩ基板の第４の素子形成領域内に形成され、主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタとをさらに備え、第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、第１のＭＯＳキャパシタは、第１の半導体回路に接続されたＭＯＳキャパシタであり、第２のＭＯＳＦＥＴは、第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、第２のＭＯＳキャパシタは、第２の半導体回路に接続されたＭＯＳキャパシタであり、第２のウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、第２のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有していることを特徴とするものである。
また、この発明のうち請求項７に記載の半導体装置は、請求項２及び請求項３のいずれか一つに記載の半導体装置であって、ＳＯＩ基板の第３の素子形成領域内に形成され、主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、第２のゲート絶縁膜の下方において、主表面から所定距離だけ隔てた深さよりも深い部分の半導体層内で、半導体層と絶縁層の界面に至る領域に形成された、所定導電型の第２の不純物導入領域と、ＳＯＩ基板の第４の素子形成領域内に形成され、主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタとをさらに備え、第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、第１のＭＯＳキャパシタは、第１の半導体回路に接続されたＭＯＳキャパシタであり、第２のＭＯＳＦＥＴは、第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、第２のＭＯＳキャパシタは、第２の半導体回路に接続されたＭＯＳキャパシタであり、第２の不純物導入領域は、不純物濃度が第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、第２のキャパシタ誘電体膜の下方において、半導体層は、不純物濃度が、少なくとも、主表面から所定距離を隔てた深さから、半導体層と絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有していることを特徴とするものである。
【００１６】
また、この発明のうち請求項８に記載の半導体装置は、請求項６及び請求項７のいずれか一つに記載の半導体装置であって、第１の半導体回路に第１の電圧を供給する第１の電源と、第２の半導体回路に第２の電圧を供給する第２の電源と、第１及び第２の半導体回路に共通に接続された共通配線とをさらに備え、第１のＭＯＳキャパシタは、第１の電源と共通配線との間に接続されており、第２のＭＯＳキャパシタは、第２の電源と共通配線との間に接続されていることを特徴とするものである。
【００１７】
また、この発明のうち請求項９に記載の半導体装置は、所定導電型で第１濃度の半導体基板と、半導体基板の第１の素子形成領域内に形成され、半導体基板の第１主表面上に形成されたゲート絶縁膜を有するＭＯＳＦＥＴと、ゲート絶縁膜の下方における第１主表面内に形成された、所定導電型のウェル領域と、半導体基板の第２の素子形成領域内に形成され、第１主表面上に形成されたキャパシタ誘電体膜を有するＭＯＳキャパシタとを備え、ウェル領域は、不純物濃度が第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、キャパシタ誘電体膜の下方において、半導体基板は、不純物濃度が、第１主表面から、第１主表面の反対側の第２主表面に至るまでの全体に渡って、深さ方向に均一かつ第１濃度の、第２の不純物濃度分布を有しているものである。
【００１８】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、主表面から所定距離だけ隔てた深さよりも深い部分の、第１の素子形成領域における半導体層内に、所定導電型のウェル領域を形成する工程と、（ｃ）工程（ｂ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｄ）工程（ｂ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、主表面から所定距離だけ隔てた深さよりも深い部分の、第１の素子形成領域における半導体層内で、半導体層と絶縁層の界面に至る領域に、所定導電型の第１の不純物導入領域を形成する工程と、（ｃ）前記工程（ｂ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｄ）工程（ｂ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
【００１９】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｅ）工程（ｄ）よりも前に実行され、第２の素子形成領域を第２のマスク材で覆って第１の素子形成領域内に第２の不純物を注入することにより、所定導電型のチャネルドープ領域を、ウェル領域よりも浅く主表面内に形成する工程をさらに備えることを特徴とするものである。
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、（ｅ）工程（ｄ）よりも前に実行され、第２の素子形成領域を第２のマスク材で覆って第１の素子形成領域内に第２の不純物を注入することにより、所定導電型のチャネルドープ領域を、第１の不純物導入領域よりも浅く主表面内に形成する工程をさらに備えることを特徴とするものである。
【００２０】
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、（ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有する、所定導電型の半導体基板を準備する工程と、（ｂ）第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、第１の素子形成領域における半導体基板内に、所定導電型のウェル領域を形成する工程と、（ｃ）第２の素子形成領域を第２のマスク材で覆って第２の不純物を注入することにより、第１の素子形成領域における半導体基板の主表面内に、所定導電型のチャネルドープ領域を形成する工程と、（ｄ）工程（ｂ）及び（ｃ）よりも後に実行され、第１の素子形成領域における主表面上に、ゲート絶縁膜を形成する工程と、（ｅ）工程（ｂ）及び（ｃ）よりも後に実行され、第２の素子形成領域における主表面上に、キャパシタ誘電体膜を形成する工程とを備えるものである。
【００２１】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｃと、ＮＭＯＳＦＥＴ６ａと、ＭＯＳキャパシタ６ｂとを備えている。ＭＯＳキャパシタ６ｂは、例えばデカップリングキャパシタとして使用されている。ＳＯＩ基板４は、シリコン基板１と、ＢＯＸ層２と、Ｐ型のシリコン層３とがこの順に積層された構造を有している。シリコン層３の不純物濃度Ｐ０は、１Ｅ１５ｃｍ-3程度である。素子分離絶縁膜５ａ〜５ｃは、シリコン層３の上面内に部分的に形成されている。素子分離絶縁膜５ａ〜５ｃは、トレンチ型又はＬＯＣＯＳ型の素子分離絶縁膜である。
【００２２】
ＮＭＯＳＦＥＴ６ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ６ａは、ゲート酸化膜７ａと、ゲート電極８ａと、Ｎ+型の対を成すソース・ドレイン領域９ａとを有している。ゲート酸化膜７ａは、シリコン層３の上面上に形成されている。ゲート電極８ａは、ゲート酸化膜７ａ上に形成されている。ソース・ドレイン領域９ａは、ゲート酸化膜７ａの下方のチャネル形成領域を挟んで、シリコン層３内に形成されている。
【００２３】
ＭＯＳキャパシタ６ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｂは、シリコン層３の上面上に形成されたキャパシタ誘電体膜７ｂと、キャパシタ誘電体膜７ｂ上に形成されたキャパシタ上部電極８ｂとを有している。キャパシタ誘電体膜７ｂは、ゲート酸化膜７ａよりも高い信頼性が要求される膜である。ここで、絶縁膜にとって「信頼性」とは、絶縁膜に印加されるストレス又はその蓄積によっても、その絶縁膜の絶縁性が破壊することのない性質を意味する。信頼性を表す尺度としては、ＭＴＢＦ（平均故障間隔）やＭＴＴＦ（平均故障時間）等がある。
【００２４】
キャパシタ誘電体膜７ｂを挟んでキャパシタ上部電極８ｂに対向する部分のシリコン層３は、ＭＯＳキャパシタ６ｂのキャパシタ下部電極として機能する。また、ＭＯＳキャパシタ６ｂは、Ｐ+型の対を成すコンタクト領域９ｂを有している。コンタクト領域９ｂは、キャパシタ下部電極として機能する部分のシリコン層３を挟んで、シリコン層３内に形成されている。
【００２５】
素子分離絶縁膜５ａの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、イオン注入によって、素子分離のためのＰ型不純物が注入されている。このＰ型不純物が注入されている部分のシリコン層３の不純物濃度Ｐ１は、１Ｅ１７〜２Ｅ１８ｃｍ-3程度である。同様に、図１において素子分離絶縁膜５ｂの左半分の底面（ＮＭＯＳＦＥＴ６ａに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ１で注入されている。
【００２６】
また、このときのイオン注入に起因して、ゲート酸化膜７ａの下方において、ＢＯＸ層２との界面付近におけるシリコン層３内には、Ｐ型不純物が注入されている。一方、キャパシタ誘電体膜７ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。
【００２７】
ゲート酸化膜７ａの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ６ａのしきい値電圧を設定するためのＰ型不純物が注入されている。即ち、Ｐ型のチャネルドープ領域が形成されている。このＰ型不純物が注入されている部分のシリコン層３の不純物濃度Ｐ３は、１Ｅ１６〜１Ｅ１８ｃｍ-3程度である。また、このときのイオン注入に起因して、キャパシタ誘電体膜７ｂの下方において、シリコン層３の上面内には、Ｐ型不純物が不純物濃度Ｐ３で注入されている。
【００２８】
図２（図２（Ａ），図２（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイル（図２（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイル（図２（Ｂ））とを示す図である。図２に示すように、本実施の形態１に係る半導体装置では、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイルと、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイルとが、互いに異なっている。図２（Ａ）に示すように、ゲート酸化膜７ａの下方において、シリコン層３は、不純物濃度Ｐ０よりも高い不純物濃度Ｐ２，Ｐ３の不純物プロファイルを有している。また、図２（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン層３は、シリコン層３の上面（横軸ゼロ）から所定距離を隔てた深さから、シリコン層３とＢＯＸ層２との接触面に至るまでの部分に渡って、不純物濃度がＰ０で均一の不純物プロファイルを有している。
【００２９】
図３〜図６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図３を参照して、まず、ＳＯＩ基板４を準備する。次に、周知のトレンチ分離技術又はＬＯＣＯＳ分離技術によって、シリコン層３の上面内に素子分離絶縁膜５ａ〜５ｃを形成する。図３に示すように、シリコン層３の上面上には、素子分離絶縁膜５ａ〜５ｃを形成する際にシリコン窒化膜の下敷き膜として機能する、シリコン酸化膜１５０を残す。
【００３０】
図４を参照して、次に、写真製版法によって、第２の素子形成領域を覆ってフォトレジスト１０を形成する。図４において素子分離絶縁膜５ｂの右半分の上面、及び素子分離絶縁膜５ｃの上面は、フォトレジスト１０によって覆われている。次に、フォトレジスト１０を注入マスクに用いて、イオン注入法によって、ＢＯＸ層２との界面付近におけるシリコン層３内に到達し得る比較的高いエネルギーで、Ｐ型不純物１１をシリコン層３内に深く注入する。Ｐ型不純物１１は、素子分離絶縁膜５ａ，５ｂ及び第１の素子形成領域におけるシリコン酸化膜１５０を通して、シリコン層３内に注入される。これにより、シリコン層３内に、不純物濃度Ｐ１，Ｐ２の不純物注入領域が形成される。その後、フォトレジスト１０を除去する。
【００３１】
図５を参照して、次に、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物１２をシリコン層３の上面内に浅く注入する。Ｐ型不純物１２は、第１及び第２の素子形成領域におけるシリコン酸化膜１５０を通して、シリコン層３内に注入される。これにより、素子分離絶縁膜５ａ〜５ｃが形成されていない部分のシリコン層３の上面内に、不純物濃度Ｐ３の不純物注入領域が形成される。その後、フッ酸を用いたウェットエッチング法によって、シリコン酸化膜１５０が除去される。
【００３２】
図６を参照して、次に、熱酸化法によって、第１及び第２の素子形成領域におけるシリコン層３の上面上に、３．５ｎｍ程度の膜厚のシリコン酸化膜を形成する。次に、ＣＶＤ法によって、全面にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によってこのポリシリコン膜をパターニングすることにより、ゲート電極８ａ及びキャパシタ上部電極８ｂを形成する。ゲート電極８ａの下にはゲート酸化膜７ａが形成されており、キャパシタ上部電極８ｂの下にはキャパシタ誘電体膜７ｂが形成されている。ゲート酸化膜７ａは、第１の素子形成領域におけるシリコン層３の上面上に形成されており、キャパシタ誘電体膜７ｂは、第２の素子形成領域におけるシリコン層３の上面上に形成されている。
【００３３】
その後、写真製版法及びイオン注入法によってシリコン層３内に部分的にＮ型不純物を注入することにより、ソース・ドレイン領域９ａを形成する。このときのイオン注入によって、ゲート電極８ａ内にもＮ型不純物が注入される。また、写真製版法及びイオン注入法によってシリコン層３内に部分的にＰ型不純物を注入することにより、コンタクト領域９ｂを形成する。このときのイオン注入によって、キャパシタ上部電極８ｂ内にもＰ型不純物が注入される。以上の工程により、図１に示した構造が得られる。
【００３４】
図７は、本実施の形態１に係る半導体装置の変形例を示す断面図である。以上の説明では、ＮＭＯＳＦＥＴ６ａが形成されている場合の例について述べたが、図７に示すように、ＮＭＯＳＦＥＴ６ａの代わりにＰＭＯＳＦＥＴ１３ａが形成されていてもよい。ＰＭＯＳＦＥＴ１３ａは、Ｐ+型のソース・ドレイン領域９ａと、Ｐ+型のゲート電極８ａとを有している。
【００３５】
また、以上の説明では、Ｐ+型のコンタクト領域９ｂを有するＭＯＳキャパシタ６ｂが形成されている場合の例について述べたが、ＭＯＳキャパシタ６ｂの代わりに、Ｎ+型のコンタクト領域９ｂを有するＭＯＳキャパシタ１３ｂが形成されていてもよい。ＭＯＳキャパシタ１３ｂは、Ｎ+型の上部電極８ｂを有している。
【００３６】
図７に示した半導体装置では、図１に示した半導体装置における不純物濃度Ｐ１，Ｐ２，Ｐ３の不純物注入領域の代わりに、不純物濃度Ｎ１，Ｎ２，Ｎ３の不純物注入領域がそれぞれ形成されている。
【００３７】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、図４に示したように、第２の素子形成領域を覆ってフォトレジスト１０を形成した後、このフォトレジスト１０を注入マスクに用いて、シリコン層３内にＰ型不純物１１がイオン注入される。上記の通りＰ型不純物１１は比較的高いエネルギーでイオン注入されるため、Ｐ型不純物１１のイオン注入によってシリコン層３は大きなダメージを受ける。そして、このダメージは、その後にシリコン層３の上面上に形成される絶縁膜の信頼性を低下させる原因となる。しかしながら、本実施の形態１に係る半導体装置の製造方法によれば、Ｐ型不純物１１をイオン注入する際には、第２の素子形成領域を覆ってフォトレジスト１０が予め形成されている。従って、Ｐ型不純物１１のイオン注入によって第２の素子形成領域におけるシリコン層３がダメージを受けることはない。その結果、その後に第２の素子形成領域におけるシリコン層３の上面上に形成されるキャパシタ誘電体膜７ｂの信頼性を高めることができる。
【００３８】
実施の形態２．
図８は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。また、図９（図９（Ａ），図９（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン層３の不純物プロファイル（図９（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物プロファイル（図９（Ｂ））とを示す図である。図８に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン層３の上面内には、不純物濃度Ｐ３の不純物注入領域が形成されていない。その結果、図９（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方におけるシリコン層３の不純物濃度は、シリコン層３の上面から底面に渡る全ての深さに関して、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態２に係る半導体装置のその他の構造は、図１に示した上記実施の形態１に係る半導体装置の構造と同様である。
【００３９】
図１０は、本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態１に係る半導体装置の製造方法では、図４に示したフォトレジスト１０が除去された後に、図５に示した工程でＰ型不純物１２がイオン注入された。これに対して、本実施の形態２に係る半導体装置の製造方法では、図１０に示すように、フォトレジスト１０を除去する前に、Ｐ型不純物１２のイオン注入を行う。即ち、フォトレジスト１０を注入マスクに用いて、シリコン層３の上面内にＰ型不純物１２をイオン注入する。
【００４０】
図１１は、本実施の形態２に係る半導体装置の変形例を示す断面図である。図１１に示すように、ＮＭＯＳＦＥＴ６ａの代わりにＰＭＯＳＦＥＴ１３ａが形成されていてもよく、また、ＭＯＳキャパシタ６ｂの代わりにＭＯＳキャパシタ１３ｂが形成されていてもよい。図１，８に示したＭＯＳキャパシタ６ｂでは、上部電極（キャパシタ上部電極８ｂ）の導電型と、下部電極（シリコン層３）の導電型とが同一（いずれもＰ型）であった。これに対し、図１１に示したＭＯＳキャパシタ１３ｂでは、上部電極の導電型（Ｎ型）と下部電極の導電型（Ｐ型）とが互いに異なっている。
【００４１】
このように本実施の形態２に係る半導体装置及びその製造方法によれば、Ｐ型不純物１１のイオン注入に起因して第２の素子形成領域におけるシリコン層３がダメージを受けることのみならず、Ｐ型不純物１２のイオン注入に起因して第２の素子形成領域におけるシリコン層３がダメージを受けることをも回避できる。そのため、上記実施の形態１と比較して、キャパシタ誘電体膜７ｂの信頼性をさらに高めることができる。
【００４２】
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。本実施の形態３に係る半導体装置は、不純物濃度Ｐ０のＰ型のシリコン基板２０と、素子分離絶縁膜５ａ〜５ｅと、ＮＭＯＳＦＥＴ６ａと、ＰＭＯＳＦＥＴ６ｃと、ＭＯＳキャパシタ６ｂ，６ｄとを備えている。シリコン基板２０は、ＳＯＩ基板ではない通常の基板（「バルク基板」とも称されている）である。ＮＭＯＳＦＥＴ６ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＰＭＯＳＦＥＴ６ｃは、素子分離絶縁膜５ｃ，５ｄによって規定される第３の素子形成領域内に形成されている。ＭＯＳキャパシタ６ｄは、素子分離絶縁膜５ｄ，５ｅによって規定される第４の素子形成領域内に形成されている。
【００４３】
第１の素子形成領域におけるシリコン基板２０の上面内には、不純物濃度Ｐ２のＰ型ウェル２１が形成されている。ＮＭＯＳＦＥＴ６ａのソース・ドレイン領域９ａは、Ｐ型ウェル２１内に形成されている。第３の素子形成領域におけるシリコン基板２０の上面内には、不純物濃度Ｎ２のＮ型ウェル２２が形成されている。ＰＭＯＳＦＥＴ６ｃのソース・ドレイン領域９ｃは、Ｎ型ウェル２２内に形成されている。第２及び第４の素子形成領域におけるシリコン基板２０内には、Ｐ型ウェル２１及びＮ型ウェル２２は形成されていない。
【００４４】
図１３（図１３（Ａ），図１３（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイル（図１３（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイル（図１３（Ｂ））とを示す図である。図１３に示すように、本実施の形態３に係る半導体装置では、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイルと、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイルとが、互いに異なっている。図１３（Ａ）に示すように、ゲート酸化膜７ａの下方において、シリコン基板２０は、不純物濃度Ｐ０よりも高い不純物濃度Ｐ２，Ｐ３の不純物プロファイルを有している。また、図１３（Ｂ）に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン基板２０は、シリコン基板２０の上面（横軸ゼロ）から所定距離を隔てた深さから、シリコン基板２０の底面に至るまでの部分に渡って、不純物濃度がＰ０で均一の不純物プロファイルを有している。
【００４５】
図１４〜図１８は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図１４を参照して、まず、シリコン基板２０を準備する。次に、シリコン基板２０の上面内に、素子分離絶縁膜５ａ〜５ｅを形成する。図１４に示すように、シリコン基板２０の上面上には、素子分離絶縁膜５ａ〜５ｅを形成する際にシリコン窒化膜の下敷き膜として機能する、シリコン酸化膜１５０が残されている。
【００４６】
図１５を参照して、次に、写真製版法によって、第２〜第４の素子形成領域を覆ってフォトレジスト２３を形成する。次に、フォトレジスト２３を注入マスクに用いて、イオン注入法によって、Ｐ型不純物２４を比較的高いエネルギーでシリコン基板２０内に注入する。これにより、第１の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｐ２のＰ型ウェル２１が比較的深く形成される。その後、フォトレジスト２３を除去する。
【００４７】
図１６を参照して、次に、写真製版法によって、第３及び第４の素子形成領域を覆ってフォトレジスト２５を形成する。次に、フォトレジスト２５を注入マスクに用いて、イオン注入法によって、ＮＭＯＳＦＥＴ６ａのしきい値電圧を設定するためのＰ型不純物２６を、比較的低いエネルギーでシリコン基板２０内に注入する。これにより、第１及び第２の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｐ３の不純物注入領域が比較的浅く形成される。その後、フォトレジスト２５を除去する。
【００４８】
図１７を参照して、次に、写真製版法によって、第１、第２、及び第４の素子形成領域を覆ってフォトレジスト２７を形成する。次に、フォトレジスト２７を注入マスクに用いて、イオン注入法によって、Ｎ型不純物２８を比較的高いエネルギーでシリコン基板２０内に注入する。これにより、第３の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｎ２のＮ型ウェル２２が比較的深く形成される。その後、フォトレジスト２７を除去する。
【００４９】
図１８を参照して、次に、写真製版法によって、第１及び第２の素子形成領域を覆ってフォトレジスト２９を形成する。次に、フォトレジスト２９を注入マスクに用いて、イオン注入法によって、ＰＭＯＳＦＥＴ６ｃのしきい値電圧を設定するためのＮ型不純物３０を、比較的低いエネルギーでシリコン基板２０内に注入する。これにより、第３及び第４の素子形成領域におけるシリコン基板２０の上面内に、不純物濃度Ｎ３の不純物注入領域が比較的浅く形成される。その後、フォトレジスト２９を除去する。
【００５０】
その後、上記実施の形態１に係る半導体装置の製造方法と同様に、シリコン酸化膜１５０の除去工程と、ゲート酸化膜７ａ，７ｃ、キャパシタ誘電体膜７ｂ，７ｄ、ゲート電極８ａ，８ｃ、及びキャパシタ上部電極８ｂ，８ｄの形成工程と、ソース・ドレイン領域９ａ，９ｃ及びコンタクト領域９ｂ，９ｄの形成工程とがこの順に実行されることにより、図１２に示した構造が得られる。
【００５１】
このように本実施の形態３に係る半導体装置及びその製造方法によれば、図１５に示したように、少なくとも第２及び第４の素子形成領域を覆ってフォトレジスト２３を形成した後、このフォトレジスト２３を注入マスクに用いて、シリコン基板２０内にＰ型不純物２４がイオン注入される。また、図１７に示したように、少なくとも第２及び第４の素子形成領域を覆ってフォトレジスト２７を形成した後、このフォトレジスト２７を注入マスクに用いて、シリコン基板２０内にＮ型不純物２８がイオン注入される。従って、Ｐ型不純物２４及びＮ型不純物２８のイオン注入によって第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることはないため、キャパシタ誘電体膜７ｂ，７ｄの信頼性を高めることができる。
【００５２】
実施の形態４．
図１９は、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。また、図２０（図２０（Ａ），図２０（Ｂ））は、ゲート酸化膜７ａの下方におけるシリコン基板２０の不純物プロファイル（図２０（Ａ））と、キャパシタ誘電体膜７ｂの下方におけるシリコン基板２０の不純物プロファイル（図２０（Ｂ））とを示す図である。図１９に示すように、キャパシタ誘電体膜７ｂの下方において、シリコン基板２０の上面内には、不純物濃度Ｐ３の不純物注入領域が形成されていない。また、キャパシタ誘電体膜７ｄの下方において、シリコン基板２０の上面内には、不純物濃度Ｎ３の不純物注入領域が形成されていない。その結果、図２０（Ｂ）に示すように、キャパシタ誘電体膜７ｂ，７ｄの下方におけるシリコン基板２０の不純物濃度は、シリコン基板２０の上面から底面に渡る全ての深さに関して、シリコン基板２０のそもそもの不純物濃度Ｐ０である。本実施の形態４に係る半導体装置のその他の構造は、図１２に示した上記実施の形態３に係る半導体装置の構造と同様である。
【００５３】
図２１，２２は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。上記実施の形態３に係る半導体装置の製造方法では、図１５に示したフォトレジスト２３が除去された後に、図１６に示した工程でフォトレジスト２５が形成され、その後にＰ型不純物２６がイオン注入された。これに対して、本実施の形態４に係る半導体装置の製造方法では、図２１に示すように、フォトレジスト２３を除去する前に、Ｐ型不純物２６のイオン注入を行う。即ち、フォトレジスト２５を形成することなく、フォトレジスト２３を注入マスクに用いて、シリコン基板２０の上面内にＰ型不純物２６をイオン注入する。
【００５４】
また、上記実施の形態３に係る半導体装置の製造方法では、図１７に示したフォトレジスト２７が除去された後に、図１８に示した工程でフォトレジスト２９が形成され、その後にＮ型不純物３０がイオン注入された。これに対して、本実施の形態４に係る半導体装置の製造方法では、図２２に示すように、フォトレジスト２７を除去する前に、Ｎ型不純物３０のイオン注入を行う。即ち、フォトレジスト２９を形成することなく、フォトレジスト２７を注入マスクに用いて、シリコン基板２０の上面内にＮ型不純物３０をイオン注入する。
【００５５】
このように本実施の形態４に係る半導体装置及びその製造方法によれば、Ｐ型不純物２４及びＮ型不純物２８のイオン注入に起因して第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることのみならず、Ｐ型不純物２６及びＮ型不純物３０のイオン注入に起因して第２及び第４の素子形成領域におけるシリコン基板２０がダメージを受けることをも回避できる。そのため、上記実施の形態３と比較して、キャパシタ誘電体膜７ｂ，７ｄの信頼性をさらに高めることができる。
【００５６】
実施の形態５．
図２３は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｄと、ＮＭＯＳＦＥＴ３５ａ，３５ｂと、ＭＯＳキャパシタ３５ｃとを備えている。ＮＭＯＳＦＥＴ３５ａは、素子分離絶縁膜５ａ，５ｂによって規定される第１の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ３５ａは、比較的低い電圧で駆動される低電圧回路を構成するＭＯＳＦＥＴであり、３．５ｎｍ程度の膜厚のゲート酸化膜３６ａを有している。ＮＭＯＳＦＥＴ３５ａのゲート電極３７ａには、１．８Ｖ程度のゲート電圧が印加される。また、ＮＭＯＳＦＥＴ３５ａは、対を成すソース・ドレイン領域３８ａを有している。
【００５７】
ＮＭＯＳＦＥＴ３５ｂは、素子分離絶縁膜５ｂ，５ｃによって規定される第２の素子形成領域内に形成されている。ＮＭＯＳＦＥＴ３５ｂは、比較的高い電圧で駆動される高電圧回路を構成するＭＯＳＦＥＴであり、ゲート酸化膜３６ａよりも高い信頼性が要求されるゲート酸化膜３６ｂを有している。ゲート酸化膜３６ｂの膜厚は、ゲート酸化膜３６ａの膜厚よりも大きく、７．５ｎｍ程度である。ＮＭＯＳＦＥＴ３５ｂのゲート電極３７ｂには、ゲート電極３７ａに印加されるゲート電圧よりも高い、３．３Ｖ程度のゲート電圧が印加される。また、ＮＭＯＳＦＥＴ３５ｂは、対を成すソース・ドレイン領域３８ｂを有している。
【００５８】
ＭＯＳキャパシタ３５ｃは、素子分離絶縁膜５ｃ，５ｄによって規定される第３の素子形成領域内に形成されている。ＭＯＳキャパシタ３５ｃは、キャパシタ誘電体膜３６ｃとキャパシタ上部電極３７ｃとを有している。キャパシタ誘電体膜３６ｃはゲート酸化膜３６ａよりも高い信頼性が要求される膜であり、キャパシタ誘電体膜３６ｃの膜厚はゲート酸化膜３６ｂの膜厚と同一である。但し、キャパシタ誘電体膜３６ｃの膜厚を、ゲート酸化膜３６ｂの膜厚よりも大きくしてもよい。この場合、シリコン層３の上面上には、互いに膜厚が異なる３種類の絶縁膜が形成されることになる。また、ＭＯＳキャパシタ３５ｃは、対を成すコンタクト領域３８ｃを有している。
【００５９】
素子分離絶縁膜５ａ，５ｂの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、イオン注入によって、Ｐ型不純物が不純物濃度Ｐ１で注入されている。同様に、図２３において素子分離絶縁膜５ｃの左半分の底面（ＮＭＯＳＦＥＴ３５ｂに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ１で注入されている。また、このときのイオン注入に起因して、ゲート酸化膜３６ａ，３６ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３内には、Ｐ型不純物が不純物濃度Ｐ２で注入されている。一方、キャパシタ誘電体膜３６ｃの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。
【００６０】
ゲート酸化膜３６ａの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ３５ａのしきい値電圧を設定するためのＰ型不純物が不純物濃度Ｐ３で注入されている。
【００６１】
ゲート酸化膜３６ｂの下方において、シリコン層３の上面内には、イオン注入によって、ＮＭＯＳＦＥＴ３５ｂのしきい値電圧を設定するためのＰ型不純物が不純物濃度Ｐ４で注入されている。不純物濃度Ｐ４は、不純物濃度Ｐ３よりも低い。また、このときのイオン注入に起因して、キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面内には、Ｐ型不純物が不純物濃度Ｐ４で注入されている。
【００６２】
図２４〜図３０は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。図２４を参照して、まず、ＳＯＩ基板４を準備した後、素子分離絶縁膜５ａ〜５ｄを形成する。上記実施の形態１と同様に、シリコン層３の上面上にはシリコン酸化膜１５０が残されている。
【００６３】
図２５を参照して、次に、写真製版法によって、第３の素子形成領域を覆ってフォトレジスト４０を形成する。次に、フォトレジスト４０を注入マスクに用いて、イオン注入法によって、ＢＯＸ層２との界面付近におけるシリコン層３内に到達し得る比較的高いエネルギーで、Ｐ型不純物４１をシリコン層３内に深く注入する。これにより、第１及び第２の素子形成領域におけるシリコン層３内に、不純物濃度Ｐ１，Ｐ２の不純物注入領域が形成される。その後、フォトレジスト４０を除去する。
【００６４】
図２６を参照して、次に、写真製版法によって、第２及び第３の素子形成領域を覆ってフォトレジスト４２を形成する。次に、フォトレジスト４２を注入マスクに用いて、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物４３をシリコン層３の上面内に浅く注入する。これにより、第１の素子形成領域におけるシリコン層３の上面内に、不純物濃度Ｐ３の不純物注入領域が形成される。その後、フォトレジスト４２を除去する。
【００６５】
図２７を参照して、次に、写真製版法によって、第１の素子形成領域を覆ってフォトレジスト４４を形成する。次に、フォトレジスト４４を注入マスクに用いて、イオン注入法によって、比較的低いエネルギーで、Ｐ型不純物４５をシリコン層３の上面内に浅く注入する。これにより、第２及び第３の素子形成領域におけるシリコン層３の上面内に、不純物濃度Ｐ４の不純物注入領域が形成される。その後、フォトレジスト４４及びシリコン酸化膜１５０を除去する。
【００６６】
図２８を参照して、次に、熱酸化法によって、第１〜第３の素子形成領域におけるシリコン層３の上面上に、シリコン酸化膜３９ａ〜３９ｃを形成する。
【００６７】
図２９を参照して、次に、写真製版法及びエッチング法によってシリコン酸化膜３９ａを除去することにより、第１の素子形成領域におけるシリコン層３の上面を露出する。次に、熱酸化法によって、第１の素子形成領域におけるシリコン層３の上面上に、シリコン酸化膜３６ａを形成する。この熱酸化によってシリコン酸化膜３９ｂ，３９ｃの膜厚が増大し、シリコン酸化膜３６ｂ，３６ｃが形成される。
【００６８】
図３０を参照して、次に、全面に形成したポリシリコン膜をパターニングすることにより、ゲート電極３７ａ，３７ｂ及びキャパシタ上部電極３７ｃを形成する。その後、写真製版法及びイオン注入法によって、Ｎ型不純物及びＰ型不純物をシリコン層３内に部分的に注入することにより、ソース・ドレイン領域３８ａ，３８ｂ及びコンタクト領域３８ｃを形成する。以上の工程により、図２３に示した構造が得られる。
【００６９】
このように本実施の形態５に係る半導体装置及びその製造方法によれば、図２５に示したように、第３の素子形成領域を覆ってフォトレジスト４０を形成した後、このフォトレジスト４０を注入マスクに用いて、シリコン層３内にＰ型不純物４１がイオン注入される。従って、Ｐ型不純物４１のイオン注入によって第３の素子形成領域におけるシリコン層３がダメージを受けることはないため、キャパシタ誘電体膜３６ｃの信頼性を高めることができる。
【００７０】
また、ゲート酸化膜３６ｂ及びキャパシタ誘電体膜３６ｃの膜厚が、ゲート酸化膜３６ａの膜厚よりも大きいため、ゲート酸化膜３６ａと比較して、ゲート酸化膜３６ｂ及びキャパシタ誘電体膜３６ｃの信頼性を高めることができる。
【００７１】
実施の形態６．
図３１は、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。ゲート酸化膜３６ｂの下方において、シリコン層３内には、不純物濃度Ｐ２の不純物注入領域が形成されていない。その結果、ゲート酸化膜３６ｂの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。また、図３１において素子分離絶縁膜５ｂの右半分の底面（ＮＭＯＳＦＥＴ３５ｂに接する側の半分の底面）と、ＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。さらに、素子分離絶縁膜５ｃの底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態６に係る半導体装置のその他の構造は、図２３に示した上記実施の形態５に係る半導体装置の構造と同様である。
【００７２】
図３２は、本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態５に係る半導体装置の製造方法では、図２５に示した工程において、第３の素子形成領域を覆うフォトレジスト４０が形成された。本実施の形態６に係る半導体装置の製造方法では、フォトレジスト４０の代わりに、図３２に示すように、第２及び第３の素子形成領域を覆うフォトレジスト４６を形成する。Ｐ型不純物４１は、フォトレジスト４６を注入マスクに用いてイオン注入される。
【００７３】
このように本実施の形態６に係る半導体装置及びその製造方法によれば、Ｐ型不純物４１のイオン注入によって第２の素子形成領域におけるシリコン層３がダメージを受けることはない。そのため、上記実施の形態５と比較すると、ゲート酸化膜３６ｂの信頼性を高めることができる。
【００７４】
実施の形態７．
図３３は、本発明の実施の形態７に係る半導体装置の構造を示す断面図である。キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面内には、不純物濃度Ｐ４の不純物注入領域が形成されていない。その結果、キャパシタ誘電体膜３６ｃの下方において、シリコン層３の上面付近における不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０である。本実施の形態７に係る半導体装置のその他の構造は、図２３に示した上記実施の形態５に係る半導体装置の構造と同様である。
【００７５】
図３４は、本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態５に係る半導体装置の製造方法では、図２７に示した工程において、第１の素子形成領域を覆うフォトレジスト４４が形成された。本実施の形態７に係る半導体装置の製造方法では、フォトレジスト４４の代わりに、図３４に示すように、第１及び第３の素子形成領域を覆うフォトレジスト４７を形成する。Ｐ型不純物４５は、フォトレジスト４７を注入マスクに用いてイオン注入される。
【００７６】
このように本実施の形態７に係る半導体装置及びその製造方法によれば、Ｐ型不純物４１のイオン注入に起因して第３の素子形成領域におけるシリコン層３がダメージを受けることのみならず、Ｐ型不純物４５のイオン注入に起因して第３の素子形成領域におけるシリコン層３がダメージを受けることをも回避できる。そのため、上記実施の形態５と比較して、キャパシタ誘電体膜３６ｃの信頼性をさらに高めることができる。
【００７７】
図３５は、本実施の形態７に係る半導体装置の変形例を示す断面図である。この変形例は、上記実施の形態６と本実施の形態７とを組み合わせることによって実現されている。上記実施の形態５に係る半導体装置とは異なり、ゲート酸化膜３６ｂの下方には、不純物濃度Ｐ２の不純物注入領域が形成されていない。また、キャパシタ誘電体膜３６ｃの下方には、不純物濃度Ｐ４の不純物注入領域が形成されていない。これにより、上記実施の形態６による効果と、本実施の形態７による効果とをともに得ることができる。
【００７８】
実施の形態８．
図３６は、本発明の実施の形態８に係る半導体装置の構造を示す断面図である。本実施の形態８に係る半導体装置は、ＳＯＩ基板４と、部分分離型の素子分離絶縁膜５ａ〜５ｅと、ＮＭＯＳＦＥＴ５０ａ，５０ｂと、ＭＯＳキャパシタ５０ｃ，５０ｄとを備えている。ＮＭＯＳＦＥＴ５０ａは第１の素子形成領域内に形成されており、ＮＭＯＳＦＥＴ５０ｂは第２の素子形成領域内に形成されており、ＭＯＳキャパシタ５０ｃは第３の素子形成領域内に形成されており、ＭＯＳキャパシタ５０ｄは第４の素子形成領域内に形成されている。
【００７９】
ＮＭＯＳＦＥＴ５０ａは低電圧回路を構成するＭＯＳＦＥＴであり、ＮＭＯＳＦＥＴ５０ｂは高電圧回路を構成するＭＯＳＦＥＴである。本実施の形態８に係る半導体装置では、デバイスの動作の安定化を図るために、低電圧回路に対応するＭＯＳキャパシタ５０ｃと、高電圧回路に対応するＭＯＳキャパシタ５０ｄとが個別に形成されている。ＭＯＳキャパシタ５０ｃは低電圧回路に接続されており、ＭＯＳキャパシタ５０ｄは高電圧回路に接続されている。
【００８０】
ゲート酸化膜５１ｂ及びキャパシタ誘電体膜５１ｃ，５１ｄは、ゲート酸化膜５１ａよりも高い信頼性が要求される膜である。ゲート酸化膜５１ｂ及びキャパシタ誘電体膜５１ｄの膜厚は、ゲート酸化膜５１ａの膜厚よりも大きい。
【００８１】
第１及び第２の素子形成領域におけるシリコン層３の底部にＰ型不純物をイオン注入する際に、第３及び第４の素子形成領域がフォトレジストで覆われる。その結果、キャパシタ誘電体膜５１ｃ，５１ｄの下方において、ＢＯＸ層２との界面付近におけるシリコン層３の不純物濃度は、シリコン層３のそもそもの不純物濃度Ｐ０となっている。
【００８２】
変形例として、第１の素子形成領域におけるシリコン層３の上部にＰ型不純物をイオン注入する際に、少なくとも第３の素子形成領域をフォトレジストによって覆ってもよい。これにより、キャパシタ誘電体膜５１ｃの下方に不純物濃度Ｐ３の不純物注入領域が形成されることを、回避することができる。
【００８３】
また、第２の素子形成領域におけるシリコン層３の上部にＰ型不純物をイオン注入する際に、少なくとも第４の素子形成領域をフォトレジストによって覆ってもよい。これにより、キャパシタ誘電体膜５１ｄの下方に不純物濃度Ｐ４の不純物注入領域が形成されることを、回避することができる。
【００８４】
図３７は、本実施の形態８に係る半導体装置が適用された回路の第１の例を示す回路図である。低電圧回路５７及び高電圧回路５８には、図３６に示したＮＭＯＳＦＥＴ５０ａ及びＮＭＯＳＦＥＴ５０ｂがそれぞれ含まれている。低電圧回路５７には、比較的低い電源電位を供給する電源５５が接続されている。高電圧回路５８には、比較的高い電源電位を供給する電源５６が接続されている。低電圧回路５７及び高電圧回路５８には、ＧＮＤ電位を与える共通配線が接続されている。ＭＯＳキャパシタ５０ｃは、電源５５と共通配線との間に接続されており、低電圧回路５７用のデカップリングキャパシタとして機能する。ＭＯＳキャパシタ５０ｄは、電源５６と共通配線との間に接続されており、高電圧回路５８用のデカップリングキャパシタとして機能する。
【００８５】
図３８は、本実施の形態８に係る半導体装置が適用された回路の第２の例を示す回路図である。図３８に示した回路には、２つの電源５５，５６が設けられているのではなく、１つの電源５６のみが設けられている。低電圧回路５７には、電源５６の電源電位を高電圧回路５８によってダウンコンバートした電位が、供給されている。即ち、図３８に示した回路では、高電圧回路５８が低電圧回路５７用の電源として機能している。
【００８６】
このように本実施の形態８に係る半導体装置及びその製造方法によれば、低電圧回路５７用のＭＯＳキャパシタ５０ｃと、高電圧回路５８用のＭＯＳキャパシタ５０ｄとが個別に形成された半導体集積回路において、イオン注入に起因するシリコン層３のダメージを抑制又は回避することにより、キャパシタ誘電体膜５１ｃ，５１ｄの信頼性を高めることができる。その結果、半導体集積回路のキャパシタ部の信頼性、ひいては半導体集積回路自体の信頼性を向上することができる。
【００８７】
実施の形態９．
図３９は、本発明の実施の形態９に係る半導体装置の構造を示す断面図である。上記実施の形態１，２，５〜８では、ＳＯＩ基板４のシリコン層３の上面内に、部分分離型の素子分離絶縁膜５ａ〜５ｅが形成されていた。これに対して本実施の形態９に係る半導体装置では、図３９に示すように、部分分離型の素子分離絶縁膜５ａ〜５ｅに代えて、素子分離絶縁膜５ａａ〜５ｄｄが形成されている。素子分離絶縁膜５ａａ〜５ｄｄの底面は、ＢＯＸ層２の上面に接触している。このような構造の素子分離絶縁膜は、「完全分離型の素子分離絶縁膜」と称されている。
【００８８】
このように本実施の形態９に係る半導体装置によれば、完全分離型の素子分離絶縁膜５ａａ〜５ｄｄを形成することにより、上記実施の形態１，２，５〜８に係る半導体装置と比較して、素子間の分離効果を高めることができる。
【００８９】
実施の形態１０．
上記実施の形態１，２，５〜８では、キャパシタ部では素子分離のための不純物注入を行わないことで、キャパシタ誘電体膜の信頼性の向上が図られていた。しかしながら、上記実施の形態１，２，５〜８では部分分離型の素子分離絶縁膜５ａ〜５ｅが採用されていたため、半導体素子のレイアウトによっては、回路の不具合が生じる可能性があった。例えば図１１に示したように、ＰＭＯＳＦＥＴ１３ａと、Ｎ型のコンタクト領域９ｂを有するＭＯＳキャパシタ１３ｂとが互いに隣接して形成されている場合には、Ｐ+−Ｎ１−Ｐ０−Ｎ+型の寄生サイリスタ構造がシリコン層３内に形成されるため、ラッチアップが発生する可能性があった。そこで本実施の形態１０では、かかる不具合の発生を回避し得る半導体装置を提案する。
【００９０】
図４０は、例えば図１１を基礎として、本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。ＰＭＯＳＦＥＴ１３ａとＭＯＳキャパシタ１３ｂとの間には、部分分離型の素子分離絶縁膜５ｂの代わりに、素子分離絶縁膜６０が形成されている。素子分離絶縁膜６０の底面の一部にはＢＯＸ層２の上面に接触する完全分離部６１が形成されており、素子分離絶縁膜６０は、完全分離型の素子分離絶縁膜として機能する。
【００９１】
このように本実施の形態１０に係る半導体装置によれば、互いに隣接するＭＯＳＦＥＴとＭＯＳキャパシタとの間には、完全分離型の素子分離絶縁膜６０が形成されている。従って、たとえＰＭＯＳＦＥＴとＮ型のコンタクト領域を有するＭＯＳキャパシタとが互いに隣接して形成されている場合であっても、寄生サイリスタ構造が形成されることはないため、ラッチアップの発生を回避することができる。
【００９２】
なお、上記実施の形態１〜１０の説明では、ＭＯＳＦＥＴ及びＭＯＳキャパシタの構造を簡略化して図示した。しかしながら、本願発明の目的は、基板の主面上に形成された絶縁膜の信頼性を向上するために、絶縁膜が形成される予定の領域の下方に位置する部分の基板内において、イオン注入に起因する基板のダメージを抑制又は回避することである。そのため、ＬＤＤ構造（又はエクステンション構造）やシリサイド構造が採用された半導体装置及びその製造方法に関しても、本願発明を適用することは可能である。
【００９３】
図４１は、本発明の実施の形態１〜１０に係る半導体装置の変形例を示す断面図である。ゲート電極８ａ及びキャパシタ上部電極８ｂの各側面には、サイドウォール６５ａ，６５ｂがそれぞれ形成されている。ゲート電極８ａ及びキャパシタ上部電極８ｂの各上面には、シリサイド層６６ａ，６６ｂがそれぞれ形成されている。ソース・ドレイン領域９ａ及びコンタクト領域９ｂは、エクステンション領域６８ａ，６９ａをそれぞれ有している。ソース・ドレイン領域９ａ及びコンタクト領域９ｂの各上面には、シリサイド層６７ａ，６７ｂがそれぞれ形成されている。
【００９４】
【発明の効果】
この発明のうち請求項１〜３，５に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体層の底部内に不純物をイオン注入することによって、第１の素子形成領域における半導体層内にウェル領域あるいは第１の不純物導入領域を形成する工程を備える。従って、このイオン注入によって第２の素子形成領域における半導体層がダメージを受けることはないため、その後に第２の素子形成領域における半導体層の主表面上に形成される第１のキャパシタ誘電体膜の信頼性を高めることができる。
【００９５】
また、この発明のうち請求項４に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造工程において、第２の素子形成領域内には不純物がイオン注入されない。従って、イオン注入によって第２の素子形成領域における半導体層がダメージを受けることはないため、第１のキャパシタ誘電体膜の信頼性をさらに高めることができる。
【００９６】
また、この発明のうち請求項６，７に係るものによれば、第１濃度が半導体層のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２及び第４の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体層の底部内に不純物をイオン注入することによって、第１及び第３の素子形成領域における半導体層内に第１及び第２の不純物導入領域あるいは第１及び第２のウェル領域をそれぞれ形成する工程を備える。従って、このイオン注入によって第２及び第４の素子形成領域における半導体層がダメージを受けることはないため、その後に第２及び第４の素子形成領域における半導体層の主表面上にそれぞれ形成される第１及び第３のキャパシタ誘電体膜の信頼性を高めることができる。
【００９７】
また、この発明のうち請求項８に係るものによれば、デカップリングキャパシタとして機能する第１及び第２のＭＯＳキャパシタの第１及び第２のキャパシタ誘電体膜の信頼性を高めることができる。
【００９８】
また、この発明のうち請求項９に係るものによれば、第１濃度が半導体基板のそもそもの不純物濃度である場合、半導体装置の製造方法は以下の工程を備える。即ち、第２の素子形成領域を覆ってフォトレジストを形成し、このフォトレジストを注入マスクに用いて半導体基板の第１主表面内に不純物をイオン注入することによって、第１の素子形成領域における半導体基板内にウェル領域を形成する工程を備える。従って、このイオン注入によって第２の素子形成領域における半導体基板がダメージを受けることはないため、その後に第２の素子形成領域における半導体基板の第１主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【００９９】
また、この発明のうち請求項１０，１１に係るものによれば、第１の不純物の注入工程によって第２の素子形成領域における半導体層がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体層の主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【０１００】
また、この発明のうち請求項１２，１３に係るものによれば、第２の不純物の注入工程によって第２の素子形成領域における半導体層がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体層の主表面上に形成されるキャパシタ誘電体膜の信頼性をさらに高めることができる。
【０１０１】
また、この発明のうち請求項１４に係るものによれば、第１及び第２の不純物の注入工程によって第２の素子形成領域における半導体基板がダメージを受けることはない。その結果、その後に第２の素子形成領域における半導体基板の主表面上に形成されるキャパシタ誘電体膜の信頼性を高めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】 本発明の実施の形態１に関して、シリコン層の不純物プロファイルを示す図である。
【図３】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図９】 本発明の実施の形態２に関して、シリコン層の不純物プロファイルを示す図である。
【図１０】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。
【図１２】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１３】 本発明の実施の形態３に関して、シリコン基板の不純物プロファイルを示す図である。
【図１４】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２０】 本発明の実施の形態４に関して、シリコン基板の不純物プロファイルを示す図である。
【図２１】 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２４】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３２】 本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図３３】 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。
【図３４】 本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】 本発明の実施の形態７に係る半導体装置の変形例を示す断面図である。
【図３６】 本発明の実施の形態８に係る半導体装置の構造を示す断面図である。
【図３７】 本発明の実施の形態８に係る半導体装置が適用された回路の第１の例を示す回路図である。
【図３８】 本発明の実施の形態８に係る半導体装置が適用された回路の第２の例を示す回路図である。
【図３９】 本発明の実施の形態９に係る半導体装置の構造を示す断面図である。
【図４０】 本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。
【図４１】 本発明の実施の形態１〜１０に係る半導体装置の変形例を示す断面図である。
【図４２】 従来の第１の半導体装置の構造を示す断面図である。
【図４３】 従来の第２の半導体装置の構造を示す断面図である。
【符号の説明】
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、４ ＳＯＩ基板、５ａａ〜５ｄｄ 素子分離絶縁膜、６ａ，３５ａ，３５ｂ，５０ａ，５０ｂ ＮＭＯＳＦＥＴ、６ｂ，１３ｂ，３５ｃ，５０ｃ，５０ｄ ＭＯＳキャパシタ、７ａ，３６ａ，３６ｂ，５１ａ，５１ｂ ゲート酸化膜、７ｂ，３６ｃ，５１ｃ，５１ｄキャパシタ誘電体膜、８ａ，３７ａ，３７ｂ，５２ａ，５２ｂ ゲート電極、８ｂ，３７ｃ，５２ｃ，５２ｄ キャパシタ上部電極、１０，２３，２５，２７，２９，４０，４２，４４，４６，４７ フォトレジスト、１１，１２，２４，２６，４１，４３，４５ Ｐ型不純物、１３ａ ＰＭＯＳＦＥＴ、２０ シリコン基板、２１ Ｐ型ウェル、２２ Ｎ型ウェル、２８，３０ Ｎ型不純物、５７低電圧回路、５８ 高電圧回路、６０ 素子分離絶縁膜、６１ 完全分離部。
Claims (14)
- 支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、
前記ＳＯＩ基板の第１の素子形成領域内に形成され、前記半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、
前記第１のゲート絶縁膜の下方において、前記主表面から所定距離だけ隔てた深さよりも深い部分の前記半導体層内に形成された、前記所定導電型の第１のウェル領域と、
前記ＳＯＩ基板の第２の素子形成領域内に形成され、前記主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタと
を備え、
前記第１のウェル領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、
前記第１のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、半導体装置。 - 支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、
前記ＳＯＩ基板の第１の素子形成領域内に形成され、前記半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、
前記第１のゲート絶縁膜の下方において、前記主表面から所定距離だけ隔てた深さよりも深い部分の前記半導体層内で、前記半導体層と前記絶縁層の界面に至る領域に形成された、前記所定導電型の第１の不純物導入領域と、
前記ＳＯＩ基板の第２の素子形成領域内に形成され、前記主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタと
を備え、
前記第１の不純物導入領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、
前記第１のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、半導体装置。 - 支持基板と、絶縁層と、所定導電型で第１濃度の半導体層とがこの順に積層されたＳＯＩ基板と、
前記ＳＯＩ基板の第１の素子形成領域内に形成され、前記半導体層の主表面上に形成された第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、
前記第１のゲート絶縁膜の下方において、前記ゲート絶縁膜と前記半導体層の界面から前記主表面から所定距離だけ隔てた深さまでの前記半導体層内に形成された、前記所定導電型の第１の不純物導入領域と、
前記ＳＯＩ基板の第２の素子形成領域内に形成され、前記主表面上に形成された第１のキャパシタ誘電体膜を有する第１のＭＯＳキャパシタと
を備え、
前記第１の不純物導入領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、
前記第１のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、半導体装置。 - 前記第２の不純物濃度分布において、不純物濃度が、前記主表面から前記界面に至るまでの全体に渡って、深さ方向に均一かつ前記第１濃度である、請求項１乃至請求項３のいずれか一つに記載の半導体装置。
- 前記第１のゲート絶縁膜の下方において、前記第１のウェル領域よりも浅く前記主表面内に形成された、前記所定導電型の第１のチャネルドープ領域と、
前記第１のキャパシタ誘電体膜の下方において、前記第１のウェル領域よりも浅く前記主表面内に形成された、前記所定導電型の第２のチャネルドープ領域とをさらに備える、請求項１及び請求項２のいずれか一つに記載の半導体装置。 - 前記ＳＯＩ基板の第３の素子形成領域内に形成され、前記主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、
前記第２のゲート絶縁膜の下方において、前記主表面から所定距離だけ隔てた深さよりも深い部分の前記半導体層内に形成された、前記所定導電型の第２のウェル領域と、
前記ＳＯＩ基板の第４の素子形成領域内に形成され、前記主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタと
をさらに備え、
前記第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、
前記第１のＭＯＳキャパシタは、前記第１の半導体回路に接続されたＭＯＳキャパシタであり、
前記第２のＭＯＳＦＥＴは、前記第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、
前記第２のＭＯＳキャパシタは、前記第２の半導体回路に接続されたＭＯＳキャパシタであり、
前記第２のウェル領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、
前記第２のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、請求項１乃至請求項３のいずれか一つに記載の半導体装置。 - 前記ＳＯＩ基板の第３の素子形成領域内に形成され、前記主表面上に形成された第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴと、
前記第２のゲート絶縁膜の下方において、前記主表面から所定距離だけ隔てた深さよりも深い部分の前記半導体層内で、前記半導体層と前記絶縁層の界面に至る領域に形成された、前記所定導電型の第２の不純物導入領域と、
前記ＳＯＩ基板の第４の素子形成領域内に形成され、前記主表面上に形成された第２のキャパシタ誘電体膜を有する第２のＭＯＳキャパシタと
をさらに備え、
前記第１のＭＯＳＦＥＴは、第１の電圧で駆動される第１の半導体回路に含まれるＭＯＳＦＥＴであり、
前記第１のＭＯＳキャパシタは、前記第１の半導体回路に接続されたＭＯＳキャパシタであり、
前記第２のＭＯＳＦＥＴは、前記第１の電圧よりも高い第２の電圧で駆動される第２の半導体回路に含まれるＭＯＳＦＥＴであり、
前記第２のＭＯＳキャパシタは、前記第２の半導体回路に接続されたＭＯＳキャパシタであり、
前記第２の不純物導入領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第３の不純物濃度分布を有しており、
前記第２のキャパシタ誘電体膜の下方において、前記半導体層は、不純物濃度が、少なくとも、前記主表面から所定距離を隔てた深さから、前記半導体層と前記絶縁層との界面に至るまでの部分に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、請求項２及び請求項３のいずれか一つに記載の半導体装置。 - 前記第１の半導体回路に前記第１の電圧を供給する第１の電源と、
前記第２の半導体回路に前記第２の電圧を供給する第２の電源と、
前記第１及び第２の半導体回路に共通に接続された共通配線と
をさらに備え、
前記第１のＭＯＳキャパシタは、前記第１の電源と前記共通配線との間に接続されており、
前記第２のＭＯＳキャパシタは、前記第２の電源と前記共通配線との間に接続されている、請求項６及び請求項７のいずれか一つに記載の半導体装置。 - 所定導電型で第１濃度の半導体基板と、
前記半導体基板の第１の素子形成領域内に形成され、前記半導体基板の第１主表面上に形成されたゲート絶縁膜を有するＭＯＳＦＥＴと、
前記ゲート絶縁膜の下方における前記第１主表面内に形成された、前記所定導電型のウェル領域と、
前記半導体基板の第２の素子形成領域内に形成され、前記第１主表面上に形成されたキャパシタ誘電体膜を有するＭＯＳキャパシタと
を備え、
前記ウェル領域は、不純物濃度が前記第１濃度よりも高い第２濃度の、第１の不純物濃度分布を有しており、
前記キャパシタ誘電体膜の下方において、前記半導体基板は、不純物濃度が、前記第１主表面から、前記第１主表面の反対側の第２主表面に至るまでの全体に渡って、深さ方向に均一かつ前記第１濃度の、第２の不純物濃度分布を有している、半導体装置。 - （ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、
（ｂ）前記第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、前記主表面から所定距離だけ隔てた深さよりも深い部分の、前記第１の素子形成領域における前記半導体層内に、前記所定導電型のウェル領域を形成する工程と、
（ｃ）前記工程（ｂ）よりも後に実行され、前記第１の素子形成領域における前記主表面上に、前記ゲート絶縁膜を形成する工程と、
（ｄ）前記工程（ｂ）よりも後に実行され、前記第２の素子形成領域における前記主表面上に、前記キャパシタ誘電体膜を形成する工程と
を備える、半導体装置の製造方法。 - （ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有し、支持基板と、絶縁層と、所定導電型の半導体層とがこの順に積層されたＳＯＩ基板を準備する工程と、
（ｂ）前記第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、前記主表面から所定距離だけ隔てた深さよりも深い部分の、前記第１の素子形成領域における前記半導体層内で、前記半導体層と前記絶縁層の界面に至る領域に、前記所定導電型の第１の不純物導入領域を形成する工程と、
（ｃ）前記工程（ｂ）よりも後に実行され、前記第１の素子形成領域における前記主表面上に、前記ゲート絶縁膜を形成する工程と、
（ｄ）前記工程（ｂ）よりも後に実行され、前記第２の素子形成領域における前記主表面上に、前記キャパシタ誘電体膜を形成する工程と
を備える、半導体装置の製造方法。 - （ｅ）前記工程（ｄ）よりも前に実行され、前記第２の素子形成領域を第２のマスク材で覆って前記第１の素子形成領域内に第２の不純物を注入することにより、前記所定導電型のチャネルドープ領域を、前記ウェル領域よりも浅く前記主表面内に形成する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
- （ｅ）前記工程（ｄ）よりも前に実行され、前記第２の素子形成領 域を第２のマスク材で覆って前記第１の素子形成領域内に第２の不純物を注入することにより、前記所定導電型のチャネルドープ領域を、前記第１の不純物導入領域よりも浅く前記主表面内に形成する工程をさらに備える、請求項１１に記載の半導体装置の製造方法。
- （ａ）ゲート絶縁膜を有するＭＯＳＦＥＴが形成される予定の第１の素子形成領域と、キャパシタ誘電体膜を有するＭＯＳキャパシタが形成される予定の第２の素子形成領域とを有する、所定導電型の半導体基板を準備する工程と、
（ｂ）前記第２の素子形成領域を第１のマスク材で覆って第１の不純物を注入することにより、前記第１の素子形成領域における前記半導体基板内に、前記所定導電型のウェル領域を形成する工程と、
（ｃ）前記第２の素子形成領域を第２のマスク材で覆って第２の不純物を注入することにより、前記第１の素子形成領域における前記半導体基板の主表面内に、前記所定導電型のチャネルドープ領域を形成する工程と、
（ｄ）前記工程（ｂ）及び（ｃ）よりも後に実行され、前記第１の素子形成領域における前記主表面上に、前記ゲート絶縁膜を形成する工程と、
（ｅ）前記工程（ｂ）及び（ｃ）よりも後に実行され、前記第２の素子形成領域における前記主表面上に、前記キャパシタ誘電体膜を形成する工程と
を備える、半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148648A JP4136452B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置及びその製造方法 |
| TW091125208A TW569426B (en) | 2002-05-23 | 2002-10-25 | Semiconductor device and method of manufacturing same |
| US10/291,703 US6798021B2 (en) | 2002-05-23 | 2002-11-12 | Transistor having a graded active layer and an SOI based capacitor |
| DE10302631A DE10302631A1 (de) | 2002-05-23 | 2003-01-23 | Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films |
| KR10-2003-0005705A KR100468364B1 (ko) | 2002-05-23 | 2003-01-29 | 반도체장치 및 그 제조방법 |
| CNB031043194A CN1297011C (zh) | 2002-05-23 | 2003-01-30 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148648A JP4136452B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003347419A JP2003347419A (ja) | 2003-12-05 |
| JP2003347419A5 JP2003347419A5 (ja) | 2005-10-06 |
| JP4136452B2 true JP4136452B2 (ja) | 2008-08-20 |
Family
ID=29545243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002148648A Expired - Fee Related JP4136452B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6798021B2 (ja) |
| JP (1) | JP4136452B2 (ja) |
| KR (1) | KR100468364B1 (ja) |
| CN (1) | CN1297011C (ja) |
| DE (1) | DE10302631A1 (ja) |
| TW (1) | TW569426B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7078742B2 (en) | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US7112495B2 (en) | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| SE527487C2 (sv) * | 2004-03-02 | 2006-03-21 | Infineon Technologies Ag | En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator |
| US7825447B2 (en) * | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| EP1863090A1 (en) | 2006-06-01 | 2007-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US7718503B2 (en) * | 2006-07-21 | 2010-05-18 | Globalfoundries Inc. | SOI device and method for its fabrication |
| US7898013B2 (en) * | 2007-01-01 | 2011-03-01 | Sandisk Corporation | Integrated circuits and methods with two types of decoupling capacitors |
| US8558278B2 (en) | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| JP4817324B2 (ja) * | 2007-02-05 | 2011-11-16 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| US7943961B2 (en) | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| KR101013922B1 (ko) * | 2008-06-27 | 2011-02-14 | 고려대학교 산학협력단 | 모스 버랙터가 구비된 반도체 집적회로의 제조방법 |
| KR101013924B1 (ko) * | 2008-06-27 | 2011-02-14 | 고려대학교 산학협력단 | 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법 |
| KR101010945B1 (ko) * | 2008-06-30 | 2011-01-25 | 주식회사 하이닉스반도체 | 펌핑 모스 커패시터 |
| US7808051B2 (en) | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US8513723B2 (en) * | 2010-01-19 | 2013-08-20 | International Business Machines Corporation | Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip |
| JP2011176039A (ja) * | 2010-02-23 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体集積装置及び半導体集積装置の製造方法 |
| JP2013135059A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Ltd | 半導体装置 |
| JP2013149710A (ja) * | 2012-01-18 | 2013-08-01 | Fujitsu Ltd | 半導体装置 |
| US9960284B2 (en) * | 2015-10-30 | 2018-05-01 | Globalfoundries Inc. | Semiconductor structure including a varactor |
| US9905707B1 (en) * | 2016-10-28 | 2018-02-27 | Globalfoundries Inc. | MOS capacitive structure of reduced capacitance variability |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107255A (en) * | 1979-02-12 | 1980-08-16 | Mitsubishi Electric Corp | Substrate potential generating circuit device |
| JPH0656878B2 (ja) * | 1988-07-22 | 1994-07-27 | ローム株式会社 | Ｃｍｏｓ半導体装置の製造方法 |
| JP2613960B2 (ja) * | 1990-08-16 | 1997-05-28 | 山形日本電気株式会社 | 半導体集積回路 |
| JP2976724B2 (ja) * | 1992-10-14 | 1999-11-10 | 株式会社デンソー | Ｍｏｓコンデンサを有する半導体装置 |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
| US6407425B1 (en) * | 2000-09-21 | 2002-06-18 | Texas Instruments Incorporated | Programmable neuron MOSFET on SOI |
-
2002
- 2002-05-23 JP JP2002148648A patent/JP4136452B2/ja not_active Expired - Fee Related
- 2002-10-25 TW TW091125208A patent/TW569426B/zh not_active IP Right Cessation
- 2002-11-12 US US10/291,703 patent/US6798021B2/en not_active Expired - Fee Related
-
2003
- 2003-01-23 DE DE10302631A patent/DE10302631A1/de not_active Ceased
- 2003-01-29 KR KR10-2003-0005705A patent/KR100468364B1/ko not_active IP Right Cessation
- 2003-01-30 CN CNB031043194A patent/CN1297011C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003347419A (ja) | 2003-12-05 |
| KR20030091026A (ko) | 2003-12-01 |
| KR100468364B1 (ko) | 2005-01-27 |
| CN1459870A (zh) | 2003-12-03 |
| CN1297011C (zh) | 2007-01-24 |
| US20030218213A1 (en) | 2003-11-27 |
| US6798021B2 (en) | 2004-09-28 |
| DE10302631A1 (de) | 2003-12-11 |
| TW569426B (en) | 2004-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4136452B2 (ja) | 半導体装置及びその製造方法 | |
| KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US8227865B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer | |
| KR100523310B1 (ko) | 반도체 장치 | |
| JP2002237575A (ja) | 半導体装置及びその製造方法 | |
| JP2002170888A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20030082932A (ko) | 반도체장치 및 그 제조방법 | |
| JP4671459B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004247541A (ja) | 半導体装置及びその製造方法 | |
| JP4477309B2 (ja) | 高耐圧半導体装置及びその製造方法 | |
| US7824987B2 (en) | Method of manufacturing a semiconductor device including a SRAM section and a logic circuit section | |
| US7655526B2 (en) | Method for manufacturing semiconductor device | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JP2002289698A (ja) | 半導体装置及びその製造方法と携帯電子機器 | |
| JP3970689B2 (ja) | 半導体装置及びその製造方法 | |
| JP4265889B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2003188186A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP4865606B2 (ja) | 半導体装置の製造方法 | |
| JP5071652B2 (ja) | 半導体装置 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| JPH1174506A (ja) | 半導体装置およびその製造方法 | |
| JP2011071262A (ja) | 半導体装置の製造方法 | |
| JP2005129635A (ja) | Ｓｏｉ半導体集積回路装置及びその製造方法 | |
| JP2007258568A (ja) | 半導体装置の製造方法 | |
| JP2003273351A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050517 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080324 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080324 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140613 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |