JP2011176039A - 半導体集積装置及び半導体集積装置の製造方法 - Google Patents
半導体集積装置及び半導体集積装置の製造方法 Download PDFInfo
- Publication number
- JP2011176039A JP2011176039A JP2010037626A JP2010037626A JP2011176039A JP 2011176039 A JP2011176039 A JP 2011176039A JP 2010037626 A JP2010037626 A JP 2010037626A JP 2010037626 A JP2010037626 A JP 2010037626A JP 2011176039 A JP2011176039 A JP 2011176039A
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- silicon thin
- boundary
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000010409 thin film Substances 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 21
- 238000000137 annealing Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000005855 radiation Effects 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 15
- 230000007423 decrease Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- -1 ion ion Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【目的】耐放射線特性を高めることが可能な半導体集積装置及び半導体集積装置の製造方法を提供することを目的とする。
【構成】半導体支持基板上の絶縁層の上面に形成されているシリコン薄膜層内における上記絶縁層との境界に隣接する境界近傍領域中に、この境界に近いほど不純物の濃度が高くなる領域が形成されている。
【選択図】図１
【構成】半導体支持基板上の絶縁層の上面に形成されているシリコン薄膜層内における上記絶縁層との境界に隣接する境界近傍領域中に、この境界に近いほど不純物の濃度が高くなる領域が形成されている。
【選択図】図１
Description
本発明は、半導体集積装置に関し、特にＳＯＩ（Silicon on Insulator）基板を用いたＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の半導体集積装置及びその製造方法に関するものである。
現在、パーソナル＆モバイルコミュニケーションに関する製品において、シリコン基板（以下、Ｓｉ基板と称する）を用いたＣＭＯＳ構造の半導体集積装置が用いられている。
ところで、近年、微細化に伴う高集積化・高速化によって消費電力が増大傾向にあり、素子構造を含めた新しい構造のデバイスが待望されている。そこで、低電力・高性能デバイスとして、Ｓｉ基板とシリコン膜（ＳＯＩ層と称する）との間に絶縁膜を有する、いわゆるＳＯＩ基板を用いて構築されたＣＭＯＳ構造の半導体集積装置（以下、ＳＯＩデバイスと称する）が提案された（例えば、特許文献１の図８Ａ〜図８Ｃ及び段落［００３２］〜［００３３]の記載参照）。
ＳＯＩデバイスでは、ＳＯＩ層の下に埋め込み酸化膜（ＢＯＸと称する）が存在するため、ソース・ドレインの寄生容量が小さくなり、高速・低電力動作が可能となる。更に、上記したＢＯＸにより、各素子が完全分離されるため、ラッチアップが起こらなくなると共に、高密度レイアウトが可能になる。
ここで、宇宙空間やＸ線照射環境での使用にも耐えうる優れた放射線耐性を有するＳＯＩデバイスとして、チャネル領域が完全に空乏化した状態で素子動作するＦＤ（Fully Depleted）−ＳＯＩが知られている。ＦＤ−ＳＯＩでは、素子として機能するシリコンの膜厚が薄い。これにより、放射線が照射された際にシリコン中に形成される電子・正孔ペアの発生量が少なくなることから、高い放射線耐性を得ることができる。
又、ＦＤ−ＳＯＩでは、ＳＯＩ層の下に存在するＢＯＸの酸化膜は放射線損傷によりトラップ準位を形成することが知られている。酸化膜中のトラップは、一般に正の電荷を捕獲する準位として作用する。従って、放射線損傷が大きく、発生したトラップ量が大となる場合には、ＳＯＩ層の裏面側に正のバイアスが印加されたような状態となる。この際、ＦＤ−ＳＯＩでは、チャネル不純物のイオン注入はイオンイオンプランテーション技術を用いて作成されるため、不純物濃度はＳＯＩ層の上面側が高く、下面側ほど低くなるというプロファイルを有する。よって、ＳＯＩ層内の下部領域でのチャネル不純物濃度が薄いため、この下部領域において容易に極性反転が生じ、いわゆるバックチャネルを形成することでリーク電流が流れる。
すなわち、ＦＤ−ＳＯＩで受ける放射線損傷が大きくなるとＳＯＩ層裏面側にバックチャンネルが形成され、そのバックチャンネルを介して流れ込むリーク電流によってデバイスが誤動作を起こしてしまうという問題が生じた。
本発明は、耐放射線特性を高めることが可能な半導体集積装置及び半導体集積装置の製造方法を提供することを目的とする。
本発明による半導体集積装置は、半導体支持基板と、前記半導体支持基板上に形成されている絶縁層と、前記絶縁層上に形成されているシリコン薄膜層とを備えた半導体集積装置であって、前記シリコン薄膜層内における前記絶縁層との境界に隣接する境界近傍領域中には、前記境界に近いほど不純物の濃度が高くなる領域が含まれていることを特徴とする。
又、本発明による半導体集積装置の製造方法は、半導体支持基板、絶縁層及びシリコン薄膜層が積層されてなる基板構造を有する半導体集積装置の製造方法であって、前記半導体支持基板上に前記絶縁層を形成し、前記絶縁層上に前記シリコン薄膜層を形成する工程と、前記シリコン薄膜層に対してトランジスタの閾値を制御する為の不純物をイオン注入する第１イオン注入工程と、前記シリコン薄膜層に対して当該シリコン薄膜層の上面側の領域に比して下面側の領域に高い濃度の不純物をイオン注入する第２イオン注入工程と、を順次実行する。
本発明においては、絶縁層の上面に形成されているシリコン薄膜層内において、絶縁層との境界に近いほど不純物の濃度が高くなる領域を設けたので、放射線照射に伴う損傷を大きく受けたが故に絶縁層内にトラップ準位が生じても、シリコン薄膜層内の下面側では極性反転が生じにくくなる。従って、放射線照射に伴う損傷が大となる場合でも、デバイスの誤動作を防止することが可能となる。
半導体支持基板上の絶縁層の上面に形成されているシリコン薄膜層内において、ドレイン及びソース領域間のチャネル領域内における上記絶縁層との境界に隣接する境界近傍領域中に、上記絶縁層との境界に近いほど不純物の濃度が高くなる領域を設ける。
図１は、本発明による半導体集積装置としてのＦＤ−ＳＯＩ構造を有するＳＯＩデバイスの断面を示す図である。
図１に示すＳＯＩデバイスは、シリコン支持基板としてのＳｉ基板１０２と、絶縁膜からなるＢＯＸ層１０４と、シリコン薄膜からなるＳＯＩ層１０６とが積層されてなるＳＯＩ基板を備えている。ＳＯＩ層１０６には、ソース領域１０８及びドレイン領域１１０が形成されている。尚、ソース領域１０８及びドレイン領域１１０は夫々その下面がＢＯＸ層１０４に接している。ＳＯＩ層１０６上には、ゲート絶縁膜１１２を介してゲート電極１１４が形成されている。ゲート電極１１４の側面にはサイドウォール１１６が形成されている。この際、ＳＯＩ層１０６内におけるゲート絶縁膜１１２の下方領域であり、且つソース領域１０８及びドレイン領域１１０間に挟まれた領域に、トランジスタのチャネル領域が形成される。
ここで、ＳＯＩ層１０６のチャネル領域内において、ＢＯＸ層１０４との境界ＢＵに隣接するＢＯＸ境界近傍領域ＣＡ（破線で囲まれた領域）では、イオン注入された不純物の濃度が境界ＢＵに近いほど高くなる領域が存在する。
図２は、図１に示すＳＯＩ層１０６の上面ＵＰから境界ＢＵに向けての深さ方向における、チャネル領域内での不純物濃度プロファイルを示す図である。
図２に示すように、ＳＯＩ層１０６のチャネル領域内での不純物濃度は、ＳＯＩ層１０６の上面ＵＰ近傍で最高となり、境界ＢＵに近づくにつれその濃度が低くなる。しかしながら、ＳＯＩ層１０６内のＢＯＸ境界近傍領域ＣＡでは、図２に示すように、境界ＢＵに近づくにつれその濃度が高くなる領域が存在する。
以下に、図１に示すＳＯＩデバイスの製造方法について、図３Ａ〜図３Ｄを参照しつつ説明する。尚、図３Ａ〜図３Ｅ各々は、各製造段階毎にＳＯＩデバイスの断面の構造を示す図である。
まず、図３Ａに示すように、SOI基板は既知の貼り合せ法（Unibond等）、あるいはSIMOX等の方法により形成され、シリコン支持基板としてのＳｉ基板１０２上に、絶縁層としてのＢＯＸ層１０４が存在し、かかるＢＯＸ層１０４上に、シリコン層としてのＳＯＩ層１０６が存在する。
次に、図３Ｂに示すように、ＳＯＩ層１０６に対して、トランジスタの閾値を制御する為の不純物を注入する（第１イオン注入工程）。これにより、ＳＯＩ層１０６内に注入された不純物の濃度は、図４の不純物濃度プロファイルにて実線で示されるように、ＳＯＩ層１０６の上面ＵＰ近傍で最高となり、境界ＢＵに近づくにつれ低くなる。
次に、図３Ｃに示すように、ＳＯＩ層１０６に対して、このＳＯＩ層１０６の上面側の領域に比して下面側の領域に高い濃度の不純物を注入すべきイオン注入処理を行う（第２イオン注入工程）。すなわち、第２イオン注入工程の実行により、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡをターゲットとして、不純物濃度を高めるべき追加のイオン注入を行うのである。これにより、ＳＯＩ層１０６内に注入された不純物の濃度は、図２の不純物濃度プロファイルに示すように、ＳＯＩ層１０６の上面ＵＰ近傍で最高となって境界ＢＵに近づくにつれその濃度が低くなるものの、境界ＢＵに隣接するＢＯＸ境界近傍領域ＣＡでは、境界ＢＵに近づくほど不純物濃度が高くなる領域が存在する。
次に、図３Ｄに示すように、このＳＯＩ層１０６上にシリコン酸化膜からなるゲート絶縁膜１１２を形成し、このゲート絶縁膜１１２上にポリシリコンからなるゲート電極１１４を形成する。更に、ゲート電極１１４の側面にサイドウォール１１６を成形する。
次に、サイドウォール１１６の近傍において、ＳＯＩ層１０６の上面付近にイオン注入を行い、引き続き熱処理を行うことにより、図３Ｅに示すように、ソース領域１０８及びドレイン領域１１０を夫々形成して、図１に示す如きＳＯＩデバイスを完成させる。
このように、図１に示すＳＯＩデバイスにおいては、ＳＯＩ層１０６のチャネル領域内のＢＯＸ境界近傍領域ＣＡをターゲットとして追加のイオン注入（第１イオン注入工程）を行うことにより、このＢＯＸ境界近傍領域ＣＡの不純物の濃度を高めている。よって、たとえ放射線照射に伴う損傷を大きく受けたが故にＢＯＸ層１０４内にトラップ準位が生じた場合であっても、ＳＯＩ層１０６の下面側では極性反転が生じにくくなる。従って、放射線照射に伴う損傷が大となる場合でも、デバイスの誤動作を防止することが可能となる。この際、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡの不純物濃度を高くすべきイオン注入が為された場合であっても、ＳＯＩ層１０６の上面側には何ら影響が生じない。よって、ＳＯＩデバイスとしての本来の動作に支障を来すことなく、上記した如き対放射線耐性を上げたトランジスタを形成することが可能となる。
尚、図１に示すＳＯＩデバイスの製造方法としては、図３Ａ〜図３Ｅに代わり図５Ａ〜図５Ｆに示す如き製造工程を採用しても良い。
すなわち、まず、図５Ａに示すように、SOI基板は既知の貼り合せ法（Unibond等）、あるいはSIMOX等の方法により形成され、シリコン支持基板としてのＳｉ基板１０２上に、絶縁層としてのＢＯＸ層１０４が存在し、かかるＢＯＸ層１０４上に、シリコン層としてのＳＯＩ層１０６が存在する。
次に、図５Ｂに示すように、ＳＯＩ層１０６に対して、トランジスタの閾値を制御する為の不純物を注入する（第１イオン注入工程）。これにより、ＳＯＩ層１０６内に注入された不純物の濃度は、図４の不純物濃度プロファイルにおいて実線にて示すように、ＳＯＩ層１０６の上面ＵＰ近傍で最高となり、境界ＢＵに近づくにつれ低くなる。
次に、図５Ｃに示すように、ＳＯＩ層１０６に対してアニール処理又は熱酸化処理を施すことにより、ＳＯＩ層１０６内での不純物濃度の均一化を図る（不純物濃度均一化工程）。これにより、ＳＯＩ層１０６内の不純物濃度は、図４の不純物濃度プロファイルにおいて一点鎖線で示されるように、ＳＯＩ層１０６の上面ＵＰ側から境界ＢＵに亘り一定となる。
次に、図５Ｄに示すように、ＳＯＩ層１０６に対して、このＳＯＩ層１０６の上面側の領域に比して下面側の領域に高い濃度の不純物を注入すべきイオン注入処理を行う（第２イオン注入工程）。すなわち、第２イオン注入工程の実行により、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡをターゲットとして、不純物濃度を高めるべき追加のイオン注入を行うのである。これにより、ＳＯＩ層１０６内の不純物濃度は、図６の不純物濃度プロファイルに示す如く、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡにおいて境界ＢＵに近づくほど不純物濃度が高くなり最大濃度に到る。この際、ＳＯＩ層１０６内におけるＢＯＸ境界近傍領域ＣＡ以外の領域ではＢＯＸ境界近傍領域ＣＡの濃度よりも低い一定濃度となる。
次に、図６Ｅに示すように、このＳＯＩ層１０６上にシリコン酸化膜からなるゲート絶縁膜１１２を形成し、このゲート絶縁膜１１２上にポリシリコンからなるゲート電極１１４を形成する。更に、ゲート電極１１４の側面にサイドウォール１１６を成形する。
次に、サイドウォール１１６の近傍において、ＳＯＩ層１０６の上面付近にイオン注入を行い、引き続き熱処理を行うことにより、図６Ｆに示すように、ソース領域１０８及びドレイン領域１１０を夫々形成して、図１に示す如きＳＯＩデバイスを完成させる。
上述した如く、図５Ａ〜図５Ｆに示す製造方法では、ＳＯＩ層１０６に対してトランジスタの閾値を制御する為の不純物を注入する第１イオン注入工程の後、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡの不純物濃度を高める為の第２イオン注入工程を行う前に、ＳＯＩ層１０６内での不純物濃度の均一化を図る不純物濃度均一化工程を実行するようにしている。これにより、製造後のＳＯＩデバイスにおけるチャネル領域での不純物濃度は、図６に示すように、ＳＯＩ層１０６のＢＯＸ境界近傍領域ＣＡにおいて高濃度となる。
よって、たとえ放射線照射に伴う損傷を大きく受けたが故にＢＯＸ層１０４内にトラップ準位が生じた場合であっても、ＳＯＩ層１０６の下面部では極性反転が生じにくくなり、デバイスの誤動作を防止することが可能となる。
１０２ Ｓｉ基板
１０４ ＢＯＸ層
１０６ ＳＯＩ層
１０８ ソース領域
１１０ ドレイン領域
１１２ ゲート絶縁膜
１１４ ゲート電極
１０４ ＢＯＸ層
１０６ ＳＯＩ層
１０８ ソース領域
１１０ ドレイン領域
１１２ ゲート絶縁膜
１１４ ゲート電極
Claims (5)
- 半導体支持基板と、前記半導体支持基板上に形成されている絶縁層と、前記絶縁層上に形成されているシリコン薄膜層とを備えた半導体集積装置であって、
前記シリコン薄膜層内における前記絶縁層との境界に隣接する境界近傍領域中には、前記境界に近いほど不純物の濃度が高くなる領域が含まれていることを特徴とする半導体集積装置。 - 前記シリコン薄膜層にはドレイン領域及びソース領域が形成されており、
前記境界近傍領域は、前記シリコン薄膜層内における前記ドレイン領域及び前記ソース領域間のチャネル領域内に含まれていることを特徴とする請求項１記載の半導体集積装置。 - 半導体支持基板、絶縁層及びシリコン薄膜層が積層されてなる基板構造を有する半導体集積装置の製造方法であって、
前記絶縁層を介して前記シリコン薄膜層が積層された半導体支持基板を準備する工程と、
前記シリコン薄膜層に対してトランジスタの閾値を制御する為の不純物をイオン注入する第１イオン注入工程と、
前記シリコン薄膜層に対して当該シリコン薄膜層の上面側の領域に比して下面側の領域ほど高い濃度の不純物をイオン注入する第２イオン注入工程と、を順次実行することを特徴とする半導体集積装置の製造方法。 - 前記第１イオン注入工程と前記第２イオン注入工程との間に、前記シリコン薄膜層内での前記不純物の濃度を均一化する不純物濃度均一化工程を実行することを特徴とする請求項３記載の半導体集積装置の製造方法。
- 前記不純物濃度均一化工程では、前記シリコン薄膜層に対してアニール処理又は熱酸化処理を施すことを特徴とする請求項４記載の半導体集積装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010037626A JP2011176039A (ja) | 2010-02-23 | 2010-02-23 | 半導体集積装置及び半導体集積装置の製造方法 |
| US12/929,820 US20110204444A1 (en) | 2010-02-23 | 2011-02-17 | Semiconductor intergrated device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010037626A JP2011176039A (ja) | 2010-02-23 | 2010-02-23 | 半導体集積装置及び半導体集積装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011176039A true JP2011176039A (ja) | 2011-09-08 |
Family
ID=44475785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010037626A Pending JP2011176039A (ja) | 2010-02-23 | 2010-02-23 | 半導体集積装置及び半導体集積装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110204444A1 (ja) |
| JP (1) | JP2011176039A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113270423B (zh) * | 2021-05-08 | 2023-06-23 | 电子科技大学 | 一种抗辐射soi器件及制造方法 |
| WO2024087189A1 (zh) * | 2022-10-28 | 2024-05-02 | 苏州大学 | 抗辐照场效应晶体管器件及其在抗辐照环境的应用 |
| CN118099137A (zh) * | 2023-12-26 | 2024-05-28 | 无锡中微高科电子有限公司 | 倒装芯片抗辐照内加固的球栅阵列封装结构及封装方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353464A (ja) * | 2001-05-29 | 2002-12-06 | Seiko Epson Corp | 電気光学装置、その製造方法及び電子機器 |
| JP2003347419A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPWO2007136102A1 (ja) * | 2006-05-23 | 2009-10-01 | 日本電気株式会社 | 集積回路、及び半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
| JP2008085253A (ja) * | 2006-09-29 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR101400699B1 (ko) * | 2007-05-18 | 2014-05-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기판 및 반도체 장치 및 그 제조 방법 |
-
2010
- 2010-02-23 JP JP2010037626A patent/JP2011176039A/ja active Pending
-
2011
- 2011-02-17 US US12/929,820 patent/US20110204444A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353464A (ja) * | 2001-05-29 | 2002-12-06 | Seiko Epson Corp | 電気光学装置、その製造方法及び電子機器 |
| JP2003347419A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPWO2007136102A1 (ja) * | 2006-05-23 | 2009-10-01 | 日本電気株式会社 | 集積回路、及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110204444A1 (en) | 2011-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006080177A (ja) | 半導体装置およびその製造方法 | |
| JP2008140817A (ja) | 半導体装置 | |
| JP2008060497A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2007243156A (ja) | 半導体装置およびその製造方法 | |
| US8324035B2 (en) | Manufacturing method of SOI MOS device eliminating floating body effects | |
| JP2007180402A (ja) | 半導体装置及びその製造方法 | |
| US20120012931A1 (en) | Soi mos device having bts structure and manufacturing method thereof | |
| JP2008199029A (ja) | 半導体装置及びその製造方法 | |
| JP2006173538A (ja) | 半導体装置 | |
| JP2007294759A (ja) | 半導体装置およびその製造方法 | |
| JP5099981B2 (ja) | 半導体装置の製造方法およびｍｏｓ電界効果トランジスタ | |
| JP2011176039A (ja) | 半導体集積装置及び半導体集積装置の製造方法 | |
| JP5442951B2 (ja) | 半導体装置の製造方法 | |
| JP2011066188A (ja) | 半導体装置及びその製造方法 | |
| US9520436B2 (en) | Solid-state imaging device and manufacturing method thereof | |
| JP5428121B2 (ja) | 半導体装置の製造方法 | |
| JP4313822B2 (ja) | 半導体装置の製造方法 | |
| JP4146857B2 (ja) | 半導体装置及びその製造方法 | |
| JP5784652B2 (ja) | 半導体装置 | |
| JPH09135029A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JP2004165648A (ja) | 半導体装置およびその製造方法 | |
| JP2006332231A (ja) | 半導体装置の製造方法 | |
| JP2009135513A (ja) | 半導体装置の製造方法 | |
| JP2007188992A (ja) | 半導体装置およびその製造方法 | |
| JP2016178143A (ja) | 固体撮像素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140306 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140805 |