KR20090042252A - Ｓｏｉ 디바이스 및 그 제조를 위한 방법 - Google Patents

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마리오 엠. 페렐라
동강 디. 우
제임스 에프. 블러
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

SOI(silicon on insulator) 디바이스(53) 및 그러한 디바이스를 제조하기 위한 방법들이 제공된다. 상기 디바이스는 절연체층(32)과 반도체 기판(34) 위에 놓인 단결정 반도체층(30) 내에 형성되며 전압 버스들(100, 102) 사이에 연결되는 MOS 커패시터(52)를 포함한다. 상기 디바이스는 상기 MOS 커패시터(52) 상에 축적된 잠재적으로 유해한 전하를 방전하기 위한 적어도 하나의 전기적 방전 경로(86, 98, 180, 178)를 포함한다. 상기 MOS 커패시터는, 상기 MOS 커패시터의 제1 플레이트를 형성하는 전도성 전극 물질과 상기 전도성 전극 물질 아래의 단결정 실리콘층 내에 놓이며 제2 플레이트를 형성하는 불순물 도핑영역을 구비한다. 제1 전압 버스(100)는 상기 커패시터의 상기 제1 플레이트(64) 및 상기 반도체 기판 내에 형성된 다이오드(177)을 통하는 전기적 방전 경로에 연결되며, 제2 전압 버스(102)는 상기 커패시터의 상기 제2 플레이트(60)에 연결된다.

Description

ＳＯＩ 디바이스 및 그 제조를 위한 방법{SOI DEVICE AND METHOD FOR ITS FABRICATION}
본 발명은 일반적으로 SOI(semiconductor on insulator) 디바이스와 그러한 디바이스의 제조 방법에 관한 것이며, 보다 상세하게는 SOI 디바이스들 및 디커플링 커패시터(decoupling capacitor)에 대한 방전 경로(discharging path)를 포함하는 SOI 디바이스들을 제조하기 위한 방법에 관한 것이다.
오늘날 집적 회로(ICs)의 대부분은 금속 산화 반도체 전계 효과 트랜지스터(MOSFETs 또는 MOS 트랜지스터)라고도 불리우는 복수의 서로 연결된 전계 효과 트랜지스터들(FETs)를 사용하여 구현된다. 상기 IC들은 일반적으로 P-채널 FET(PMOS 트랜지스터 또는 PEFT)와 N-채널 FET(NMOS 트랜지스터 또는 NFET) 모두를 사용하여 형성되며, 상보형(complementary) MOS 회로 또는 CMOS 회로라고 칭해진다. 절연체층 위에 놓인 반도체 물질의 얇은 층 안에 MOS 트랜지스터들 형성함으로써 MOS IC들의 성능이 일부 개선될 수 있다. 그러한 SOI MOS 트랜지스터들은, 예를 들어, 보다 낮은 접합 커패시턴스를 보여주며 그러므로 높은 속도에서 동작할 수 있다.
SOI층 내부 및 위에 형성된 MOS 트랜지스터들은 필요한 회로 기능을 구현하 기 위하여 서로 연결된다. 다수의 전압 버스들이 또한 적절한 디바이스들에 연결되어, 회로 기능상 요구되는 바와 같이 그러한 디바이스들에 전력을 공급한다. 전압 버스들은 예를 들면 Vdd 버스, Vcc 버스, Vss 버스 등을 포함할 수 있으며, 외부 전원에 연결된 버스들 및 내부적으로 발생되거나 내부적으로 변경된 전원에 연결된 버스들을 포함할 수 있다. 본 명세서에서, 용어 "Vdd 버스"와 "VCC 버스", 그리고 "전압 버스" 등은 내부 버스들 뿐만 아니라 외부 버스들에도 적용될 것이다. 회로 내의 다양한 노드들이 회로의 동작 중에 충전되거나 방전되므로, 다양한 버스들이 그 노드들에 전류를 공급(source)하거나 싱크(sink)할 것이다. 특히 집적 회로의 스위칭 속도가 빨라짐에 따라, 버스의 고유 인덕턴스로 인하여 버스에 의한 전류 공급 또는 전류 싱크는 버스 상에 현저한 전압 스파이크를 야기할 수 있다. 이 전압 스파이크에 의해 발생될 수 있는 로직 오류(logic error)를 방지하기 위하여, 버스들 사이에 디커플링 커패시터들을 배치하는 것이 일반적인 일이 되었다. 예를 들어, 그러한 디커플링 커패시터들은 Vdd 버스와 VCC 버스 사이에 연결될 수 있다. 이러한 디커플링 커패시터들은 통상적으로 버스들의 길이를 따라 분포한다. 커패시터들은, 필수적이지는 않지만 일반적으로, MOS 커패시터들로 형성되는바, 상기 커패시터의 일 플레이트는 MOS 트랜지스터들의 게이트 전극을 형성하는 데에 사용된 동일한 물질로 형성되고, 상기 커패시터의 타 플레이트는 SOI층 내의 불순물 도핑 영역에 의해 형성되고, 그리고 상기 커패시터의 두개의 플레이트들을 분리하는 유전체는 게이트 유전체에 의해 형성된다.
이러한 MOS 커패시터들을 전압 버스들 사이의 디커플링 커패시터들로서 사용할 때, 집적 회로의 수율(yield) 및 신뢰성에 영향을 줄 수 있는 한가지 문제점이 발생할 수 있다. 이 문제점은, IC를 제조하는 동안, 커패시터 유전체 물질을 통해 유해한 방전을 야기하기에 충분한 전하가 커패시터 상에 축적될 수 있기 때문에 발생한다. 이 문제는 디바이스 사이즈가 줄어들고 특히 게이트 유전체층의 두께가 줄어듦에 따라 점점 심해진다. 집적 회로 제조의 최종 단계에서 사용되는 층간 유전체 물질들 및 금속들 또는 다른 전도체들을 적층 및/또는 식각하기 위해 사용되는 하나 이상의 플라즈마 적층 및/또는 식각 단계는 결과적으로 전하가 축적되게 한다.
따라서, 디커플링 커패시터 상에 축적되는 전하의 유해한 효과를 방지하게 하는 MOS 디바이스들을 제조하기 위한 방법들 및 MOS 디바이스를 제공하는 것이 바람직하다. 추가적으로, 디커플링 커패시터들과 이 디커플링 커패시터들을 보호하기 위한 방전 경로를 통합하는 SOI 디바이스를 제조하기 위한 방법을 제공하는 것이 필요하다. 또한, 첨부한 도면들 및 상술한 기술분야 그리고 배경기술과 함께, 다음의 상세한 설명 및 첨부된 청구항들로부터, 본 발명의 다른 바람직한 특징들 및 특성들이 명백해질 것이다.
절연체층 및 반도체 기판 위에 놓인 단결정(monocrystalline) 반도체 내에 형성되며 전압 버스들 사이에 연결되는 MOS 커패시터를 포함하는 SOI 디바이스가 제공된다. 상기 디바이스는 MOS 커패시터 상에 축적되는 잠재적으로 유해한 전하를 방전하기 위한 적어도 하나의 전기적 방전 경로를 포함한다. MOS 커패시터는 상기 MOS 커패시터의 제1 플레이트를 형성하는 전도성 전극 물질, 및 상기 전도성 전극 물질 아래의 단결정 실리콘층 내에 놓이며 제2 플레이트를 형성하는 불순물 도핑 영역을 구비한다. 1 전압 버스는 커패시터의 제1 플레이트 및 상기 반도체 기판 내에 형성된 다이오드를 통하는 전기적 방전 경로에 연결된다. 제2 전압 버스는 상기 커패시터의 제2 플레이트에 연결된다.
실리콘 기판을 포함하는 SOI 디바이스를 제조하기 위한 방법이 제공된다. 상기 방법은, 발명의 일 실시예에 따라, 단결정 실리콘층을 통하여 매립 절연체층으로 신장되는 유전체 절연 영역을 형성하는 단계를 포함한다. 개구부는 유전체 절연 영역 및 매립 절연체층을 통하여 신장되도록 식각되어 반도체 기판의 일부를 노출한다. 반도체 기판의 노출된 영역은 불순물로 도핑되어 반도체 기판 내에 PN 접합 다이오드를 형성한다. 단결정 반도체층의 일부는 불순물 도판트들로 도핑되어 커패시터의 제1 플레이트를 형성하며, 절연체층은 단결정 반도체층의 일부 위에 형성된다. 전도성 전극은 절연체층 위에 형성되어 커패시터의 제2 플레이트를 형성한다. 제1 버스는 커패시터의 제2 플레이트 및 다이오드에 연결되며 제2 버스는 커패시터의 제1 플레이트에 연결된다.
본 발명은 이하에서 다음의 도면들과 함께 설명될 것이며, 유사한 숫자들은 유사한 부호들을 나타낸다.
도 1은 종전 기술을 사용한 디커플링 커패시터의 일부를 부분 단면도로 도시 한다.
도 2 내지 11은 본 발명의 다양한 실시예들에 따라 SOI 집적 회로를 제조하기 위한 방법 단계들을 도시한다.
다음의 상세한 설명은 그 성질상 단지 예시일 뿐이며 본 발명 또는 본 발명의 응용 및 사용을 제한하려 의도된 것이 아니다. 더욱이, 앞의 기술분야, 배경기술, 발명의 상세한 설명, 또는 다음의 실시예에 제시되는 표현된 또는 내재된 어떠한 이론으로 본 발명을 제한하려 의도하지 않는다.
도 1은, SOI 집적 회로(IC) 디바이스 구조의 일부분에 구현된 종래의 디커플링 커패시터 구조(20)의 소자들을 도시하는 부분적인 단면도이다. 이러한 IC 구조에는 복수의 MOS 커패시터들(22)(그들 중 하나만 도시됨)이 분포되어 있을 수 있으며, 이들 각각은 상부 플레이트(24), 하부 플레이트(26) 그리고 커패시터 유전체(28)를 포함한다. 일반적으로 상부 플레이트(24)는 MOS 트랜지스터의 게이트 전극과 동일한 물질로부터 형성되며, 이 물질은 IC의 나머지 부분을 구성한다. 일반적으로 커패시터 유전체(28)는 IC의 MOS 트랜지스터들의 게이트 유전체에 사용되는 것과 동일한 물질로 형성된다. 하부 플레이트(26)는 절연체(32) 위에 놓이는 얇은 층의 실리콘으로 형성되며, 절연체(32)는 반도체 기판(34) 위에 놓인다. 이 예시적인 실시예에서, 실리콘층(30)은 N-타입으로 도핑되었다. 강하게 도핑된 N+ 접합부(36)가, 상부 플레이트들(24)과 자기 정렬(self alignment)되어 형성되며, 층(30)에 대한 옴 접촉(ohmic contact)을 용이하게 한다. 층간 유전체(38)는 커패 시터 구조들 위에 놓이며, IC의 디바이스들을 서로 연결하기 위해 사용될 수 있는 다른 금속화 층(metallization layer)들로부터 상기 커패시터들을 전기적으로 절연시킨다. Vdd 버스(40)와 같은 버스는 층간 유전체(38)를 통하여 개구부(44) 내에 형성된 금속화된 접촉부(42)에 의해 상부 플레이트들(24)에 연결된다. Vss 버스(46)와 같은 버스는 층간 유전체(38)를 통하여 개구부(50) 내에 형성된 금속화된 접촉부(48)에 의해 하부 플레이트(26)에 연결되며, N+ 접촉부(36)와 접촉한다. 버스와 커패시터의 해당 플레이트 간 접촉을 좋게 하기 위하여, 버스들 각각에 대해서, 일반적으로 복수의 금속화된 접촉부들이 사용된다. 또한, 복수의 커패시터 구조들이 두개의 버스들 사이에 연결되며, 집적 회로에 여기저기에서 이러한 커패시터 구조들이 분포되어 있는 것이 발견될 것이다.
도 2 내지 11은 본 발명의 실시예에 따라, SOI CMOS 집적 회로(53)의 부분으로서, 디커플링 커패시터(52)의 일부를 형성하기 위한 방법 단계들의 단면도를 도시한다. 아래에서 보다 자세히 설명되는 본 발명의 실시예에 따르면, 디커플링 커패시터(52)는 적어도 하나의 방전 경로를 포함하며, 그 방전 경로에 의해서, 프로세싱 도중 회로의 임의의 비-접지(non-ground) 노드 또는 커패시터에 축적되는 전하를 커패시터 유전체를 손상시키지 않고 안전하게 방전시킬 수 있다. 용어 "MOS 디바이스"는 금속 게이트 전극 및 옥사이드 게이트 절연체를 구비한 디바이스를 적절하게 나타내지만, 이 용어는 게이트 절연체(산화물 이든 다른 절연체이든 간에) 위에 위치한 전도성 게이트 전극(금속이든 다른 전도성 물질이든 간에)을 포함하는 임의의 반도체 디바이스를 포괄적으로 나타내기 위하여 사용될 것이며, 상기 게이트 절연체는 반도체 기판 위에 위치한다. 이 예시적인 실시예들에서, CMOS 집적 회로(53)의 단지 일부분만이 설명될 것이며, 특히, 한개의 N-채널 MOS 트랜지스터(NMOS 트랜지스터)와 한개의 P-채널 MOS 트랜지스터(PMOS 트랜지스터)에 부가하여 디커플링 커패시터(52)가 형성된 회로의 일부가 설명될 것이다. CMOS 디바이스들을 제조하는데 있어서의 다양한 단계들은 잘 알려져 있으며, 그러므로, 간결성을 위하여, 많은 종래의 다양한 단계들은 본 명세서에서 단지 간략하게 언급되거나, 잘 알려진 방법을 상세히 설명하지 않은채 전체적으로 생략될 것이다. 비록 이 예시적인 실시예에서는 집적회로가 CMOS 회로로서 설명되지만, 본 발명은 단일 채널 타입의 MOS 회로의 제조에도 적용이 가능하다. 본 출원은 동일출원 제11/133,969 호와 관련되어 있으며, 그 개시는 그 전체가 본 출원에 참조로서 통합된다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 방법은 반도체 기판(54)을 제공함으로써 시작한다. 반도체 기판은 바람직하게는 단결정 실리콘 캐리어 기판(34) 위에 형성된 단결정 실리콘층(30)을 구비한 실리콘 기판이다. 본 명세서에서 사용되는 용어 "실리콘 층" 및 "실리콘 기판"은, 반도체 산업에서 일반적으로 사용되는 상대적으로 순수한 또는 약하게 불순물 도핑된(lightly impurity doped) 단결정 실리콘 물질들과, 실질적으로 단결정 반도체 물질을 형성하기 위해 일반적으로 사용되는 게르마늄, 카본 등과 같은 다른 요소들과 혼합된 실리콘을 포괄하기 위하여 사용될 것이다. 설명을 쉽게 하기 위해서, 반도체 물질들은 일반적으로 본 명세서에서 실리콘 물질들이라 칭해질 것이나 이에 제한되지는 않는다. 단 결정 실리콘층(30)은 N-채널 및 P-채널 MOS 트랜지스터들 및 디커플링 커패시터(52)를 형성하는 데에 사용될 것이다. 단결정 실리콘 기판(34)은 단결정 실리콘층(30)을 지지(support)하며, 본 발명의 실시예에 따라, 디커플링 커패시터(52) 상에 축적되는 잠재적으로 유해한 전하를 방전시키기 위한 방전 경로 형성에 사용될 수 있다. 단결정 실리콘층(30)은 잘 알려진 웨이퍼 본딩 및 박막화 기법에 의해서, 단결정 캐리어 기판(34)으로부터 단결정 실리콘층(30)을 분리하는 유전체 절연체층(32)와 함께 단결정 실리콘 캐리어 기판(34)에 접합되어 있다. 단결정 실리콘층은 구현되는 회로 기능에 따라 약 50-300 나노미터(nm)의 두께까지 얇아진다. 단결정 실리콘층 및 단결정 실리콘 캐리어 기판 모두는 바람직하게는 적어도 스퀘어(square)당 약 1-35옴(Ohm)의 저항을 갖는다. 본 발명의 일 실시예에 따르면, 얇은 실리콘층(30)은 불순물 도핑된 N-타입 이며, 단결정 캐리어 기판(34)은 불순물 도핑된 P-타입이다. 일반적으로 유전체 절연체층(32)은 실리콘 다이옥사이드이며, 바람직하게는 50-200nm의 두께를 갖는다.
웨이퍼 본딩 기법에 대안적인 한가지 기법으로, SIMOX 공정에 의해 단결정 반도체 기판(54)이 형성될 수 있다. SIMOX 공정은 잘 알려진 공정으로서, 산소 이온들이 단결정 실리콘 기판(34)의 하부-표면 영역(sub-surface region) 내로 주입되는 공정이다. 단결정 실리콘 기판 및 주입된 산소는 후속적으로 가열되어, 하부-표면 실리콘 산화물 유전체층(32)를 형성하며, 상기 유전체층(32)은 기판의 윗 부분, 즉 SOI 층(30)을 단결정 실리콘 기판(34)의 나머지 부분으로부터 전기적으로 절연시킨다. SOI층(30)의 두께는 주입된 이온의 에너지에 의해서 결정된다. SOI층 을 형성하기 위해 사용되는 방법에 상관없이, 일반적으로 유전체층(32)은 매립 옥사이드(buried oxide) 또는 "BOX"라고 칭해지며, 본 명세서에서도 그렇게 칭해질 것이다.
반도체 기판(54)을 제공한 후, 본 발명의 일 실시예에 따른 방법은 단결정 실리콘층(30)으로부터 유전체 층 또는 BOX(32)로 신장되는 유전체 절연 영역들(56-58)을 형성함으로써 계속된다. 유전체 절연 영역들은 바람직하게는 잘 알려진 STI(shallow trench isolation) 기법에 의해서 형성되며, 이 STI 기법으로, 트랜치들이 단결정 실리콘층(30) 내로 식각되며, 상기 트랜치들은 적층된 실리콘 다이옥사이드와 같은 유전체 물질로 채워지고, 과잉의 실리콘 다이옥사이드(excess silicon dioxide)는 CMP 기법에 의해서 제거된다. 알려진 바와 같이, STI를 형성하기 위하여 많은 방법들이 사용될 수 있으며, 그러므로 이 방법은 본 명세서에 상세히 설명될 필요가 없다. 이 예시적인 실시예에서, 단일 N-채널 MOS 트랜지스터(300), 단일 P-채널 MOS 트랜지스터(300), 및 단일 디커플링 커패시터(52)가 설명될 것이다. 당업자들은 복수의 N-채널 MOS 트랜지스터들, 복수의 P-채널 MOS 트랜지스터들, 및 복수의 디커플링 커패시터들을 구현하기 위하여 다른 많은 디바이스들이 필요하다는 것을 이해할 것이다. 따라서, 단결정 실리콘층(30) 내부 및 위에 형성될 CMOS 회로의 다양한 다른 디바이스들 간 필요에 따른 전기적 절연을 제공하기 위하여 추가적인 STI 영역들(도시되지 않음)이 형성될 수 있다.
본 발명의 실시예에 따르면, 유전체 절연 영역들(56, 57) 사이의, 얇은 단결정 실리콘층(30)의 일부(60)가 N-타입 도핑될 수 있다. N-타입 도핑은 층(30) 본래 의 도핑일 수 있으며, 또는 이온 주입등에 의한 후속적인 도핑일 수 있다. 얇은 단결정 실리콘층(30)의 일부(60)는 디커플링 커패시터(52)의 하부 플레이트를 형성한다. 유사한 방식으로, 유전체 절연 영역들(57, 58) 사이의, 얇은 단결정 실리콘층(30)의 일부(61)가 또한 N-타입으로 도핑될 수 있다. 부분(61)은 P-채널 트랜지스터(200)를 형성하기 위하여 사용될 수 있다. 유전체 절연 영역(56)에 인접한 층(30)의 일부(63)는, 예를 들어 이온 주입에 의해서 P-타입으로 도핑될 수 있다. 부분(63)은 N-채널 트랜지스터(300)를 형성하기 위하여 사용될 수 있다. 특정한 주입이 이루어지지 않을 층(30)의 일부분들은, 잘 알려진 포토리쏘그래피(photolithography) 주입 및 이온 주입 기법에 따라 포토레지스트의 패턴층(patterned layer)에 의해 마스크될 수 있다. 도 3에 도시된 바와 같이, 유전체 물질층(62)이 적어도 SOI 층의 부분(60, 61, 63)의 표면 위에 형성된다. 유전체 물질층(62)은 바람직하게는 약 1-3nm의 두께를 가지며 가장 바람직하게는 약 1.5-2.0nm의 두께를 가진다. 유전체 물질층(62)은 P-채널 트랜지스터(200), N-채널 트랜지스터(300), 그리고 커패시터(52)의 커패시터 유전체를 형성한다. 층(62)이 세가지 디바이스들 모두에 사용될 필요는 없다. 즉, 하나의 유전체층이 커패시터 유전체에 사용되고 다른 유전체층이 트랜지스터(200 및/또는 300)의 게이트 절연체에 사용될 수 있다. 그러나, 세가지 디바이스들 전부에 대해 층(62)을 사용하는 것은 방법 단계의 수를 최소화하게 해준다. 유전체 물질은 산화 환경(oxidizing ambient)에서 실리콘층(30)을 가열함으로써 형성된 열로써 성장한 실리콘 다이옥사이드일 수 있으며, 또는 실리콘 옥사이드, 실리콘 옥시니트라이드(oxynitride), 실 리콘 니트라이드, 또는 HfSiO 등과 같은 높은 유전 상수(dielectric constant) 유전체의 적층된 층일 수 있다. 적층된 절연체는 화학적 증기 적층(CVD), 저압 화학적 증기 적층(LPCVD), 또는 플라즈마 인핸스드 화학적 증기 적층(PECVD)에 의해서 적층될 수 있다. 도시된 바와 같이, 층(62)은 유전체 절연 영역들 및 얇은 실리콘층(30) 위에 적층되는 적층된 층이다. 폴리크리스탈 실리콘층 또는 다른 게이트 전극 형성 물질의 층은 유전체 물질층 위로 적층되며 디커플링 커패시터(52)의 상부 플레이트(64), P-채널 MOS 트랜지스터(200)의 게이트 전극(202), 그리고 N-채널 MOS 트랜지스터(300)의 게이트 전극(302)을 형성하기 위하여 패턴된다. 당업자들은 게이트 전극 형성물질로써 다른 물질들 또한 사용될 수 있음을 알 것이나, 이하에서는 설명의 편이를 위하여, 게이트 전극 형성 물질을 다결정 실리콘이라고 지칭할 것이며, 그러나 이것에 제한하지는 않을 것이다. 다결정 실리콘은 실란(silane, SiH4) 환원(reduction)에 의한 CVD 또는 LPCVD에 의해서 적층될 수 있다. 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 등과 같은 하드 마스크 물질층(도시되지 않음)이 또한 다결정 실리콘층 위에 적층되어 게이트 전극의 패턴화 및 식각을 도울 수 있다. 다결정 실리콘층은 패턴된 포토레지스트층 및 종래의 포토리쏘그래피 기법 및 Cl 또는 HBr/O2 내에서의 플라즈마 식각을 사용하여 패턴될 수 있다. 본 발명의 바람직한 실시예에서, 측벽 스페이서들(66)이 상부 플레이트(64)와 게이트 전극(202, 302)의 가장자리(edge)에 형성된다. 측벽 스페이서들은 실리콘 옥사이드, 실리콘 니트라이드 등을 잘 알려진 방식으로 이방성으 로(anisotropically) 식각함으로써 형성될 수 있다. 스페이서 형성 물질의 층은 예를 들어, 실질적으로 수평의 표면들(다결정 실리콘 피처들의 상부면들)로부터 상기 층을 제거하기 위하여, 그리고 실질적으로 수직의 표면들(다결정 실리콘 피처들의 측벽들) 위에 상기 층을 남겨두기 위하여, 예를 들어 CHF3, CF4, SF6 화학물을 사용하는 반응성 이온 식각(RIE)에 의하여, 이방성으로 식각된다.
도 4에서 도시되는 바와 같이, 적어도 하나의 개구부(74)가 유전체 절연 영역(57) 및 아래에 놓인 유전체층(32)의 일부를 통하여 식각된다. 본 발명의 바람직한 실시예에 따르면, 제 2 개구부(75) 또한 유전체 절연 영역 및 아래에 놓인 유전체층을 통하여 식각된다. 개구부(74, 75)모두가 동일한 유전체 절연 영역을 통하여 식각되는 것으로 도시되었지만, 두개의 개구부들은 분리된 절연 영역들을 통하여 식각될 수 있다. 개구부들(74, 75)은 바람직하게는 반응성 이온 식각에 의해 이방성으로 식각된다. 상기 유전체층들은 예를 들어, CF4, CHF3, 또는 SF6 화학물을 사용하여 반응성 이온 식각될 수 있다. 개구부(74)는 단결정 실리콘 캐리어 기판(34) 표면의 일부(98)를 노출하며 개구부(75)는 상기 캐리어 기판의 일부(99)를 노출한다. 식각은 예를 들어, 포토레지스트의 패턴층에 의해 마스크될 수 있다(도시되지 않음).
도 4에서 또한 도시되는 바와 같이, 보론(boron) 이온들 또는 다른 P-타입 전도성 결정 이온들이, 화살표(76)로 나타낸 것과 같이 개구부(75)를 통하여 단결정 실리콘 캐리어 기판(34)으로 주입되어 캐리어 기판 내에 접촉 영역(contact region)(78)을 형성한다. 집적 회로(53)의 P-채널 MOS 트랜지스터(200)의 소 스(204) 및 드레인(206)을 형성하기 위하여, 얇은 단결정 실리콘층(30) 내부로 동일한 P-타입 이온 주입이 또한 향해질 수 있다. 소스 및 드레인 영역들의 이온 주입은 마스크되며 그러므로 게이트 전극(202) 및 관련된 측벽 스페이서들(66)에 자기 정렬(self aligned)된다. 다른 디바이스들은 포토레지스트의 패턴층에 의해서 P-타입 이온 주입 동안에 마스크될 수 있다(도시되지 않음).
개구부(75)를 통한 P-타입 전도성 결정 이온들의 주입 전 또는 후에, 비소(arsenic) 또는 인(phosphorus)과 같은 N-타입 전도성 결정 이온들이 도 5에서 화살표(174)로 나타낸 것과 같이 개구부(74)를 통하여 주입된다. N-타입 전도성 결정 이온들은 단결정 실리콘 캐리어 기판(34) 내로 주입되어, 캐리어 기판과 PN 접합 다이오드(177)를 형성하는, N-타입 영역(176)을 형성한다. 상부 플레이트(64)와 자기 정렬된 접촉 영역들(68, 70)을 형성하기 위하여, 상부 플레이트(64) 및 측벽 스페이서들(66)을 이온 주입 마스크들로서 사용하여 얇은 단결정 실리콘층(30)의 일부(60) 안으로 이온들을 주입함으로써, 동일한 N-타입 이온 주입이 사용될 수 있다. 강하게 도핑된(N+) 접촉 영역들은 상기 디커플링 커패시터의 하부 플레이트와 충분한 전기적 접촉을 하게 해준다. 다이오드 영역(176) 및 접촉 영역들(68, 70)이 이온 주입되는 것과 동시에, N-채널 MOS 트랜지스터(300)의 드레인(304) 및 소스(306) 영역들을 주입하기 위하여 동일한 주입이 사용될 수 있다. 소스 및 드레인 영역들의 이온 주입은 마스크되며 그러므로 게이트 전극(302) 및 관련된 측벽 스페이서들(66)에 대해서 자기 정렬된다. N-타입 이온 주입 동안, P-채널 MOS 트랜지스터(200) 및 집적 회로의 다른 영역들이, 예를 들어 포토레지스트층을 사용하는 알 려진 방식(도시되지 않음)으로 마스크될 수 있다,
상기 마스킹 포토레지스트층을 제거한 후, 절연체층(62)의 노출된 부분이 제거되며, 본 발명의 일 실시예에 따라, 니켈, 코발트, 티타늄, 팔라듐등과 같은 실리사이드 형성 금속의 층이 상기 구조체 위에 전체적으로 적층된다. 실리사이드 형성 금속은 이온 주입된 접합 영역(78), 다이오드 영역(176), 영역들(68, 70) 및 커패시터 구조(52)의 다결정 실리콘 상부 플레이트(64), PMOS 트랜지스터(200)의 소스(204) 및 드레인(206) 영역들 및 게이트 전극(202)과 접촉하게, 그리고, NMOS 트랜지스터(300)의 드레인(304) 및 소스(306) 영역들 및 게이트 전극(302)과 접촉하게 적층된다. 상기 실리사이드 형성 금속은 바람직하게는 약 5-15nm의 두께를 가진다. 상기 실리사이드 형성 금속은 바람직하게는 약 350˚- 500℃의 온도까지 가열되어, 도 6에 도시된 바와 같이, 상기 금속이 실리콘과 반응하게 하며, 상기 금속은 실리콘과 접촉하여 도 7에 모두 도시된 바와 같이, 각각의 접촉 영역(68, 70) 위에 금속 실리사이드 접합 영역들(80, 82)을, 접촉 영역(78) 위에 금속 실리사이드 접촉부(84)를, 다이오드 영역(176) 위에 금속 실리사이드 접촉부(178)를, 다결정 실리콘 상부 플레이트(64) 위에 금속 실리사이드 접촉부(86)를, 그리고 MOS 트랜지스터(200) 위에 금속 실리사이드 접촉부(200, 210)를, 그리고 MOS 트랜지스터(300) 위에 금속 실리사이드 접촉부(308, 310)를 형성한다. 실리콘과 접촉하지 않은 금속, 예를 들어, 유전체 절연 영역 상에 적층된 금속은 가열 단계 동안 반응하지 않으며, 예를 들어 H2O2/H2SO4 또는 HNO3/HCL 용액 내에서 습식 식각함으로써 제거된다. MOS 트랜지스터들(200, 300)의 게이트 전극들에 대한 금속 실리사이드 접촉부들(209, 309)은 동시에 형성될 수 있다.
본 발명의 실시예에 따라, 실리콘 옥사이드와 같은 층간 유전체 물질층(88)이 전체적으로 적층되어 다결정 실리콘 피처들 및 실리사이드된 영역들을 덮고 개구부(74, 75)를 채운다. 층(88)은 후속적으로 포토리쏘그래픽하게 패턴되고 식각되어, 도 7에 도시된 바와 같이, 금속 실리사이드 접합부(80, 82, 84, 178, 86, 208, 210, 308, 310)의 일부를 노출하는 개구부(80)를 형성한다. 층간 유전체 물질층(88)이, 예를 들어 TEOS(테트라에틸오르토실리케이트)와 같은 소스 물질의 분해(decomposition)에 의한 CVD에 의해 적층될 수 있으며, 예를 들어, CHF3, CF4 또는 SF6 화학물을 사용하여 반응성 이온 식각함으로써 식각될 수 있다. 전도성 플러그들은 개구부들(90) 내에 형성된다. 전도성 플러그(92)는 금속 실리사이드 접촉부(80)와 접촉하며, 전도성 플러그(94)는 금속 실리사이드 접촉부(82)와 접촉하며, 전도성 플러그(96)는 금속 실리사이드 접촉부(84)와 접촉하며, 전도성 플러그(180)는 금속 실리사이드 접촉부(178)와 접촉하며, 그리고 전도성 플러그(98)은 커패시터 구조체(52)의 금속 실리사이드 접촉부(86)와 접촉한다. 유사한 방식으로, 전도성 플러그들(212, 214, 312 및 314)은 금속 실리사이드 접촉부들(208, 210, 308, 310)과 각각 접촉한다. 전도성 플러그들은 종래의 방식으로, 예를 들어 티타늄층을 적층하고, 티타늄 니트라이드층을 형성하고, 텅스텐층을 적층함으로써 형성될 수 있다. 초과 플러그 물질은 CMP 공정에 의해 층간 유전체층(88)의 표면으로부터 제 거될 수 있다.
도 8 내지 11에 도시된 바와 같이, 하나 이상의 금속층들을 적층하고 패터닝하여 Vdd 버스(100) 및 Vss 버스(102)를 형성함으로써, 본 발명의 실시예에 따른 디커플링 커패시터 구조가 완성된다. 필요한 버스들 및 다른 상호연결 금속화의 라우팅(routing)은 일반적으로 몇개의 금속화 층들을 필요로 한다. 금속화의 이 층들은 유전체 물질 층들에 의해 전기적으로 분리될 수 있다. 금속층은 알루미늄, 구리, 알루미늄 또는 구리의 합금등일 수 있다. 당업자들은 구리 금속화가 일반적으로 상감 공법에 의해 패턴되는 것에 반해, 알루미늄 금속화는 일반적으로 적층되고 그 후 포토리쏘그래픽하게 패턴되고 식각되는 것을 이해할 것이다. 도 8 내지 11은 알루미늄과 같은 금속으로부터 Vdd 버스(100) 및 Vss 버스(102)을 형성하기 위한 단계들을 개략적으로 도시한다.
도 8에 도시된 바와 같이, 알루미늄 또는 알루미늄 합금과 같은 금속층(400)이 유전체층(88)의 상부 위에, 그리고 전도성 플러그들과 접촉하게 적층된다. 금속층은 도 9에 도시된 바와 같이 패턴되어, N-채널 MOS 트랜지스터(300)의 드레인(304)에 전기적으로 연결되고, 디커플링 커패시터(52)의 상부 플레이트(64)에 전기적으로 연결되며, 다이오드(177)에 전기적으로 연결되는, Vdd 버스(100)의 일부를 형성한다. 금속층은 또한 디커플링 커패시터(52)의 하부 플레이트(60)에, P-채널 MOS 트랜지스터(200)의 드레인 영역(206)에, 그리고 기판 접촉부(78)에 전기적으로 연결되는 Vss 버스의 일부를 형성하도록 패턴된다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따라, 유전체층(88) 및 패턴된 금속 층 위에 또 다른 유전체층(402)을 적층함으로써 상기 방법이 계속 된다. 바람직하게는, 예를 들어 CMP 공정에 의해 유전체층(402)의 상부 표면이 평탄화된다. 개구부들(404)은 유전체층(402)을 통하여 신장되도록 패턴되고 식각되어 Vdd 버스(100)의 일부를 노출한다. 개구부들(404)은 전도성 플러그들(406)로 채워질 수 있으며, 추가적인 금속층(408)이 유전체층(402)의 평탄화된 상부 표면 위에, 그리고 전도성 플러그들(406)과 전기적으로 접촉하게 적층된다.
도 11에 도시된 바와 같이, 금속층(408)은 패턴되고 식각되어, 예를 들어 외부 전원에 연결될 수 있는, Vdd 버스의 일부(410)를 형성할 수 있다. 비록 2차원 도면의 한계 때문에 도 10 및 11에 도시되지는 않았으나, 추가적인 개구부들이 패턴되고 유전체층(402)을 통하여 식각되어 Vss 버스(102)의 일부분을 노출할 수 있으며, 이 개구부들은 전도성 플러그들로 채워질 수 있고, 금속층(408)의 일부가 이 전도성 플러그들에 전기적으로 연결되도록 패턴될 수 있다. 추가적으로, 단자(412)에 도시된 바와 같이, 기판(34)로의 Vss 연결이 만들어질 수 있다.
Vdd 버스는 전도성 플러그(98)에 연결되며, 따라서 디커플링 커패시터(52)의 상부 플레이트(64)에 연결된다. Vss버스는 전도성 플러그들(92, 94)에 연결되며, 따라서 디커플링 커패시터(52)의 하부 플레이트(60)에 연결된다. 따라서 디커플링 커패시터는 상기 두개의 전압 버스들 사이에 연결된다. 본 발명의 일 실시예에 따르 면, Vdd는 또한 전도성 플러그(180)에 연결되며, 따라서 커패시터(52)의 상부 플레이트 상에 축적될 수 있는 전하에 대한 전기적 방전 경로를 제공하는 캐리어 기판(34) 내에 형성된 PN 접합 다이오드(177)에 연결된다. 상부 플레이트(64) 상에 축적되는 양의 전하는, PN 접합 다이오드(177)의 리버스-바이어스(reverse bias) 누설 전류처럼 기판으로 새어 나갈 수 있다. 상부 플레이트(64) 상에 축적된 음의 전하는 PN 접합 다이오드(177)의 포워드-바이어스(forward bias) 전류처럼 기판으로 새어 나갈 수 있다. 추가적으로, 본 발명의 다른 실시예에 따라, Vss 버스는 또한 전도성 플러그(96)에 연결될 수 있으며, 따라서 캐리어 기판(34)에 연결되어, 커패시터의 하부 플레이트 상에 축적될 수 있는 전하에 대한 또다른 전기적 방전 경로를 제공한다.
집적 회로(53)의 적어도 일부 MOS 트랜지스터들에 대해, Vdd 버스는 또한 전도성 플러그(312)에 연결될 수 있으며, 따라서 N-채널 MOS 트랜지스터(300)의 드레인에 연결될 수 있고, Vss 버스는 또한 전도성 플러그(212)에 연결될 수 있으며, 따라서 P-채널 MOS 트랜지스터(200)의 드레인에 연결될 수 있다. 2차원 도면의 한계로 인하여, 소자들간의 일부 직접적인 연결들이 점선(414)에 의해 개략적으로 도시되었다. 도 11은 Vdd에서 PN 접합 다이오드(177)로 신장되는 방전 경로를 도시하지만, 이 방전 경로는, IC(53)의 제조에서 사용되는 다양한 플라즈마 식각 및 적층 단계들을 통하여 생성된 전하의 축적에 의해 잠재적으로 손상될 수 있는 임의의 비-접지(non-ground) 회로 노드로부터 신장되도록 연결될 수 있다. 상기 방전 경로가 MOS 트랜지스터의 불순물 도핑 영역으로부터 PN 접합 다이오드(177)로 신장되는 것으로 도시되었으나, 비록 도면에 도시되지 않았지만, 상기 방전 경로는 MOS 트랜지스터(300)의 게이트 전극(302)과 같은 게이트 전극으로부터 PN 접합 다이오드로 신장될 수 있다.
적어도 일 예시적인 실시예가 상술한 상세한 설명에 제시되었지만, 많은 수의 변형들이 존재한다는 것을 알아야 한다. 예를 들어, 위에 설명된 방법 단계들의 순서는 단지 예시적인 것이며 이를 제한하기 위해 의도된 것이 아니다. 유사하게, 열거된 금속들, 절연체들, 및 이온 종들은 단지 예시일 뿐이다. 도 8 내지 11에 Vdd 버스 및 Vss 버스가 집적 회로 내의 동일한 금속화 레벨 상에 형성되는 것으로 도시되었지만, 이것들은 또한 서로 다른 금속화 레벨들에서 형성될 수 있다. 상기 예시적인 실시예 또는 예시적인 실시예들은 단지 예시들이며, 본 발명의 범주, 적용가능성 또는 형태를 제한하려 의도된 것은 아니다. 그보다는 상술한 상세한 설명은 당업자들에게 예시적인 실시예 또는 예시적인 실시예들을 구현하기 위한 편리한 로드맵을 제공해줄 것이다. 첨부된 청구항들과 그 법적 등가물들에서 설명된 본 발명의 범주로부터 벗어남 없이 요소들의 기능이나 구성에 있어서 다양한 변형들이 만들어질 수 있음을 이해해야 한다.

Claims (10)

  1. 반도체 기판(34), 상기 반도체 기판 위에 놓인 매립 절연체층(buried insulator layer)(32), 및 상기 매립 절연체층 위에 놓인 단결정 반도체층(30)을 포함하는 SOI(semiconductor on insulator) 디바이스(53)를 제조하기 위한 방법에 있어서,
    제 1 전압 버스(100)와 제 2 전압 버스(102) 사이에 연결된 MOS 커패시터(52)를 형성하는 단계와, 여기서 상기 MOS 커패시터는, 상기 MOS 커패시터의 제1 플레이트(plate)(64)를 형성하며 상기 제1 전압 버스(100)에 연결되는 게이트 전극 물질과 상기 게이트 전극 물질 아래의 상기 단결정 반도체층 내에 있으며 상기 MOS 커패시터의 제2 플레이트를 형성하고 상기 제2 전압 버스(102)에 연결되는 불순물 도핑 영역(impurity doped region)(60)을 구비하며; 그리고
    상기 MOS 커패시터(52)의 상기 제1 플레이트(64)를 상기 반도체 기판(34) 내에 형성된 다이오드(177)로 연결하는 전기적 방전 경로(electrical discharge path)(86, 98, 180, 178)를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  2. 제1 항에 있어서,
    전기적 방전 경로를 형성하는 상기 단계는,
    상기 단결정 반도체층(30)을 통하여 상기 매립 절연체층(32)까지 신장되는 유전체 절연 영역(57)을 형성하는 단계와;
    상기 반도체 기판 내에 PN 접합 다이오드(177)를 형성하기 위하여 상기 개구부를 통하여 제 1 타입의 전도성 결정 불순물들(conductivity determining impurities)을 이온 주입하는 단계와; 그리고
    상기 제 1 전압 버스(100)를 상기 반도체 기판 내의 상기 PN 접합 다이오드(177)로 연결하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 MOS 커패시터(52)의 제 2 플레이트(60)를 상기 반도체 기판(34)에 연결하는 제 2 전기적 방전 경로(82, 94, 96, 84)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  4. P-타입 반도체 기판(34), 상기 P-타입 반도체 기판 위에 놓인 매립 절연체층(32), 및 상기 매립 절연체층 위에 놓인 단결정 반도체층(30)을 포함하는 SOI 디바이스(53)를 제조하기 위한 방법에 있어서,
    상기 단결정 반도체층을 통하여 신장되는 유전체 절연 영역(56, 57, 58)을 형성하는 단계와;
    상기 P-타입 반도체 기판의 일부(98)를 노출하기 위하여 상기 유전체 절연 영역들 중 하나(57)와 상기 매립 절연체층(32)을 통하여 신장되는 개구부(74)를 식각하는 단계와;
    상기 P-타입 반도체 기판과 함께 PN 접합 다이오드(177)를 형성하는 N-타입 영역(176)을 형성하기 위하여, 상기 개구부를 통하여 노출된 상기 P-타입 반도체 기판의 일부를 N-타입 불순물들로 도핑하는 단계와;
    커패시터(52)의 제 1 플레이트를 형성하기 위하여 N-타입 불순물 도판트들로 상기 단결정 반도체층(30)의 일부(60)를 도핑하는 단계와;
    상기 단결정 반도체층의 일부 위에 절연체층(62)을 형성하는 단계와;
    상기 커패시터의 제 2 플레이트를 형성하기 위하여, 상기 절연체층(62) 위에 전도성 전극(64)을 형성하는 단계와;
    제1 버스(100)를 상기 커패시터의 상기 제 2 플레이트(64)에, 및 상기 n-타입 영역(176)에 연결하는 단계와; 그리고
    제2 버스(102)를 상기 커패시터의 상기 제 1 플레이트(60)에 연결하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  5. 제4 항에 있어서,
    상기 P-타입 반도체 기판(34)의 제2 부분(99)을 노출하기 위하여, 상기 유전체 영역들 중 하나(57)와 상기 매립 절연체층(32)을 통하여 신장되는 제 2 개구부(75)를 식각하는 단계와;
    상기 P-타입 반도체 기판에 대한 접촉부(78)를 형성하기 위하여, 상기 P-타입 반도체 기판의 상기 제2 부분을 P-타입 불순물들로 도핑하는 단계와; 그리고
    상기 제2 버스(102)를 상기 커패시터의 상기 제1 플레이트(60) 및 상기 P-타 입 반도체 기판에 대한 상기 접촉부(78)에 연결하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  6. 제4 항에 있어서,
    전도성 전극(64)을 형성하는 상기 단계는,
    상기 절연체층 위에 다결정(polycrystalline) 실리콘층을 적층하는 단계와; 그리고
    전도성 전극(64), NMOS 트랜지스터(300)의 게이트 전극(302), 및 PMOS 트랜지스터(200)의 게이트 전극(202)을 형성하기 위하여 다결정 실리콘의 상기 층을 패터닝(patterning)하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조 방법.
  7. SOI 디바이스(53)로서,
    반도체 기판(34)과;
    상기 반도체 기판 위에 놓인 매립 절연체층(32)과;
    상기 매립 절연체층 위에 놓인 단결정 반도체층(30)과;
    MOS 커패시터와, 상기 MOS 커패시터는,
    상기 MOS 커패시터(52)의 제1 플레이트를 형성하는 상기 단결정 반도체층 내의 불순물 도핑 영역(60)과;
    상기 불순물 도핑 영역(60) 위에 놓인 유전체층(62)과; 그리고
    상기 절연체층 위에 놓이며 상기 MOS 커패시터의 제2 플레이트를 형성하는 전도성 물질(64)을 포함하며;
    상기 반도체 기판 내에 형성된 PN 접합 다이오드(177)와;
    상기 제1 플레이트(60)에 연결된 제1 전압 버스(102)와; 그리고
    상기 제2 플레이트(64) 및 상기 PN 접합 다이오드(177)에 연결된 제2 전압 버스(100)를 포함하여 구성되는 것을 특징으로 하는 SOI 디바이스(53).
  8. 제7 항에 있어서,
    상기 반도체 기판에 대한 전기적 접촉부(78); 그리고
    상기 전기적 접촉부를 상기 제1 전압 버스에 연결하는 상호연결부(84, 96, 94, 82)를 더 포함하여 구성되는 것을 특징으로 하는 SOI 디바이스.
  9. 제8 항에 있어서,
    상기 단결정 반도체층(30)의 제1 전기적으로 절연된 부분(61) 내에 형성된 PMOS 트랜지스터(200)와;
    상기 단결정 반도체층(30)의 제2 전기적으로 절연된 부분(63) 내에 형성된 NMOS 트랜지스터(300)를 더 포함하며; 그리고
    여기서 상기 MOS 커패시터(52)는 상기 단결정 반도체층의 제3 전기적으로 절연된 부분(60) 내에 형성되는 것을 특징으로 하는 SOI 디바이스.
  10. 제9 항에 있어서,
    상기 PMOS 트랜지스터(200)의 드레인(206)은 상기 제1 전압 버스(102)에 연결되며, 상기 NMOS 트랜지스터(300)의 드레인(304)은 상기 제2 전압 버스(100)에 연결되는 것을 특징으로 하는 SOI 디바이스.
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