JP2003086703A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003086703A JP2003086703A JP2001278092A JP2001278092A JP2003086703A JP 2003086703 A JP2003086703 A JP 2003086703A JP 2001278092 A JP2001278092 A JP 2001278092A JP 2001278092 A JP2001278092 A JP 2001278092A JP 2003086703 A JP2003086703 A JP 2003086703A
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- forming
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのサイドウォール絶縁部
の形成時に、これと同一基板上に形成される容量素子の
絶縁膜が損傷を受けてもリーク電流を抑制して容量素子
の高信頼性を保てるようにした半導体装置及びその製造
方法を提供すること。 【解決手段】 半導体基板１上に、下部電極１０と、絶
縁膜１１ａと、異方性エッチングによって形成されるサ
イドウォール絶縁部１９ｃを側壁に形成した上部電極１
５ａとが順に積層されてなる容量素子３３ａを備えてお
り、上部電極１５ａの縁部直下の絶縁膜１１ａと下部電
極１０との間に、絶縁膜１１ａの膜厚よりも厚いフィー
ルド絶縁膜４、４ａが介在されている。
の形成時に、これと同一基板上に形成される容量素子の
絶縁膜が損傷を受けてもリーク電流を抑制して容量素子
の高信頼性を保てるようにした半導体装置及びその製造
方法を提供すること。 【解決手段】 半導体基板１上に、下部電極１０と、絶
縁膜１１ａと、異方性エッチングによって形成されるサ
イドウォール絶縁部１９ｃを側壁に形成した上部電極１
５ａとが順に積層されてなる容量素子３３ａを備えてお
り、上部電極１５ａの縁部直下の絶縁膜１１ａと下部電
極１０との間に、絶縁膜１１ａの膜厚よりも厚いフィー
ルド絶縁膜４、４ａが介在されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、１つのチップ上に、
バイポーラ回路とＣＭＯＳ回路の両方が集積されたＢｉ
−ＣＭＯＳに関する。
の製造方法に関し、更に詳しくは、１つのチップ上に、
バイポーラ回路とＣＭＯＳ回路の両方が集積されたＢｉ
−ＣＭＯＳに関する。
【０００２】
【従来の技術】最近のＭＯＳトランジスタは、微細化に
伴って生じるホットキャリアなどによるリーク電流の増
加や特性変動を防止するため、ＬＤＤ（Lightly Doped
Drain）構造を採用している。図１３から図２１は、従
来例における、ＬＤＤ構造のＣＭＯＳトランジスタ及び
これと一緒に同一基板上に作られる縦型ＮＰＮトランジ
スタとＭＩＳ型容量素子の製造工程断面図である。以
下、これらを参照して従来例について説明する。
伴って生じるホットキャリアなどによるリーク電流の増
加や特性変動を防止するため、ＬＤＤ（Lightly Doped
Drain）構造を採用している。図１３から図２１は、従
来例における、ＬＤＤ構造のＣＭＯＳトランジスタ及び
これと一緒に同一基板上に作られる縦型ＮＰＮトランジ
スタとＭＩＳ型容量素子の製造工程断面図である。以
下、これらを参照して従来例について説明する。
【０００３】（図１３の工程）Ｐ型半導体（シリコン）
基板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込
層２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。
基板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込
層２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。
【０００４】（図１４の工程）ＮＭＯＳトランジスタ形
成領域へのＰ型バックゲート層６の形成と、素子間分離
のためのＰ型アイソレーション層７の形成を同時に行
う。ＰＭＯＳトランジスタ形成領域にはＮ型バックゲー
ト層８を形成する。縦型ＮＰＮトランジスタ形成領域へ
のＮ+型コレクタ取出部９の形成と、ＭＩＳ型容量素子
形成領域へのＮ+型下部電極１０の形成を同時に行う。
これらは、例えばレジストマスクを用いた選択的なイオ
ン注入により形成する。
成領域へのＰ型バックゲート層６の形成と、素子間分離
のためのＰ型アイソレーション層７の形成を同時に行
う。ＰＭＯＳトランジスタ形成領域にはＮ型バックゲー
ト層８を形成する。縦型ＮＰＮトランジスタ形成領域へ
のＮ+型コレクタ取出部９の形成と、ＭＩＳ型容量素子
形成領域へのＮ+型下部電極１０の形成を同時に行う。
これらは、例えばレジストマスクを用いた選択的なイオ
ン注入により形成する。
【０００５】（図１５の工程）ＭＩＳ型容量素子形成領
域のバッファ酸化膜５を除去した後、ＭＩＳ型容量素子
用の絶縁膜（シリコン窒化膜）１１を形成する。
域のバッファ酸化膜５を除去した後、ＭＩＳ型容量素子
用の絶縁膜（シリコン窒化膜）１１を形成する。
【０００６】（図１６の工程）残りのバッファ酸化膜５
を除去した後、ＣＭＯＳトランジスタのゲート絶縁膜と
なる絶縁膜１２を形成する。次いで、ゲート絶縁膜１２
上へのゲート電極１３、１４の形成と、ＭＩＳ型容量素
子用絶縁膜１１上への上部電極１５の形成を同時に行
う。
を除去した後、ＣＭＯＳトランジスタのゲート絶縁膜と
なる絶縁膜１２を形成する。次いで、ゲート絶縁膜１２
上へのゲート電極１３、１４の形成と、ＭＩＳ型容量素
子用絶縁膜１１上への上部電極１５の形成を同時に行
う。
【０００７】（図１７の工程）ＮＭＯＳトランジスタの
Ｎ型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ
１７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形
成する。
Ｎ型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ
１７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形
成する。
【０００８】（図１８の工程）半導体基板１全体に、サ
イドウォール絶縁部形成用の絶縁膜１９と、縦型ＮＰＮ
トランジスタのエミッタ用のＮ型多結晶シリコン膜２０
と、絶縁膜２１とを順に形成する。絶縁膜２１は後工程
で縦型ＮＰＮトランジスタのＰ型外部ベース２４形成時
にＮ型多結晶シリコン２０にＰ型不純物が混入するのを
防止する。Ｐ型ベース１８上の絶縁膜１２及び１９の一
部は開口され、この部分でＮ型多結晶シリコン２０はＰ
型ベース１８に接する。
イドウォール絶縁部形成用の絶縁膜１９と、縦型ＮＰＮ
トランジスタのエミッタ用のＮ型多結晶シリコン膜２０
と、絶縁膜２１とを順に形成する。絶縁膜２１は後工程
で縦型ＮＰＮトランジスタのＰ型外部ベース２４形成時
にＮ型多結晶シリコン２０にＰ型不純物が混入するのを
防止する。Ｐ型ベース１８上の絶縁膜１２及び１９の一
部は開口され、この部分でＮ型多結晶シリコン２０はＰ
型ベース１８に接する。
【０００９】（図１９の工程）縦型ＮＰＮトランジスタ
のエミッタ領域以外の、絶縁膜２１とＮ型多結晶シリコ
ン２０と絶縁膜１９とを順に異方性エッチングにて除去
することで、ＣＭＯＳトランジスタのゲート電極１３、
１４の側壁と、ＭＩＳ型容量素子の上部電極１５の側壁
にサイドウォール絶縁部１９ａ、１９ｂ、１９ｃがそれ
ぞれ形成される。
のエミッタ領域以外の、絶縁膜２１とＮ型多結晶シリコ
ン２０と絶縁膜１９とを順に異方性エッチングにて除去
することで、ＣＭＯＳトランジスタのゲート電極１３、
１４の側壁と、ＭＩＳ型容量素子の上部電極１５の側壁
にサイドウォール絶縁部１９ａ、１９ｂ、１９ｃがそれ
ぞれ形成される。
【００１０】（図２０の工程）ＮＭＯＳトランジスタの
ソース／ドレインとなる一対のＮ型領域２２を形成す
る。ＰＭＯＳトランジスタのソース／ドレインとなる一
対のＰ型領域２３と縦型ＮＰＮトランジスタのＰ型外部
ベース２４を同時に形成する。Ｎ型ソース／ドレイン２
２は、レジストマスク、ゲート電極１３及びサイドウォ
ール絶縁部１９ａをマスクとしたイオン注入により、Ｐ
型ソース／ドレイン２３は、レジストマスク、ゲート電
極１４及びサイドウォール絶縁部１９ｂをマスクとした
イオン注入により、Ｐ型外部ベース２４は、レジストマ
スク、エミッタ取出部２５をマスクとしたイオン注入に
より、それぞれ形成される。
ソース／ドレインとなる一対のＮ型領域２２を形成す
る。ＰＭＯＳトランジスタのソース／ドレインとなる一
対のＰ型領域２３と縦型ＮＰＮトランジスタのＰ型外部
ベース２４を同時に形成する。Ｎ型ソース／ドレイン２
２は、レジストマスク、ゲート電極１３及びサイドウォ
ール絶縁部１９ａをマスクとしたイオン注入により、Ｐ
型ソース／ドレイン２３は、レジストマスク、ゲート電
極１４及びサイドウォール絶縁部１９ｂをマスクとした
イオン注入により、Ｐ型外部ベース２４は、レジストマ
スク、エミッタ取出部２５をマスクとしたイオン注入に
より、それぞれ形成される。
【００１１】（図２１の工程）アニールにより縦型ＮＰ
Ｎトランジスタのエミッタ２６を形成する。最後に、層
間絶縁膜２７と、この層間絶縁膜２７に形成されたコン
タクトホールを介して、各素子のソース／ドレイン２
２、２３、外部ベース２４、エミッタ取出部２５、コレ
クタ取出部９、上部電極１５、下部電極１０に接続する
取出電極（タングステンプラグ）２８を形成する。な
お、ゲート電極１３、１４についても、図示されないフ
ィールド領域上で取出電極と接続される。
Ｎトランジスタのエミッタ２６を形成する。最後に、層
間絶縁膜２７と、この層間絶縁膜２７に形成されたコン
タクトホールを介して、各素子のソース／ドレイン２
２、２３、外部ベース２４、エミッタ取出部２５、コレ
クタ取出部９、上部電極１５、下部電極１０に接続する
取出電極（タングステンプラグ）２８を形成する。な
お、ゲート電極１３、１４についても、図示されないフ
ィールド領域上で取出電極と接続される。
【００１２】以上のようにして、同一半導体基板１上
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３とが形成される。
なお、図２２はＭＩＳ型容量素子３３の平面図を示し
（層間絶縁膜２７や取出電極２８などを省略して模式的
に示す）、図２３は図２２における［Ｘ２］−［Ｘ２］
線方向の断面図を、図２４は図２２における［Ｙ２］−
［Ｙ２］線方向の断面図を示す。
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３とが形成される。
なお、図２２はＭＩＳ型容量素子３３の平面図を示し
（層間絶縁膜２７や取出電極２８などを省略して模式的
に示す）、図２３は図２２における［Ｘ２］−［Ｘ２］
線方向の断面図を、図２４は図２２における［Ｙ２］−
［Ｙ２］線方向の断面図を示す。
【００１３】
【発明が解決しようとする課題】上述したように、ＬＤ
Ｄ構造のＭＯＳトランジスタ３０、３１を形成するため
にはゲート電極１３、１４の側壁にサイドウォール絶縁
部１９ａ、１９ｂが必要である。そして、そのＬＤＤ構
造のＭＯＳトランジスタ３０、３１と容量素子３３とを
同一半導体基板１上に形成する場合、ＭＯＳトランジス
タ３０、３１のサイドウォール絶縁部１９ａ、１９ｂの
形成に際しては、容量素子３３も含めた半導体基板１全
体にサイドウォール形成用絶縁膜１９を堆積した後、こ
れをプラズマエッチングにてエッチバックしていく。こ
の際、そのプラズマエッチングによって、容量素子３３
は、その絶縁膜１１の縁部がダメージを受け、この部分
で膜質が劣化し、容量素子３３の縁部近傍でリーク電流
が生じてしまうなどの問題がある。
Ｄ構造のＭＯＳトランジスタ３０、３１を形成するため
にはゲート電極１３、１４の側壁にサイドウォール絶縁
部１９ａ、１９ｂが必要である。そして、そのＬＤＤ構
造のＭＯＳトランジスタ３０、３１と容量素子３３とを
同一半導体基板１上に形成する場合、ＭＯＳトランジス
タ３０、３１のサイドウォール絶縁部１９ａ、１９ｂの
形成に際しては、容量素子３３も含めた半導体基板１全
体にサイドウォール形成用絶縁膜１９を堆積した後、こ
れをプラズマエッチングにてエッチバックしていく。こ
の際、そのプラズマエッチングによって、容量素子３３
は、その絶縁膜１１の縁部がダメージを受け、この部分
で膜質が劣化し、容量素子３３の縁部近傍でリーク電流
が生じてしまうなどの問題がある。
【００１４】ＭＯＳトランジスタ３０、３１のゲート絶
縁膜１２についても同様にプラズマダメージを受ける
が、ＭＯＳトランジスタ３０、３１は微細化により低電
圧化されるのでそのダメージが素子性能に大きく影響し
ない。しかし、バイポーラ素子（ＮＰＮトランジスタ３
２）と共にアナログ回路として構成される容量素子３３
は低電圧化されずに、しかも回路面積縮小のために高容
量化（絶縁膜１１の薄膜化）が望まれるため、絶縁膜１
１へのプラズマダメージが素子としての性能に大きく影
響し、信頼性を低下させてしまう。
縁膜１２についても同様にプラズマダメージを受ける
が、ＭＯＳトランジスタ３０、３１は微細化により低電
圧化されるのでそのダメージが素子性能に大きく影響し
ない。しかし、バイポーラ素子（ＮＰＮトランジスタ３
２）と共にアナログ回路として構成される容量素子３３
は低電圧化されずに、しかも回路面積縮小のために高容
量化（絶縁膜１１の薄膜化）が望まれるため、絶縁膜１
１へのプラズマダメージが素子としての性能に大きく影
響し、信頼性を低下させてしまう。
【００１５】これを抑制しようとすると、容量素子３３
の絶縁膜１１の膜厚／形成条件／材質や、ＭＯＳトラン
ジスタ３０、３１のサイドウォール絶縁部１９ａ、１９
ｂの形成条件などに制約が生じ、微細ＣＭＯＳトランジ
スタと高容量の容量素子を安定して製造することが困難
となり、最悪の場合、ＣＭＯＳトランジスタと容量素子
の形成を別工程にしなければならず、効率の悪い生産と
なってしまう。
の絶縁膜１１の膜厚／形成条件／材質や、ＭＯＳトラン
ジスタ３０、３１のサイドウォール絶縁部１９ａ、１９
ｂの形成条件などに制約が生じ、微細ＣＭＯＳトランジ
スタと高容量の容量素子を安定して製造することが困難
となり、最悪の場合、ＣＭＯＳトランジスタと容量素子
の形成を別工程にしなければならず、効率の悪い生産と
なってしまう。
【００１６】本発明は上述の問題に鑑みてなされ、ＭＯ
Ｓトランジスタのサイドウォール絶縁部の形成時に、こ
れと同一基板上に形成される容量素子の絶縁膜が損傷を
受けてもリーク電流を抑制して容量素子の高信頼性を保
てるようにした半導体装置及びその製造方法を提供する
ことを課題とする。
Ｓトランジスタのサイドウォール絶縁部の形成時に、こ
れと同一基板上に形成される容量素子の絶縁膜が損傷を
受けてもリーク電流を抑制して容量素子の高信頼性を保
てるようにした半導体装置及びその製造方法を提供する
ことを課題とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に、下部電極と、絶縁膜と、異方性エッチ
ングによって形成されるサイドウォール絶縁部を側壁に
形成した上部電極とが順に積層されてなる容量素子を備
えており、上部電極の縁部直下の絶縁膜と下部電極との
間に、前記絶縁膜の膜厚よりも厚いフィールド絶縁膜が
介在されている。
半導体基板上に、下部電極と、絶縁膜と、異方性エッチ
ングによって形成されるサイドウォール絶縁部を側壁に
形成した上部電極とが順に積層されてなる容量素子を備
えており、上部電極の縁部直下の絶縁膜と下部電極との
間に、前記絶縁膜の膜厚よりも厚いフィールド絶縁膜が
介在されている。
【００１８】本発明の半導体装置の製造方法は、同一半
導体基板上に電界効果トランジスタと容量素子とを形成
する半導体装置の製造方法であって、半導体基板上に選
択的にフィールド絶縁膜を形成する工程と、半導体基板
上に容量素子の下部電極を形成する工程と、下部電極
の、フィールド絶縁膜によって囲まれた領域上に、縁部
をフィールド絶縁膜まで延在させて容量素子用絶縁膜を
形成する工程と、容量素子用絶縁膜の上に、縁部をフィ
ールド絶縁膜まで延在させて上部電極を形成する工程
と、半導体基板上に電界効果トランジスタのゲート絶縁
膜を形成する工程と、ゲート絶縁膜の上にゲート電極を
形成する工程と、ゲート電極及び上部電極を覆うように
して、半導体基板全体にサイドウォール形成用絶縁膜を
形成して、サイドウォール形成用絶縁膜を異方性エッチ
ングすることによりゲート電極及び上部電極それぞれの
側壁にサイドウォール絶縁部を形成する工程とを有す
る。
導体基板上に電界効果トランジスタと容量素子とを形成
する半導体装置の製造方法であって、半導体基板上に選
択的にフィールド絶縁膜を形成する工程と、半導体基板
上に容量素子の下部電極を形成する工程と、下部電極
の、フィールド絶縁膜によって囲まれた領域上に、縁部
をフィールド絶縁膜まで延在させて容量素子用絶縁膜を
形成する工程と、容量素子用絶縁膜の上に、縁部をフィ
ールド絶縁膜まで延在させて上部電極を形成する工程
と、半導体基板上に電界効果トランジスタのゲート絶縁
膜を形成する工程と、ゲート絶縁膜の上にゲート電極を
形成する工程と、ゲート電極及び上部電極を覆うように
して、半導体基板全体にサイドウォール形成用絶縁膜を
形成して、サイドウォール形成用絶縁膜を異方性エッチ
ングすることによりゲート電極及び上部電極それぞれの
側壁にサイドウォール絶縁部を形成する工程とを有す
る。
【００１９】すなわち、本発明では、上部電極の縁部直
下に限って、下部電極との間にフィールド絶縁膜を介在
させるようにしたので、上部電極縁部における絶縁層の
厚さが、容量素子本来の絶縁膜の厚さに加えてフィール
ド絶縁膜の分厚くなり、上部電極の縁部直下における容
量素子本来の絶縁膜が損傷を受けたとしてもリーク電流
を抑制することができる。なお、「縁部」には、端（エ
ッジ部）だけでなく、その端からダメージが及ぶ範囲も
含む。
下に限って、下部電極との間にフィールド絶縁膜を介在
させるようにしたので、上部電極縁部における絶縁層の
厚さが、容量素子本来の絶縁膜の厚さに加えてフィール
ド絶縁膜の分厚くなり、上部電極の縁部直下における容
量素子本来の絶縁膜が損傷を受けたとしてもリーク電流
を抑制することができる。なお、「縁部」には、端（エ
ッジ部）だけでなく、その端からダメージが及ぶ範囲も
含む。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１から図９は、本実施の形態における、
ＬＤＤ構造のＣＭＯＳトランジスタ及びこれと一緒に同
一半導体基板上に作られる縦型ＮＰＮトランジスタとＭ
ＩＳ型容量素子の製造工程断面図である。以下、これら
を参照して本実施の形態について説明する。
ＬＤＤ構造のＣＭＯＳトランジスタ及びこれと一緒に同
一半導体基板上に作られる縦型ＮＰＮトランジスタとＭ
ＩＳ型容量素子の製造工程断面図である。以下、これら
を参照して本実施の形態について説明する。
【００２２】（図１の工程）Ｐ型半導体（シリコン）基
板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込層
２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。ＬＯＣＯＳ酸
化膜４の形成時には同時に、後の工程で形成される容量
素子の上部電極と、下部電極の取出部との間に位置する
ようにＬＯＣＯＳ酸化膜４ａを形成する。ＬＯＣＯＳ酸
化膜４、４ａは、例えば、耐酸化性をもつシリコン窒化
膜（図示せず）をマスクにして基板１の表面に比較的厚
いシリコン酸化膜を選択的に酸化成長させることによっ
て形成する。Ｎ型埋込層２は、例えばレジストマスクを
用いた選択的なイオン注入により形成する。バッファ酸
化膜５は、例えば熱酸化法により形成する。
板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込層
２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。ＬＯＣＯＳ酸
化膜４の形成時には同時に、後の工程で形成される容量
素子の上部電極と、下部電極の取出部との間に位置する
ようにＬＯＣＯＳ酸化膜４ａを形成する。ＬＯＣＯＳ酸
化膜４、４ａは、例えば、耐酸化性をもつシリコン窒化
膜（図示せず）をマスクにして基板１の表面に比較的厚
いシリコン酸化膜を選択的に酸化成長させることによっ
て形成する。Ｎ型埋込層２は、例えばレジストマスクを
用いた選択的なイオン注入により形成する。バッファ酸
化膜５は、例えば熱酸化法により形成する。
【００２３】（図２の工程）ＮＭＯＳトランジスタ形成
領域へのＰ型バックゲート層６の形成と、素子間分離の
ためのＰ型アイソレーション層７の形成を同時に行う。
ＰＭＯＳトランジスタ形成領域にはＮ型バックゲート層
８を形成する。縦型ＮＰＮトランジスタ形成領域へのＮ
+型コレクタ取出部９の形成と、ＭＩＳ型容量素子形成
領域へのＮ+型下部電極１０の形成を同時に行う。これ
らは、例えばレジストマスクを用いた選択的なイオン注
入により形成する。
領域へのＰ型バックゲート層６の形成と、素子間分離の
ためのＰ型アイソレーション層７の形成を同時に行う。
ＰＭＯＳトランジスタ形成領域にはＮ型バックゲート層
８を形成する。縦型ＮＰＮトランジスタ形成領域へのＮ
+型コレクタ取出部９の形成と、ＭＩＳ型容量素子形成
領域へのＮ+型下部電極１０の形成を同時に行う。これ
らは、例えばレジストマスクを用いた選択的なイオン注
入により形成する。
【００２４】（図３の工程）ＭＩＳ型容量素子形成領域
における、ＬＯＣＯＳ酸化膜４と４ａ間のバッファ酸化
膜５を除去した後、ＭＩＳ型容量素子用の絶縁膜（シリ
コン窒化膜）１１ａを形成する。絶縁膜１１ａは、ＬＯ
ＣＯＳ酸化膜４と４ａとによって囲まれた下部電極１０
上の領域に、縁部をＬＯＣＯＳ酸化膜４、４ａにまで延
在させて形成する。バッファ酸化膜５は、例えば、除去
したいバッファ酸化膜５の部分以外をレジストマスクで
覆ってフッ酸溶液により選択的にエッチングする。絶縁
膜１１ａは、例えば、ＣＶＤ法で基板１全体にシリコン
窒化膜を堆積した後、レジストマスクを用いた選択的な
ドライエッチングにより形成する。
における、ＬＯＣＯＳ酸化膜４と４ａ間のバッファ酸化
膜５を除去した後、ＭＩＳ型容量素子用の絶縁膜（シリ
コン窒化膜）１１ａを形成する。絶縁膜１１ａは、ＬＯ
ＣＯＳ酸化膜４と４ａとによって囲まれた下部電極１０
上の領域に、縁部をＬＯＣＯＳ酸化膜４、４ａにまで延
在させて形成する。バッファ酸化膜５は、例えば、除去
したいバッファ酸化膜５の部分以外をレジストマスクで
覆ってフッ酸溶液により選択的にエッチングする。絶縁
膜１１ａは、例えば、ＣＶＤ法で基板１全体にシリコン
窒化膜を堆積した後、レジストマスクを用いた選択的な
ドライエッチングにより形成する。
【００２５】（図４の工程）残っている基板１上のバッ
ファ酸化膜５を除去した後、ＣＭＯＳトランジスタのゲ
ート絶縁膜となる絶縁膜１２を形成する。次いで、ゲー
ト絶縁膜１２上へのゲート電極１３、１４の形成と、Ｍ
ＩＳ型容量素子用絶縁膜１１ａ上への上部電極１５ａの
形成を同時に行う。上部電極１５ａは、縁部をＬＯＣＯ
Ｓ酸化膜４、４ａにまで延在させて形成する。バッファ
酸化膜５は、例えば、除去したいバッファ酸化膜５以外
をレジストマスクで覆ってフッ酸溶液によりエッチング
する。ゲート絶縁膜１２は、例えば熱酸化法により形成
する。ゲート電極１３、１４と上部電極１５ａは、例え
ば、Ｎ型多結晶シリコンとタングステンシリサイドを順
に堆積した後、レジストマスクを用いた選択的なドライ
エッチングにより形成する。
ファ酸化膜５を除去した後、ＣＭＯＳトランジスタのゲ
ート絶縁膜となる絶縁膜１２を形成する。次いで、ゲー
ト絶縁膜１２上へのゲート電極１３、１４の形成と、Ｍ
ＩＳ型容量素子用絶縁膜１１ａ上への上部電極１５ａの
形成を同時に行う。上部電極１５ａは、縁部をＬＯＣＯ
Ｓ酸化膜４、４ａにまで延在させて形成する。バッファ
酸化膜５は、例えば、除去したいバッファ酸化膜５以外
をレジストマスクで覆ってフッ酸溶液によりエッチング
する。ゲート絶縁膜１２は、例えば熱酸化法により形成
する。ゲート電極１３、１４と上部電極１５ａは、例え
ば、Ｎ型多結晶シリコンとタングステンシリサイドを順
に堆積した後、レジストマスクを用いた選択的なドライ
エッチングにより形成する。
【００２６】（図５の工程）ＮＭＯＳトランジスタのＮ
型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ１
７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形成
する。これらは、例えばレジストマスクを用いた選択的
なイオン注入により形成する。
型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ１
７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形成
する。これらは、例えばレジストマスクを用いた選択的
なイオン注入により形成する。
【００２７】（図６の工程）半導体基板１全体に、サイ
ドウォール絶縁部形成用の絶縁膜１９と、縦型ＮＰＮト
ランジスタのエミッタ用のＮ型多結晶シリコン膜２０
と、絶縁膜２１とを順に例えばＣＶＤ法で形成する。絶
縁膜２１は後工程で縦型ＮＰＮトランジスタのＰ型外部
ベース２４形成時にＮ型多結晶シリコン２０にＰ型不純
物が混入するのを防止する。上記積層の過程で、例えば
レジストマスクを用いた選択的なドライエッチングによ
りＰ型ベース１８上の絶縁膜１２及び１９の一部は開口
され、この部分でＮ型多結晶シリコン２０はＰ型ベース
１８に接する。
ドウォール絶縁部形成用の絶縁膜１９と、縦型ＮＰＮト
ランジスタのエミッタ用のＮ型多結晶シリコン膜２０
と、絶縁膜２１とを順に例えばＣＶＤ法で形成する。絶
縁膜２１は後工程で縦型ＮＰＮトランジスタのＰ型外部
ベース２４形成時にＮ型多結晶シリコン２０にＰ型不純
物が混入するのを防止する。上記積層の過程で、例えば
レジストマスクを用いた選択的なドライエッチングによ
りＰ型ベース１８上の絶縁膜１２及び１９の一部は開口
され、この部分でＮ型多結晶シリコン２０はＰ型ベース
１８に接する。
【００２８】（図７の工程）縦型ＮＰＮトランジスタの
エミッタ領域以外の、絶縁膜２１とＮ型多結晶シリコン
２０と絶縁膜１９とを順に異方性エッチング（プラズマ
エッチング）にて除去することで、ＣＭＯＳトランジス
タのゲート電極１３、１４の側壁と、ＭＩＳ型容量素子
の上部電極１５ａの側壁にサイドウォール絶縁部１９
ａ、１９ｂ、１９ｃがそれぞれ形成される。
エミッタ領域以外の、絶縁膜２１とＮ型多結晶シリコン
２０と絶縁膜１９とを順に異方性エッチング（プラズマ
エッチング）にて除去することで、ＣＭＯＳトランジス
タのゲート電極１３、１４の側壁と、ＭＩＳ型容量素子
の上部電極１５ａの側壁にサイドウォール絶縁部１９
ａ、１９ｂ、１９ｃがそれぞれ形成される。
【００２９】（図８の工程）ＮＭＯＳトランジスタのソ
ース／ドレインとなる一対のＮ型領域２２を形成する。
ＰＭＯＳトランジスタのソース／ドレインとなる一対の
Ｐ型領域２３と縦型ＮＰＮトランジスタのＰ型外部ベー
ス２４を同時に形成する。Ｎ型ソース／ドレイン２２は
レジストマスク、ゲート電極１３及びサイドウォール絶
縁部１９ａをマスクとしたイオン注入により、Ｐ型ソー
ス／ドレイン２３はレジストマスク、ゲート電極１４及
びサイドウォール絶縁部１９ｂをマスクとしたイオン注
入により、Ｐ型外部ベース２４はレジストマスク、エミ
ッタ取出部２５をマスクとしたイオン注入により、それ
ぞれ形成される。
ース／ドレインとなる一対のＮ型領域２２を形成する。
ＰＭＯＳトランジスタのソース／ドレインとなる一対の
Ｐ型領域２３と縦型ＮＰＮトランジスタのＰ型外部ベー
ス２４を同時に形成する。Ｎ型ソース／ドレイン２２は
レジストマスク、ゲート電極１３及びサイドウォール絶
縁部１９ａをマスクとしたイオン注入により、Ｐ型ソー
ス／ドレイン２３はレジストマスク、ゲート電極１４及
びサイドウォール絶縁部１９ｂをマスクとしたイオン注
入により、Ｐ型外部ベース２４はレジストマスク、エミ
ッタ取出部２５をマスクとしたイオン注入により、それ
ぞれ形成される。
【００３０】（図９の工程）アニールにより縦型ＮＰＮ
トランジスタのエミッタ２６を形成する。最後に、層間
絶縁膜２７と、この層間絶縁膜２７の平坦化後に開口さ
れたコンタクトホールを介して、各素子のソース／ドレ
イン２２、２３、外部ベース２４、エミッタ取出部２
５、コレクタ取出部９、上部電極１５ａ、下部電極１０
に接続する取出電極（Ｗプラグ）２８ａ〜２８ｉを形成
する。下部電極１０用の取出電極２８ｉは、ＬＯＣＯＳ
酸化膜４ａと４との間の部分から取り出される。なお、
ゲート電極１３、１４についても、図示されないフィー
ルド領域上で取出電極と接続される。
トランジスタのエミッタ２６を形成する。最後に、層間
絶縁膜２７と、この層間絶縁膜２７の平坦化後に開口さ
れたコンタクトホールを介して、各素子のソース／ドレ
イン２２、２３、外部ベース２４、エミッタ取出部２
５、コレクタ取出部９、上部電極１５ａ、下部電極１０
に接続する取出電極（Ｗプラグ）２８ａ〜２８ｉを形成
する。下部電極１０用の取出電極２８ｉは、ＬＯＣＯＳ
酸化膜４ａと４との間の部分から取り出される。なお、
ゲート電極１３、１４についても、図示されないフィー
ルド領域上で取出電極と接続される。
【００３１】以上のようにして、同一半導体基板１上
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３ａとが形成され
る。なお、図１０はＭＩＳ型容量素子３３ａの平面図を
示し（層間絶縁膜２７や取出電極２８ａ〜２８ｉなどを
省略して模式的に示す）、図１１は図１０における［Ｘ
１］−［Ｘ１］線方向の断面図を、図１２は図１０にお
ける［Ｙ１］−［Ｙ１］線方向の断面図を示す。
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３ａとが形成され
る。なお、図１０はＭＩＳ型容量素子３３ａの平面図を
示し（層間絶縁膜２７や取出電極２８ａ〜２８ｉなどを
省略して模式的に示す）、図１１は図１０における［Ｘ
１］−［Ｘ１］線方向の断面図を、図１２は図１０にお
ける［Ｙ１］−［Ｙ１］線方向の断面図を示す。
【００３２】以上述べたように、本実施の形態では、容
量素子３３ａの上部電極１５ａの縁部は全周にわたりＬ
ＯＣＯＳ酸化膜４、４ａ上に位置するため、上部電極１
５ａの縁部直下の絶縁層（絶縁膜１１ａ＋ＬＯＣＯＳ酸
化膜４、４ａ）が厚くなり、ＭＯＳトランジスタ３０、
３１の形成に伴う上部電極１５ａへのサイドウォール絶
縁部１９ｃの形成時にプラズマによるダメージが絶縁膜
１１ａの縁部に及んでも、リーク電流を防ぐことができ
容量素子３３ａの信頼性の低下を防げる。ＬＯＣＯＳ酸
化膜４、４ａは例えば数百ｎｍの膜厚であり、容量素子
３３ａ本来の絶縁膜１１ａより一桁ほど厚いので、絶縁
膜１１ａの縁部が完全に絶縁破壊されてしまっても、Ｌ
ＯＣＯＳ酸化膜４、４ａだけで十分リーク電流抑制効果
が得られる。
量素子３３ａの上部電極１５ａの縁部は全周にわたりＬ
ＯＣＯＳ酸化膜４、４ａ上に位置するため、上部電極１
５ａの縁部直下の絶縁層（絶縁膜１１ａ＋ＬＯＣＯＳ酸
化膜４、４ａ）が厚くなり、ＭＯＳトランジスタ３０、
３１の形成に伴う上部電極１５ａへのサイドウォール絶
縁部１９ｃの形成時にプラズマによるダメージが絶縁膜
１１ａの縁部に及んでも、リーク電流を防ぐことができ
容量素子３３ａの信頼性の低下を防げる。ＬＯＣＯＳ酸
化膜４、４ａは例えば数百ｎｍの膜厚であり、容量素子
３３ａ本来の絶縁膜１１ａより一桁ほど厚いので、絶縁
膜１１ａの縁部が完全に絶縁破壊されてしまっても、Ｌ
ＯＣＯＳ酸化膜４、４ａだけで十分リーク電流抑制効果
が得られる。
【００３３】また、各素子の形成を別工程とせず、同時
に形成できるプロセスステップでありながら、ＣＭＯＳ
トランジスタとＭＩＳ型容量素子３３ａの製造条件を独
立に設定できることになり、微細ＣＭＯＳと高容量ＭＩ
Ｓ型容量素子とを同一基板上に品質を損ねず安定して製
造することができる。
に形成できるプロセスステップでありながら、ＣＭＯＳ
トランジスタとＭＩＳ型容量素子３３ａの製造条件を独
立に設定できることになり、微細ＣＭＯＳと高容量ＭＩ
Ｓ型容量素子とを同一基板上に品質を損ねず安定して製
造することができる。
【００３４】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００３５】上記各製造工程で示した具体的な製法や処
理方法、更には材質などは一例であって、上記実施の形
態で示したものに限ることはない。また、ＭＯＳトラン
ジスタはＣＭＯＳ構造をとらなくても、ＮＭＯＳ３０だ
けあるいはＰＭＯＳ３１だけの場合にも本発明は適用可
能である。また、ＮＰＮトランジスタ３２がない場合に
も本発明は適用可能である。
理方法、更には材質などは一例であって、上記実施の形
態で示したものに限ることはない。また、ＭＯＳトラン
ジスタはＣＭＯＳ構造をとらなくても、ＮＭＯＳ３０だ
けあるいはＰＭＯＳ３１だけの場合にも本発明は適用可
能である。また、ＮＰＮトランジスタ３２がない場合に
も本発明は適用可能である。
【００３６】
【発明の効果】本発明の請求項１の半導体装置によれ
ば、上部電極の縁部直下の絶縁膜と下部電極との間に容
量素子の絶縁膜より厚いフィールド絶縁膜が介在されて
いるので、この部分でのリーク電流を確実に抑制して容
量素子の信頼性の低下を防げる。
ば、上部電極の縁部直下の絶縁膜と下部電極との間に容
量素子の絶縁膜より厚いフィールド絶縁膜が介在されて
いるので、この部分でのリーク電流を確実に抑制して容
量素子の信頼性の低下を防げる。
【００３７】本発明の請求項２の半導体装置の製造方法
によれば、上部電極の縁部をフィールド絶縁膜にまで延
在させて形成することで、上部電極の縁部直下の絶縁膜
と下部電極との間に容量素子の絶縁膜より厚いフィール
ド絶縁膜が介在されることになり、この部分でのリーク
電流を確実に抑制して容量素子の信頼性の低下を防げ
る。
によれば、上部電極の縁部をフィールド絶縁膜にまで延
在させて形成することで、上部電極の縁部直下の絶縁膜
と下部電極との間に容量素子の絶縁膜より厚いフィール
ド絶縁膜が介在されることになり、この部分でのリーク
電流を確実に抑制して容量素子の信頼性の低下を防げ
る。
【００３８】本発明の請求項３の半導体装置の製造方法
によれば、ゲート電極と上部電極とを同材料を用いて且
つ同工程にてまとめて形成することで、工程数が削減で
き、また、半導体装置全体の工程も簡略化され製造が容
易になる。
によれば、ゲート電極と上部電極とを同材料を用いて且
つ同工程にてまとめて形成することで、工程数が削減で
き、また、半導体装置全体の工程も簡略化され製造が容
易になる。
【図１】本発明の実施の形態による半導体装置の製造工
程断面図である。
程断面図である。
【図２】図１に続く製造工程断面図である。
【図３】図２に続く製造工程断面図である。
【図４】図３に続く製造工程断面図である。
【図５】図４に続く製造工程断面図である。
【図６】図５に続く製造工程断面図である。
【図７】図６に続く製造工程断面図である。
【図８】図７に続く製造工程断面図である。
【図９】図８に続く製造工程断面図である。
【図１０】本発明の実施の形態による容量素子の模式平
面図である。
面図である。
【図１１】図１０における[Ｘ１]−[Ｘ１]線方向の断面
図である。
図である。
【図１２】図１０における[Ｙ１]−[Ｙ１]線方向の断面
図である。
図である。
【図１３】従来例による半導体装置の製造工程断面図で
ある。
ある。
【図１４】図１３に続く製造工程断面図である。
【図１５】図１４に続く製造工程断面図である。
【図１６】図１５に続く製造工程断面図である。
【図１７】図１６に続く製造工程断面図である。
【図１８】図１７に続く製造工程断面図である。
【図１９】図１８に続く製造工程断面図である。
【図２０】図１９に続く製造工程断面図である。
【図２１】図２０に続く製造工程断面図である。
【図２２】従来例による容量素子の模式平面図である。
【図２３】図２２における[Ｘ２]−[Ｘ２]線方向の断面
図である。
図である。
【図２４】図２２における[Ｙ２]−[Ｙ２]線方向の断面
図である。
図である。
１……Ｐ型半導体基板、２……Ｎ型埋込層、３……Ｎ型
エピタキシャル層、４、４ａ……ＬＯＣＯＳ酸化膜、５
……バッファ酸化膜、６……Ｐ型バックゲート層、７…
…Ｐ型アイソレーション層、８……Ｎ型バックゲート
層、９……Ｎ型コレクタ取出部、１０……Ｎ型下部電
極、１１、１１ａ……ＭＩＳ型容量素子の絶縁膜、１２
……ゲート絶縁膜、１３、１４……ゲート電極、１５、
１５ａ……上部電極、１６……Ｎ型ＬＤＤ、１７……Ｐ
型ＬＤＤ、１８……Ｐ型ベース、１９ａ〜ｃ……サイド
ウォール絶縁膜、２０……Ｎ型多結晶シリコン膜、２１
……絶縁膜、２２……Ｎ型ソース／ドレイン、２３……
Ｐ型ソース／ドレイン、２４……Ｐ型外部ベース、２５
……エミッタ取出部、２６……エミッタ、２７……層間
絶縁膜、２８、２８ａ〜２８ｉ……取出電極、３０……
ＮＭＯＳトランジスタ、３１……ＰＭＯＳトランジス
タ、３２……ＮＰＮトランジスタ、３３、３３ａ……Ｍ
ＩＳ型容量素子。
エピタキシャル層、４、４ａ……ＬＯＣＯＳ酸化膜、５
……バッファ酸化膜、６……Ｐ型バックゲート層、７…
…Ｐ型アイソレーション層、８……Ｎ型バックゲート
層、９……Ｎ型コレクタ取出部、１０……Ｎ型下部電
極、１１、１１ａ……ＭＩＳ型容量素子の絶縁膜、１２
……ゲート絶縁膜、１３、１４……ゲート電極、１５、
１５ａ……上部電極、１６……Ｎ型ＬＤＤ、１７……Ｐ
型ＬＤＤ、１８……Ｐ型ベース、１９ａ〜ｃ……サイド
ウォール絶縁膜、２０……Ｎ型多結晶シリコン膜、２１
……絶縁膜、２２……Ｎ型ソース／ドレイン、２３……
Ｐ型ソース／ドレイン、２４……Ｐ型外部ベース、２５
……エミッタ取出部、２６……エミッタ、２７……層間
絶縁膜、２８、２８ａ〜２８ｉ……取出電極、３０……
ＮＭＯＳトランジスタ、３１……ＰＭＯＳトランジス
タ、３２……ＮＰＮトランジスタ、３３、３３ａ……Ｍ
ＩＳ型容量素子。
フロントページの続き
Ｆターム(参考） 5F038 AC03 AC05 AC15 DF01 EZ13
EZ15 EZ16 EZ17 EZ20
5F048 AA07 AA09 AC05 AC10 BA07
BA12 BB05 BC06 BE03 BE05
BG12 CA01 CA03 CA07 CA14
DB01
Claims (3)
- 【請求項１】 半導体基板上に、下部電極と、絶縁膜
と、異方性エッチングによって形成されるサイドウォー
ル絶縁部を側壁に形成した上部電極とが順に積層されて
なる容量素子を備えた半導体装置であって、 前記上部電極の縁部直下の前記絶縁膜と前記下部電極と
の間に、前記絶縁膜の膜厚よりも厚いフィールド絶縁膜
が介在されていることを特徴とする半導体装置。 - 【請求項２】 同一半導体基板上に電界効果トランジス
タと容量素子とを形成する半導体装置の製造方法であっ
て、 前記半導体基板上に選択的にフィールド絶縁膜を形成す
る工程と、 前記半導体基板上に前記容量素子の下部電極を形成する
工程と、 前記下部電極の、前記フィールド絶縁膜によって囲まれ
た領域上に、縁部を前記フィールド絶縁膜まで延在させ
て容量素子用絶縁膜を形成する工程と、 前記容量素子用絶縁膜の上に、縁部を前記フィールド絶
縁膜まで延在させて上部電極を形成する工程と、 前記半導体基板上に前記電界効果トランジスタのゲート
絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極及び前記上部電極を覆うようにして、前
記半導体基板全体にサイドウォール形成用絶縁膜を形成
して、該サイドウォール形成用絶縁膜を異方性エッチン
グすることにより前記ゲート電極及び前記上部電極それ
ぞれの側壁にサイドウォール絶縁部を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ゲート電極と前記上部電極を同一工
程で形成することを特徴とする請求項２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278092A JP2003086703A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278092A JP2003086703A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086703A true JP2003086703A (ja) | 2003-03-20 |
Family
ID=19102511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278092A Pending JP2003086703A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086703A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702026B1 (ko) * | 2005-03-31 | 2007-03-30 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치와 그 제조 방법 |
-
2001
- 2001-09-13 JP JP2001278092A patent/JP2003086703A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702026B1 (ko) * | 2005-03-31 | 2007-03-30 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치와 그 제조 방법 |
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Legal Events
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|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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