JP2003100897A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003100897A
JP2003100897A JP2001292008A JP2001292008A JP2003100897A JP 2003100897 A JP2003100897 A JP 2003100897A JP 2001292008 A JP2001292008 A JP 2001292008A JP 2001292008 A JP2001292008 A JP 2001292008A JP 2003100897 A JP2003100897 A JP 2003100897A
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forming
sidewall
lower electrode
electrode
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JP2001292008A
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Tetsuya Oishi
哲也 大石
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Sony Corp
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    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

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  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタのサイドウォール絶縁部
の形成時に、これと同一基板上に形成される容量素子の
絶縁膜が損傷を受けないように、あるいは損傷を受けて
もリーク電流を抑制して容量素子の高信頼性を保てるよ
うにした半導体装置及びその製造方法を提供すること。 【解決手段】 サイドウォール絶縁部１９ｃは上部電極
１５ａの一部の側壁にのみ形成され、サイドウォール絶
縁部１９ｃを有する上部電極１５ａの縁部直下の絶縁膜
１１と、下部電極１０との間には、絶縁膜１１の膜厚よ
りも厚いフィールド絶縁膜４が介在されており、サイド
ウォール絶縁部１９ｃを有しない上部電極１５ａの縁部
は、絶縁膜１９ｙで覆われ、この絶縁膜１９ｙに形成さ
れた開口３６を介して、導電膜２０ｙが下部電極１０と
接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、１つのチップ上
に、バイポーラ回路とＣＭＯＳ回路の両方が集積された
Ｂｉ−ＣＭＯＳ構造の半導体装置及びその製造方法に関
し、更に詳しくは、ゲート電極の側壁にサイドウォール
絶縁部が形成されたＭＯＳトランジスタと、バイポーラ
トランジスタと、容量素子とを有する半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】最近のＭＯＳトランジスタは、微細化に
伴って生じるホットキャリアなどによるリーク電流の増
加や特性変動を防止するため、ＬＤＤ（Lightly Doped
Drain）構造を採用している。図２５から図３３は、従
来例における、ＬＤＤ構造のＣＭＯＳトランジスタ及び
これと一緒に同一基板上に作られる縦型ＮＰＮトランジ
スタとＭＩＳ型容量素子の製造工程断面図である。以
下、これらを参照して従来例について説明する。
【０００３】（図２５の工程）Ｐ型半導体（シリコン）
基板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込
層２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。
【０００４】（図２６の工程）ＮＭＯＳトランジスタ形
成領域へのＰ型バックゲート層６の形成と、素子間分離
のためのＰ型アイソレーション層７の形成を同時に行
う。ＰＭＯＳトランジスタ形成領域にはＮ型バックゲー
ト層８を形成する。縦型ＮＰＮトランジスタ形成領域へ
のＮ+型コレクタ取出部９の形成と、ＭＩＳ型容量素子
形成領域へのＮ+型下部電極１０の形成を同時に行う。
これらは、例えばレジストマスクを用いた選択的なイオ
ン注入により形成する。
【０００５】（図２７の工程）ＭＩＳ型容量素子形成領
域のバッファ酸化膜５を除去した後、ＭＩＳ型容量素子
用の絶縁膜（シリコン窒化膜）１１を形成する。
【０００６】（図２８の工程）残りのバッファ酸化膜５
を除去した後、ＣＭＯＳトランジスタのゲート絶縁膜と
なる絶縁膜１２を形成する。次いで、ゲート絶縁膜１２
上へのゲート電極１３、１４の形成と、ＭＩＳ型容量素
子用絶縁膜１１上への上部電極１５の形成を同時に行
う。
【０００７】（図２９の工程）ＮＭＯＳトランジスタの
Ｎ型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ
１７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形
成する。
【０００８】（図３０の工程）半導体基板１全体に、サ
イドウォール絶縁部形成用の絶縁膜１９と、縦型ＮＰＮ
トランジスタのエミッタ用のＮ型多結晶シリコン膜２０
と、絶縁膜２１とを順に形成する。絶縁膜２１は後工程
で縦型ＮＰＮトランジスタのＰ型外部ベース２４形成時
にＮ型多結晶シリコン２０にＰ型不純物が混入するのを
防止する。Ｐ型ベース１８上の絶縁膜１２及び１９の一
部は開口され、この部分でＮ型多結晶シリコン２０はＰ
型ベース１８に接する。
【０００９】（図３１の工程）縦型ＮＰＮトランジスタ
のエミッタ領域以外の、絶縁膜２１とＮ型多結晶シリコ
ン２０と絶縁膜１９とを順に異方性エッチングにて除去
することで、ＣＭＯＳトランジスタのゲート電極１３、
１４の側壁と、ＭＩＳ型容量素子の上部電極１５の側壁
にサイドウォール絶縁部１９ａ、１９ｂ、１９ｃがそれ
ぞれ形成される。
【００１０】（図３２の工程）ＮＭＯＳトランジスタの
ソース／ドレインとなる一対のＮ型領域２２を形成す
る。ＰＭＯＳトランジスタのソース／ドレインとなる一
対のＰ型領域２３と縦型ＮＰＮトランジスタのＰ型外部
ベース２４を同時に形成する。Ｎ型ソース／ドレイン２
２は、レジストマスク、ゲート電極１３及びサイドウォ
ール絶縁部１９ａをマスクとしたイオン注入により、Ｐ
型ソース／ドレイン２３は、レジストマスク、ゲート電
極１４及びサイドウォール絶縁部１９ｂをマスクとした
イオン注入により、Ｐ型外部ベース２４は、レジストマ
スク、エミッタ取出部２５をマスクとしたイオン注入に
より、それぞれ形成される。
【００１１】（図３３の工程）アニールにより縦型ＮＰ
Ｎトランジスタのエミッタ２６を形成する。最後に、層
間絶縁膜２７と、この層間絶縁膜２７に形成されたコン
タクトホールを介して、各素子のソース／ドレイン２
２、２３、外部ベース２４、エミッタ取出部２５、コレ
クタ取出部９、上部電極１５、下部電極１０に接続する
取出電極（タングステンプラグ）２８を形成する。な
お、ゲート電極１３、１４についても、図示されないフ
ィールド領域上で取出電極と接続される。
【００１２】以上のようにして、同一半導体基板１上
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３とが形成される。
なお、図３４はＭＩＳ型容量素子３３の平面図を示し
（層間絶縁膜２７や取出電極２８などを省略して模式的
に示す）、図３５は図３４における［Ｘ３］−［Ｘ３］
線方向の断面図を、図３６は図３４における［Ｙ３］−
［Ｙ３］線方向の断面図を示す。
【００１３】
【発明が解決しようとする課題】上述したように、ＬＤ
Ｄ構造のＭＯＳトランジスタ３０、３１を形成するため
にはゲート電極１３、１４の側壁にサイドウォール絶縁
部１９ａ、１９ｂが必要である。そして、そのＬＤＤ構
造のＭＯＳトランジスタ３０、３１と容量素子３３とを
同一半導体基板１上に形成する場合、ＭＯＳトランジス
タ３０、３１のサイドウォール絶縁部１９ａ、１９ｂの
形成に際しては、容量素子３３も含めた半導体基板１全
体にサイドウォール形成用絶縁膜１９を堆積した後、こ
れをプラズマエッチングにてエッチバックしていく。こ
の際、そのプラズマエッチングによって、容量素子３３
は、その絶縁膜１１の縁部がダメージを受け、この部分
で膜質が劣化し、容量素子３３の縁部近傍でリーク電流
が生じてしまうなどの問題がある。
【００１４】ＭＯＳトランジスタ３０、３１のゲート絶
縁膜１２についても同様にプラズマダメージを受ける
が、ＭＯＳトランジスタ３０、３１は微細化により低電
圧化されるのでそのダメージが素子性能に大きく影響し
ない。しかし、バイポーラ素子（ＮＰＮトランジスタ３
２）と共にアナログ回路として構成される容量素子３３
は低電圧化されずに、しかも回路面積縮小のために高容
量化（絶縁膜１１の薄膜化）が望まれるため、絶縁膜１
１へのプラズマダメージが素子としての性能に大きく影
響し、信頼性を低下させてしまう。
【００１５】これを抑制しようとすると、容量素子３３
の絶縁膜１１の膜厚／形成条件／材質や、ＭＯＳトラン
ジスタ３０、３１のサイドウォール絶縁部１９ａ、１９
ｂの形成条件などに制約が生じ、微細ＣＭＯＳトランジ
スタと高容量の容量素子を安定して製造することが困難
となり、最悪の場合、ＣＭＯＳトランジスタと容量素子
の形成を別工程にしなければならず、効率の悪い生産と
なってしまう。
【００１６】本発明は上述の問題に鑑みてなされ、ＭＯ
Ｓトランジスタのサイドウォール絶縁部の形成時に、こ
れと同一基板上に形成される容量素子の絶縁膜が損傷を
受けないように、あるいは損傷を受けてもリーク電流を
抑制して容量素子の高信頼性を保てるようにした半導体
装置及びその製造方法を提供することを課題とする。
【００１７】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、下部電極と、絶縁膜と、異方性エッチン
グによって形成されるサイドウォール絶縁部を側壁に形
成した上部電極とが積層されてなる容量素子を有し、サ
イドウォール絶縁部は一部の側壁にのみ形成され、サイ
ドウォール絶縁部を有する上部電極の縁部直下の容量素
子の絶縁膜と、下部電極との間には、容量素子の絶縁膜
の膜厚よりも厚いフィールド絶縁膜が介在されており、
サイドウォール絶縁部を有しない上部電極の縁部は、縁
部被覆用絶縁膜で覆われ、縁部被覆用絶縁膜に形成され
た開口を介して、導電膜が下部電極と接続されている。
【００１８】すなわち、サイドウォール絶縁部を有する
上部電極の縁部直下には、下部電極との間にフィールド
絶縁膜を介在させるようにしたので、上部電極縁部にお
ける絶縁層の厚さが、容量素子本来の絶縁膜の厚さに加
えてフィールド絶縁膜の分、厚くなり、上部電極の縁部
直下における容量素子本来の絶縁膜が損傷を受けたとし
てもリーク電流を抑制することができる。フィールド絶
縁膜まで延在していない上部電極の縁部は、縁部被覆用
絶縁膜を介して下部電極取出し用の導電膜で覆われてい
るので、上記サイドウォール絶縁部形成の際のエッチン
グ時に損傷を受けることはない。
【００１９】本発明の請求項２に係る半導体装置は、下
部電極と、絶縁膜と、異方性エッチングによって形成さ
れるサイドウォール絶縁部を側壁に形成した上部電極と
が積層されてなる容量素子を有し、上部電極は縁部を部
分的に下部電極よりも張り出させており、この張り出し
た縁部の側壁にのみサイドウォール絶縁部は形成され、
サイドウォール絶縁部を有しない上部電極の縁部を覆う
ようにして、縁部被覆用絶縁膜が容量素子の絶縁膜上に
形成され、縁部被覆用絶縁膜及び容量素子の絶縁膜に形
成された開口を介して、導電膜が下部電極と接続されて
いる。
【００２０】すなわち、サイドウォール絶縁部を有し、
下部電極より張り出している上部電極の縁部直下におけ
る、容量素子の絶縁膜の部分は、上下の電極間に位置せ
ず、容量素子の動作に関係のない部分であるので、この
部分の損傷は容量素子の性能に影響しない。下部電極よ
りも張り出さず、下部電極の縁部より内方に位置する上
部電極の縁部は、縁部被覆用絶縁膜を介して下部電極取
出し用の導電膜で覆われているので、上記サイドウォー
ル絶縁部形成の際のエッチング時に損傷を受けることは
ない。
【００２１】本発明の請求項３に係る半導体装置の製造
方法は、同一半導体基板上に電界効果トランジスタと容
量素子とを形成する半導体装置の製造方法であって、半
導体基板上に選択的にフィールド絶縁膜を形成する工程
と、半導体基板上に容量素子の下部電極を形成する工程
と、下部電極の、フィールド絶縁膜によって囲まれた領
域上に、縁部を部分的にフィールド絶縁膜まで延在させ
て容量素子用絶縁膜を形成する工程と、容量素子用絶縁
膜の上に、縁部を部分的にフィールド絶縁膜まで延在さ
せて上部電極を形成する工程と、半導体基板上に電界効
果トランジスタのゲート絶縁膜を形成する工程と、ゲー
ト絶縁膜の上にゲート電極を形成する工程と、ゲート電
極及び上部電極を覆うようにして、半導体基板全体にサ
イドウォール形成用絶縁膜を形成する工程と、サイドウ
ォール形成用絶縁膜を開口し、この開口を介して、導電
膜を、下部電極に接続させ且つフィールド絶縁膜まで延
在されていない上部電極の縁部を覆うようにして形成す
る工程と、導電膜の、下部電極に接続し且つフィールド
絶縁膜まで延在されていない上部電極の縁部を覆う部分
が残るように、サイドウォール形成用絶縁膜を異方性エ
ッチングして、ゲート電極の側壁にサイドウォール絶縁
部を形成する工程と、を有する。
【００２２】すなわち、サイドウォール絶縁部を有する
上部電極の縁部直下には、下部電極との間にフィールド
絶縁膜を介在させるようにしたので、上部電極縁部にお
ける絶縁層の厚さが、容量素子本来の絶縁膜の厚さに加
えてフィールド絶縁膜の分、厚くなり、上部電極の縁部
直下における容量素子本来の絶縁膜が損傷を受けたとし
てもリーク電流を抑制することができる。フィールド絶
縁膜まで延在していない上部電極の縁部は、縁部被覆用
絶縁膜を介して下部電極取出し用の導電膜で覆われてい
るので、上記サイドウォール絶縁部形成の際のエッチン
グ時に損傷を受けることはない。
【００２３】本発明の請求項５に係る半導体装置の製造
方法は、同一半導体基板上に電界効果トランジスタとバ
イポーラトランジスタと容量素子とを形成する半導体装
置の製造方法であって、半導体基板上に選択的にフィー
ルド絶縁膜を形成する工程と、半導体基板上に容量素子
の下部電極を形成する工程と、下部電極の、フィールド
絶縁膜によって囲まれた領域上に、縁部を部分的にフィ
ールド絶縁膜まで延在させて容量素子用絶縁膜を形成す
る工程と、容量素子用絶縁膜の上に、縁部を部分的にフ
ィールド絶縁膜まで延在させて上部電極を形成する工程
と、半導体基板上に電界効果トランジスタのゲート絶縁
膜を形成する工程と、ゲート絶縁膜の上にゲート電極を
形成する工程と、ゲート電極及び上部電極を覆うように
して、半導体基板全体にサイドウォール形成用絶縁膜を
形成する工程と、サイドウォール形成用絶縁膜を選択的
に開口し、この開口を介して、導電膜を、バイポーラト
ランジスタのエミッタ形成部と下部電極にそれぞれ接続
させて、サイドウォール形成用絶縁膜の上に形成する工
程と、導電膜の、エミッタ形成部に接続する部分と、下
部電極に接続しフィールド絶縁膜まで延在されていない
上部電極の縁部を覆う部分とが残るように、導電膜及び
サイドウォール形成用絶縁膜を、順次、異方性エッチン
グして、ゲート電極の側壁にサイドウォール絶縁部を形
成する工程と、を有する。
【００２４】すなわち、サイドウォール絶縁部を有する
上部電極の縁部直下には、下部電極との間にフィールド
絶縁膜を介在させるようにしたので、上部電極縁部にお
ける絶縁層の厚さが、容量素子本来の絶縁膜の厚さに加
えてフィールド絶縁膜の分、厚くなり、上部電極の縁部
直下における容量素子本来の絶縁膜が損傷を受けたとし
てもリーク電流を抑制することができる。フィールド絶
縁膜まで延在していない上部電極の縁部は、縁部被覆用
絶縁膜を介して、バイポーラトランジスタのエミッタ取
出し部と同工程で形成される下部電極取出し用の導電膜
で覆われているので、上記サイドウォール絶縁部形成の
際のエッチング時に損傷を受けることはない。
【００２５】本発明の請求項７に係る半導体装置の製造
方法は、同一半導体基板上に電界効果トランジスタと容
量素子とを形成する半導体装置の製造方法であって、半
導体基板上に選択的にフィールド絶縁膜を形成する工程
と、フィールド絶縁膜上に容量素子の下部電極を形成す
る工程と、下部電極を覆って容量素子用絶縁膜を形成す
る工程と、容量素子用絶縁膜の上に、縁部を部分的に下
部電極よりも張り出させて上部電極を形成する工程と、
半導体基板上に電界効果トランジスタのゲート絶縁膜を
形成する工程と、ゲート絶縁膜の上にゲート電極を形成
する工程と、ゲート電極及び上部電極を覆うようにし
て、半導体基板全体にサイドウォール形成用絶縁膜を形
成する工程と、サイドウォール形成用絶縁膜及び容量素
子用絶縁膜を開口し、この開口を介して、導電膜を、下
部電極に接続させ且つ下部電極よりも張り出していない
上部電極の縁部を覆うようにして形成する工程と、導電
膜の、下部電極に接続し且つ下部電極よりも張り出して
いない上部電極の縁部を覆う部分が残るように、サイド
ウォール形成用絶縁膜を異方性エッチングして、ゲート
電極の側壁にサイドウォール絶縁部を形成する工程と、
を有する。
【００２６】すなわち、サイドウォール絶縁部を有し、
下部電極より張り出している上部電極の縁部直下におけ
る、容量素子の絶縁膜の部分は、上下の電極間に位置せ
ず、容量素子の動作に関係のない部分であるので、この
部分の損傷は容量素子の性能に影響しない。下部電極よ
りも張り出さず、下部電極の縁部より内方に位置する上
部電極の縁部は、縁部被覆用絶縁膜を介して下部電極取
出し用の導電膜で覆われているので、上記サイドウォー
ル絶縁部形成の際のエッチング時に損傷を受けることは
ない。
【００２７】本発明の請求項９に係る半導体装置の製造
方法は、同一半導体基板上に電界効果トランジスタとバ
イポーラトランジスタと容量素子とを形成する半導体装
置の製造方法であって、半導体基板上にフィールド絶縁
膜を形成する工程と、フィールド絶縁膜上に容量素子の
下部電極を形成する工程と、下部電極を覆って容量素子
用絶縁膜を形成する工程と、容量素子用絶縁膜の上に、
縁部を部分的に下部電極よりも張り出させて上部電極を
形成する工程と、半導体基板上に電界効果トランジスタ
のゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に
ゲート電極を形成する工程と、ゲート電極及び上部電極
を覆うようにして、半導体基板全体にサイドウォール形
成用絶縁膜を形成する工程と、サイドウォール形成用絶
縁膜及び容量素子用絶縁膜を選択的に開口し、この開口
を介して、導電膜を、バイポーラトランジスタのエミッ
タ形成部と下部電極にそれぞれ接続させて、サイドウォ
ール形成用絶縁の上に形成する工程と、導電膜の、エミ
ッタ形成部に接続する部分と、下部電極に接続し下部電
極よりも張り出していない上部電極の縁部を覆う部分と
が残るように、導電膜及びサイドウォール形成用絶縁膜
を、順次、異方性エッチングして、ゲート電極の側壁に
サイドウォール絶縁部を形成する工程と、を有する。
【００２８】すなわち、サイドウォール絶縁部を有し、
下部電極より張り出している上部電極の縁部直下におけ
る、容量素子の絶縁膜の部分は、上下の電極間に位置せ
ず、容量素子の動作に関係のない部分であるので、この
部分の損傷は容量素子の性能に影響しない。下部電極よ
りも張り出さず、下部電極の縁部より内方に位置する上
部電極の縁部は、縁部被覆用絶縁膜を介して、バイポー
ラトランジスタのエミッタ取出し部と同工程で形成され
る下部電極取出し用の導電膜で覆われているので、上記
サイドウォール絶縁部形成の際のエッチング時に損傷を
受けることはない。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００３０】図１から図９は、第１の実施の形態におけ
る、ＬＤＤ構造のＣＭＯＳトランジスタ及びこれと一緒
に同一半導体基板上に作られる縦型ＮＰＮトランジスタ
とＭＩＳ型容量素子の製造工程断面図である。以下、こ
れらを参照して第１の実施の形態について説明する。
【００３１】（図１の工程）Ｐ型半導体（シリコン）基
板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込層
２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。
【００３２】ＬＯＣＯＳ酸化膜４は、例えば、耐酸化性
をもつシリコン窒化膜（図示せず）をマスクにして基板
１の表面に比較的厚いシリコン酸化膜を選択的に酸化成
長させることによって形成する。Ｎ型埋込層２は、例え
ばレジストマスクを用いた選択的なイオン注入により形
成する。バッファ酸化膜５は、例えば熱酸化法により形
成する。
【００３３】（図２の工程）ＮＭＯＳトランジスタ形成
領域へのＰ型バックゲート層６の形成と、素子間分離の
ためのＰ型アイソレーション層７の形成を同時に行う。
ＰＭＯＳトランジスタ形成領域にはＮ型バックゲート層
８を形成する。縦型ＮＰＮトランジスタ形成領域へのＮ
+型コレクタ取出部９の形成と、ＭＩＳ型容量素子形成
領域へのＮ+型下部電極１０の形成を同時に行う。これ
らは、例えばレジストマスクを用いた選択的なイオン注
入により形成する。
【００３４】（図３の工程）ＭＩＳ型容量素子形成領域
上のバッファ酸化膜５を除去した後、ＭＩＳ型容量素子
用の絶縁膜（シリコン窒化膜）１１を形成する。絶縁膜
１１は、ＬＯＣＯＳ酸化膜４によって囲まれた下部電極
１０上の領域に、縁部をＬＯＣＯＳ酸化膜４にまで延在
させて形成する。
【００３５】バッファ酸化膜５は、例えば、除去したい
バッファ酸化膜５の部分以外をレジストマスクで覆って
フッ酸溶液により選択的にエッチングする。絶縁膜１１
は、例えば、ＣＶＤ法で基板１全体にシリコン窒化膜を
堆積した後、レジストマスクを用いた選択的なドライエ
ッチングにより形成する。
【００３６】（図４の工程）残っている基板１上のバッ
ファ酸化膜５を除去した後、ＣＭＯＳトランジスタのゲ
ート絶縁膜となる絶縁膜１２を形成する。次いで、ゲー
ト絶縁膜１２上へのゲート電極１３、１４の形成と、Ｍ
ＩＳ型容量素子用絶縁膜１１上への上部電極１５ａの形
成を同時に行う。上部電極１５ａは、縁部の一部分（下
部電極取出し側以外の部分）をＬＯＣＯＳ酸化膜４に延
在させて形成する。
【００３７】バッファ酸化膜５は、例えば、除去したい
バッファ酸化膜５以外をレジストマスクで覆ってフッ酸
溶液によりエッチングする。ゲート絶縁膜１２は、例え
ば熱酸化法により形成する。ゲート電極１３、１４と上
部電極１５ａは、例えば、Ｎ型多結晶シリコンとタング
ステンシリサイドを順に堆積した後、レジストマスクを
用いた選択的なドライエッチングにより形成する。
【００３８】（図５の工程）ＮＭＯＳトランジスタのＮ
型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ１
７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形成
する。これらは、例えばレジストマスクを用いた選択的
なイオン注入により形成する。
【００３９】（図６の工程）半導体基板１全体に、サイ
ドウォール絶縁部形成用の絶縁膜１９と、Ｎ型多結晶シ
リコン膜２０と、絶縁膜２１とを順に例えばＣＶＤ法で
形成する。絶縁膜２１は後工程で縦型ＮＰＮトランジス
タのＰ型外部ベース２４形成時にＮ型多結晶シリコン２
０にＰ型不純物が混入するのを防止する。
【００４０】上記積層の過程で、例えばレジストマスク
を用いた選択的なドライエッチングによりＰ型ベース１
８上の絶縁膜１２、１９に開口３５が、下部電極１０上
の絶縁膜１１、１９に開口３６が同時に形成される。こ
れにより、Ｎ型多結晶シリコン２０は、開口３５を介し
てＰ型ベース１８に接続し、開口３６を介して下部電極
１０に接続する。
【００４１】（図７の工程）縦型ＮＰＮトランジスタの
エミッタ形成部と、ＭＩＳ型容量素子の下部電極１０の
取出し部以外の、絶縁膜２１、Ｎ型多結晶シリコン２
０、絶縁膜１９を順に異方性エッチングにて除去する。
具体的には、縦型ＮＰＮトランジスタのエミッタ形成部
と、ＭＩＳ型容量素子の下部電極１０の取出し部にレジ
ストマスク（図示せず）を形成し、このレジストマスク
をマスクとしたプラズマエッチングを行う。
【００４２】この異方性エッチングにより、ＣＭＯＳト
ランジスタのゲート電極１３、１４の側壁にはそれぞれ
サイドウォール絶縁部１９ａ、１９ｂが形成され、ＭＩ
Ｓ型容量素子におけるＬＯＣＯＳ酸化膜４にまで延在し
ている上部電極１５ａの縁部側壁にはサイドウォール絶
縁部１９ｃが形成される。
【００４３】また、Ｐ型ベース１８のエミッタ形成部上
には、絶縁膜１９ｘと、Ｎ型多結晶シリコン２０ｘと、
絶縁膜２１ｘが部分的に残される。Ｎ型多結晶シリコン
２０ｘはエミッタ取出部として機能する。一方、ＭＩＳ
型容量素子においては、絶縁膜１９ｙと、Ｎ型多結晶シ
リコン２０ｙと、絶縁膜２１ｙが部分的に残される。絶
縁膜１９ｙは、ＬＯＣＯＳ酸化膜４に延在していない上
部電極１５ａの縁部を覆う縁部被覆用絶縁膜として機能
する。Ｎ型多結晶シリコン２０ｙは、開口３６を介して
下部電極１０に接続し、下部電極取出部として機能す
る。
【００４４】（図８の工程）ＮＭＯＳトランジスタのソ
ース／ドレインとなる一対のＮ型領域２２を形成する。
ＰＭＯＳトランジスタのソース／ドレインとなる一対の
Ｐ型領域２３と縦型ＮＰＮトランジスタのＰ型外部ベー
ス２４を同時に形成する。Ｎ型ソース／ドレイン２２は
レジストマスク、ゲート電極１３及びサイドウォール絶
縁部１９ａをマスクとしたイオン注入により、Ｐ型ソー
ス／ドレイン２３はレジストマスク、ゲート電極１４及
びサイドウォール絶縁部１９ｂをマスクとしたイオン注
入により、Ｐ型外部ベース２４はレジストマスク、エミ
ッタ取出部をマスクとしたイオン注入により、それぞれ
形成される。このとき、絶縁膜２１ｘは、エミッタ取出
部であるＮ型多結晶シリコン２０ｘにＰ型不純物が混入
するのを防ぐ。
【００４５】（図９の工程）アニールにより縦型ＮＰＮ
トランジスタのエミッタ２６を形成する。最後に、層間
絶縁膜２７と、この層間絶縁膜２７の平坦化後に開口さ
れたコンタクトホールを介して、各素子のソース／ドレ
イン２２、２３、外部ベース２４、エミッタ取出部２０
ｘ、コレクタ取出部９、上部電極１５ａ、下部電極１０
に接続する取出電極（Ｗプラグ）２８ａ〜２８ｉを形成
する。取出電極２８ｆは、絶縁膜２１ｘに形成された開
口を介してエミッタ取出部であるＮ型多結晶シリコン２
０ｘに接続する。取出電極２８ｉは、絶縁膜２１ｙに形
成された開口を介して下部電極取出部であるＮ型多結晶
シリコン２０ｙに接続する。なお、ゲート電極１３、１
４についても、図示されないフィールド領域上で取出電
極と接続される。
【００４６】以上のようにして、同一半導体基板１上
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、ＭＩＳ型容量素子３３ａとが形成され
る。なお、図１０はＭＩＳ型容量素子３３ａの平面図を
示し（層間絶縁膜２７や取出電極２８ａ〜２８ｉなどを
省略して模式的に示す）、図１１は図１０における［Ｘ
１］−［Ｘ１］線方向の断面図を、図１２は図１０にお
ける［Ｙ１］−［Ｙ１］線方向の断面図を示す。
【００４７】以上述べたように、本実施の形態では、容
量素子３３ａの上部電極１５ａの縁部の一部分（図１０
に示されるように３辺）は、ＬＯＣＯＳ酸化膜４上に位
置するため、この部分では上部電極１５ａの縁部直下の
絶縁層（絶縁膜１１＋ＬＯＣＯＳ酸化膜４）が厚くな
り、ＭＯＳトランジスタ３０、３１の形成に伴う上部電
極１５ａへのサイドウォール絶縁部１９ｃの形成時にプ
ラズマによるダメージが絶縁膜１１の縁部に及んでも、
リーク電流を防ぐことができ容量素子３３ａの信頼性の
低下を防げる。ＬＯＣＯＳ酸化膜４は例えば数百ｎｍの
膜厚であり、容量素子３３ａ本来の絶縁膜１１より一桁
ほど厚いので、絶縁膜１１の縁部が完全に絶縁破壊され
てしまっても、ＬＯＣＯＳ酸化膜４だけで十分リーク電
流抑制効果が得られる。なお、「縁部」には、端（エッ
ジ部）だけでなく、その端からダメージが及ぶ範囲も含
む。
【００４８】下部電極取出部側に位置し、ＬＯＣＯＳ酸
化膜４にまで延在していない上部電極１５ａの縁部は、
絶縁膜１９ｙを介して下部電極取出し用のＮ型多結晶シ
リコン２０ｙで覆われている。これら絶縁膜１９ｙ及び
Ｎ型多結晶シリコン２０ｙは、異方性エッチングされな
いので、絶縁膜１９ｙ及びＮ型多結晶シリコン２０ｙで
覆われた上部電極１５ａの縁部直下の容量素子用絶縁膜
１１にはプラズマによるダメージが作用しない。更に、
この下部電極取出部側の上部電極１５ａの縁部と、下部
電極取出し用のＮ型多結晶シリコン２０ｙとの間にはＬ
ＯＣＯＳ酸化膜４が介在されない構造であるので、寄生
抵抗の増大を防げる。
【００４９】また、各素子３０、３１、３２、３３ａの
形成を別工程とせず、同時に形成できるプロセスステッ
プでありながら、ＣＭＯＳトランジスタとＭＩＳ型容量
素子３３ａの製造条件を独立に制御できることになり、
微細ＣＭＯＳと高容量ＭＩＳ型容量素子とを同一基板上
に品質を損なわずに安定して製造することができる。
【００５０】次に、本発明の第２の実施の形態について
説明する。
【００５１】図１３から図２１は、第２の実施の形態に
おける、ＬＤＤ構造のＣＭＯＳトランジスタ及びこれと
一緒に同一半導体基板上に作られる縦型ＮＰＮトランジ
スタと容量素子の製造工程断面図である。以下、これら
を参照して第２の実施の形態について説明する。
【００５２】（図１３の工程）Ｐ型半導体（シリコン）
基板１の、縦型ＮＰＮトランジスタ形成領域にＮ型埋込
層２を形成し、全体にＮ型エピタキシャル層３を堆積す
る。次いで、Ｎ型エピタキシャル層３に、素子間分離の
ためのフィールド絶縁膜としてＬＯＣＯＳ（Local Oxid
ation of Silicon）酸化膜４と、次行程のイオン注入用
のバッファ酸化膜５を選択的に形成する。
【００５３】ＬＯＣＯＳ酸化膜４は、例えば、耐酸化性
をもつシリコン窒化膜（図示せず）をマスクにして基板
１の表面に比較的厚いシリコン酸化膜を選択的に酸化成
長させることによって形成する。Ｎ型埋込層２は、例え
ばレジストマスクを用いた選択的なイオン注入により形
成する。バッファ酸化膜５は、例えば熱酸化法により形
成する。
【００５４】（図１４の工程）ＮＭＯＳトランジスタ形
成領域へのＰ型バックゲート層６の形成と、素子間分離
のためのＰ型アイソレーション層７の形成を同時に行
う。ＰＭＯＳトランジスタ形成領域にはＮ型バックゲー
ト層８を形成する。縦型ＮＰＮトランジスタ形成領域へ
のＮ+型コレクタ取出部９の形成と、容量素子形成領域
へのＮ+型下部電極１０の形成を同時に行う。これら
は、例えばレジストマスクを用いた選択的なイオン注入
により形成する。
【００５５】（図１５の工程）容量素子形成領域におけ
るＬＯＣＯＳ酸化膜４上に、容量素子の下部電極４０を
形成した後、その下部電極４０を覆って容量素子用の絶
縁膜（シリコン窒化膜）４１を形成する。
【００５６】下部電極４０は、例えば、ＣＶＤ法で基板
１全体にＮ型多結晶シリコン膜を堆積した後、レジスト
マスクを用いた選択的なドライエッチングにより形成す
る。絶縁膜４１は、例えば、ＣＶＤ法で基板１全体にシ
リコン窒化膜を堆積した後、レジストマスクを用いた選
択的なドライエッチングにより形成する。
【００５７】（図１６の工程）基板１上のバッファ酸化
膜５を除去した後、ＣＭＯＳトランジスタのゲート絶縁
膜となる絶縁膜１２を形成する。次いで、ゲート絶縁膜
１２上へのゲート電極１３、１４の形成と、容量素子用
絶縁膜４１上への上部電極４５の形成を同時に行う。上
部電極４５は、縁部の一部分（下部電極取出し側以外の
部分）を、下部電極４０よりも外方に張り出させて形成
する。
【００５８】バッファ酸化膜５は、例えば、除去したい
バッファ酸化膜５以外をレジストマスクで覆ってフッ酸
溶液によりエッチングする。ゲート絶縁膜１２は、例え
ば熱酸化法により形成する。ゲート電極１３、１４と上
部電極４５は、例えば、Ｎ型多結晶シリコンとタングス
テンシリサイドを順に堆積した後、レジストマスクを用
いた選択的なドライエッチングにより形成する。
【００５９】（図１７の工程）ＮＭＯＳトランジスタの
Ｎ型ＬＤＤ１６と、ＰＭＯＳトランジスタのＰ型ＬＤＤ
１７と、縦型ＮＰＮトランジスタのＰ型ベース１８を形
成する。これらは、例えばレジストマスクを用いた選択
的なイオン注入により形成する。
【００６０】（図１８の工程）半導体基板１全体に、サ
イドウォール絶縁部形成用の絶縁膜１９と、Ｎ型多結晶
シリコン膜２０と、絶縁膜２１とを順に例えばＣＶＤ法
で形成する。絶縁膜２１は後工程で縦型ＮＰＮトランジ
スタのＰ型外部ベース２４形成時にＮ型多結晶シリコン
２０にＰ型不純物が混入するのを防止する。
【００６１】上記積層の過程で、例えばレジストマスク
を用いた選択的なドライエッチングによりＰ型ベース１
８上の絶縁膜１２、１９に開口３５が、下部電極４０上
の絶縁膜４１、１９に開口３７が同時に形成される。こ
れにより、Ｎ型多結晶シリコン２０は、開口３５を介し
てＰ型ベース１８に接続し、開口３７を介して下部電極
４０に接続する。
【００６２】（図１９の工程）縦型ＮＰＮトランジスタ
のエミッタ形成部と、容量素子の下部電極４０の取出し
部以外の、絶縁膜２１、Ｎ型多結晶シリコン２０、絶縁
膜１９を順に異方性エッチングにて除去する。具体的に
は、縦型ＮＰＮトランジスタのエミッタ形成部と、容量
素子の下部電極４０の取出し部にレジストマスク（図示
せず）を形成し、このレジストマスクをマスクとしたプ
ラズマエッチングを行う。
【００６３】この異方性エッチングにより、ＣＭＯＳト
ランジスタのゲート電極１３、１４の側壁にはそれぞれ
サイドウォール絶縁部１９ａ、１９ｂが形成され、容量
素子における、下部電極４０よりも張り出している上部
電極４５の縁部側壁にはサイドウォール絶縁部１９ｄが
形成される。
【００６４】また、Ｐ型ベース１８のエミッタ形成部上
には、絶縁膜１９ｘと、Ｎ型多結晶シリコン２０ｘと、
絶縁膜２１ｘが部分的に残される。Ｎ型多結晶シリコン
２０ｘはエミッタ取出部として機能する。一方、容量素
子においては、絶縁膜１９ｚと、Ｎ型多結晶シリコン２
０ｚと、絶縁膜２１ｚが部分的に残される。絶縁膜１９
ｚは、下部電極４０よりも張り出していない上部電極４
５の縁部を覆う縁部被覆用絶縁膜として機能する。Ｎ型
多結晶シリコン２０ｚは、開口３７を介して下部電極４
０に接続し、下部電極取出部として機能する。
【００６５】（図２０の工程）ＮＭＯＳトランジスタの
ソース／ドレインとなる一対のＮ型領域２２を形成す
る。ＰＭＯＳトランジスタのソース／ドレインとなる一
対のＰ型領域２３と縦型ＮＰＮトランジスタのＰ型外部
ベース２４を同時に形成する。Ｎ型ソース／ドレイン２
２はレジストマスク、ゲート電極１３及びサイドウォー
ル絶縁部１９ａをマスクとしたイオン注入により、Ｐ型
ソース／ドレイン２３はレジストマスク、ゲート電極１
４及びサイドウォール絶縁部１９ｂをマスクとしたイオ
ン注入により、Ｐ型外部ベース２４はレジストマスク、
エミッタ取出部をマスクとしたイオン注入により、それ
ぞれ形成される。このとき、絶縁膜２１ｘは、エミッタ
取出部であるＮ型多結晶シリコン２０ｘにＰ型不純物が
混入するのを防ぐ。
【００６６】（図２１の工程）アニールにより縦型ＮＰ
Ｎトランジスタのエミッタ２６を形成する。最後に、層
間絶縁膜２７と、この層間絶縁膜２７の平坦化後に開口
されたコンタクトホールを介して、各素子のソース／ド
レイン２２、２３、外部ベース２４、エミッタ取出部２
０ｘ、コレクタ取出部９、上部電極４５、下部電極４０
に接続する取出電極（Ｗプラグ）２８ａ〜２８ｉを形成
する。取出電極２８ｆは、絶縁膜２１ｘに形成された開
口を介してエミッタ取出部であるＮ型多結晶シリコン２
０ｘに接続する。取出電極２８ｉは、絶縁膜２１ｚに形
成された開口を介して下部電極取出部であるＮ型多結晶
シリコン２０ｚに接続する。なお、ゲート電極１３、１
４についても、図示されないフィールド領域上で取出電
極と接続される。
【００６７】以上のようにして、同一半導体基板１上
に、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３１とからなるＣＭＯＳトランジスタと、ＮＰＮトラン
ジスタ３２と、容量素子３３ｂとが形成される。なお、
図２２は容量素子３３ｂの平面図を示し（層間絶縁膜２
７や取出電極２８ａ〜２８ｉなどを省略して模式的に示
す）、図２３は図２２における［Ｘ２］−［Ｘ２］線方
向の断面図を、図２４は図２２における［Ｙ２］−［Ｙ
２］線方向の断面図を示す。
【００６８】以上述べたように、本実施の形態では、容
量素子３３ｂの上部電極４５の縁部の一部分（図２２に
示されるように３辺）は、下部電極４０の縁部よりも張
り出した位置にある。このような構成のため、上部電極
４５へのサイドウォール絶縁部１９ｄの形成時にプラズ
マによるダメージが、この上部電極４５の縁部直下の絶
縁膜４１の縁部に及んだとしても、このダメージを受け
る部分は容量素子としての動作には関係のない部分（す
なわち、上下の電極間に位置しない部分）であるので、
容量素子３３ｂの信頼性を損ねることはない。
【００６９】一方、下部電極取出部側に位置し、下部電
極４０よりも張り出していない上部電極４５の縁部は、
絶縁膜１９ｚを介して下部電極取出し用のＮ型多結晶シ
リコン２０ｚで覆われている。これら絶縁膜１９ｚ及び
Ｎ型多結晶シリコン２０ｚは、異方性エッチングされな
いので、絶縁膜１９ｚ及びＮ型多結晶シリコン２０ｚで
覆われた上部電極４５の縁部直下の容量素子用絶縁膜４
１にはプラズマによるダメージが作用しない。更に、こ
の下部電極取出部側の上部電極４５の縁部と、下部電極
取出し用のＮ型多結晶シリコン２０ｚとの間にはＬＯＣ
ＯＳ酸化膜４が介在されない構造であるので、寄生抵抗
の増大を防げる。
【００７０】また、各素子３０、３１、３２、３３ｂの
形成を別工程とせず、同時に形成できるプロセスステッ
プでありながら、ＣＭＯＳトランジスタと容量素子３３
ｂの製造条件を独立に制御できることになり、微細ＣＭ
ＯＳと、高容量の容量素子とを同一基板上に品質を損な
わずに安定して製造することができる。
【００７１】以上、本発明の各実施の形態について説明
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
【００７２】上記各実施の形態における製造工程で示し
た具体的な製法や処理方法、更には材質などは一例であ
って、上記各実施の形態で示したものに限ることはな
い。また、ＭＯＳトランジスタはＣＭＯＳ構造をとらな
くても、ＮＭＯＳ３０だけ、あるいはＰＭＯＳ３１だけ
の場合にも本発明は適用可能である。
【００７３】また、ＮＰＮトランジスタ３２がない場合
にも本発明は適用可能である。この場合には、サイドウ
ォール絶縁部形成の際の異方性エッチング時には、下部
電極取出し部分のみの絶縁膜１９とＮ型多結晶シリコン
２０を残すようにする。
【００７４】
【発明の効果】本発明の請求項１の半導体装置によれ
ば、容量素子に関して、サイドウォール絶縁部を有する
上部電極の縁部直下の容量素子用絶縁膜が、サイドウォ
ール絶縁部形成時のエッチングにより損傷を受けたとし
ても、この下にあるフィールド絶縁膜によって、この損
傷を受けた部分でのリーク電流を抑制できるので容量素
子の信頼性の低下を防げる。一方、フィールド絶縁膜上
にない上部電極の縁部は、縁部被覆用絶縁膜及び下部電
極取出し用の導電膜で覆われているので、エッチングさ
れずに、よってこの部分の容量素子用絶縁膜は損傷を受
けない。
【００７５】本発明の請求項２の半導体装置によれば、
容量素子に関して、下部電極よりも張り出し、サイドウ
ォール絶縁部を有する上部電極の縁部直下の、容量素子
用絶縁膜が、サイドウォール絶縁部形成時のエッチング
により損傷を受けたとしても、この部分は上下の電極間
から外れた容量素子としての動作に寄与しない部分であ
るので、素子の性能低下にはつながらない。一方、下部
電極よりも張り出していない上部電極の縁部は、縁部被
覆用絶縁膜及び下部電極取出し用の導電膜で覆われてい
るので、エッチングされずに、よってこの部分の容量素
子用絶縁膜は損傷を受けない。
【００７６】本発明の請求項３の半導体装置の製造方法
によれば、容量素子に関して、サイドウォール絶縁部を
有する上部電極の縁部直下の容量素子用絶縁膜が、サイ
ドウォール絶縁部形成時のエッチングにより損傷を受け
たとしても、この下にあるフィールド絶縁膜によって、
この損傷を受けた部分でのリーク電流を抑制できるので
容量素子の信頼性の低下を防げる。一方、フィールド絶
縁膜上にない上部電極の縁部は、縁部被覆用絶縁膜及び
下部電極取出し用の導電膜で覆われているので、エッチ
ングされずに、よってこの部分の容量素子用絶縁膜は損
傷を受けない。
【００７７】本発明の請求項５の半導体装置の製造方法
によれば、容量素子に関して、サイドウォール絶縁部を
有する上部電極の縁部直下の容量素子用絶縁膜が、サイ
ドウォール絶縁部形成時のエッチングにより損傷を受け
たとしても、この下にあるフィールド絶縁膜によって、
この損傷を受けた部分でのリーク電流を抑制できるので
容量素子の信頼性の低下を防げる。一方、フィールド絶
縁膜上にない上部電極の縁部は、縁部被覆用絶縁膜及び
下部電極取出し用の導電膜で覆われているので、エッチ
ングされずに、よってこの部分の容量素子用絶縁膜は損
傷を受けない。更に、容量素子と同一半導体基板上には
バイポーラトランジスタも形成され、下部電極取出し用
の導電膜は、バイポーラトランジスタのエミッタ取出し
部形成時と同工程且つ同材料にて形成されるので、工程
数の削減及び工程簡略化により効率的な生産を行える。
【００７８】本発明の請求項７の半導体装置の製造方法
によれば、容量素子に関して、下部電極よりも張り出
し、サイドウォール絶縁部を有する上部電極の縁部直下
の、容量素子用絶縁膜が、サイドウォール絶縁部形成時
のエッチングにより損傷を受けたとしても、この部分は
上下の電極間から外れた容量素子としての動作に寄与し
ない部分であるので、素子の性能低下にはつながらな
い。一方、下部電極よりも張り出していない上部電極の
縁部は、縁部被覆用絶縁膜及び下部電極取出し用の導電
膜で覆われているので、エッチングされずに、よってこ
の部分の容量素子用絶縁膜は損傷を受けない。
【００７９】本発明の請求項９の半導体装置の製造方法
によれば、量素子に関して、下部電極よりも張り出し、
サイドウォール絶縁部を有する上部電極の縁部直下の、
容量素子用絶縁膜が、サイドウォール絶縁部形成時のエ
ッチングにより損傷を受けたとしても、この部分は上下
の電極間から外れた容量素子としての動作に寄与しない
部分であるので、素子の性能低下にはつながらない。一
方、下部電極よりも張り出していない上部電極の縁部
は、縁部被覆用絶縁膜及び下部電極取出し用の導電膜で
覆われているので、エッチングされずに、よってこの部
分の容量素子用絶縁膜は損傷を受けない。更に、容量素
子と同一半導体基板上にはバイポーラトランジスタも形
成され、下部電極取出し用の導電膜は、バイポーラトラ
ンジスタのエミッタ取出し部形成時と同工程且つ同材料
にて形成されるので、工程数の削減及び工程簡略化によ
り効率的な生産を行える。
【００８０】本発明の請求項４、６、８、１０の半導体
装置の製造方法によれば、ＭＯＳトランジスタのゲート
電極と、容量素子の上部電極とを同材料を用いて且つ同
工程にてまとめて形成することで、より一層の、工程数
の削減及び工程簡略化により効率的な生産を行える。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
製造工程断面図である。
【図２】図１に続く製造工程断面図である。
【図３】図２に続く製造工程断面図である。
【図４】図３に続く製造工程断面図である。
【図５】図４に続く製造工程断面図である。
【図６】図５に続く製造工程断面図である。
【図７】図６に続く製造工程断面図である。
【図８】図７に続く製造工程断面図である。
【図９】図８に続く製造工程断面図である。
【図１０】本発明の第１の実施の形態による容量素子の
模式平面図である。
【図１１】図１０における[Ｘ１]−[Ｘ１]線方向の断面
図である。
【図１２】図１０における[Ｙ１]−[Ｙ１]線方向の断面
図である。
【図１３】本発明の第２の実施の形態による半導体装置
の製造工程断面図である。
【図１４】図１３に続く製造工程断面図である。
【図１５】図１４に続く製造工程断面図である。
【図１６】図１５に続く製造工程断面図である。
【図１７】図１６に続く製造工程断面図である。
【図１８】図１７に続く製造工程断面図である。
【図１９】図１８に続く製造工程断面図である。
【図２０】図１９に続く製造工程断面図である。
【図２１】図２０に続く製造工程断面図である。
【図２２】本発明の第２の実施の形態による容量素子の
模式平面図である。
【図２３】図２２における[Ｘ２]−[Ｘ２]線方向の断面
図である。
【図２４】図２２における[Ｙ２]−[Ｙ２]線方向の断面
図である。
【図２５】従来例による半導体装置の製造工程断面図で
ある。
【図２６】図２５に続く製造工程断面図である。
【図２７】図２６に続く製造工程断面図である。
【図２８】図２７に続く製造工程断面図である。
【図２９】図２８に続く製造工程断面図である。
【図３０】図２９に続く製造工程断面図である。
【図３１】図３０に続く製造工程断面図である。
【図３２】図３１に続く製造工程断面図である。
【図３３】図３２に続く製造工程断面図である。
【図３４】従来例による容量素子の模式平面図である。
【図３５】図３４における[Ｘ３]−[Ｘ３]線方向の断面
図である。
【図３６】図３４における[Ｙ３]−[Ｙ３]線方向の断面
図である。
【符号の説明】
１……Ｐ型半導体基板、２……Ｎ型埋込層、３……Ｎ型
エピタキシャル層、４……ＬＯＣＯＳ酸化膜、５……バ
ッファ酸化膜、６……Ｐ型バックゲート層、７……Ｐ型
アイソレーション層、８……Ｎ型バックゲート層、９…
…Ｎ型コレクタ取出部、１０……Ｎ型下部電極、１１…
…ＭＩＳ型容量素子の絶縁膜、１２……ゲート絶縁膜、
１３、１４……ゲート電極、１５、１５ａ……上部電
極、１６……Ｎ型ＬＤＤ、１７……Ｐ型ＬＤＤ、１８…
…Ｐ型ベース、１９、１９ｘ〜１９ｚ……絶縁膜、１９
ａ〜ｄ……サイドウォール絶縁部、２０、２０ｘ〜２０
ｚ……Ｎ型多結晶シリコン膜、２１、２１ｘ〜２１ｚ…
…絶縁膜、２２……Ｎ型ソース／ドレイン、２３……Ｐ
型ソース／ドレイン、２４……Ｐ型外部ベース、２６…
…エミッタ、２７……層間絶縁膜、２８、２８ａ〜２８
ｉ……取出電極、３０……ＮＭＯＳトランジスタ、３１
……ＰＭＯＳトランジスタ、３２……ＮＰＮトランジス
タ、３３、３３ａ、３３ｂ……ＭＩＳ型容量素子、３５
……開口、３６……開口、３７……開口、４０……下部
電極、４１……容量素子の絶縁膜、４５……上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 29/732 Ｆターム(参考） 5F003 BA22 BA23 BC08 BE07 BE08 BJ00 BJ15 BJ18 BS06 BS08 5F038 AC05 AC06 AC15 AV05 AV06 CA02 EZ20 5F048 AC05 AC10 BA02 BA12 BB06 BB08 BC06 BD09 BE03 BF04 BG12 BH01 CA03 CA05 CA14 DA01 DA07 DA09 DA10 DA13 DA14 DA15 DA23

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 下部電極と、絶縁膜と、異方性エッチン
    グによって形成されるサイドウォール絶縁部を側壁に形
    成した上部電極とが積層されてなる容量素子を有する半
    導体装置において、 前記サイドウォール絶縁部は一部の前記側壁にのみ形成
    され、前記サイドウォール絶縁部を有する前記上部電極
    の縁部直下の前記容量素子の前記絶縁膜と、前記下部電
    極との間には、前記容量素子の前記絶縁膜の膜厚よりも
    厚いフィールド絶縁膜が介在されており、 前記サイドウォール絶縁部を有しない前記上部電極の縁
    部は、縁部被覆用絶縁膜で覆われ、 前記縁部被覆用絶縁膜に形成された開口を介して、導電
    膜が前記下部電極と接続されていることを特徴とする半
    導体装置。
  2. 【請求項２】 下部電極と、絶縁膜と、異方性エッチン
    グによって形成されるサイドウォール絶縁部を側壁に形
    成した上部電極とが積層されてなる容量素子を有する半
    導体装置において、 前記上部電極は縁部を部分的に前記下部電極よりも張り
    出させており、該張り出した縁部の側壁にのみ前記サイ
    ドウォール絶縁部は形成され、 前記サイドウォール絶縁部を有しない前記上部電極の縁
    部を覆うようにして、縁部被覆用絶縁膜が前記容量素子
    の前記絶縁膜上に形成され、 前記縁部被覆用絶縁膜及び前記容量素子の前記絶縁膜に
    形成された開口を介して、導電膜が前記下部電極と接続
    されていることを特徴とする半導体装置。
  3. 【請求項３】 同一半導体基板上に電界効果トランジス
    タと容量素子とを形成する半導体装置の製造方法であっ
    て、 前記半導体基板上に選択的にフィールド絶縁膜を形成す
    る工程と、 前記半導体基板上に前記容量素子の下部電極を形成する
    工程と、 前記下部電極の、前記フィールド絶縁膜によって囲まれ
    た領域上に、縁部を部分的に前記フィールド絶縁膜まで
    延在させて容量素子用絶縁膜を形成する工程と、 前記容量素子用絶縁膜の上に、縁部を部分的に前記フィ
    ールド絶縁膜まで延在させて上部電極を形成する工程
    と、 前記半導体基板上に前記電界効果トランジスタのゲート
    絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極及び前記上部電極を覆うようにして、前
    記半導体基板全体にサイドウォール形成用絶縁膜を形成
    する工程と、 前記サイドウォール形成用絶縁膜を開口し、該開口を介
    して、導電膜を、前記下部電極に接続させ且つ前記フィ
    ールド絶縁膜まで延在されていない前記上部電極の縁部
    を覆うようにして形成する工程と、 前記導電膜の、前記下部電極に接続し且つ前記フィール
    ド絶縁膜まで延在されていない前記上部電極の縁部を覆
    う部分が残るように、前記サイドウォール形成用絶縁膜
    を異方性エッチングして、前記ゲート電極の側壁にサイ
    ドウォール絶縁部を形成する工程と、を有することを特
    徴とする半導体装置の製造方法。
  4. 【請求項４】 前記ゲート電極と前記上部電極を同一工
    程で形成することを特徴とする請求項３に記載の半導体
    装置の製造方法。
  5. 【請求項５】 同一半導体基板上に電界効果トランジス
    タとバイポーラトランジスタと容量素子とを形成する半
    導体装置の製造方法であって、 前記半導体基板上に選択的にフィールド絶縁膜を形成す
    る工程と、 前記半導体基板上に前記容量素子の下部電極を形成する
    工程と、 前記下部電極の、前記フィールド絶縁膜によって囲まれ
    た領域上に、縁部を部分的に前記フィールド絶縁膜まで
    延在させて容量素子用絶縁膜を形成する工程と、 前記容量素子用絶縁膜の上に、縁部を部分的に前記フィ
    ールド絶縁膜まで延在させて上部電極を形成する工程
    と、 前記半導体基板上に前記電界効果トランジスタのゲート
    絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極及び前記上部電極を覆うようにして、前
    記半導体基板全体にサイドウォール形成用絶縁膜を形成
    する工程と、 前記サイドウォール形成用絶縁膜を選択的に開口し、該
    開口を介して、導電膜を、前記バイポーラトランジスタ
    のエミッタ形成部と前記下部電極にそれぞれ接続させ
    て、前記サイドウォール形成用絶縁膜の上に形成する工
    程と、 前記導電膜の、前記エミッタ形成部に接続する部分と、
    前記下部電極に接続し前記フィールド絶縁膜まで延在さ
    れていない前記上部電極の縁部を覆う部分とが残るよう
    に、前記導電膜及び前記サイドウォール形成用絶縁膜
    を、順次、異方性エッチングして、前記ゲート電極の側
    壁にサイドウォール絶縁部を形成する工程と、を有する
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記ゲート電極と前記上部電極を同一工
    程で形成することを特徴とする請求項５に記載の半導体
    装置の製造方法。
  7. 【請求項７】 同一半導体基板上に電界効果トランジス
    タと容量素子とを形成する半導体装置の製造方法であっ
    て、 前記半導体基板上に選択的にフィールド絶縁膜を形成す
    る工程と、 前記フィールド絶縁膜上に前記容量素子の下部電極を形
    成する工程と、 前記下部電極を覆って容量素子用絶縁膜を形成する工程
    と、 前記容量素子用絶縁膜の上に、縁部を部分的に前記下部
    電極よりも張り出させて上部電極を形成する工程と、 前記半導体基板上に前記電界効果トランジスタのゲート
    絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極及び前記上部電極を覆うようにして、前
    記半導体基板全体にサイドウォール形成用絶縁膜を形成
    する工程と、 前記サイドウォール形成用絶縁膜及び前記容量素子用絶
    縁膜を開口し、該開口を介して、導電膜を、前記下部電
    極に接続させ且つ前記下部電極よりも張り出していない
    前記上部電極の縁部を覆うようにして形成する工程と、 前記導電膜の、前記下部電極に接続し且つ前記下部電極
    よりも張り出していない前記上部電極の縁部を覆う部分
    が残るように、前記サイドウォール形成用絶縁膜を異方
    性エッチングして、前記ゲート電極の側壁にサイドウォ
    ール絶縁部を形成する工程と、を有することを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 前記ゲート電極と前記上部電極を同一工
    程で形成することを特徴とする請求項７に記載の半導体
    装置の製造方法。
  9. 【請求項９】 同一半導体基板上に電界効果トランジス
    タとバイポーラトランジスタと容量素子とを形成する半
    導体装置の製造方法であって、 前記半導体基板上にフィールド絶縁膜を形成する工程
    と、 前記フィールド絶縁膜上に前記容量素子の下部電極を形
    成する工程と、 前記下部電極を覆って容量素子用絶縁膜を形成する工程
    と、 前記容量素子用絶縁膜の上に、縁部を部分的に前記下部
    電極よりも張り出させて上部電極を形成する工程と、 前記半導体基板上に前記電界効果トランジスタのゲート
    絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極及び前記上部電極を覆うようにして、前
    記半導体基板全体にサイドウォール形成用絶縁膜を形成
    する工程と、 前記サイドウォール形成用絶縁膜及び前記容量素子用絶
    縁膜を選択的に開口し、該開口を介して、導電膜を、前
    記バイポーラトランジスタのエミッタ形成部と前記下部
    電極にそれぞれ接続させて、前記サイドウォール形成用
    絶縁の上に形成する工程と、 前記導電膜の、前記エミッタ形成部に接続する部分と、
    前記下部電極に接続し前記下部電極よりも張り出してい
    ない前記上部電極の縁部を覆う部分とが残るように、前
    記導電膜及び前記サイドウォール形成用絶縁膜を、順
    次、異方性エッチングして、前記ゲート電極の側壁にサ
    イドウォール絶縁部を形成する工程と、を有することを
    特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記ゲート電極と前記上部電極を同一
    工程で形成することを特徴とする請求項９に記載の半導
    体装置の製造方法。
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