CN107017228B - 集成电路的标准单元布局结构及其形成方法 - Google Patents

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Abstract

在一些实施例中，本公开涉及一种在BEOL互连层和中段制程(MEOL)结构之间具有平行导电路径的集成电路(IC)，这些导电路径被配置为减小寄生电阻和/或电容。IC包括布置在衬底内并且由沟道区隔开的源极/漏极区。栅极结构布置在沟道区上方，并且MEOL结构布置在源极/漏极区的一个的上方。导电结构布置在MEOL结构上方并且与MEOL结构电接触。第一导电接触件布置在MEOL结构和上覆的BEOL互连线(例如，电源轨)之间。第二导电接触件被配置为沿着延伸穿过导电结构的导电路径来电连接BEOL互连线和MEOL结构，从而在BEOL互连层和MEOL结构之间形成平行的导电路径。本公开的实施例还涉及一种形成集成电路的方法。

Description

集成电路的标准单元布局结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路的标准单元布局结构及其形成方法。
背景技术
在过去的四十年中，半导体制造工业一直受到对更高性能(例如，增大的处理速度，存储容量等)、缩小的形状因数、延长的电池寿命和更低的成本的持续需求的驱动。响应于这种需求，半导体工业不断地减小了半导体器件部件的尺寸，使得现代集成芯片可以包括布置在单个半导体管芯上的数百万或数十亿的半导体器件。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：第一源极/漏极区和第二源极/漏极区，布置在半导体衬底内并且由沟道区隔开；栅极结构，设置在所述沟道区上方；中段制程(MEOL)结构，布置在所述第二源极/漏极区上方；导电结构，设置在所述MEOL结构上并且与所述MEOL结构电接触；第一导电接触件，垂直布置在所述MEOL结构和后段制程(BEOL)互连线之间；以及第二导电接触件，被配置为沿着延伸穿过所述导电结构的导电路径而电连接所述BEOL互连线和所述MEOL结构。
根据本发明的另一方面，提供了一种集成电路，包括：第一栅极结构，沿着第一方向在有源区上方延伸，其中，所述有源区包括设置在半导体衬底内的第一源极/漏极区和第二源极/漏极区；第一MEOL结构和第二MEOL结构，设置在所述第一栅极结构的相对两侧上，其中，所述第一MEOL结构在所述第一方向上在所述第一源极/漏极区上延伸，并且所述第二MEOL结构在所述第一方向上在所述第二源极/漏极区上延伸；导电结构，布置在所述第二MEOL结构上方并且与所述第二MEOL结构电接触；第一导电接触件，布置在所述第二MEOL结构的上方并且在金属电源轨的下方，所述金属电源轨沿垂直于所述第一方向的第二方向延伸；以及第二导电接触件，被配置为沿着延伸穿过所述导电结构的导电路径来电连接所述金属电源轨和所述第二MEOL结构。
根据本发明的又一方面，提供了一种形成集成电路的方法，包括：在半导体衬底上方形成第一栅极结构；在所述第一栅极结构的相对两侧上形成第一源极/漏极区和第二源极/漏极区；在所述第一源极/漏极区上形成第一MEOL结构，并且在所述第二源极/漏极区上形成第二MEOL结构；在所述第二MEOL结构上并且与所述第二MEOL结构直接接触地形成导电结构；以及通过延伸穿过布置在所述第二MEOL结构上的第一导电接触件的第一导电路径和通过延伸穿过所述导电结构的第二导电路径形成连接至所述第二MEOL结构的BEOL金属互连线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了具有被配置为减小寄生电阻的电喇叭结构(power horn structure)的集成电路的一些实施例的顶视图。
图2A至图2B示出具有被配置为减小寄生电阻的电喇叭结构的集成电路的一些实施例的截面图。
图3至图7B示出了具有电喇叭结构的集成电路的一些附加实施例。
图8A至图8C示出具有被配置为减小寄生电阻的电喇叭结构的或非门的一些实施例。
图9示出了具有被配置为减小寄生电阻和电容的电喇叭结构和输出引脚的集成电路的一些实施例的顶视图。
图10至图17示出了形成具有电喇叭结构的集成电路的方法的一些实施例。
图18示出了形成具有被配置为减小寄生电阻的电喇叭结构的集成电路的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在新兴的技术节点中，晶体管部件的小尺寸可能导致用于布线后段制程(BEOL)金属互连层的限制性拓扑选择。为了缓解金属互连布线问题，可以使用中段制程(MEOL)局部互连层。MEOL局部互连层是垂直定位在前段制程(FEOL)互连层与BEOL互连层之间的导电(例如，金属)层。MEOL局部互连层可以提供非常高密度的局部布线，这种布线避免了稀缺的布线资源在下方的BEOL金属互连层上的消耗。
通常，MEOL局部互连层包括直接形成在有源区(例如，源极/漏极区)上的MEOL结构。导电接触件随后形成在一些MEOL结构上以形成与上覆的BEOL金属互连层的电连接。已经认识到，在新兴的技术节点(例如，14nm，10nm，7nm等)中，MEOL结构和/或导电接触件的小尺寸变得足够小而成为寄生电阻的重要来源。寄生电阻可导致劣化晶体管器件性能的电压和/或电流(例如，在源电压VDD或接地电压VSS与晶体管源极/漏极区之间)的下降。
在一些实施例中，本公开实施例涉及具有在BEOL互连层和MEOL结构之间的平行(parallel)导电路径的集成电路，这些导电路径被配置为减小集成电路的寄生电阻和/或电容。集成电路包括布置在半导体衬底内并且由沟道区隔开的源极/漏极区。第一栅极结构被布置在沟道区上方，并且中段制程(MEOL)结构被布置在源极/漏极区的一个的上方。导电结构布置在MEOL结构上方并且与MEOL结构电接触。第一导电接触件被布置在MEOL结构和上覆的BEOL互连线(例如，电源轨)之间。第二导电接触件被配置为沿着延伸穿过导电结构的导电路径而电连接BEOL互连线和MEOL结构，以便形成在BEOL互连层和MEOL结构之间延伸的平行导电路径。平行导电路径具有用于电流从BEOL互连层传输至MEOL结构(即，半导体器件)的增大的截面面积(与单个导电路径相比)，从而减小器件的寄生电阻。
图1示出了具有被配置为减小寄生电阻的电喇叭(power horn)结构的集成电路100的一些实施例的顶视图。
集成电路100包括布置在半导体衬底102内的有源区104上方的多个栅极结构106a至106b。在一些实施例中，多个栅极结构包括电性有源(electrically active)栅极结构106a和伪栅极结构106b(即，电性无源栅极结构)。电性有源栅极结构106a通过第一导电接触件112a而连接至上覆的包括控制节点CTRL(例如，控制电压)的第一BEOL金属互连线114a。电性有源栅极结构106a被配置为控制电荷载流子在包括有源区104的晶体管器件116内的流动。在一些实施例中，多个栅极结构106a至106b沿着第一方向120延伸，有源区104沿着垂直于第一方向120的第二方向122延伸。在一些实施例中，有源区104包括至少一个鳍以及多个栅极结构106a至106b，以形成FinFET晶体管。
多个中段制程(MEOL)结构108a至108c交插分布在多个栅极结构106a至106b之间。多个MEOL结构包括被配置为提供至有源区104的电连接的第一MEOL结构108a和第二MEOL结构108b。在一些实施例中，第一MEOL结构108a通过第二导电接触件112b连接至上覆的包括第一输入/输出节点I/O1的第二BEOL金属互连线114b。第二MEOL结构108b通过第三导电接触件112c连接至上覆的包括第二输入/输出节点I/O2的第三BEOL金属互连线114c。第三导电接触件112c在第三BEOL金属互连线114c和第二MEOL结构108b之间形成第一导电路径118a(即，电连接)。
导电结构110布置在第二MEOL结构108b上方。第四导电接触件112d通过导电结构110在第三BEOL金属互连线114c和第二MEOL结构108b之间形成第二导电路径118b。在一些实施例中，多个MEOL结构包括第三MEOL结构108c，该结构通过伪栅极结构106b与第二MEOL结构108b分隔。在这样的一些实施例中，第三和第四导电接触件112c和112d从第三BEOL金属互连线114c分别直接连接到第二MEOL结构108b和第三MEOL结构108c。在其它这样的实施例中，第三和第四导电接触件112c和112d直接连接到导电结构110。在一些实施例中，导电结构110在伪栅极结构106b上方延伸。
因此，导电结构110提供在第三BEOL金属互连线114c和第二MEOL结构108b之间平行延伸的第一和第二导电路径118a和118b。平行的导电路径118a和118b提供增大的用于电流从第三BEOL金属互连线114c传输至晶体管器件116的截面面积(与单个导电路径相比)，从而减小晶体管器件116的寄生电阻。
图2A至图2B示出具有被配置为减小寄生电阻的电喇叭结构的集成电路200的一些实施例的截面图(沿图1的截线A-A′示出)。
集成电路200包括具有布置在半导体衬底102内的多个源极/漏极区204a至204c的有源区104。在一些实施例中，有源区104可以包括在掺杂类型与半导体衬底102和源极/漏极区204a至204c相反的阱区202内(例如，形成在p型衬底内的PMOS有源区可以包括设置在n阱内的p型源极/漏极区)。多个源极/漏极区204a至204c包括高掺杂区(例如，掺杂浓度大于周围半导体衬底102的掺杂浓度)。在一些实施例中，多个源极/漏极区204a至204c是外延源极/漏极区。在一些实施例中，有源区104包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。
多个栅极结构106a至106b布置在半导体衬底102上方且横向位于多个源极/漏极区204a至204c之间。多个栅极结构106a至106b包括有源栅极结构106a和伪栅极结构106b。有源栅极结构106a被配置为在晶体管器件116的工作期间控制布置在第一源极/漏极区204a和第二源极/漏极区204b之间的沟道区206内的电荷载流子的流动，而伪栅极结构106b没有。在一些实施例中，多个栅极结构106a至106b可以包括栅极介电层208和上覆的栅电极层210。在各种实施例中，栅极介电层208可以包括氧化物或高k介电层。在各种实施例中，栅电极层210可以包括多晶硅或金属(例如，铝)。
多个MEOL结构108a至108c横向地插入在多个栅极结构106a至106b之间。多个MEOL结构108a至108c布置在源极/漏极区204a至204c上方，并且在一些实施例中，具有基本上等于多个栅极结构106a至106b的高度的高度(即，多个MEOL结构108a至108c的上表面基本上与栅电极层210的上表面共面)。在一些实施例中，MEOL结构108a至108c的高度大于多个栅极结构106a至106b的高度。多个MEOL结构108a至108c可以包括诸如铝、铜和/或钨的导电材料。在一些实施例中，多个MEOL结构108a至108c和多个栅极结构106a至106b以基本规则的间距布置(即，各栅极结构的左边缘之间或者各栅极结构的右边缘之间的间隔基本上相同)。例如，规则的间距可以具有由于未对准误差而变化约5％的值(例如，第一间距可以在第二间距的0.95倍和1.05倍之间)。
导电结构110布置在多个MEOL结构108a至108b的第二MEOL结构108b上方。导电结构110具有接触第二MEOL结构108b的上表面的下表面。在一些实施例中，导电结构110的下表面也接触伪栅极结构106b和/或第三MEOL结构108c的上表面。导电结构110布置在层间介电(ILD)层212内。在一些实施例中，ILD层212可以包括多于一个的介电层。
第三导电接触件112c和第四导电接触件112d布置在覆盖ILD层212的第一金属间介电(IMD)层214内。第三导电接触件112c和第四导电接触件112d被配置为将第二MEOL结构108b连接至布置在覆盖第一IMD层214的第二IMD层216内的第三BEOL金属互连线114c。在一些实施例中，第三BEOL金属互连线114c可包括铜或铜合金。在一些实施例中，第三和第四导电接触件112c和112d分别沿着第二和第三MEOL结构108b和108c的上表面布置。在其它实施例中，第三和第四导电接触件112c和112d沿着导电结构110的上表面布置。第三导电接触件112c被配置为将电流沿着第一导电路径118a从第三BEOL金属互连线114c提供到第二MEOL结构108b，并且第二导电接触件112b被配置为沿着平行于第一导电路径118a的第二导电路径118b从第三BEOL金属互连线114c向第二MEOL结构108b提供电流。
虽然图2A示出了包括具有与导电结构110不同材料的MEOL结构108a至108b的集成电路200的截面图，但是应当理解，这是非限制性实施例。例如，图2B示出了具有两个不同MEOL层的集成电路218的一些替代实施例。第一MEOL层220在半导体衬底102和导电接触件220b至220d之间垂直延伸，并且包括MEOL结构108a至108c和导电结构110。第二MEOL层222在有源栅极结构106a的顶部和导电接触件220a之间垂直延伸。在这样的实施例中，导电接触件220a至220d具有小于如图2A中示出的导电接触件112a至112d的高度的高度h。
图3示出了具有被配置成减小寄生电阻的电喇叭结构的集成电路300的一些附加实施例。
集成电路300包括在有源区104上方、在第一方向120上延伸且沿着第二方向122交插在多个栅极结构106a至106b之间的多个MEOL结构108a至108c。在一些实施例中，有源区104可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。多个MEOL结构包括第一MEOL结构108a、第二MEOL结构108b和第三MEOL结构108c。在一些实施例中，多个MEOL结构108a至108c可以沿第一方向120跨过有源区104的相对两边。导电结构302在第一方向120上偏移于有源区104的位置处布置在第二和第三MEOL结构108b和108c上方。导电结构302通过第三导电接触件112c连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第一导电路径304a。导电结构302还通过第四导电接触件112d连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第二导电路径304b。
图4示出了具有被配置为减小寄生电阻的电喇叭结构的集成电路400的一些附加实施例。
集成电路400包括沿着第二方向122在多个栅极结构106a至106b之间交插的多个MEOL结构108a至108c。多个MEOL结构包括布置在有源区域402上方的第一MEOL结构108a和第二MEOL结构108b，以及设置在沿着第二方向122偏移于有源区402的位置处的第三MEOL结构108c。在一些实施例中，有源区402可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。导电结构404跨过有源区402的端部并且在第二MEOL结构108b和第三MEOL结构108c之间延伸。在一些实施例中，导电结构404在伪栅极结构106b上方延伸。第二MEOL结构108b通过第三导电接触件112c连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第一导电路径406a。第三MEOL结构108c通过第四导电接触件112d连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第二导电路径406b，该导电路径延伸穿过导电结构404。
图5示出了具有被配置为减小寄生电阻的电喇叭结构的集成电路500的一些附加实施例。
集成电路500包括在有源区502上方、在第一方向120上延伸且沿着第二方向122交插在多个栅极结构106a至106b之间的多个MEOL结构108a至108b。在一些实施例中，有源区502可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。多个MEOL结构108a至108b包括第一MEOL结构108a和第二MEOL结构108b。导电结构504在第二方向120上偏移于有源区502的位置处布置在第二MEOL结构108b上方。有源区502在第二方向122上延伸经过导电结构504。导电结构504通过第三导电接触件112c连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第一导电路径506a。导电结构504还通过第四导电接触件112d连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第二导电路径506b。
图6示出了具有被配置为减小寄生电阻的电喇叭结构的集成电路600的一些附加实施例。
集成电路600包括沿着第二方向122在多个栅极结构106a至106b之间交插的多个MEOL结构108a至108b。多个MEOL结构包括布置在有源区602上方的第一MEOL结构108a和第二MEOL结构108b。在一些实施例中，有源区602可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。导电结构604在第一方向120上偏离于有源区602的位置处布置在第二MEOL结构108b上方。导电结构604在第二方向122上延伸经过有源区602。导电结构604通过第三导电接触件112c连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第一导电路径606a。导电结构604还通过第四导电接触件112d连接至第三BEOL金属互连线114c，从而在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第二导电路径606b。
图7A示出了具有被配置为减小寄生电阻的电喇叭结构的集成电路700的一些附加实施例的顶视图。图7B示出了沿着图7的集成电路700的剖线A-A'所示的截面图708。
如图7A所示，集成电路700包括沿着第二方向122在多个栅极结构106a至106c之间交插的多个MEOL结构108a至108d。多个MEOL结构包括布置在第一有源区702a上方的第一MEOL结构108a和第二MEOL结构108b、布置在沿第二方向122偏移于第一有源区702a的位置处的第三MEOL结构108c，以及布置在第二有源区702b上方的第四MEOL结构108d。在一些实施例中，第一有源区702a包括在第一阱区710a内，而第二有源区702b包括在第二阱区710b内。在一些实施例中，第一有源区702a和/或第二有源区702b可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。导电结构704从第一有源区702a上方延伸到第二有源区702b上方。导电结构704设置在第二MEOL结构108b、第三MEOL结构108c和第四MEOL结构108d上方。
在一些实施例中，导电结构704在多个伪栅极结构106b和106c上方延伸。在一些实施例中，第二MEOL结构108b通过第三导电接触件112c连接至第三BEOL金属互连线114c，以在第三BEOL金属互连线114c和第二MEOL结构108b之间提供第一导电路径706a，第三MEOL结构108c通过第四导电接触件112d连接至第三BEOL金属互连线114c，以在第三BEOL金属互连线114c和第二MEOL结构108b之间提供延伸穿过导电结构704的第二导电路径706b，并且第四MEOL结构108d通过第五导电接触件112e连接至第三BEOL金属互连线114c以在第三BEOL金属互连线114c和第二MEOL结构108b之间提供延伸穿过导电结构704的第三导电路径706c。在其它实施例中，第三导电接触件112c、第四导电接触件112d和第五导电接触件112e可以直接连接至导电结构704。
图8A至图8C示出具有被配置为减小寄生电阻的电喇叭结构的或非(NOR)门的一些实施例。
如在顶视图800中示出，NOR门包括第一有源区802a和第二有源区802b。如图8的截面图814所示(沿着图8A的线A-A')，第一有源区802a包括具有n型掺杂的多个源极/漏极区816a至816d。在一些实施例中，多个源极/漏极区816a至816d可以布置在具有p型掺杂的阱区818内。第二有源区802b包括具有p型掺杂的多个源极/漏极区。在一些实施例中，第一有源区802a和/或第二有源区802b可以包括从半导体衬底102向外突出的至少一个鳍，以形成FinFET晶体管。
第一栅极结构804a和第二栅极结构804b在第一有源区802a上方延伸以形成串联布置在保持在电源电压VDD的第一电源轨808a(示为透明以示出下方各层)和输出引脚ZN之间的第一PMOS晶体管T1和第二PMOS晶体管T2(如图8B的示意图812所示)。第一栅极结构804a和第二栅极结构804b连接至被配置为分别提供第一栅极结构804a和第二栅极结构804b的控制信号的输入引脚A1和A2。在一些实施例中，第一电源轨808a、输出引脚ZN和输入引脚A1和A2布置在同一BEOL金属布线层(例如，'M1'层)上。
第一多个MEOL结构806a至806b布置在第一有源区802a上方。第一多个MEOL结构包括通过导电接触件810(为简化图示，在图8A中用参考标号标记单个导电接触件810)连接至输出引脚ZN的第一MEOL结构806a。第一多个MEOL结构还包括从第一有源区802a上方延伸到第一电源轨808a下方的第二MEOL结构806b和第三MEOL结构806c。第二MEOL结构806b和第三MEOL结构806c通过第一导电结构812a连接，第一导电结构812a提供了第一电源轨808a和第二MEOL结构806b之间的平行电流路径。
第一栅极结构804a和第二栅极结构804b也在第二有源区802b上方延伸，以形成并联布置在输出引脚ZN和保持在接地电压VSS之间的第一NMOS晶体管T3和第二NMOS晶体管T4。第二多个MEOL结构806d至806g布置在第二有源区802b上方。第二多个MEOL结构包括通过导电接触件810连接至输出引脚ZN的第四MEOL结构806d。第二多个MEOL结构还包括从第二有源区802b上方延伸到第二电源轨808b下方的第五MEOL结构806e、第六MEOL结构806f和第七MEOL结构806g。第六MEOL结构806f和第七MEOL结构806g通过第二导电结构812b连接，第二导电结构812b提供第二电源轨808b和第六MEOL结构806f之间的平行电流路径。
图9示出了具有被配置为减小寄生电容的电喇叭结构和输出引脚的集成电路900的一些实施例的顶视图。
集成电路900包括多个输入引脚A1至A4。多个输入引脚A1至A4包括金属互连层902上的布线。输入引脚A1至A4被配置为向在晶体管的有源区906上方延伸的栅极结构904器件提供输入信号(例如，输入电压)。输入信号控制栅极结构904的操作(即，控制电荷载流子在晶体管器件中的的流动)。在一些实施例中，多个输入引脚A1至A4可以布置在第一金属互连层(即，MEOL结构908上方的最低金属互连层)上。集成电路900还包括一个或多个包括金属互连层902上的布线的输出引脚ZN。一个或多个输出引脚ZN被配置为提供来自晶体管器件的输出信号(例如，输出电压)。在一些实施例中，一个或多个输出引脚ZN可以布置在第一金属互连层上。
一个或多个输出引脚ZN具有相对较短的长度LOP，这减小了输入引脚A1至A4与一个或多个输出引脚ZN之间的重叠910。减小一个或多个输出引脚ZN与输入引脚A1至A4之间的重叠910减小了集成电路900的寄生电容。这是因为相邻金属互连线之间的寄生电容与各布线的重叠和各布线之间的距离成比例(即，C＝A/D；其中C是电容，A是各布线之间的重叠面积，D是各布线之间的距离)。
在一些实施例中，一个或多个输出引脚ZN可以具有小于接触栅极间距CGP的约1.5倍(即，相邻栅极结构904的相同边缘之间的距离)的长度LOP。在一些实施例中，一个或多个输出引脚ZN的长度LOP小于或等于输入引脚A1至A4的长度LIP，从而确保输入引脚A1至A4与一个或多个输出引脚ZN之间的重叠位于输出引脚ZN的单端。在另外的一些实施例中，一个或多个输出引脚ZN可以具有由自对准双重图案化工艺中的最小金属切割(cut)距离(即，切割掩模上的各切割区域之间的距离)设置的长度LOP。
在一些实施例中，一个或多个输出引脚ZN可以沿着输入引脚A1至A4和电源轨912(例如，保持在电源电压VDD或接地电压VSS)之间的布线轨道定位。在这样的实施例中，一个或多个输出引脚ZN可以沿着一侧而非两侧与输入引脚A1至A4重叠，从而减小一个或多个输出引脚ZN和输出引脚A1至A4之间的寄生电容。
图10至图17示出了形成具有电喇叭结构的集成电路的方法的一些实施例。
如截面图1000所示，提供了半导体衬底102。半导体衬底102可以是任何类型的半导体主体(例如，硅，SiGe，SOI)，诸如半导体晶圆和/或晶圆上的一个或多个管芯，以及与其相关的其它任何类型的金属层、器件、半导体和/或外延层等。半导体衬底102可以包括具有第一掺杂类型(例如，n型掺杂或p型掺杂)的本征掺杂半导体衬底。
在一些实施例中，阱区202可以形成在半导体衬底102内。阱区202可以通过将具有第二掺杂类型的掺杂物质1002注入半导体衬底102来形成，其中，第二掺杂类型与半导体衬底102的第一掺杂类型相反(例如，p型衬底可以用n型掺杂剂注入，反之亦然)。在一些实施例中，可以根据第一掩模层1004(例如，光刻胶层)，将掺杂物质1002注入到半导体衬底102中来形成阱区202。
如截面图1100所示，在半导体衬底102上形成多个栅极结构106a至106b。多个栅极结构包括设置在第一源极/漏极区204a和第二源极/漏极区204b之间的电性有源栅极结构106a，以及设置在第二源极/漏极区204b和第三源极/漏极区204c之间的伪栅极结构106b。可以通过在半导体衬底102上形成栅极介电层208并在栅极介电层208上形成栅极电极层210来形成多个栅极结构106a至106b。栅极介电层208和栅极电极层210随后根据光刻工艺来图案化以形成多个栅极结构106a至106b。
源极/漏极区204a至204c可以形成在半导体衬底102内且位于多个栅极结构106a至106b的相对两侧。在一些实施例中，源极/漏极区204a至204c可以通过用具有第一掺杂类型的掺杂物种类1102选择性地注入半导体衬底102的注入工艺来形成。注入工艺可以使用多个栅极结构106a至106b和第二掩蔽层1104来限定源极/漏极区204a至204c。在一些实施例中，第二掩蔽层1104可以与第一掩蔽层1004相同。掺杂剂物质1102可以随后通过高温热退火被驱动至半导体衬底102内。在其它实施例中，可以通过蚀刻半导体衬底102然后执行外延工艺来形成源极/漏极区204a至204c。
如截面图1200所示，在半导体衬底102上方形成第一ILD层1202。在各种实施例中，第一ILD层1202可以包括氧化物、超低k介电材料或低k介电材料(例如，SiCO)。第一ILD层1202可以通过沉积工艺(例如，CVD、PE-CVD、ALD、PVD等)形成。
随后图案化第一ILD层1202以形成一个或多个开口1204。在一些实施例中，可以通过在第一ILD层1202上形成第三掩蔽层1206，随后将第一ILD层1202未被第三掩蔽层1206覆盖的区域暴露至蚀刻剂1208来图案化第一ILD层1202。在一些实施例中，第三掩蔽层1206可包括具有由光刻工艺限定的图案的光刻胶层。在各种实施例中，蚀刻剂1208可以包括干蚀刻剂(例如，用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子体蚀刻)或湿蚀刻(例如，氢氟(HF)酸)。
如截面图1300所示，多个MEOL结构108a至108c形成在第一ILD层1202中的开口1204内。多个MEOL结构可以包括布置在第一源极层204a上方的第一MEOL结构108a、布置在第二源极/漏极区204b上方的第二MEOL结构108b以及布置在第三源极/漏极区204c上的第三MEOL结构108c。多个MEOL结构108a至108c可以包括例如诸如铝，铜和/或钨的导电材料。多个MEOL结构108a至108c可以通过沉积工艺和/或镀工艺形成。在一些实施例中，沉积工艺可以用于在一个或多个开口1204内形成晶种层，随后是镀工艺(例如，电镀工艺、无电镀工艺)，形成金属材料至填充一个或多个开口1204的厚度。在一些实施例中，可以使用化学机械抛光(CMP)工艺从第一ILD层1202的顶表面处去除过量的金属材料。
如截面图1400所示，导电结构110形成在布置在第一ILD层1202上方的第二ILD层1402内。导电结构110布置在第二MEOL结构108b和第三MEOL结构108c上方。导电结构110具有接触第二MEOL结构108b的上表面的下表面。在一些实施例中，导电结构110的下表面还接触伪栅极结构106b和/或第三MEOL结构108c的上表面。在一些实施例中，通过蚀刻第二ILD层1402以形成开口并且随后在开口内形成导电材料来形成导电结构110。
如截面图1500所示，在第一IMD层214中形成多个导电接触件112a至112d。可以通过蚀刻第一IMD层214以形成多个开口来形成多个导电接触件112a至112d。然后在多个开口内形成导电材料(例如，钨)。
如截面图1600和顶视图1604所示，BEOL金属互连层在多个导电接触件112a至112d上方形成。BEOL金属互连层包括通过第一导电接触件112a连接至有源栅极结构106a的输入引脚1602a、通过第二导电接触件112b连接至第一MEOL结构108a的输出引脚1602b，以及通过第三导电接触件112c和第四导电接触件112d电连接至第二MEOL结构108b的电源轨1602c。在一些实施例中，第三和第四导电接触件112c和112d分别沿着第二和第三MEOL结构108b和108c的上表面布置。在其它实施例中，第三和第四导电接触件112c和112d沿着导电结构110的上表面布置。
如顶视图1700所示，输入引脚1602a和/或输出引脚1602b和1602d被选择性地切割以减小输入引脚1602a和/或输出引脚1602b和1602d的长度。例如，如顶视图1700所示，输出引脚1602b的长度从LOP'减小到LOP。在一些实施例中，切割掩模可用于减小输入引脚1602a和输出引脚1602b和1602d的长度。切割掩模具有多个切割区域1704，这些区域通过从金属层的包括输入引脚1602a和输出引脚1602b和1602d的选择性区域处去除金属材料来“切割”输入引脚1602a和输出引脚1602b和1602d。
在一些附加的实施例中，各切割区域1704以最小金属切割距离分开，使得输出引脚1702d具有由最小金属切割距离设置的长度LOP。例如，在一些实施例中，输出引脚1702d可以具有小于接触栅极间距CGP(即，相邻栅极结构904的相同边缘之间的距离)的约1.5倍的长度LOP。在一些附加的实施例中，输出引脚1702d的长度LOP小于或等于输入引脚1702a的长度LIP，从而确保输入引脚1702a和输出引脚1702d之间的重叠在输出引脚1702d的单端上。
图18示出了形成具有被配置为减小寄生电阻的电喇叭结构的集成电路的方法1800的一些实施例的流程图。
尽管所公开的方法1800在本文中被图示和描述为一系列步骤或事件，但是应当理解，这样的步骤或事件的所示出的顺序不应被解释为限制性的。例如，一些步骤可以以不同的顺序发生和/或与除了本文所示和/或描述的步骤或事件之外的其它步骤或事件同时发生。另外，并非所有示出的步骤都需要用于实现本文的描述的一个或多个方面或实施例。此外，本文描绘的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
在步骤1802，在半导体衬底上形成第一栅极结构。在一些实施例中，第一栅极结构可以包括以基本上规则的间距在半导体衬底上形成的多个栅极结构中的一个。图11示出了与步骤1802相对应的一些实施例。
在步骤1804，形成有源区。有源区包括形成在多个栅极结构中的第一栅极结构的相对两侧上的第一源极/漏极区和第二源极/漏极区。在一些实施例中，有源区可以包括从半导体衬底向外突出的至少一个鳍，以形成FinFET晶体管。图10至图11示出了与步骤1804相对应的一些实施例。
在步骤1806处，分别在第一和第二源极/漏极区上方形成第一和第二MEOL结构。图12至图13示出了与步骤1806相对应的一些实施例。
在步骤1808，在第二MEOL结构上方形成导电结构。图14示出了与步骤1808相对应的一些实施例。
在步骤1810，在MEOL结构和多个栅极结构上方形成多个导电接触件。图15示出了对应于步骤1810的一些实施例。
在步骤1812，形成金属互连层。金属互连线层包括通过导电接触件连接至第一栅极结构的第一金属线、通过导电接触件连接至第一源极/漏极区的第二金属线和通过两个或更多个导电接触件电连接至第二MEOL结构的第三金属线。图16A至图16B示出了对应于步骤1812的一些实施例。
在步骤1814，切割第一和第二金属线中的一个或多个以减少第一和第二金属线中的一个或多个的长度。图17示出了对应于步骤1814的一些实施例。
因此，本公开涉及在BEOL互连层和MEOL结构之间具有平行导电路径的集成电路，这些导电路径被配置为减小集成电路的寄生电阻和/或电容。
在一些实施例中，本公开涉及集成电路。集成电路包括布置在半导体衬底内并由沟道区隔开的第一源极/漏极区和第二源极/漏极区。栅极结构被布置在沟道区上方，以及布置在第二源极/漏极区上方的中段制程(MEOL)结构。导电结构布置在MEOL结构上方并与其电接触。第一导电接触件垂直地布置在MEOL结构和后段制程(BEOL)互连线之间，并且第二导电接触件被配置为沿着延伸穿过导电结构的导电路径来连接BEOL互连线和MEOL结构。
在一些实施例中，所述MEOL结构在第一方向上延伸，并且所述BEOL互连线和所述导电结构在垂直于所述第一方向的第二方向上延伸。
在一些实施例中，所述第二导电接触件与所述导电结构的上表面和所述BEOL互连线的下表面直接接触。
在一些实施例中，该集成电路还包括：第二MEOL结构，通过伪栅极结构与所述MEOL结构横向分隔。
在一些实施例中，所述导电结构在所述伪栅极结构上延伸并且与所述第二MEOL结构电接触。
在一些实施例中，所述第二导电接触件与所述第二MEOL结构的上表面以及所述BEOL互连线的下表面直接接触。
在一些实施例中，所述MEOL结构布置在所述半导体衬底上并且与所述半导体衬底直接接触。
在一些实施例中，所述导电结构布置在所述第一导电接触件和所述第二导电接触件的下方。
在一些实施例中，所述MEOL结构跨越所述第二源极/漏极区的相对两边。
在其它实施例中，本公开涉及集成电路。集成电路包括在第一方向上在有源区上延伸的第一栅极结构。有源区包括设置在半导体衬底内的第一源极/漏极区和第二源极/漏极区。第一MEOL结构和第二MEOL结构布置在第一栅极结构的相对两侧上。第一MEOL结构在第一源极/漏极区上延伸，并且第二MEOL结构在第一方向上在第二源极/漏极区上延伸。导电结构布置在第二MEOL结构上并与其电接触。第一导电接触件布置在第二MEOL结构上方以及在垂直于第一方向的第二方向上延伸的金属电源轨下方。第二导电接触件被配置为沿着延伸穿过所述导电结构的导电路径来电连接所述金属电源轨和所述第二MEOL结构。
在一些实施例中，该集成电路还包括：输入引脚，位于所述BEOL金属布线层上并且通过第三导电接触件连接至所述第一栅极结构；以及输出引脚，位于所述BEOL金属线层上并且通过第四导电接触件连接至所述第一MEOL结构。
在一些实施例中，所述输出引脚具有小于布置在所述有源区上方的所述第一栅极结构与第二栅极结构的间距的约1.5倍的长度。
在一些实施例中，所述输出引脚具有小于或等于所述输入引脚的长度的长度。
在一些实施例中，所述导电结构垂直地布置在所述第一MEOL结构和所述第二MEOL结构上方，并且在所述第一导电接触件和所述第二导电接触件的垂直下方。
在一些实施例中，所述第二导电接触件与所述导电结构的上表面和所述金属电源轨的下表面直接接触。
在一些实施例中，所述第二导电接触件与所述第二MEOL结构的上表面和所述金属电源轨的下表面直接接触。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
在其它实施例中，本公开涉及形成集成电路的方法。该方法包括在半导体衬底上形成第一栅极结构。该方法还包括在第一栅极结构的相对两侧上形成第一源极/漏极区和第二源极/漏极区。该方法还包括在第一源极/漏极区上形成第一MEOL结构和在第二源极/漏极区上形成第二MEOL结构。该方法还包括形成在第二MEOL结构上并且与第二MEOL结构直接接触的导电结构。该方法还包括通过延伸穿过布置在第二MEOL结构上方的第一导电接触件的第一导电路径和通过延伸穿过导电结构的第二导电路径形成连接至第二MEOL结构的BEOL金属互连线。
在一些实施例中，所述第一MEOL结构和所述第二MEOL结构在第一方向上延伸，并且所述BEOL金属互连线和所述导电结构在垂直于所述第一方向的第二方向上延伸。
在一些实施例中，该方法还包括：在所述半导体衬底上方并且在通过第二栅极结构与所述第二MEOL结构分隔的位置处形成第三MEOL结构，其中，所述导电结构接触所述第三MEOL结构的上表面；以及在所述第三MEOL结构的上表面上形成第二导电接触件。
在一些实施例中，该方法还包括：在所述导电结构的上表面上形成所述第一导电接触件和第二导电接触件。

Claims (16)

1.一种集成电路，包括：
第一源极/漏极区和第二源极/漏极区，布置在半导体衬底内并且由沟道区隔开；
栅极结构，设置在所述沟道区上方；
第一中段制程(MEOL)结构，布置在所述第二源极/漏极区上方；
导电结构，设置在所述第一中段制程结构上并且与所述第一中段制程结构电接触；
第一导电接触件，垂直布置在所述第一中段制程结构和后段制程(BEOL)互连线之间并且所述第一导电接触件与所述第一中段制程结构的上表面以及所述后段制程互连线的下表面直接接触；以及
第二导电接触件，被配置为沿着延伸穿过所述导电结构的导电路径而电连接所述后段制程互连线和所述第一中段制程结构。
2.根据权利要求1所述的集成电路，其中，所述第一中段制程结构在第一方向上延伸，并且所述后段制程互连线和所述导电结构在垂直于所述第一方向的第二方向上延伸。
3.根据权利要求1所述的集成电路，还包括：
第二中段制程结构，通过伪栅极结构与所述第一中段制程结构横向分隔。
4.根据权利要求3所述的集成电路，其中，所述导电结构在所述伪栅极结构上延伸并且与所述第二中段制程结构电接触。
5.根据权利要求3所述的集成电路，其中，所述第二导电接触件与所述第二中段制程结构的上表面以及所述后段制程互连线的下表面直接接触。
6.根据权利要求1所述的集成电路，其中，所述第一中段制程结构布置在所述半导体衬底上并且与所述半导体衬底直接接触。
7.根据权利要求1所述的集成电路，其中，所述第一中段制程结构跨越所述第二源极/漏极区的相对两边。
8.一种集成电路，包括：
第一栅极结构，沿着第一方向在有源区上方延伸，其中，所述有源区包括设置在半导体衬底内的第一源极/漏极区和第二源极/漏极区；
第一中段制程结构和第二中段制程结构，设置在所述第一栅极结构的相对两侧上，其中，所述第一中段制程结构在所述第一方向上在所述第一源极/漏极区上延伸，并且所述第二中段制程结构在所述第一方向上在所述第二源极/漏极区上延伸；
导电结构，布置在所述第二中段制程结构上方并且与所述第二中段制程结构电接触；
第一导电接触件，布置在所述第二中段制程结构的上方并且在金属电源轨的下方，所述第一导电接触件与所述第二中段制程结构的上表面和所述金属电源轨的下表面直接接触，所述金属电源轨沿垂直于所述第一方向的第二方向延伸；以及
第二导电接触件，被配置为沿着延伸穿过所述导电结构的导电路径来电连接所述金属电源轨和所述第二中段制程结构。
9.根据权利要求8所述的集成电路，还包括：
输入引脚，位于后段制程金属布线层上并且通过第三导电接触件连接至所述第一栅极结构；以及
输出引脚，位于所述后段制程金属线层上并且通过第四导电接触件连接至所述第一中段制程结构。
10.根据权利要求9所述的集成电路，其中，所述输出引脚具有小于布置在所述有源区上方的所述第一栅极结构与第二栅极结构的间距的1.5倍的长度。
11.根据权利要求9所述的集成电路，其中，所述输出引脚具有小于或等于所述输入引脚的长度的长度。
12.根据权利要求8所述的集成电路，其中，所述导电结构垂直地布置在所述第一中段制程结构和所述第二中段制程结构上方。
13.根据权利要求8所述的集成电路，其中，所述第二导电接触件与所述第二中段制程结构的上表面和所述金属电源轨的下表面直接接触。
14.一种形成集成电路的方法，包括：
在半导体衬底上方形成第一栅极结构；
在所述第一栅极结构的相对两侧上形成第一源极/漏极区和第二源极/漏极区；
在所述第一源极/漏极区上形成第一中段制程结构，并且在所述第二源极/漏极区上形成第二中段制程结构；
在所述第二中段制程结构上并且与所述第二中段制程结构直接接触地形成导电结构；以及
通过延伸穿过布置在所述第二中段制程结构上的第一导电接触件的第一导电路径和通过延伸穿过所述导电结构的第二导电路径形成连接至所述第二中段制程结构的后段制程金属互连线。
15.根据权利要求14所述的方法，其中，所述第一中段制程结构和所述第二中段制程结构在第一方向上延伸，并且所述后段制程金属互连线和所述导电结构在垂直于所述第一方向的第二方向上延伸。
16.根据权利要求14所述的方法，还包括：
在所述半导体衬底上方并且在通过第二栅极结构与所述第二中段制程结构分隔的位置处形成第三中段制程结构，其中，所述导电结构接触所述第三中段制程结构的上表面；以及
在所述第三中段制程结构的上表面上形成第二导电接触件。
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