DE102016117448A1 - Standard-Zellen-Layout-Struktur mit Hornstrom und intelligentem Metallschnitt - Google Patents

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Abstract

In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine integrierte Schaltung (Integrated Circuit – IC), die parallele leitfähige Bahnen zwischen einer BEOL-Verbindungsschicht und einer Middle-End-Of-the-Line-Struktur (MEOL) aufweist, die ausgestaltet sind, um eine/n parasitäre/n Widerstand und/oder Kapazität der IC zu verringern. Die IC umfasst Source/Drain-Gebiete, die innerhalb eines Substrats angeordnet sind und durch ein Kanalgebiet getrennt sind. Eine Gate-Struktur ist über dem Kanalgebiet angeordnet und eine MEOL-Struktur ist über einem von den Source/Drain-Gebieten angeordnet. Eine leitfähige Struktur ist über und in elektrischem Kontakt mit der MEOL-Struktur angeordnet. Ein erster leitfähiger Kontakt ist zwischen der MEOL-Struktur und einem darüberliegenden BEOL-Verbindungsdraht (z. B. einer Stromschiene) angeordnet. Ein zweiter leitfähiger Kontakt ist ausgestaltet, um den BEOL-Verbindungsdraht und die MEOL-Struktur elektrisch entlang einer leitfähigen Bahn zu koppeln, die sich durch die leitfähige Struktur erstreckt, wodurch parallele leitfähige Bahnen zwischen der BEOL-Verbindungsschicht und der MEOL-Struktur gebildet werden.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/260,965, die am 30. November 2015 eingereicht wurde.
  • ALLGEMEINER STAND DER TECHNIK
  • Über die letzten vier Jahrzehnte wurde die Halbleiter-Herstellungsindustrie durch eine ständige Nachfrage nach höherer Leistung (z. B. erhöhte Verarbeitungsgeschwindigkeit, Speicherkapazität usw.), einem verkleinerten Formfaktor, verlängerter Akku-Betriebszeit und niedrigeren Kosten angetrieben. Als Reaktion auf diese Nachfrage hat die Branche eine Größe von Halbleiter-Bauelementen ständig verkleinert, derart, dass heutige integrierte Chips Millionen oder Milliarden Halbleiter-Bauelemente umfassen können, die auf einem einzigen Halbleiter-Die angeordnet sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
  • 1 veranschaulicht eine Draufsicht von einigen Ausführungsformen einer integrierten Schaltung, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • 2A bis 2B veranschaulichen Querschnittsansichten von einigen Ausführungsformen einer integrierten Schaltung, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • 3 bis 7B veranschaulichen einige zusätzliche Ausführungsformen von integrierten Schaltungen, die eine Stromhornstruktur aufweisen.
  • 8A bis 8C veranschaulichen einige Ausführungsformen eines NOR-Gates, das eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • 9 veranschaulicht eine Draufsicht von einigen Ausführungsformen einer integrierten Schaltung, die eine Stromhornstruktur und Ausgangsstifte aufweist, die ausgestaltet sind, um parasitäre/n Widerstand und Kapazität zu verringern.
  • 10 bis 17 veranschaulichen einige Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die eine Stromhornstruktur aufweist.
  • 18 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des bereitgestellten Erfindungsgegenstands bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart, dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die ein räumliches Verhältnis beschreiben, wie beispielsweise ”unterhalb”, ”unter”, ”untere/r/s”, ”über”, ”obere/r/s” und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um das Verhältnis eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die ein räumliches Verhältnis beschreiben, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Verhältnisse, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • In neu entstehenden Technologieknoten kann die geringe Größe von Transistorbauteilen eine Einschränkung der Topologieauswahlmöglichkeiten für die Leitungsführung von Back-End-Of-the-Line-Metallverbindungsschichten (BEOL) zur Folge haben. Zur Verminderung der Probleme bei der Leitungsführung der Metallverbindungen können lokale Middle-End-Of-the-Line-Verbindungsschichten (MEOL) verwendet werden. Lokale MEOL-Verbindungsschichten sind leitfähige (z. B. Metall) Schichten, die vertikal zwischen der Front-End-Of-Line (FEOL) und der BEOL positioniert sind. Lokale MEOL-Verbindungsschichten können eine lokale Leitungsführung mit sehr hoher Dichte bereitstellen, die den Verbrauch knapper Leitungsführungsressourcen auf den unteren BEOL-Metallverbindungsschichten vermeidet.
  • Typischerweise umfassen lokale MEOL-Verbindungsschichten MEOL-Strukturen, die direkt auf einem aktiven Bereich (z. B. einem Source/Drain-Gebiet) gebildet werden. Leitfähige Kontakte werden anschließend auf einigen der MEOL-Strukturen gebildet, um eine elektrische Verbindung mit darüberliegenden BEOL-Metallverbindungsschichten zu bilden. Es wurde verstanden, dass in neu entstehenden Technologieknoten (z. B. 14 nm, 10 nm, 7 nm usw.) die geringe Größe von MEOL-Strukturen und/oder der leitfähigen Kontakte klein genug wird, um eine erhebliche Quelle für parasitären Widerstand darzustellen. Der parasitäre Widerstand kann einen Abfall bei der Spannung und/oder beim Strom (z. B. zwischen einer Source-Spannung VDD oder Massespannung VSS und einem Transistor-Source/Drain-Gebiet) bewirken, der die Leistung des Transistor-Bauelements verschlechtert.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine integrierte Schaltung, die parallele leitfähige Bahnen zwischen einer BEOL-Verbindungsschicht und einer MEOL-Struktur aufweist, die ausgestaltet sind, um eine/n parasitäre/n Widerstand und/oder Kapazität der integrierten Schaltung zu verringern. Die integrierte Schaltung umfasst Source/Drain-Gebiete, die innerhalb eines Halbleitersubstrats angeordnet sind und durch ein Kanalgebiet getrennt sind. Eine erste Gate-Struktur ist über dem Kanalgebiet angeordnet und eine Middle-End-Of-the-Live-Struktur (MEOL) ist über einem von den Source/Drain-Gebieten angeordnet. Eine leitfähige Struktur ist über und in elektrischem Kontakt mit der MEOL-Struktur angeordnet. Ein erster leitfähiger Kontakt ist zwischen der MEOL-Struktur und einem darüberliegenden BEOL-Verbindungsdraht (z. B. einer Stromschiene) angeordnet. Ein zweiter leitfähiger Kontakt ist ausgestaltet, um den BEOL-Verbindungsdraht und die MEOL-Struktur elektrisch entlang einer leitfähigen Bahn zu koppeln, die sich durch die leitfähige Struktur erstreckt, um parallele leitfähige Bahnen zu bilden, die sich zwischen der BEOL-Verbindungsschicht und der MEOL-Struktur erstrecken. Die parallelen leitfähigen Bahnen weisen eine (im Vergleich zu einer einzelnen leitfähigen Bahn) erhöhte Querschnittsfläche auf, damit Strom von der BEOL-Verbindungsschicht zur MEOL-Struktur (d. h. einem Halbleiterbauelement) fließt, wodurch ein parasitärer Widerstand des Bauelements verringert wird.
  • 1 veranschaulicht eine Draufsicht von einigen Ausführungsformen einer integrierten Schaltung 100, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 100 umfasst mehrere Gate-Strukturen 106a bis 106b, die über einem aktiven Bereich 104 innerhalb eines Halbleitersubstrats 102 angeordnet sind. In einigen Ausführungsformen umfassen die mehreren Gate-Strukturen eine elektrisch aktive Gate-Struktur 106a und eine Dummy-Gate-Struktur 106b (d. h. eine elektrisch inaktive Gate-Struktur). Die elektrisch aktive Gate-Struktur 106a ist mittels eines ersten leitfähigen Kontakts 112a an einen darüberliegenden ersten BEOL-Metallverbindungsdraht 114a gekoppelt, der einen Steuerknoten CTRL (z. B. eine Steuerspannung) umfasst. Die elektrisch aktive Gate-Struktur 106a ist ausgestaltet, um einen Fluss von Ladungsträgern innerhalb eines Transistorbauelements 116 zu steuern, das den aktiven Bereich 104 umfasst. In einigen Ausführungsformen erstrecken sich die mehreren Gate-Strukturen 106a bis 106b entlang der ersten Richtung 120 und der aktive Bereich 104 erstreckt sich entlang einer zweiten Richtung 122, die senkrecht zur ersten Richtung 120 ist. In einigen Ausführungsformen umfasst der aktive Bereich 104 mindestens eine Finne zusammen mit den mehreren Gate-Strukturen 106a bis 106b, um FinFET-Transistoren zu bilden.
  • Mehrere Middle-End-Of-the-Line-Strukturen (MEOL) 108a bis 108c sind zwischen den mehreren Gate-Strukturen 106a bis 106b verschachtelt. Die mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 108a und eine zweite MEOL-Struktur 108b, die ausgestaltet ist, um dem aktiven Bereich 104 elektrische Verbindungen bereitzustellen. In einigen Ausführungsformen ist die erste MEOL-Struktur 108a mittels eines zweiten leitfähigen Kontakts 112b an einen darüberliegenden zweiten BEOL-Metallverbindungsdraht 114b gekoppelt, der einen ersten Eingangs-/Ausgangsknoten I/O1 umfasst. Die zweite MEOL-Struktur 108b ist mittels eines dritten leitfähigen Kontakts 112c an einen darüberliegenden dritten BEOL-Metallverbindungsdraht 114c gekoppelt, der einen zweiten Eingangs-/Ausgangsknoten I/O2 umfasst. Der dritte leitfähige Kontakt 112c bildet eine erste leitfähige Bahn 118a (d. h. elektrische Verbindung) zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b.
  • Eine leitfähige Struktur 110 ist über der zweiten MEOL-Struktur 108b angeordnet. Ein vierter leitfähiger Kontakt 112d bildet mittels der leitfähigen Struktur 110 eine zweite leitfähige Bahn 118b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b. In einigen Ausführungsformen umfassen die mehreren MEOL-Strukturen eine dritte MEOL-Struktur 108c, die durch die Dummy-Gate-Struktur 106b von der zweiten MEOL-Struktur 108b getrennt ist. In einigen Ausführungsformen sind der dritte und vierte leitfähige Kontakt 112c und 112d direkt von dem dritten BEOL-Metallverbindungsdraht 114c mit der zweiten MEOL-Struktur 108b beziehungsweise der dritten MEOL-Struktur 108c verbunden. In anderen solchen Ausführungsformen sind der dritte und der vierte leitfähige Kontakt 112c und 112d direkt mit der leitfähigen Struktur 110 verbunden. In einigen Ausführungsformen erstreckt sich die leitfähige Struktur 110 über die Dummy-Gate-Struktur 106b.
  • Aus diesem Grund sorgt die leitfähige Struktur 110 für die erste und die zweite leitfähige Bahn 118a und 118b, die sich parallel zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b erstreckt. Die parallelen leitfähigen Bahnen 118a und 118b sorgen für eine (im Vergleich zu einer einzigen leitfähigen Bahn) vergrößerte Querschnittsfläche, damit Strom von dem dritten BEOL-Metallverbindungsdraht 114c zum Transistorbauelement 116 fließt, wodurch ein parasitärer Widerstand des Transistorbauelements 116 verringert wird.
  • 2A veranschaulicht eine Querschnittsansicht (die entlang der Querschnittslinie A-A' von 1 gezeigt ist) von einigen Ausführungsformen einer integrierten Schaltung 200, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 200 umfasst einen aktiven Bereich 104, der mehrere Source/Drain-Gebiete 204a bis 204c aufweist, die innerhalb eines Halbleitersubstrats 102 angeordnet sind. In einigen Ausführungsformen kann der aktive Bereich 104 innerhalb eines Wannengebiets 202 enthalten sein, das einen Dotierungstyp aufweist, der demjenigen des Halbleitersubstrats 102 und der Source/Drain-Gebiete 204a bis 204c entgegengesetzt ist (z. B. kann ein aktiver PMOS-Bereich, der innerhalb eines p-Substrats gebildet ist, p-Source/Drain-Gebiete umfassen, die innerhalb einer n-Wanne angeordnet sind). Die mehreren Source/Drain-Gebiete 204a bis 204c umfassen hochdotierte Gebiete (die z. B. eine Dotierungskonzentration aufweisen, die höher ist als diejenige des umgebenden Halbleitersubstrats 102). In einigen Ausführungsformen sind die mehreren Source/Drain-Gebiete 204a bis 204c epitaktische Source/Drain-Gebiete. In einigen Ausführungsformen umfasst der aktive Bereich 104 mindestens eine Finne, die von dem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden.
  • Mehrere Gate-Strukturen 106a bis 106b sind über dem Halbleitersubstrat 102 an Stellen seitlich zwischen den mehreren Source/Drain-Gebieten 204a bis 204c angeordnet. Die mehreren Gate-Strukturen 106a bis 106b umfassen eine aktive Gate-Struktur 106a und eine Dummy-Gate-Struktur 106b. Die aktive Gate-Struktur 106a ist ausgestaltet, um den Fluss von Ladungsträgern innerhalb eines Kanalgebiets 206, das zwischen dem ersten Source/Drain-Gebiet 204a und einem zweiten Source/Drain-Gebiet 204b angeordnet ist, während des Betriebs des Transistorbauelements 116 zu steuern, während dies bei der Dummy-Gate-Struktur 106b nicht der Fall ist. In einigen Ausführungsformen können die mehreren Gate-Strukturen 106a bis 106b eine dielektrische Gate-Schicht 208 und eine darüberliegende Gate-Elektrodenschicht 210 umfassen. In verschiedenen Ausführungsformen kann die dielektrische Gate-Schicht 208 eine Oxid- oder eine High-k-Dielektrikumschicht umfassen. In verschiedenen Ausführungsformen kann die Gate-Elektrodenschicht 210 Polysilizium oder ein Metall (z. B. Aluminium) umfassen.
  • Mehrere MEOL-Strukturen 108a bis 108c sind seitlich zwischen den mehreren Gate-Strukturen 106a bis 106b verschachtelt. Die mehreren MEOL-Strukturen 108a bis 108c sind über den Source/Drain-Gebieten 204a bis 204c angeordnet und weisen in einigen Ausführungsformen Höhen auf, die im Wesentlichen gleich Höhen der mehreren Gate-Strukturen 106a bis 106b sind (d. h. obere Flächen der mehreren MEOL-Strukturen 108a bis 108c sind im Wesentlichen komplanar mit oberen Flächen der Gate-Elektrodenschicht 210). In einigen Ausführungsformen sind die Höhen der MEOL-Strukturen 108a bis 108c größer als Höhen der mehreren Gate-Strukturen 106a bis 106b. Die mehreren MEOL-Strukturen 108a bis 108c können ein leitfähiges Material, wie zum Beispiel Aluminium, Kupfer und/oder Wolfram, umfassen. In einigen Ausführungsformen sind die mehreren MEOL-Strukturen 108a bis 108c und die mehreren Gate-Strukturen 106a bis 106b mit einem im Wesentlichen gleichmäßigen Pitch angeordnet (d. h. ein Zwischenraum zwischen linken Rändern der Gate-Strukturen oder zwischen rechten Rändern der Gate-Struktur ist im Wesentlichen gleich). Zum Beispiel kann der gleichmäßige Pitch Werte aufweisen, die aufgrund von Fehlausrichtungen um ungefähr 5% schwanken (z. B. kann ein erster Pitch zwischen dem 0.95- und 1.05-fachen eines zweiten Pitchs betragen).
  • Eine leitfähige Struktur 110 ist über einer zweiten MEOL-Struktur 108b der mehreren MEOL-Strukturen 108a bis 108b angeordnet. Die leitfähige Struktur 110 weist eine untere Fläche auf, die eine obere Fläche der zweiten MEOL-Struktur 108b kontaktiert. In einigen Ausführungsformen kontaktiert die untere Fläche der leitfähigen Struktur 110 auch eine obere Fläche einer Dummy-Gate-Struktur 106b und/oder einer dritten MEOL-Struktur 108c. Die leitfähige Struktur 110 ist innerhalb einer dielektrischen Zwischenschicht (Inter-Level Dielectric – ILD) 212 angeordnet. In einigen Ausführungsformen kann die ILD-Schicht 212 mehr als eine dielektrische Schicht umfassen.
  • Ein dritter leitfähiger Kontakt 112c und ein vierter leitfähiger Kontakt 112d sind innerhalb einer ersten Schicht aus Zwischenmetall-Dielektrikum (Inter-Metal Dielectric – IMD) 214 angeordnet, die über der ILD-Schicht 212 liegt. Der dritte leitfähige Kontakt 112c und ein vierter leitfähiger Kontakt 112d sind ausgestaltet, um die zweite MEOL-Struktur 108b an einen dritten BEOL-Metallverbindungsdraht 114c zu koppeln, der innerhalb einer zweiten IMD-Schicht 216 angeordnet ist, die über der ersten IMD-Schicht 214 liegt. In einigen Ausführungsformen kann der dritte BEOL-Metallverbindungsdraht 114c Kupfer oder eine Kupferlegierung umfassen. In einigen Ausführungsformen sind der dritte und der vierte leitfähige Kontakt 112c und 112d entlang einer oberen Fläche der zweiten und der dritten MEOL-Struktur 108b beziehungsweise 108c angeordnet. In anderen Ausführungsformen sind der dritte und der vierte leitfähige Kontakt 112c und 112d entlang einer oberen Fläche der leitfähigen Struktur 110 angeordnet. Der dritte leitfähige Kontakt 112c ist ausgestaltet, um Strom von dem dritten BEOL-Metallverbindungsdraht 114c der zweiten MEOL-Struktur 108b entlang einer ersten leitfähigen Bahn 118a bereitzustellen, und der zweite leitfähige Kontakt 112b ist ausgestaltet, um Strom von dem dritten BEOL-Metallverbindungsdraht 114c der zweiten MEOL-Struktur 108b entlang einer zweiten leitfähigen Bahn 118b bereitzustellen, die parallel zur ersten leitfähigen Bahn 118a ist.
  • Obgleich 2A eine Querschnittsansicht einer integrierten Schaltung 200 ist, die MEOL-Strukturen 108a bis 108b umfasst, die unterschiedliche Materialien aufweisen (Schattierung) als die leitfähige Struktur 110, versteht sich, dass dies eine nicht einschränkende Ausführungsform ist. Zum Beispiel veranschaulicht 2B einige alternative Ausführungsformen einer integrierten Schaltung 218, die zwei verschiedene MEOL-Schichten aufweist. Eine erste MEOL-Schicht 220 erstreckt sich vertikal zwischen dem Halbleitersubstrat 102 und den leitfähigen Kontakten 220b bis 220d und umfasst die MEOL-Strukturen 108a bis 108c und die leitfähige Struktur 110. Eine zweite MEOL-Schicht 222 erstreckt sich vertikal zwischen einer Oberseite der aktiven Gate-Struktur 106a und dem leitfähigen Kontakt 220a. In solchen Ausführungsformen weisen die leitfähigen Kontakte 220a bis 220d eine Höhe h auf, die geringer ist als die Höhe der leitfähigen Kontakte 112a bis 112d, die in 2A veranschaulicht sind.
  • 3 veranschaulicht einige zusätzliche Ausführungsformen einer integrierten Schaltung 300, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 300 umfasst mehrere MEOL-Strukturen 108a bis 108c, die sich über einem aktiven Bereich 104 in einer ersten Richtung 120 erstrecken und zwischen mehreren Gate-Strukturen 106a bis 106b entlang einer zweiten Richtung 122 verschachtelt sind. In einigen Ausführungsformen kann der aktive Bereich 104 mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden. Die mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 108a, eine zweite MEOL-Struktur 108b und eine dritte MEOL-Struktur 108c. In einigen Ausführungsformen können die mehreren MEOL-Strukturen 108a bis 108c entgegengesetzte Ränder des aktiven Bereichs 104 entlang der ersten Richtung 120 überspreizen. Eine leitfähige Struktur 302 ist über der zweiten und der dritten MEOL-Struktur 108b und 108c an einer Stelle angeordnet, die von dem aktiven Bereich 104 in der ersten Richtung 120 versetzt ist. Die leitfähige Struktur 302 ist mittels eines dritten leitfähigen Kontakts 112c an einen dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch eine erste leitfähige Bahn 304a zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitgestellt wird. Die leitfähige Struktur 302 ist auch mittels eines vierten leitfähigen Kontakts 112d an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch für eine zweite leitfähige Bahn 304b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b gesorgt wird.
  • 4 veranschaulicht einige zusätzliche Ausführungsformen einer integrierten Schaltung 400, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 400 umfasst mehrere MEOL-Strukturen 108a bis 108c, die zwischen mehreren Gate-Strukturen 106a bis 106b entlang einer zweiten Richtung 122 verschachtelt sind. Die mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 108a und eine zweite MEOL-Struktur 108b, die über einem aktiven Bereich 402 angeordnet sind, und eine dritte MEOL-Struktur 108c, die an einer Stelle angeordnet ist, die von dem aktiven Bereich 402 entlang der zweiten Richtung 122 versetzt ist. In einigen Ausführungsformen kann der aktive Bereich 402 mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden. Eine leitfähige Struktur 404 überspreizt ein Ende des aktiven Bereichs 402 und erstreckt sich zwischen der zweiten MEOL-Struktur 108b und der dritten MEOL-Struktur 108c. In einigen Ausführungsformen erstreckt sich die leitfähige Struktur 404 über eine Dummy-Gate-Struktur 106b. Die zweite MEOL-Struktur 108b ist mittels eines dritten leitfähigen Kontakts 112c an einen dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch eine erste leitfähige Bahn 406a zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitgestellt wird. Die dritte MEOL-Struktur 108c ist mittels eines vierten leitfähigen Kontakts 112d an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch eine zweite leitfähige Bahn 406b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitgestellt wird, die sich durch die leitfähige Struktur 404 erstreckt.
  • 5 veranschaulicht einige zusätzliche Ausführungsformen einer integrierten Schaltung 500, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 500 umfasst mehrere MEOL-Strukturen 108a bis 108b, die sich über einem aktiven Bereich 502 in einer ersten Richtung 120 erstrecken und zwischen mehreren Gate-Strukturen 106a bis 106b entlang einer zweiten Richtung 122 verschachtelt sind. In einigen Ausführungsformen kann der aktive Bereich 502 mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden. Die mehreren MEOL-Strukturen 108a bis 108b umfassen eine erste MEOL-Struktur 108a und eine zweite MEOL-Struktur 108b. Eine leitfähige Struktur 504 ist über der zweiten MEOL-Struktur 108b an einer Stelle angeordnet, die von dem aktiven Bereich 502 in der ersten Richtung 120 versetzt ist. Der aktive Bereich 502 erstreckt sich an der leitfähigen Struktur 504 vorbei in die zweite Richtung 122. Die leitfähige Struktur 504 ist mittels eines dritten leitfähigen Kontakts 112c an einen dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch eine erste leitfähige Bahn 506a zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitgestellt wird. Die leitfähige Struktur 504 ist auch mittels eines vierten leitfähigen Kontakts 112d an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch für eine zweite leitfähige Bahn 506b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b gesorgt wird.
  • 6 veranschaulicht einige zusätzliche Ausführungsformen einer integrierten Schaltung 600, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Die integrierte Schaltung 600 umfasst mehrere MEOL-Strukturen 108a bis 108b, die zwischen mehreren Gate-Strukturen 106a bis 106b entlang einer zweiten Richtung 122 verschachtelt sind. Die mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 108a und eine zweite MEOL-Struktur 108b, die über einem aktiven Bereich 602 angeordnet sind. In einigen Ausführungsformen kann der aktive Bereich 602 mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden. Eine leitfähige Struktur 604 ist über der zweiten MEOL-Struktur 108b an einer Stelle angeordnet, die von dem aktiven Bereich 602 in eine erste Richtung 120 versetzt ist. Die leitfähige Struktur 604 erstreckt sich an dem aktiven Bereich 602 vorbei in die zweite Richtung 122. Die leitfähige Struktur 604 ist mittels eines dritten leitfähigen Kontakts 112c an einen dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch eine erste leitfähige Bahn 606a zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitgestellt wird. Die leitfähige Struktur 604 ist auch mittels eines vierten leitfähigen Kontakts 112d an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, wodurch für eine zweite leitfähige Bahn 606b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b gesorgt wird.
  • 7A veranschaulicht eine Draufsicht von einigen zusätzlichen Ausführungsformen einer integrierten Schaltung 700, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern. 7B veranschaulicht eine Querschnittsansicht 708, die entlang einer Querschnittslinie A-A' der integrierten Schaltung 700 von 7A gezeigt ist.
  • Wie in 7A gezeigt, umfasst die integrierte Schaltung 700 mehrere MEOL-Strukturen 108a bis 108d, die zwischen mehreren Gate-Strukturen 106a bis 106c entlang einer zweiten Richtung 122 verschachtelt sind. Die mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 108a und eine zweite MEOL-Struktur 108b, die über einem ersten aktiven Bereich 702a angeordnet sind, eine dritte MEOL-Struktur 108c, die an einer Stelle angeordnet ist, die von dem ersten aktiven Bereich 702a entlang der zweiten Richtung 122 versetzt ist, und eine vierte MEOL-Struktur 108d, die über einem zweiten aktiven Bereich 702b angeordnet ist. In einigen Ausführungsformen ist der erste aktive Bereich 702a innerhalb eines ersten Wannengebiets 710a enthalten und der zweite aktive Bereich 702b ist in einem zweiten Wannengebiet 710b enthalten. In einigen Ausführungsformen können der erste aktive Bereich 702a und/oder der zweite aktive Bereich 702b mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden. Eine leitfähige Struktur 704 erstreckt sich von über den ersten aktiven Bereich 702a bis über den zweiten aktiven Bereich 702b. Die leitfähige Struktur 704 ist über der zweiten MEOL-Struktur 108b, der dritten MEOL-Struktur 108c und der vierten MEOL-Struktur 108d angeordnet.
  • In einigen Ausführungsformen erstreckt sich die leitfähige Struktur 704 über mehrere Dummy-Gate-Strukturen 106b und 106c. In einigen Ausführungsformen ist die zweite MEOL-Struktur 108b über einen dritten leitfähigen Kontakt 112c an einen dritten BEOL-Metallverbindungsdraht 114c gekoppelt, um eine erste leitfähige Bahn 706a zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitzustellen, die dritte MEOL-Struktur 108c ist über einen vierten leitfähigen Kontakt 112d an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, um eine zweite leitfähige Bahn 706b zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitzustellen, die sich durch die leitfähige Struktur 704 erstreckt, und die vierte MEOL-Struktur 108d ist über einen fünften leitfähigen Kontakt 112e an den dritten BEOL-Metallverbindungsdraht 114c gekoppelt, um eine dritte leitfähige Bahn 706c zwischen dem dritten BEOL-Metallverbindungsdraht 114c und der zweiten MEOL-Struktur 108b bereitzustellen, die sich durch die leitfähige Struktur 704 erstreckt. In anderen Ausführungsformen können der dritte leitfähige Kontakt 112c, der vierte leitfähige Kontakt 112d und der fünfte leitfähige Kontakt 112e direkt mit der leitfähigen Struktur 704 verbunden werden.
  • 8A bis 8C veranschaulichen einige Ausführungsformen eines NOR-Gates, das eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Wie in der Draufsicht 800 gezeigt, umfasst das NOR-Gate einen ersten aktiven Bereich 802a und einen zweiten aktiven Bereich 802b. Wie in der Querschnittsansicht 814 von 8C (entlang der Linie A-A' von 8A) gezeigt, umfasst der erste aktive Bereich 802a mehrere Source/Drain-Gebiete 816a bis 816d, die eine n-Dotierung aufweisen. In einigen Ausführungsformen können die mehreren Source/Drain-Gebiete 816a bis 816d innerhalb eines Wannengebiets 818 angeordnet sein, das eine p-Dotierung aufweist. Der zweite aktive Bereich 802b umfasst mehrere Source/Drain-Gebiete, die eine p-Dotierung aufweisen. In einigen Ausführungsformen können der erste aktive Bereich 802a und/oder der zweite aktive Bereich 802b mindestens eine Finne umfassen, die von einem Halbleitersubstrat 102 nach außen hervorsteht, um FinFET-Transistoren zu bilden.
  • Eine erste Gate-Struktur 804a und eine zweite Gate-Struktur 804b erstrecken sich über den ersten aktiven Bereich 802a, um einen ersten PMOS-Transistor T1 und einen zweiten PMOS-Transistor T2 zu bilden, die in Reihe zwischen einer ersten Stromschiene 808a (die durchsichtig veranschaulicht ist, um die darunterliegenden Schichten zu zeigen), die auf einer Source-Spannung VDD gehalten wird, und einem Ausgangsstift ZN angeordnet sind (wie in dem schematischen Diagramm 812 von 8B gezeigt). Die erste Gate-Struktur 804a und die zweite Gate-Struktur 804b sind an Eingangsstifte A1 und A2 gekoppelt, die ausgestaltet sind, um der ersten Gate-Struktur 804a beziehungsweise der zweiten Gate-Struktur 804b Steuersignale bereitzustellen. In einigen Ausführungsformen sind die erste Stromschiene 808a, der Ausgangsstift ZN und die Eingangsstifte A1 und A2 auf der gleichen BEOL-Metalldrahtschicht (z. B. einer 'M1'-Schicht) angeordnet.
  • Erste mehrere MEOL-Strukturen 806a bis 806b sind über dem ersten aktiven Bereich 802a angeordnet. Die ersten mehreren MEOL-Strukturen umfassen eine erste MEOL-Struktur 806a, die durch einen leitfähigen Kontakt 810 an den Ausgangsstift ZN gekoppelt ist (zur Vereinfachung der Veranschaulichung ist ein einziger leitfähiger Kontakt 810 in 8A mit einem Bezugszeichen bezeichnet). Die ersten mehreren MEOL-Strukturen umfassen ferner eine zweite MEOL-Struktur 806b und eine dritte MEOL-Struktur 806c, die sich von über dem ersten aktiven Bereich 802a bis unter die erste Stromschiene 808a erstrecken. Die zweite MEOL-Struktur 806b und die dritte MEOL-Struktur 806c sind durch eine erste leitfähige Struktur 812a gekoppelt, die für parallele Strombahnen zwischen der ersten Stromschiene 808a und der zweiten MEOL-Struktur 806b sorgt.
  • Die erste Gate-Struktur 804a und die zweite Gate-Struktur 804b erstrecken sich auch über den zweiten aktiven Bereich 802b, um einen ersten NMOS-Transistor T3 und einen zweiten NMOS-Transistor T4 zu bilden, der zwischen dem Ausgangsstift ZN und einer zweiten Stromschiene 808b angeordnet ist, die bei einer Massespannung VSS gehalten wird. Zweite mehrere MEOL-Strukturen 806d bis 806g sind über dem zweiten aktiven Bereich 802b angeordnet. Die zweiten mehreren MEOL-Strukturen umfassen eine vierte MEOL-Struktur 806d, die durch einen leitfähigen Kontakt 810 an den Ausgangsstift ZN gekoppelt sind. Die zweiten mehreren MEOL-Strukturen umfassen ferner eine fünfte MEOL-Struktur 806e, eine sechste MEOL-Struktur 806f und eine siebte MEOL-Struktur 806g, die sich von über dem zweiten aktiven Bereich 802b bis unter die zweite Stromschiene 808b erstrecken. Die sechste MEOL-Struktur 806f und die siebte MEOL-Struktur 806g sind durch eine zweite leitfähige Struktur 812b gekoppelt, die für parallele Strombahnen zwischen der zweiten Stromschiene 808b und der sechsten MEOL-Struktur 806f sorgt.
  • 9 veranschaulicht eine Draufsicht von einigen Ausführungsformen einer integrierten Schaltung 900, die eine Stromhornstruktur und Ausgangsstifte aufweist, die ausgestaltet sind, um parasitäre Kapazität zu verringern.
  • Die integrierte Schaltung 900 umfasst mehrere Eingangsstifte A1 bis A4. Die mehreren Eingangsstifte A1 bis A4 umfassen Drähte auf einer Metallverbindungsschicht 902. Die Eingangsstifte A1 bis A4 sind ausgestaltet, um ein Eingangssignal (z. B. eine Eingangsspannung) für ein Bauelement einer Gate-Struktur 904 bereitzustellen, das sich über einen aktiven Bereich 906 eines Transistors erstreckt. Das Eingangssignal steuert den Betrieb der Gate-Struktur 904 (d. h. steuert einen Fluss von Ladungsträgern in den Transistorbauelementen). In einigen Ausführungsformen können die mehreren Eingangsstifte A1 bis A4 auf einer ersten Metallverbindungsschicht (d. h. einer untersten Metallverbindungsschicht über den MEOL-Strukturen 908) angeordnet sein. Die integrierte Schaltung 900 umfasst auch einen oder mehrere Ausgangsstifte ZN, die Drähte auf der Metallverbindungsschicht 902 umfassen. Der eine oder die mehreren Ausgangsstifte ZN sind ausgestaltet, um ein Ausgangssignal (z. B. eine Ausgangsspannung) von einem Transistorbauelement bereitzustellen. In einigen Ausführungsformen können der eine oder die mehreren Ausgangsstifte ZN auf der ersten Metallverbindungsschicht angeordnet sein.
  • Der eine oder die mehreren Ausgangsstifte ZN weisen eine relativ geringe Länge LOP auf, wodurch eine Überlappung 910 zwischen den Eingangsstiften A1 bis A4 und dem einen oder den mehreren Ausgangsstiften ZN verringert wird. Die Verringerung der Überlappung 910 zwischen dem einen oder den mehreren Ausgangsstiften ZN und den Eingangsstiften A1 bis A4 vermindert eine parasitäre Kapazität der integrierten Schaltung 900. Dies ist so, weil die parasitäre Kapazität zwischen benachbarten Metallverbindungsdrähten proportional zu einer Überlappung der Drähte und einem Abstand zwischen den Drähten ist (d. h. C = A·D; wo C die Kapazität ist, A eine Überlappungsfläche zwischen Drähten ist und D ein Abstand zwischen den Drähten ist).
  • In einigen Ausführungsformen kann/können einer oder mehrere Ausgangsstifte ZN eine Länge LOP aufweisen, die kleiner als ungefähr das 1.5-fache des Kontakt-Gate-Pitchs CGP (d. h. ein Abstand zwischen den gleichen Rändern von benachbarten Gate-Strukturen 904) ist. In einigen Ausführungsformen ist eine Länge LOP von dem einen oder den mehreren Ausgangsstiften ZN kleiner oder gleich einer Länge LIP der Eingangsstifte A1 bis A4, wodurch sichergestellt wird, dass eine Überlappung zwischen den Eingangsstiften A1 bis A4 und dem einen oder mehreren Ausgangsstiften ZN sich an einem einzigen Ende der Ausgangsstifte ZN befindet. In einigen zusätzlichen Ausführungsformen können der eine oder die mehreren Ausgangsstifte ZN eine Länge LOP aufweisen, die durch einen Metallschnitt-Mindestabstand (d. h. einen Abstand zwischen Schnitten auf einer Schnittmaske) in einem Selbstausrichtungsdoppelstrukturierungsverfahren eingestellt ist.
  • In einigen Ausführungsformen können sich der eine oder die mehreren Ausgangsstifte ZN entlang eines Leiterzugs befinden, der sich zwischen einem Eingangsstift A1 bis A4 und einer Stromschiene 912 befindet (z. B. bei einer Source-Spannung VDD oder einer Massespannung VSS gehalten wird). In solchen Ausführungsformen können der eine oder die mehreren Ausgangsstifte ZN einen Eingangsstift A1 bis A4 entlang einer aber nicht beider Seiten überlappen, wodurch eine parasitäre Kapazität zwischen dem einen oder den mehreren Ausgangsstiften ZN und den Ausgangsstiften A1 bis A4 verringert wird.
  • 10 bis 17 veranschaulichen einige Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung, die eine Stromhornstruktur aufweist.
  • Wie in der Querschnittsansicht 1000 gezeigt, ist ein Halbleitersubstrat 102 bereitgestellt. Das Halbleitersubstrat 102 kann irgendein Typ von Halbleiterkörper (z. B. Silizium, SiGe, SOI), wie beispielsweise ein Halbleiter-Wafer und/oder ein oder mehrere Dies auf einem Wafer, sowie irgendein anderer Typ von Metallschicht, Bauelement, Halbleiter und/oder Epitaxieschicht usw. sein, das/der/die damit verbunden ist. Das Halbleitersubstrat 102 kann ein intrinsisch dotiertes Halbleitersubstrat umfassen, das einen ersten Dotierungstyp aufweist (z. B. eine n-Dotierung oder eine p-Dotierung).
  • In einigen Ausführungsformen kann ein Wannengebiet 202 innerhalb des Halbleitersubstrats 102 gebildet sein. Das Wannengebiet 202 kann durch implantieren des Halbleitersubstrats 102 mit einer Dotierstoffspezies 1002 gebildet werden, die einen zweiten Dotierungstyp aufweist, der dem ersten Dotierungstyp des Halbleitersubstrats 102 entgegengesetzt ist (z. B. kann ein p-Substrat mit einem n-Dotierstoff implantiert werden oder umgekehrt). In einigen Ausführungsformen kann das Wannengebiet 202 durch Implantieren der Dotierstoffspezies 1002 in das Halbleitersubstrat 102 gemäß einer ersten Maskierungsschicht 1004 (z. B. einer Photoresistschicht) gebildet werden.
  • Wie in der Querschnittsansicht 1100 gezeigt, sind mehrere Gate-Strukturen 106a bis 106b über dem Halbleitersubstrat 102 gebildet. Die mehreren Gate-Strukturen können eine elektrisch aktive Gate-Struktur 106a, die zwischen einem ersten Source/Drain-Gebiet 204a und einem zweiten Source/Drain-Gebiet 204b angeordnet ist, und eine Dummy-Gate-Struktur 106b umfassen, die zwischen dem zweiten Source/Drain-Gebiet 204b und einem dritten Source/Drain-Gebiet 204c angeordnet ist. Die mehreren Gate-Strukturen 106a bis 106b können durch Bilden einer dielektrischen Gate-Schicht 208 auf dem Halbleitersubstrat 102 und Bilden einer Gate-Elektrodenschicht 210 über der dielektrischen Gate-Schicht 208 gebildet werden. Die dielektrische Gate-Schicht 208 und die Gate-Elektrodenschicht 210 werden anschließend gemäß einem Photolithographieverfahren strukturiert, um die mehreren Gate-Strukturen 106a bis 106b zu bilden.
  • Source/Drain-Gebiete 204a bis 204c können innerhalb des Halbleitersubstrats 102 auf entgegengesetzten Seiten der mehreren Gate-Strukturen 106a bis 106b gebildet werden. In einigen Ausführungsformen können die Source/Drain-Gebiete 204a bis 204c durch ein Implantationsverfahren gebildet werden, das das Halbleitersubstrat 102 selektiv mit einer Dotierstoffspezies 1102 implantiert, die den ersten Dotierungstyp aufweist. Das Implantationsverfahren kann die mehreren Gate-Strukturen 106a bis 106b und eine zweite Maskierungsschicht 1104 verwenden, um die Source/Drain-Gebiete 204a bis 204c zu definieren. In einigen Ausführungsformen kann die zweite Maskierungsschicht 1104 die gleiche wie die erste Maskierungsschicht 1004 sein. Die Dotierstoffspezies 1102 kann anschließend durch ein thermisches Tempern bei hoher Temperatur in das Halbleitersubstrat 102 getrieben werden. In anderen Ausführungsformen können die Source/Drain-Gebiete 204a bis 204c durch Ätzen des Halbleitersubstrats 102 und dann Durchführen eines Epitaxieverfahrens gebildet werden.
  • Wie in der Querschnittsansicht 1200 gezeigt, wird eine erste ILD-Schicht 1202 über dem Halbleitersubstrat 102 gebildet. In verschiedenen Ausführungsformen kann die erste ILD-Schicht 1202 ein Oxid, ein Ultra-Low-k-Dielektrikum oder ein Low-k-Dielektrikum (z. B. SiCO) umfassen. Die erste ILD-Schicht 1202 kann durch ein Abscheidungsverfahren (z. B. CVD, PE-CVD, ALD, PVD usw.) gebildet werden.
  • Die erste ILD-Schicht 1202 wird anschließend strukturiert, um eine oder mehrere Öffnungen 1204 zu bilden. In einigen Ausführungsformen kann die erste ILD-Schicht 1202 durch Bilden einer dritten Maskierungsschicht 1206 über der ersten ILD-Schicht 1202 und anschließendes Aussetzen der ersten ILD-Schicht 1202 gegenüber einem Ätzmittel 1208 in Bereichen, die nicht durch die dritte Maskierungsschicht 1206 abgedeckt werden, strukturiert werden. In einigen Ausführungsformen kann die dritte Maskierungsschicht 1206 eine Photoresist-Schicht umfassen, die eine Struktur aufweist, die durch ein Photolithographieverfahren definiert wird. In verschiedenen Ausführungsformen kann das Ätzmittel 1208 ein Trockenätzmittel (z. B. ein Plasmaätzen mit Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Stickstofftrifluorid (NF3), usw.) oder ein Nassätzmittel (z. B. Fluorwasserstoffsäure (HF)) umfassen.
  • Wie in der Querschnittsansicht 1300 gezeigt, sind mehrere MEOL-Strukturen 108a bis 108c innerhalb der Öffnungen 1204 in der ersten ILD-Schicht 1202 gebildet. Die mehreren MEOL-Strukturen können eine erste MEOL-Struktur 108a, die über einem ersten Source/Drain-Gebiet 204a angeordnet ist, eine zweite MEOL-Struktur 108b, die über einem zweiten Source/Drain-Gebiet 204b angeordnet ist, und eine dritte MEOL-Struktur 108c umfassen, die über einem dritten Source/Drain-Gebiet 204c angeordnet ist. Die mehreren MEOL-Strukturen 108a bis 108c können ein leitfähiges Material, wie zum Beispiel Aluminium, Kupfer und/oder Wolfram, umfassen. Die mehreren MEOL-Strukturen 108a bis 108c können durch ein Abscheidungsverfahren und/oder ein Plattierungsverfahren gebildet werden. In einigen Ausführungsformen kann ein Abscheidungsverfahren verwendet werden, um eine Keimschicht innerhalb der einen oder mehreren Öffnungen 1204 zu bilden, auf das ein anschließendes Plattierungsverfahren (z. B. ein Elektroplattierungsverfahren, ein stromloses Plattierungsverfahren) folgt, das ein Metallmaterial auf einer Dicke bildet, die die eine oder mehreren Öffnungen 1204 füllt. In einigen Ausführungsformen kann ein Verfahren zum chemisch mechanischen Polieren (CMP) verwendet werden, um überschüssiges Metallmaterial von einer oberen Fläche der ersten ILD-Schicht 1202 zu entfernen.
  • Wie in der Querschnittsansicht 1400 gezeigt, ist eine leitfähige Struktur 110 innerhalb einer zweiten ILD-Schicht 1402 gebildet, die über der ersten ILD-Schicht 1202 angeordnet ist. Die leitfähige Struktur 110 ist über der zweiten MEOL-Struktur 108b und der dritten MEOL-Struktur 108c angeordnet. Die leitfähige Struktur 110 weist eine untere Fläche auf, die eine obere Fläche der zweiten MEOL-Struktur 108b kontaktiert. In einigen Ausführungsformen kontaktiert die untere Fläche der leitfähigen Struktur 110 auch eine obere Fläche einer Dummy-Gate-Struktur 106b und/oder der dritten MEOL-Struktur 108c. In einigen Ausführungsformen wird die leitfähige Struktur 110 durch Ätzen der zweiten ILD-Schicht 1402 zum Bilden einer Öffnung und anschließendes Bilden eines leitfähigen Materials innerhalb der Öffnung gebildet.
  • Wie in der Querschnittsansicht 1500 gezeigt, sind mehrere leitfähige Kontakte 112a bis 112d in einer ersten IMD-Schicht 214 gebildet. Die mehreren leitfähigen Kontakte 112a bis 112d können durch Ätzen der ersten IMD-Schicht 214 zum Bilden mehrerer Öffnungen gebildet werden. Ein leitfähiges Material (z. B. Wolfram) wird dann innerhalb der mehreren Öffnungen gebildet.
  • Wie in der Querschnittsansicht 1600 und der Draufsicht 1604 gezeigt, ist eine BEOL-Metallverbindungsschicht über den mehreren leitfähigen Kontakten 112a bis 112d gebildet. Die BEOL-Metallverbindungsschicht umfasst einen Eingangsstift 1602a, der durch einen ersten leitfähigen Kontakt 112a an die aktive Gate-Struktur 106a gekoppelt ist, einen Ausgangsstift 1602b, der durch einen zweiten leitfähigen Kontakt 112b an die erste MEOL-Struktur 108a gekoppelt ist, und eine Stromschiene 1602c, die durch einen dritten leitfähigen Kontakt 112c und einen vierten leitfähigen Kontakt 112d elektrisch an die zweite MEOL-Struktur 108b gekoppelt ist. In einigen Ausführungsformen sind der dritte und der vierte leitfähige Kontakt 112c und 112d entlang einer oberen Fläche der zweiten und der dritten MEOL-Struktur 108b beziehungsweise 108c angeordnet. In anderen Ausführungsformen sind der dritte und der vierte leitfähige Kontakt 112c und 112d entlang einer oberen Fläche der leitfähigen Struktur 110 angeordnet.
  • Wie in der Draufsicht 1700 gezeigt, werden der Eingangsstift 1602a und/oder die Ausgangsstifte 1602b und 1602d selektiv geschnitten, um eine Länge des Eingangsstifts 1602a und/oder der Ausgangsstifte 1602b und 1602d zu verringern. Zum Beispiel wird, wie in der Draufsicht 1700 gezeigt, eine Länge des Ausgangsstifts 1602b von LOP' auf LOP verringert. In einigen Ausführungsformen kann eine Schnittmaske verwendet werden, um eine Länge des Eingangsstifts 1602a und der Ausgangsstifte 1602b und 1602d zu verringern. Die Schnittmaske weist mehrere Schnittgebiete 1704 auf, die den Eingangsstift 1602a und die Ausgangsstifte 1602b und 1602d durch Entfernen von Metallmaterial von selektiven Bereichen einer Metallschicht „schneiden”, die den Eingangsstift 1602a und die Ausgangsstifte 1602b und 1602d umfassen.
  • In einigen zusätzlichen Ausführungsformen sind die Schnittgebiete 1704 durch einen Metallschnitt-Mindestabstand getrennt, derart, dass der Ausgangsstift 1702d eine Länge LOP aufweist, die durch den Metallschnitt-Mindestabstand eingestellt wird. Zum Beispiel kann in einigen Ausführungsformen der Ausgangsstift 1702d eine Länge LOP aufweisen, die weniger als ungefähr das 1.5-fache des Kontakt-Gate-Pitch CGP beträgt (d. h. ein Abstand zwischen den gleichen Rändern von benachbarten Gate-Strukturen 904). In einigen zusätzlichen Ausführungsformen ist eine Länge LOP des Ausgangsstifts 1702d kleiner oder gleich einer Länge LIP des Eingangsstiftes 1702a, wodurch sichergestellt wird, dass eine Überlappung zwischen dem Eingangsstift 1702a und dem Ausgangsstift 1702d sich auf einem einzigen Ende des Ausgangsstiftes 1702d befindet.
  • 18 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Bilden einer integrierten Schaltung, die eine Stromhornstruktur aufweist, die ausgestaltet ist, um parasitären Widerstand zu verringern.
  • Obgleich das offenbarte Verfahren 1800 hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht ist, versteht sich, dass die veranschaulichte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Zum Beispiel können einige Vorgänge in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen außer denjenigen, die hier veranschaulicht und/oder beschrieben sind, erfolgen. Darüber hinaus können nicht alle veranschaulichten Vorgänge erforderlich sein, um eine/n oder mehrere Gesichtspunkte oder Ausführungsformen der vorliegenden Beschreibung auszuführen. Ferner können einer oder mehrere der hier bildlich dargestellten Vorgänge in einem oder mehreren getrennten Vorgängen und/oder Phasen durchgeführt werden.
  • Bei 1802 wird eine erste Gate-Struktur über einem Halbleitersubstrat gebildet. In einigen Ausführungsformen kann die erste Gate-Struktur eine von mehreren Gate-Strukturen umfassen, die über einem Halbleitersubstrat mit einem im Wesentlichen regelmäßigen Pitch gebildet werden. 11 veranschaulicht einige Ausführungsformen, die dem Vorgang 1802 entsprechen.
  • Bei 1804 wird ein aktiver Bereich gebildet. Der aktive Bereich umfasst ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet, die auf entgegengesetzten Seiten von einer ersten von den mehreren Gate-Strukturen gebildet sind. In einigen Ausführungsformen kann der aktive Bereich mindestens eine Finne umfassen, die von dem Halbleitersubstrat nach außen hervorsteht, um FinFET-Transistoren zu bilden. 10 bis 11 veranschaulichen einige Ausführungsformen, die dem Vorgang 1804 entsprechen.
  • Bei 1806 werden erste und zweite MEOL-Strukturen über den ersten beziehungsweise zweiten Source/Drain-Gebieten gebildet. 12 bis 13 veranschaulichen einige Ausführungsformen, die dem Vorgang 1806 entsprechen.
  • Bei 1808 wird eine leitfähige Struktur über der zweiten MEOL-Struktur gebildet. 14 veranschaulicht einige Ausführungsformen, die dem Vorgang 1808 entsprechen.
  • Bei 1810 werden mehrere leitfähige Kontakte über den MEOL-Strukturen und den mehreren Gate-Strukturen gebildet. 15 veranschaulicht einige Ausführungsformen, die dem Vorgang 1810 entsprechen.
  • Bei 1812 wird eine Metallverbindungsschicht gebildet. Die Metallverbindungsdrahtschicht umfasst einen ersten Metalldraht, der durch einen leitfähigen Kontakt an die erste Gate-Struktur gekoppelt ist, einen zweiten Metalldraht, der durch einen leitfähigen Kontakt mit dem ersten Source/Drain-Gebiet gekoppelt ist, und einen dritten Metalldraht, der durch zwei oder mehr leitfähige Kontakte elektrisch an die zweite MEOL-Struktur gekoppelt ist. 16A bis 16B veranschaulichen einige Ausführungsformen, die dem Vorgang 1812 entsprechen.
  • Bei 1814 werden einer oder mehrere von dem ersten oder dem zweiten Metalldraht geschnitten, um die Längen von dem einen oder den mehreren von dem ersten oder dem zweiten Metalldraht zu verringern. 17 veranschaulicht einige Ausführungsformen, die dem Vorgang 1814 entsprechen.
  • Aus diesem Grund betrifft die vorliegende Offenbarung eine integrierte Schaltung, die parallele leitfähige Bahnen zwischen einer BEOL-Verbindungsschicht und einer MEOL-Struktur aufweisen, die ausgestaltet sind, um eine/n parasitäre/n Widerstand und/oder Kapazität einer integrierten Schaltung zu verringern.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine integrierte Schaltung. Die integrierte Schaltung umfasst ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet, die innerhalb eines Halbleitersubstrats angeordnet sind und durch ein Kanalgebiet getrennt sind. Eine Gate-Struktur ist über dem Kanalgebiet angeordnet und eine Middle-End-Of-the-Line-Struktur (MEOL) ist über dem Source/Drain-Gebiet angeordnet. Eine leitfähige Struktur ist über und in elektrischem Kontakt mit der MEOL-Struktur angeordnet. Ein erster leitfähiger Kontakt ist vertikal zwischen der MEOL-Struktur und einem Back-End-Of-the-Line-Verbindungsdraht (BEOL) und einem zweiten leitfähigen Kontakt angeordnet, der ausgestaltet ist, um den BEOL-Verbindungsdraht und die MEOL-Struktur entlang einer leitfähigen Bahn elektrisch zu koppeln, die sich durch die leitfähige Struktur erstreckt.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine integrierte Schaltung. Die integrierte Schaltung umfasst eine erste Gate-Struktur, die sich über einen aktiven Bereich in eine erste Richtung erstreckt. Der aktive Bereich umfasst ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet, das innerhalb eines Halbleitersubstrats angeordnet ist. Eine erste MEOL-Struktur und eine zweite MEOL-Struktur sind an entgegengesetzten Seiten der ersten Gate-Struktur angeordnet. Die erste MEOL-Struktur erstreckt sich über das erste Source/Drain-Gebiet und die zweite MEOL-Struktur erstreckt sich über das zweite Source/Drain-Gebiet in die erste Richtung. Eine leitfähige Struktur ist über und in elektrischem Kontakt mit der zweiten MEOL-Struktur angeordnet. Ein erster leitfähiger Kontakt ist über der zweiten MEOL-Struktur und unter einer Metallstromschiene angeordnet, die sich in eine zweite Richtung senkrecht zur ersten Richtung erstreckt. Ein zweiter leitfähiger Kontakt ist ausgestaltet, um die Metallstromschiene und die zweite MEOL-Struktur entlang einer leitfähigen Bahn elektrisch zu koppeln, die sich durch die leitfähige Struktur erstreckt.
  • Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Verfahren und Strukturen dienen kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • In noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden einer integrierten Schaltung. Das Verfahren umfasst das Bilden einer ersten Gate-Struktur über einem Halbleitersubstrat. Das Verfahren umfasst ferner das Bilden eines ersten Source/Drain-Gebiets und eines zweiten Source/Drain-Gebiets auf entgegengesetzten Seiten der ersten Gate-Struktur. Das Verfahren umfasst ferner das Bilden einer ersten MEOL-Struktur auf dem ersten Source/Drain-Gebiet und einer zweiten MEOL-Struktur auf dem zweiten Source/Drain-Gebiet. Das Verfahren umfasst ferner das Bilden einer leitfähigen Struktur auf und in direktem Kontakt mit der zweiten MEOL-Struktur. Das Verfahren umfasst ferner das Bilden eines BEOL-Metallverbindungsdrahts, der mit der zweiten MEOL-Struktur durch eine erste leitfähige Bahn, die sich durch einen ersten leitfähigen Kontakt erstreckt, der über der zweiten MEOL-Struktur angeordnet ist, und durch eine zweite leitfähige Bahn gekoppelt ist, die sich durch die leitfähige Struktur erstreckt.

Claims (20)

  1. Integrierte Schaltung, die Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet, die innerhalb eines Halbleitersubstrats angeordnet sind und durch ein Kanalgebiet getrennt sind; eine Gate-Struktur, die über dem Kanalgebiet angeordnet ist; eine Middle-End-Of-the-Line-Struktur (MEOL), die über dem zweiten Source/Drain-Gebiet angeordnet ist; eine leitfähige Struktur, die über und in elektrischem Kontakt mit der MEOL-Struktur angeordnet ist; einen ersten leitfähigen Kontakt, der vertikal zwischen der MEOL-Struktur und einem Back-End-Of-the-Line-Verbindungsdraht (BEOL) angeordnet ist; und einen zweiten leitfähigen Kontakt, der ausgestaltet ist, um den BEOL-Verbindungsdraht und die MEOL-Struktur entlang einer leitfähigen Bahn elektrisch zu koppeln, die sich durch die leitfähige Struktur erstreckt.
  2. Integrierte Schaltung nach Anspruch 1, wobei die MEOL-Struktur sich in eine erste Richtung erstreckt und der BEOL-Verbindungsdraht und die leitfähige Struktur sich in eine zweite Richtung erstrecken, die senkrecht zur ersten Richtung ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei der zweite leitfähige Kontakt sich mit einer oberen Fläche der leitfähigen Struktur und mit einer unteren Fläche des BEOL-Verbindungsdrahtes in direktem Kontakt befindet.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: eine zweite MEOL-Struktur, die durch eine Dummy-Gate-Struktur seitlich von der MEOL-Struktur getrennt ist.
  5. Integrierte Schaltung nach Anspruch 4, wobei die leitfähige Struktur sich über die Dummy-Gate-Struktur erstreckt und sich in elektrischem Kontakt mit der zweiten MEOL-Struktur befindet.
  6. Integrierte Schaltung nach Anspruch 4, wobei der zweite leitfähige Kontakt sich mit einer oberen Fläche der zweiten MEOL-Struktur und mit einer unteren Fläche des BEOL-Verbindungsdrahtes in direktem Kontakt befindet.
  7. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die MEOL-Struktur auf und in direktem Kontakt mit dem Halbleitersubstrat angeordnet ist.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die leitfähige Struktur unter dem ersten leitfähigen Kontakt und dem zweiten leitfähigen Kontakt angeordnet ist.
  9. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die MEOL-Struktur entgegengesetzte Ränder des zweiten Source/Drain-Gebiets überspreizt.
  10. Integrierte Schaltung, die Folgendes umfasst: eine erste Gate-Struktur, die sich über einen aktiven Bereich in einer ersten Richtung erstreckt, wobei der aktive Bereich ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet umfasst, die innerhalb eines Halbleitersubstrats angeordnet sind; eine erste MEOL-Struktur und eine zweite MEOL-Struktur, die auf entgegengesetzten Seiten der ersten Gate-Struktur angeordnet sind, wobei die erste MEOL-Struktur sich über das erste Source/Drain-Gebiet erstreckt und die zweite MEOL-Struktur sich über das zweite Source/Drain-Gebiet in die erste Richtung erstreckt; und eine leitfähige Struktur, die über und in elektrischem Kontakt mit der zweiten MEOL-Struktur angeordnet ist; einen ersten leitfähigen Kontakt, der über der zweiten MEOL-Struktur und unter einer Metallstromschiene angeordnet ist, die sich in eine zweite Richtung senkrecht zur ersten Richtung erstreckt; und einen zweiten leitfähigen Kontakt, der ausgestaltet ist, um die Metallstromschiene und die zweite MEOL-Struktur entlang einer leitfähigen Bahn elektrisch zu koppeln, die sich durch die leitfähige Struktur erstreckt.
  11. Integrierte Schaltung nach Anspruch 10, die ferner Folgendes aufweist: einen Eingangsstift, der sich auf der BEOL-Metalldrahtschicht befindet und durch einen dritten leitfähigen Kontakt an die erste Gate-Struktur gekoppelt ist; und einen Ausgangsstift, der sich auf der BEOL-Metalldrahtschicht befindet und durch einen vierten leitfähigen Kontakt an die erste MEOL-Struktur gekoppelt ist.
  12. Integrierte Schaltung nach Anspruch 11, wobei der Ausgangsstift eine Länge aufweist, die weniger als ungefähr das 1.5-fache eines Pitch der ersten Gate-Struktur und einer zweiten Gate-Struktur beträgt, die über dem aktiven Bereich angeordnet sind.
  13. Integrierte Schaltung nach Anspruch 11 oder 12, wobei der Ausgangsstift eine Länge aufweist, die kleiner oder gleich einer Länge des Eingangsstifts ist.
  14. Integrierte Schaltung nach einem der Ansprüche 10 bis 13, wobei die leitfähige Struktur vertikal über der ersten MEOL-Struktur und der zweiten MEOL-Struktur und vertikal unter dem ersten leitfähigen Kontakt und dem zweiten leitfähigen Kontakt angeordnet ist.
  15. Integrierte Schaltung nach einem der Ansprüche 10 bis 14, wobei der zweite leitfähige Kontakt sich mit einer oberen Fläche der leitfähigen Struktur und mit einer unteren Fläche der Metallstromschiene in direktem Kontakt befindet.
  16. Integrierte Schaltung nach einem der Ansprüche 10 bis 15, wobei der zweite leitfähige Kontakt sich mit einer oberen Fläche der zweiten MEOL-Struktur und mit einer unteren Fläche der Metallstromschiene in direktem Kontakt befindet.
  17. Verfahren zum Bilden einer integrierten Schaltung, das Folgendes umfasst: Bilden einer ersten Gate-Struktur über einem Halbleitersubstrat; Bilden eines ersten Source/Drain-Gebiets und eines zweiten Source/Drain-Gebiets auf entgegengesetzten Seiten der ersten Gate-Struktur; Bilden einer ersten MEOL-Struktur auf dem ersten Source/Drain-Gebiet und einer zweiten MEOL-Struktur auf dem zweiten Source/Drain-Gebiet; Bilden einer leitfähigen Struktur auf und in direktem Kontakt mit der zweiten MEOL-Struktur; und Bilden eines BEOL-Metallverbindungsdrahts, der mit der zweiten MEOL-Struktur durch eine erste leitfähige Bahn, die sich durch einen ersten leitfähigen Kontakt erstreckt, der über der zweiten MEOL-Struktur angeordnet ist, und durch eine zweite leitfähige Bahn, die sich durch die leitfähige Struktur erstreckt, gekoppelt ist.
  18. Verfahren nach Anspruch 17, wobei die erste MEOL-Struktur und die zweite MEOL-Struktur sich in eine erste Richtung erstrecken und wobei der BEOL-Metallverbindungsdraht und die leitfähige Struktur sich in eine zweite Richtung erstrecken, die senkrecht zur ersten Richtung ist.
  19. Verfahren nach Anspruch 17 oder 18, das ferner Folgendes umfasst: Bilden einer dritten MEOL-Struktur über dem Halbleitersubstrat an einer Stelle, die von der zweiten MEOL-Struktur durch eine zweite Gate-Struktur getrennt ist, wobei die leitfähige Struktur eine obere Fläche der dritten MEOL-Struktur kontaktiert; und Bilden eines zweiten leitfähigen Kontakts auf einer oberen Fläche der dritten MEOL-Struktur.
  20. Verfahren nach einem der Ansprüche 17 bis 19, das ferner Folgendes umfasst: Bilden eines ersten leitfähigen Kontakts und eines zweiten leitfähigen Kontakts auf einer oberen Fläche der leitfähigen Struktur.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121084B2 (en) * 2019-07-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with through interconnect via and methods of manufacturing the same

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960231B2 (en) * 2016-06-17 2018-05-01 Qualcomm Incorporated Standard cell architecture for parasitic resistance reduction
US11189569B2 (en) 2016-09-23 2021-11-30 Advanced Micro Devices, Inc. Power grid layout designs for integrated circuits
US10579771B2 (en) * 2017-06-14 2020-03-03 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
US10586765B2 (en) * 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
KR102320047B1 (ko) 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10747931B2 (en) 2017-07-28 2020-08-18 Advanced Micro Devices, Inc. Shift of circuit periphery layout to leverage optimal use of available metal tracks in periphery logic
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US10692808B2 (en) * 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing
US11018157B2 (en) 2017-09-28 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Local interconnect structure
US11120190B2 (en) 2017-11-21 2021-09-14 Advanced Micro Devices, Inc. Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level
US10504899B2 (en) 2017-11-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with various threshold voltages and method for manufacturing the same
US10438937B1 (en) * 2018-04-27 2019-10-08 Advanced Micro Devices, Inc. Metal zero contact via redundancy on output nodes and inset power rail architecture
US10818762B2 (en) 2018-05-25 2020-10-27 Advanced Micro Devices, Inc. Gate contact over active region in cell
US11195753B2 (en) * 2018-09-18 2021-12-07 International Business Machines Corporation Tiered-profile contact for semiconductor
US11004738B2 (en) * 2018-09-21 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitance reduction by metal cut design
US10483200B1 (en) 2018-09-27 2019-11-19 Qualcomm Incorporated Integrated circuits (ICs) employing additional output vertical interconnect access(es) (VIA(s)) coupled to a circuit output VIA to decrease circuit output resistance
US20200105670A1 (en) * 2018-09-28 2020-04-02 Qualcomm Incorporated MIDDLE-OF-LINE (MOL) COMPLEMENTARY POWER RAIL(S) IN INTEGRATED CIRCUITS (ICs) FOR REDUCED SEMICONDUCTOR DEVICE RESISTANCE
KR102664157B1 (ko) * 2018-12-03 2024-05-07 엘지디스플레이 주식회사 투명표시장치
US10796061B1 (en) 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
US11810920B2 (en) 2019-11-29 2023-11-07 Samsung Electronics Co., Ltd. Integrated circuits including integrated standard cell structure
US11735592B2 (en) * 2019-12-20 2023-08-22 Samsung Electronics Co., Ltd. Integrated circuit including integrated standard cell structure
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
DE102021109463B4 (de) * 2020-05-14 2024-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und verfahren
CN113764410B (zh) * 2020-06-04 2024-03-26 上海复旦微电子集团股份有限公司 半导体单元器件
US11444073B2 (en) 2020-10-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Power distribution network
US11652050B2 (en) * 2020-12-28 2023-05-16 Advanced Micro Devices, Inc. Inset power post and strap architecture with reduced voltage droop
US11640936B2 (en) * 2021-01-08 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of fabrication thereof
US11495599B2 (en) 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3869089B2 (ja) 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
US6246118B1 (en) 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Low dielectric semiconductor device with rigid, conductively lined interconnection system
US6525419B1 (en) 2002-02-14 2003-02-25 Intel Corporation Thermally coupling electrically decoupling cooling device for integrated circuits
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
JP2006114550A (ja) 2004-10-12 2006-04-27 Renesas Technology Corp 半導体装置およびその製造方法
JP5092313B2 (ja) 2006-08-21 2012-12-05 富士通セミコンダクター株式会社 半導体装置の製造方法
US7846789B2 (en) 2007-10-16 2010-12-07 Texas Instruments Incorporated Isolation trench with rounded corners for BiCMOS process
US8138554B2 (en) * 2008-09-17 2012-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with local interconnects
JP5712579B2 (ja) * 2010-11-30 2015-05-07 富士通セミコンダクター株式会社 半導体装置
JP5627440B2 (ja) 2010-12-15 2014-11-19 キヤノン株式会社 音響装置及びその制御方法、プログラム
JP5703105B2 (ja) * 2011-04-15 2015-04-15 株式会社東芝 半導体装置及びその製造方法
JP5754334B2 (ja) * 2011-10-04 2015-07-29 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US9355910B2 (en) 2011-12-13 2016-05-31 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
US8618607B1 (en) * 2012-07-02 2013-12-31 Globalfoundries Inc. Semiconductor devices formed on a continuous active region with an isolating conductive structure positioned between such semiconductor devices, and methods of making same
JP6093556B2 (ja) * 2012-11-13 2017-03-08 富士通株式会社 半導体装置および半導体集積回路装置、電子装置
US20150171860A1 (en) 2013-11-13 2015-06-18 Skyworks Solutions, Inc. Circuits and methods for improved quality factor in a stack of transistors
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121084B2 (en) * 2019-07-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with through interconnect via and methods of manufacturing the same

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Publication number Publication date
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