TW202236569A - 密集閘極上閘極3d邏輯積體的層間電力輸送網路(pdn) - Google Patents

密集閘極上閘極3d邏輯積體的層間電力輸送網路(pdn) Download PDF

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拉爾斯 利布曼
傑佛瑞 史密斯
丹尼爾 查訥姆甘姆
保羅 古特溫
布萊恩 克萊恩
夏清 許
大衛 皮耶托莫納哥
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Abstract

本揭露的態樣提供多階層(multi-tier)半導體結構。例如，該多階層半導體結構可包括下半導體裝置階層，以及電連接至該下半導體裝置階層的下信號佈線結構。該多階層半導體結構可進一步包括一主要電力輸送網路(PDN)結構，其配置在該下半導體裝置階層以及該下信號佈線結構上，並電連接至該下半導體裝置階層。該多階層半導體結構可進一步包括一上半導體裝置階層，其配置在該主要PDN結構上並與之電連接，以及一上信號佈線結構，其配置在該主要PDN結構上並電連接至該上半導體裝置階層。

Description

密集閘極上閘極3D邏輯積體的層間電力輸送網路(PDN)
本揭露大致上關於包括半導體裝置、電晶體、以及積體電路之微電子裝置，包括微製造方法。 [共同申請案之交互參照]
本申請案主張美國臨時專利申請案第63/121,605號(申請於2020年12月4日)之利益，標題為「Inter-Tier PDN for Dense Gate-on-Gate 3D Logic Integration」，在此將其全部內容引入以供參照。
在半導體裝置之製造中(尤其是在微小尺度上)，可執行諸多製造製程，例如成膜沉積、蝕刻遮罩形成、圖案化、材料蝕刻與去除、以及摻雜處理。可重複執行此些製程以在基板上形成所欲半導體裝置元件。歷史上，利用微製造，已在一平面中形成電晶體，且佈線/金屬化形成於主動裝置平面上方，因此已被表徵為二維(2D)電路或2D製造。微縮態樣的努力已大幅增加2D電路中每單位面積之電晶體的數量，其使得例如邏輯電路和記憶電路的異質功能電路能夠整合到同一半導體基板上。然而，隨著微縮進入個位數奈米半導體裝置製造節點，2D微縮的努力正面臨更大的挑戰。半導體裝置製造商已表達對電晶體彼此堆疊之三維(3D)半導體電路的需求，作為積體電路(ICs)之進一步微縮的另一方法。
本揭露之態樣提供多階層(multi-tier)半導體結構。例如，該多階層半導體結構可包括下半導體裝置階層，以及電連接至該下半導體裝置階層的下信號佈線結構。該多階層半導體結構可進一步包括主要電力輸送網路(PDN)結構，其配置在該下半導體裝置階層以及該下信號佈線結構上，並電連接至該下半導體裝置階層。該多階層半導體結構可進一步包括上半導體裝置階層，其配置在該主要PDN結構上，並電連接至該主要PDN結構，以及上信號佈線結構，其配置在該主要PDN結構上，並電連接至該上半導體裝置階層。
在一實施例中，該多階層半導體結構可進一步包括次要PDN結構，其配置在該主要PDN結構以及該下半導體裝置階層與該下信號佈線結構之間，並將該主要PDN結構電連接至該下半導體裝置階層。例如，該次要PDN結構可比該主要PDN結構窄。
在另一實施例中，該多階層半導體結構可進一步包括矽通孔(TSV)結構，其將該下半導體裝置階層以及該下信號佈線結構電連接至該上半導體裝置階層以及該上信號佈線結構。例如，該TSV結構包括彼此垂直堆疊的複數TSV。在一實施例中，該TSV結構可貫穿該主要PDN結構。
在一些其他的實施例中，該多階層半導體結構可進一步包括配置在該上半導體裝置階層以及該主要PDN結構之間的上基板，以及埋在該上基板中的上電能軌。例如，該上電能軌可電連接該主要PDN結構至該上半導體裝置階層。
在一實施例中，該上信號佈線結構可配置在該上半導體裝置階層上。在另一實施例中，該下半導體裝置階層可配置在該下信號佈線結構上。在一些其他的實施例中，相對於該主要PDN結構，該下半導體裝置階層以及該上半導體裝置階層可為對稱的。
在一實施例中，該多階層半導體結構可進一步包括電連接至該主要PDN結構的電力分配結構。例如，該電力分配結構可配置在該上信號佈線結構以及該下信號佈線結構之外。如同另一範例，該電力分配結構可配置在該多階層半導體結構的邊界區域之內。
在一實施例中，該上半導體裝置階層可包括彼此垂直堆疊的複數上半導體裝置。例如，該等上半導體裝置可包括彼此垂直堆疊的橫向閘極全環半導體裝置。
在一實施例中，該上信號佈線結構可包括複數佈線階。
在另一實施例中，該主要PDN結構之尺寸可設計為足以在形成該上半導體裝置階層而執行退火時，屏蔽該下半導體裝置階層。
在不同實施例中，該多階層半導體結構可進一步包括配置在該上信號佈線結構上的另一下半導體裝置階層，另一下信號佈線結構電連接至該另一下半導體裝置階層，另一主要PDN結構配置在該另一下半導體裝置階層以及該另一下信號佈線結構上並電連接至該另一下半導體裝置階層，另一上半導體裝置階層配置在該另一主要PDN結構上並與之電連接，且另一上信號佈線結構配置在該另一主要PDN結構上並電連接至該另一上半導體裝置階層。
本揭露之態樣亦提供用於製造多階層半導體結構的方法。例如，該方法可包括提供下半導體裝置階層，並將下信號佈線結構電連接至該下半導體裝置階層。該方法可進一步包括將主要PDN結構配置在該下半導體裝置階層以及該下信號佈線結構上，並將該主要PDN結構電連接至該下半導體裝置階層。該方法可進一步包括將上半導體裝置階層以及上信號佈線結構配置於該主要PDN結構上，並將該上半導體裝置階層電連接至該上信號佈線結構。該方法可進一步包括將該主要PDN結構電連接至該上半導體裝置階層。
在一實施例中，該多階層半導體結構可使用序列3D整合來製造。例如，該主要PDN結構之尺寸可設計為足以在形成該上半導體裝置階層而執行退火時，屏蔽該下半導體裝置階層。
在一實施例中，該方法可進一步包括形成TSV結構，該TSV結構將該下半導體裝置階層以及該下信號佈線結構電連接至該上半導體裝置階層以及該上信號佈線結構。
應注意，此發明內容之章節並未指明本揭露或申請專利範圍之所有實施例及/或漸增之新穎態樣。而應為，此發明內容僅提供不同實施例及相對於慣用技術之新穎性對應點的初步討論。關於本揭露及實施例之額外的細節及/或可能的觀點，讀者將被導向如下進一步討論之本發明的實施方式之章節及對應之圖式。
用語「例示的」在本文係用於表示「作為一範例、舉例或圖示」。本文指定作為例示的構造、處理、設計、技術等任何實施例，非必然被解釋為更優或更有利於其他此類實施例。本文作為例示性指示的範例之特定性質或合適性既非預期性的，亦不為推斷性的。
再者，在文中可為了說明便利性而使用空間相關的用詞如「在…之下」、「在…下方」、「較低」、「在…上方」、「較高」等說明圖中所示之一元件或特徵部與另一元件或特徵部之間的關係。空間相關的詞彙意在包含除了圖中所示的位向外，設備(或裝置)於使用中或操作時的不同位向。設備(或裝置)可具有其他位向(旋轉90度或其他位向)，因此文中所用的空間相關詞彙可以類似方式解釋。
本文之技術包括能夠將電晶體有效率且緊密地整合到密集的3D邏輯功能中之新穎的構想以及相關的製程整合解決方案。3D整合(亦即，邏輯與記憶體之多個半導體裝置階層的垂直堆疊) 的目標在於藉由提供佈局佈線工具額外的自由度，以減少關鍵路徑上的導線長度，從而克服傳統二維VLSI中所遭遇的微縮限制。本文中的3D整合(3Di)技術特別適用於稱為閘極上閘極(gate-on-gate，GoG) 3Di的3D製造形成。在GoG 3Di中，二或更多矽的半導體裝置階層相繼地接合到主基板上。此矽或晶圓的接合能夠以僅受微影技術(而非晶圓或晶片接合對準公差)所限制的解析度實現具有密集連結度的邏輯與記憶單元之垂直堆疊。
密集GoG 3Di具挑戰性的一樣態為跨多個功能半導體裝置階層的電力輸送。增加電晶體的體積密度而不提供足夠電力輸送網路(PDN)將為適得其反的。本文的技術提供一微架構，其整合多階層PDN，同時亦提供有效的散熱器以防止密集3Di晶片在操作期間過熱，以及提供熱屏蔽，其可保護下半導體裝置階層的現有下半導體裝置在上半導體裝置階層的上半導體裝置之高溫處理期間免於損壞。
如本文所述之不同步驟的討論順序已基於清楚目的來呈現。一般而言，此些步驟可依任何合適的順序來執行。另外，雖然本文之每一不同特徵、技術、配置等可能在本揭露之不同地方進行討論，但其用意為每一概念可彼此獨立地或彼此組合來執行。據此，可以許多不同方式來具體實施並概觀本發明。
依據本揭露之某些實施例，圖1顯示例示多階層半導體結構100的簡化橫切面圖，其繪示使用層間PDN結構的例示密集3Di微架構，該層間PDN結構主要將層間間隙專用於電力分配。圖2顯示半導體結構100的頂視圖。可提供第一基板(或晶圓)110，例如，可提供矽或SiGe基板。第一(或上)半導體裝置階層111可配置在第一基板110上。例如，第一半導體裝置階層111可配置在第一基板110的正面110a上。第一半導體裝置階層111可包括一或更多第一(或上)半導體裝置111a，例如場效應電晶體(FETs)，其形成功能電路，例如邏輯電路或記憶電路。此外，此些FETs可為沿著正面110a排列或沿著第一基板110之厚度的方向彼此垂直堆疊的n型或p型FETs。在一實施例中，第一半導體裝置111a可包括彼此垂直堆疊的橫向閘極全環(gate-all-around，GAA)半導體裝置。
一或更多第一(或上)電能軌112可埋在第一基板110中並且通過第一矽通孔(TSVs)(例如，奈米級)114將第一半導體裝置階層111電連接至第一電力輸送網路(PDN)結構113，以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由第一PDN結構113至第一半導體裝置階層111。在一實施例中，第一PDN結構113可配置在第一基板110的背面110b上。在另一實施例中，第一PDN結構113可包括PDN線或板。
第一(或上)信號佈線結構(或第一佈線階層)115可配置在第一半導體裝置階層111之上，並且用於將第一半導體裝置階層111電連接至例如配置在第一信號佈線結構115上的另一半導體裝置階層 (圖未顯示)。第一信號佈線結構115可包括一或更多佈線層(或佈線階)，每一佈線層包括一或更多佈線軌道，該等佈線軌道沿著第一基板110的正面110a之方向延伸。通常，在一佈線層中的佈線軌道將在垂直於相鄰佈線層中的佈線軌道方向之方向上運行。例如，第一信號佈線結構115可包括二佈線層1151以及1152，且佈線層1151可包括16條佈線軌道，該等佈線軌道在一方向上(例如，垂直於圖頁的平面)延伸，其垂直於沿著第一基板110的正面110a之佈線層1152中的佈線軌道之方向。
第三PDN結構(例如，PDN線或板)133可配置在第一PDN結構113之下。為了提供低電阻主要電力分配，第三PDN結構133可為非常寬的。在一實施例中，第一PDN結構113可作為次要PDN結構(或次要電力平面、局部電力分配結構)，而第三PDN結構133可作為主要PDN結構(或主要電力平面、中心電力主幹，全域電力平面)以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由電力供應器(圖未顯示)依序地通過第一PDN結構113、第一TSVs 114、以及第一電能軌112而供應至第一半導體裝置階層111。例如，第三PDN結構133可比第一PDN結構113更寬。在一實施例中，可省略第一PDN結構113，第一電能軌112可藉由第一TSVs 114而將第一半導體裝置階層111電連接至第三PDN結構133，且第三PDN結構133因此可提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由電力供應器依序地通過第一TSVs 114以及第一電能軌112而供應至第一半導體裝置階層111。
第二基板(或晶圓)120，例如矽或SiGe基板，可配置在第三PDN結構133之下。第二(或下)半導體裝置階層121可配置在第二基板120上。例如，第二半導體裝置階層121可配置在第二基板120的正面120a上。第二半導體裝置階層121可包括一或更多第二(或下)半導體裝置121a，例如形成功能電路的FETs，例如邏輯電路或記憶電路。此外，此些FETs可為沿著正面120a排列或沿第二基板120的厚度方向彼此垂直堆疊的n型或p型FETs。在一實施例中，第二半導體裝置121a可包括彼此垂直堆疊的橫向GAA半導體裝置。
一或更多第二電能軌122可埋在第二基板120中並且通過第二TSVs(例如，奈米級)124將第二半導體裝置階層121電連接至第二PDN結構123，以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由第二PDN結構123至第二半導體裝置階層121。第二PDN結構123可形成在第二基板120的背面120b上。
在一實施例中，第二PDN結構123可作為次要PDN結構(或次要電力平面、局部電力分布線) ，而第三PDN結構133可作為主要PDN結構(或主要電力平面、中心電力主幹)以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由電力供應器(圖未顯示)依序地通過第三PDN結構133、第二TSVs 124、以及第二電能軌122供應至第二半導體裝置階層121。例如，第三PDN結構133可比第二PDN結構123更寬。在一實施例中，可省略第二PDN結構123，第二電能軌122可藉由第二TSVs 124而將第二半導體裝置階層121電連接至第三PDN結構133，且第三PDN結構133可因此提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由電力供應器依序地通過第二TSVs 124以及第二電能軌122供應至第二半導體裝置階層121。
在一實施例中，上階層(包括第一半導體裝置階層111、第一電能軌112、第一基板110、以及第一信號佈線結構115)以及下階層(包括第二半導體裝置階層121、第二電能軌122、第二基板120、以及第二信號佈線結構125(描述於下文))可藉由層間間隙160分隔開，該層間間隙160以第一PDN結構113、第二PDN結構123、以及第三PDN結構133填充。
第二(或下)信號佈線結構(或第二佈線階層)125可配置在第二半導體裝置階層121之下，並且用於將第二半導體裝置階層121電連接至例如配置在第二信號佈線結構125下的另一半導體裝置階層(圖未顯示)。第二信號佈線結構125可包括一或更多佈線層(或佈線階)，每一佈線層包含一或更多佈線軌道，該等佈線軌道沿著第二基板120的正面120a之方向延伸。通常，在一佈線層中的佈線軌道將在垂直於相鄰佈線層中的佈線軌道方向之方向上運行。例如，第二信號佈線結構125可包括二佈線層1251以及1252，且佈線層1251可包括16條佈線軌道，該等佈線軌道在一方向上(例如，垂直於圖頁的平面)延伸，其垂直於沿著第二基板120的正面120a之佈線層1252中的佈線軌道之方向。
半導體結構100更可包括一或更多TSV結構140。TSV結構140可將第一半導體裝置階層111和第一信號佈線結構115電連接至第二半導體裝置階層121和第二信號佈線結構125。例如，TSV結構140可包括彼此垂直堆疊的複數TSVs。作為另一範例，TSV結構140可包括單一TSV(或層對層通孔)。在一實施例中，TSV結構140可貫穿第一PDN結構113、第三PDN結構133、以及第二PDN結構123中的全部者，如圖1所示。在另一實施例中，TSV結構140可貫穿第一PDN結構113、第三PDN結構133、以及第二PDN結構123中的二者、一者或無貫穿。
半導體結構100更可包括電力分配結構(例如，電力分配TSV)153，其電連接至第三PDN結構(亦即，主要電力平面或中心電力主幹)133並將電力供給至其中。在一實施例中，電力分配結構153可垂直於第三PDN結構133並貫穿第一半導體裝置階層111以及第二半導體裝置階層121。在另一實施例中，電力分配結構153可配置在第一信號佈線結構115以及第二信號佈線結構125之外。在某些其他實施例中，電力分配結構153可配置在半導體結構100的未充分使用區域之內。例如，電力分配結構153可配置在半導體結構100的邊界區域之內。在一實施例中，電力分配結構153可包括彼此垂直堆疊的複數TSVs。在另一實施例中，電力分配結構153可包括單一TSV(或層對層通孔)。
在一實施例中，第一半導體裝置階層111以及第二半導體裝置階層121相對於第三PDN結構133可為對稱的(例如，被構造為鏡像對稱)，以允許兩者連接至背面PDNs(例如，第一PDN結構113、第三PDN結構133、以及第二PDN結構123)，其較佳係通過埋入的電能軌(例如，第一電能軌112以及第二電能軌122)。
在圖1所示的例示實施例中，半導體結構100包括一對半導體裝置階層(亦即，第一半導體裝置階層111以及第二半導體裝置階層121)。在另一實施例中，半導體結構100可包括更多對的半導體裝置階層，並且第三PDN結構133(和/或第一PDN結構113和/或第二PDN結構123)可配置在任一對半導體裝置階層之間。
在一實施例中，第一半導體裝置階層111(以及第二半導體裝置階層121)可在前段製程(FEOL)階段製造，第一電能軌112(和第二電能軌122)可在中段製程(MOL)階段製造，並且第一信號佈線結構115(以及第二信號佈線結構125)可在後端製程(BEOL)階段製造。然後，第一PDN結構113、第二PDN結構123、以及第三PDN結構133可接合在上階層(包括第一半導體裝置階層111、第一基板110、第一電能軌112、以及第一信號佈線結構115)與下階層(包括第二半導體裝置階層121、第二基板120、第二電能軌122、以及第二信號佈線結構125)之間。接合處理可以包括混合接合(hybrid bonding)，其泛指熱壓接合的任何替代方案，其以某些其他形式的接合來結合金屬互連。混合接合可包括黏合劑，或涉及不同互連金屬，例如銅(Cu)、銦(In)、以及銀(Ag)。上階層和下階層可以晶圓至晶圓或晶粒至晶圓的混合接合方式來接合。例如，上階層可包含複數小晶片(晶粒)，其可能具有不同尺寸，此些晶粒可先傳送到載體晶圓上，接著載體晶圓可接合至下階層，且最後可移除載體晶圓。作為另一範例，可使用取放倒裝晶片接合器將上階層的晶粒單獨地傳送到下階層。
在另一實施例中，半導體結構100可通過依序的3D整合(3Di)(某些人亦稱為單片3Di)製造，以實現與密集層間佈線相容的覆蓋公差。此種單片3Di涉及在同一基板上逐一地依序製造複數半導體裝置階層(例如，上階層以及下階層)。因只有一基板，故無需對準、減薄、接合、或TSVs。例如，在CEA-Leti 所開創之序列3Di製程的CoolCube TM中(更多資訊可於以下網站找到：https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit)，下階層可在熱預算達到1000 ºC下建造，接著可將絕緣層上矽(SoI) 層接合至下階層的頂部，且最後可在低於600 ºC(例如遠低於1000 ºC的500 ºC)之另一熱預算下在下階層上建造上階層。此較低的熱預算可確保在製造上階層的同時不會降低下階層的性能，並且不會降低上階層的固有性能。如此的序列3Di製程的主要優點是上階層與既有下階層近乎完美地對準。
由於半導體結構100包括配置在下階層上方的第三PDN結構133，因此在一實施例中，第三PDN結構133的尺寸可設計為足以在形成第一半導體裝置階層111(亦即，上階層)的第一半導體裝置111a而執行退火時，屏蔽第二半導體裝置階層121(亦即，下階層)的第二半導體裝置121a。除了提供屏蔽之外，由於第三PDN結構133可為非常寬的，故第三PDN結構133亦可為半導體結構100提供穩健性。可為非常寬的第三PDN結構133可將異常大的金屬線或金屬板放置在緊鄰第一半導體裝置111a以及第二半導體裝置121a的位置，並且作為將熱從第一半導體裝置111a以及第二半導體裝置121a傳導離開之非常有效的散熱器。
在一實施例中，二或更多的多階層半導體結構100可彼此堆疊。例如，另一第二信號佈線結構(例如，第二信號佈線結構125)可配置在第一信號佈線結構115上，另一第二半導體裝置階層(例如，第二半導體裝置階層121)可配置在該另一第二半導體信號佈線結構上並與之電連接，另一第三PDN結構(例如，第三PDN結構133)可配置在該另一第二半導體裝置階層上並與之電連接，另一第一半導體裝置階層(例如，第一半導體裝置階層111)可配置在該另一第三PDN結構上並與之電連接，且另一第一信號佈線結構(例如，第一信號佈線結構115)可配置在另一上半導體裝置階層上並與之電連接，因此形成彼此堆疊的兩個多階層半導體結構100。在另一實施例中，另一第一PDN結構(例如第一PDN結構113)可配置在該另一第一半導體裝置階層以及該另一第三PDN結構之間並電連接至該另一第三PDN結構，和/或另一第二PDN結構(例如，第二PDN結構123)可配置在該另一第二半導體裝置階層以及該另一第三PDN結構之間並電連接至該另一第三PDN結構。
圖3為描繪依據本揭露的某些實施例之用於製造多階層半導體結構的例示性方法300的流程圖。在一實施例中，所示的例示性方法300的一些步驟可同時執行或與所示不同的順序執行、可由其他方法步驟代替、或者可省略。亦可依據需求而執行附加的方法步驟。在另一實施例中，例示性方法300可對應於圖1的多階層半導體結構100。
在步驟S310，提供下半導體裝置階層。例如，可提供第二半導體裝置階層121。在一實施例中，下半導體裝置階層可包括下半導體裝置。例如，第二半導體裝置階層121可包括第二半導體裝置121a。
在步驟S320，下半導體裝置階層可電連接至下信號佈線結構(或下佈線階層)。例如，第二半導體裝置階層121可電連接至第二信號佈線結構125。在一實施例中，第二半導體裝置階層121可配置在第二信號佈線結構125上。
在步驟S330，主要PDN結構(例如，PDN線或板)可配置在下半導體裝置階層以及下信號佈線結構上。例如，第三PDN結構133可配置在第二半導體裝置階層121以及第二信號佈線結構125上。
在步驟S340，主要PDN結構可電連接至下半導體裝置階層。例如，第三PDN結構133可電連接至第二半導體裝置階層121。
在步驟S350，上半導體裝置階層以及上信號佈線結構(或上佈線階層)可配置在主要PDN結構上。例如，第一半導體裝置階層111以及第一信號佈線結構115可配置在第三PDN結構133上。在一實施例中，上半導體裝置階層可包括上半導體裝置。例如，第一半導體裝置階層111可包括第一半導體裝置111a。在另一實施例中，上信號佈線結構可配置在上半導體裝置階層上。例如，第一信號佈線結構115可配置在第一半導體裝置階層111上。
在步驟S360，上半導體裝置階層可電連接至上信號佈線結構。例如，第一半導體裝置階層111可電連接至第一信號佈線結構115。
在步驟S370，主要PDN結構可電連接至上半導體裝置階層。例如，第三PDN結構133可電連接至第一半導體裝置階層111。
在前述中，已提出特定細節，例如處理系統之特定幾何以及其中所使用之不同元件及處理之敘述。然而，吾人應了解，本文之技術可實行於不同於這些特定細節之其他實施例，且此等細節係用於解釋之目的而非用以設限制。本文揭露之實施例已參照附圖敘述。同樣地，為了作解釋，已提到特定數目、材料、及配置以供徹底理解。然而，在無這些特定細節的情況下，亦可能實行實施例。實質上具有相同功能性結構之元件係由類似的參考符號表示，因此可能省略所有多餘的敘述。
已將各種技術描述為多重的分散操作以協助理解各實施例。不應將描述之順序解釋為隱含有這些操作必須係順序相依之意。這些操作確實並不需依呈現之順序執行。所述之操作可依不同於所述之實施例的順序執行。在額外之實施例中，可執行不同額外之操作及/或可省略所述之操作。
本文所提及之「基板」或「目標基板」基本上指涉依據本揭露的某些實施例而受處理之物體。該基板可包含任何材料部分或元件之結構，特別係半導體或其他電子元件，以及可係例如一基底基板結構，如半導體晶圓、標線片，或是在基底基板結構之上方或覆蓋其上之膜層例如一薄膜。因此，基板並不限於任何特定基底結構、基底層或覆蓋層、經圖案化或未經圖案化，而係考量包含任何此類膜層或基底結構，以及任何膜層和/或基底結構之組合。該敘述可參考基板之特定類型，但僅為了說明之目的。
熟悉本技藝者亦將理解，可對前述之該技術之操作做出許多變化，而依然能達到本揭露之相同目的。本揭露之範圍擬包含此類變化。因此，不擬將本揭露之實施例之以上敘述視為限制性者。而擬將對於本揭露之實施例的任何限制於以下申請專利範圍說明。
100:半導體結構 110:第一基板 110a:正面 110b:背面 111:第一半導體裝置階層 111a:第一半導體裝置 112:第一電能軌 113:第一PDN結構 114:第一TSVs 115:第一信號佈線結構 1151:佈線階層 1152:佈線階層 120:第二基板 120a:正面 120b:背面 121:第二半導體裝置階層 121a:第二半導體裝置 122:第二電能軌 123:第二PDN結構 124:第二TSVs 125:第二信號佈線結構 1251:佈線階層 1252:佈線階層 133:第三PDN結構 140:TSV結構 153:電力分配TSV 160:層間間隙 100:半導體結構 112:第一電能軌 113:第一PDN結構 133:第三PDN結構 153:電力分配TSV S310-S370:步驟
參考以下隨附圖式而詳細描述作為範例的本揭露之不同實施例，其中相似的數字代表相似的元件，且其中：
圖1顯示依據本揭露之某些實施例，多階層半導體結構的簡化橫切面圖；
圖2顯示依據本揭露之某些實施例，該半導體結構的頂視圖；以及
圖3為描繪依據本揭露之某些實施例用於製造多階層半導體結構的例示方法之流程圖。
100:半導體結構
110:第一基板
110a:正面
110b:背面
111:第一半導體裝置階層
111a:第一半導體裝置
112:第一電能軌
113:第一PDN結構
114:第一TSVs
115:第一信號佈線結構
1151:佈線階層
1152:佈線階層
120:第二基板
120a:正面
120b:背面
121:第二半導體裝置階層
121a:第二半導體裝置
122:第二電能軌
123:第二PDN結構
124:第二TSVs
125:第二信號佈線結構
1251:佈線階層
1252:佈線階層
133:第三PDN結構
140:TSV結構
153:電力分配TSV
160:層間間隙

Claims (20)

  1. 一種多階層半導體結構，包含： 一下半導體裝置階層； 一下信號佈線結構，其電連接至該下半導體裝置階層； 一主要電力輸送網路(PDN)結構，其配置在該下半導體裝置階層以及該下信號佈線結構上，並電連接至該下半導體裝置階層； 一上半導體裝置階層，其配置在該主要PDN結構上，並電連接至該主要PDN結構；以及 一上信號佈線結構，其配置在該主要PDN結構上，並電連接至該上半導體裝置階層。
  2. 如請求項1之多階層半導體結構，更包含一次要PDN結構，其配置在該主要PDN結構以及該下半導體裝置階層與該下信號佈線結構之間，並將該主要PDN結構電連接至該下半導體裝置階層，該次要PDN結構比該主要PDN結構窄。
  3. 如請求項1之多階層半導體結構，更包含一矽通孔(TSV)結構，其將該下半導體裝置階層以及該下信號佈線結構電連接至該上半導體裝置階層以及該上信號佈線結構。
  4. 如請求項3之多階層半導體結構，其中該TSV結構貫穿該主要PDN結構。
  5. 如請求項3之多階層半導體結構，其中該TSV結構包括彼此垂直堆疊的複數TSV。
  6. 如請求項1之多階層半導體結構，更包含： 另一下半導體裝置階層，其配置在該上信號佈線結構上； 另一下信號佈線結構，其電連接至該另一下半導體裝置階層； 另一主要PDN結構，其配置在該另一下半導體裝置階層以及該另一下信號佈線結構上，並電連接至該另一下半導體裝置階層； 另一上半導體裝置階層，其配置在該另一主要PDN結構上，並電連接至該另一主要PDN結構；以及 另一上信號佈線結構，其配置在該另一主要PDN結構上，並電連接至該另一上半導體裝置階層。
  7. 如請求項1之多階層半導體結構，更包含： 一上基板，其配置在該上半導體裝置階層以及該主要PDN結構之間；以及 一上電能軌，其埋在該上基板中，該上電能軌電連接該主要PDN結構至該上半導體裝置階層。
  8. 如請求項1之多階層半導體結構，其中該上信號佈線結構係配置在該上半導體裝置階層上。
  9. 如請求項8之多階層半導體結構，其中該下半導體裝置階層係配置在該下信號佈線結構上。
  10. 如請求項9之多階層半導體結構，其中相對於該主要PDN結構，該下半導體裝置階層以及該上半導體裝置階層為對稱的。
  11. 如請求項1之多階層半導體結構，更包含電連接至該主要PDN結構的一電力分配結構，該電力分配結構配置在該上信號佈線結構以及該下信號佈線結構之外。
  12. 如請求項11之多階層半導體結構，其中該電力分配結構係配置在該多階層半導體結構的一邊界區域之內。
  13. 如請求項1之多階層半導體結構，其中該上半導體裝置階層包括彼此垂直堆疊的複數上半導體裝置。
  14. 如請求項13之多階層半導體結構，其中該等上半導體裝置包括彼此垂直堆疊的橫向閘極全環半導體裝置。
  15. 如請求項1之多階層半導體結構，其中該上信號佈線結構包括複數佈線階。
  16. 如請求項1之多階層半導體結構，其中該主要PDN結構之尺寸係設計為足以在形成該上半導體裝置階層而執行退火時，屏蔽該下半導體裝置階層。
  17. 一種製造多階層半導體結構的方法，該方法包含： 提供一下半導體裝置階層； 電連接一下信號佈線結構至該下半導體裝置階層； 將一主要PDN結構配置在該下半導體裝置階層以及該下信號佈線結構上； 電連接該主要PDN結構至該下半導體裝置階層； 將一上半導體裝置階層以及一上信號佈線結構配置於該主要PDN結構上； 電連接該上半導體裝置階層至該上信號佈線結構；以及 電連接該主要PDN結構至該上半導體裝置階層。
  18. 如請求項17之製造多階層半導體結構的方法，其中該多階層半導體結構係使用序列3D整合來製造。
  19. 如請求項18之製造多階層半導體結構的方法，其中該主要PDN結構之尺寸係設計為足以在形成該上半導體裝置而執行退火時，屏蔽該下半導體裝置階層。
  20. 如請求項17之製造多階層半導體結構的方法，更包含形成一TSV結構，其將該下半導體裝置階層以及該下信號佈線結構電連接至該上半導體裝置階層以及該上信號佈線結構。
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