CN117457627A - 半导体封装结构、半导体器件及其形成方法 - Google Patents

半导体封装结构、半导体器件及其形成方法 Download PDF

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Abstract

实施例半导体器件可以包括半导体管芯堆叠件，半导体管芯堆叠件具有包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯以及包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯，从而使得第一背侧互连结构电连接至第二前侧互连结构。第一半导体管芯可以包括设置在第一前侧互连结构和第一背侧互连结构之间的第一中心部分，第二半导体管芯可以包括设置在第二前侧互连结构和第二背侧互连结构之间的第二中心部分，并且第一中心部分和第二中心部分的每个可以包括形成在半导体衬底中或上的电路元件。第一前侧互连结构和第二前侧互连结构以及第一背侧互连结构和第二背侧互连结构的每个可以包括形成在介电层内的互连件。本申请的实施例还涉及半导体封装结构和形成半导体器件的方法。

Description

半导体封装结构、半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体封装结构、半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体层以及使用光刻和蚀刻来图案化各个材料层以在其上形成电路组件和元件来制造。通常在单个半导体晶圆上制造数十或数百个集成电路，并且通过沿划线在集成电路之间锯切来分割晶圆上的独立管芯。例如，独立管芯通常单独封装在多芯片模块中或其它类型的封装中。
随着半导体封装件变得更加复杂，封装尺寸趋向于变得更大，以在每个封装件中容纳更多数量的集成电路和/或管芯。这些更大且更复杂的半导体封装件在半导体封装件的各个组件之间制造有效且可靠的互连方面带来了挑战。因此，存在对半导体封装设计的改进的持续需求，重点在于减小互连长度，从而减小欧姆损耗、热量生成和信号延迟。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：半导体管芯堆叠件，包括：第一半导体管芯，包括第一前侧互连结构和第一背侧互连结构；以及第二半导体管芯，包括第二前侧互连结构和第二背侧互连结构，其中，所述第一背侧互连结构电连接至所述第二前侧互连结构。
本申请的另一些实施例提供了一种半导体封装结构，包括：中介层；第一管芯堆叠件，电连接至所述中介层；以及第二管芯堆叠件，电连接至所述中介层，其中，所述第一管芯堆叠件和所述第二管芯堆叠件的每个包括堆叠为使得一个半导体管芯的背侧互连结构电连接至另一半导体管芯的前侧互连结构的两个或多个半导体管芯。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯；形成包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯；以及将所述第一背侧互连结构电连接至所述第二前侧互连结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据各个实施例的包括第一半导体管芯和第二半导体管芯的芯片组装结构的垂直截面图。
图2是根据各个实施例的包括五个半导体管芯的芯片组装结构的垂直截面图。
图3A是根据各个实施例的可以形成芯片组装结构的部分的管芯堆叠件的垂直截面图。
图3B是根据各个实施例的图3A的管芯堆叠件中的半导体管芯的垂直截面图。
图3C是根据各个实施例的图3A的管芯堆叠件中的半导体管芯的垂直截面放大图。
图4A是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的中间结构的垂直截面图。
图4B是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4C是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4D是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4E是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4F是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4G是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的进一步中间结构的垂直截面图。
图4H是根据各个实施例的包括支撑在切割框架上的两个双侧半导体管芯的结构的垂直截面图。
图5A是根据各个实施例的在形成互补金属氧化物半导体(CMOS)晶体管、金属互连结构和介电材料层之后的结构的垂直截面图。
图5B是根据各个实施例的在形成中心部分和前侧互连结构期间的进一步结构的垂直截面图。
图5C是根据各个实施例的在形成上部层级金属互连结构之后的进一步结构的垂直截面图。
图5D是根据各个实施例的已经在两个相应垂直邻接的互连层级介电层内形成两个额外器件的进一步结构的垂直截面图。
图6A是根据各个实施例的可以用于形成双侧半导体管芯的中间结构的垂直截面图。
图6B是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构的垂直截面图。
图6C是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构的垂直截面图。
图6D是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构的垂直截面图。
图6E是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构的垂直截面图。
图6F是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构的垂直截面图。
图7A是根据各个实施例的可以用于形成一个或多个半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图7B是根据各个实施例的电耦合以形成两个半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图8A是根据各个实施例的彼此电耦合以形成半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图8B是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图8C是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图8D是根据各个实施例的电耦合以形成两个半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图9A是根据各个实施例的彼此电耦合以形成半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图9B是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图9C是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图9D是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图9E是根据各个实施例的彼此电耦合以形成进一步半导体管芯堆叠件的多个双侧半导体管芯的垂直截面图。
图10是根据各个实施例的包括中介层和多个半导体管芯堆叠件的半导体封装结构的垂直截面图。
图11是示出根据各个实施例的形成半导体器件的方法的各个操作的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应解释。除非另有明确说明，否则具有相同参考标号的每个元件假定为具有相同的材料组分，并且假定为具有相同厚度范围内的厚度。
通常，在半导体封装件中，可以在共同衬底上安装许多半导体集成电路(IC)管芯(即，“芯片”)。半导体封装件通常包括包围IC管芯以保护IC管芯免受损坏的外壳。外壳也可以从半导体封装件提供足够的散热。在一些实例中，半导体封装件可以包括封装盖，封装盖可以包括导热材料(例如，金属或金属合金，诸如铜)。封装盖可以位于IC管芯上方。来自IC管芯的热量可以从IC管芯的上表面传递至封装盖中，并且可以最终消散至环境中。热量可以可选地通过散热器消散或者通过半导体封装件的其它组件消散，散热器可以附接至盖或者可以与盖一体形成。半导体封装器件日益增加的复杂性带来了与减小欧姆损耗从而减小热量生成和信号传播延迟的需求相关的挑战。为了缓解这样的问题，需要新的设计来通过增加封装集成度来减小互连长度。
本文公开的各个实施例可以通过使用双侧半导体管芯来提供优于现有半导体封装件的优势，双侧半导体管芯可以每个包括中心部分，中心部分具有在前段制程(FEOL)工艺中形成的电路，该中心部分设置在在后段制程(BEOL)工艺中形成的前侧互连结构、电路和也在BEOL工艺中形成的背侧互连结构之间。每个双侧管芯中的FEOL电路组件可以配置为提供相应的功能(例如，逻辑电路、存储器电路、图像处理电路、功率输送电路、模拟电路等)。因为不同的功能可以由不同的半导体管芯来提供，所以可以优化第一半导体管芯的性能，而不考虑可以如何优化第二半导体管芯或者第一半导体管芯优化可以如何不利于第二半导体管芯，反之亦然。此外，不同半导体管芯的前侧互连结构和背侧互连结构内的电接合结构的标准布局可以允许多种不同类型的半导体管芯彼此电连接以形成芯片组装结构。
实施例半导体器件可以包括半导体管芯堆叠件，半导体管芯堆叠件具有包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯以及包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯，从而使得第一背侧互连结构电连接至第二前侧互连结构。第一半导体管芯可以包括设置在第一前侧互连结构和第一背侧互连结构之间的第一中心部分，第二半导体管芯可以包括设置在第二前侧互连结构和第二背侧互连结构之间的第二中心部分，并且第一中心部分和第二中心部分的每个可以包括形成在半导体衬底中或上的电路元件。第一前侧互连结构和第二前侧互连结构以及第一背侧互连结构和第二背侧互连结构的每个可以包括形成在介电层内的互连件。
实施例半导体封装结构可以包括中介层、电连接至中介层的第一管芯堆叠件和电连接至中介层的第二管芯堆叠件。第一管芯堆叠件和第二管芯堆叠件可以每个包括堆叠为使得一个半导体管芯的背侧互连结构可以电连接至另一半导体管芯的前侧互连结构的两个或多个半导体管芯。第一管芯堆叠件还可以包括：第一半导体管芯，包括第一前侧互连结构和第一背侧互连结构；以及第二半导体管芯，包括第二前侧互连结构和第二背侧互连结构，从而使得第一背侧互连结构电连接至第二前侧互连结构。第二管芯堆叠件还可以包括：第三半导体管芯，包括第三前侧互连结构和第三背侧互连结构；以及第四半导体管芯，包括第四前侧互连结构和第四背侧互连结构，从而使得第三背侧互连结构电连接至第四前侧互连结构。
形成半导体器件的实施例方法可以包括：形成包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯；形成包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯；以及将第一背侧互连结构电连接至第二前侧互连结构。根据方法，形成第一半导体管芯和第二半导体管芯的每个还可以包括：在前段制程工艺中，在半导体衬底中或上形成包括电路元件的中心部分；实施第一后段制程工艺以在第一介电层中形成前侧互连结构；以及实施第二后段制程工艺以在第二介电层中形成背侧互连结构。该方法可以实施为使得中心部分设置在前侧互连结构和背侧互连结构之间。
本文公开的各个实施例结构和方法可以用于形成芯片组装结构，其中各个电路(例如，存储器阵列和控制存储器阵列的操作的外围电路)可在不同的半导体管芯中实现。实施例半导体管芯可以形成为具有双侧配置，包括设置在前侧互连结构和背侧互连结构之间的中心部分，如下面更详细描述的(例如，见图3A至图3C和相关描述)。中心部分可以在FEOL工艺中实现，FEOL工艺在半导体衬底中或上生成电路元件。前侧互连结构和背侧互连结构的每个可以在相应的BEOL工艺中形成，从而使得前侧互连结构和背侧互连结构每个包括形成在相应介电层内的电互连件。
如本文所使用，“后段制程”组件或“BEOL”组件是指形成在接触层级处或金属互连层级处的任何组件。“金属互连层级”是指金属互连结构(诸如金属线或金属通孔结构)垂直延伸通过的层级。如本文所使用，如果随后是形成接触层级结构，或者在不形成任何接触层级结构或任何金属互连结构的情况下(即，随后不是形成任何接触层级结构或任何金属互连结构)，“前段制程”组件或“FEOL”组件是指在形成任何接触层级结构之前形成的任何组件。
通常，FEOL组件是指可以在场效应晶体管的节点上形成任何接触通孔结构之前在CMOS制造工艺期间形成的半导体器件组件，并且BEOL组件是指可以在场效应晶体管的节点上形成接触通孔结构的最早的接触通孔形成工艺期间或之后在CMOS制造工艺期间形成的半导体器件组件。在任何非常规制造步骤集成至CMOS制造工艺中的实施例中，在场效应晶体管的节点上形成任何接触通孔结构之前形成的组件可以称为FEOL组件，并且在场效应晶体管的节点上形成接触通孔结构的最早的接触通孔形成工艺期间或之后形成的组件可以称为BEOL组件。
通常，可以在半导体衬底内、直接在半导体衬底上或间接在半导体衬底上形成FEOL组件，而在半导体衬底和组件之间没有任何介入的金属互连结构。FEOL组件的实例包括使用半导体衬底的部分作为沟道的部分的平面场效应晶体管、鳍式场效应晶体管(FinFET)、全环栅场效应晶体管以及包括半导体衬底的部分的任何器件组件，半导体衬底的部分具有比相应器件组件的横向范围大的横向范围。通常，对于每个FEOL组件，没有金属互连结构从包括FEOL组件的顶面的第一水平面垂直延伸至包括FEOL组件的底面的第二水平面，或者FEOL组件接触具有比FEOL组件大的横向范围的半导体材料层，或由具有比FEOL组件大的横向范围的半导体材料层横向围绕。
BEOL组件的实例可以包括嵌入金属通孔结构或嵌入金属线结构的任何介电材料层、任何金属互连结构、在不使用半导体衬底的任何部分的情况下形成的存储器单元、在不使用半导体衬底的任何部分的情况下形成的选择器单元、在不使用半导体衬底的任何部分的情况下形成的薄膜晶体管(但是可以包括图案化的半导体材料部分，半导体材料部分具有不超过独立薄膜晶体管或合并的薄膜晶体管簇的横向范围的横向范围)以及接合焊盘。通常，对于每个BEOL组件，至少一个金属互连结构从包括BEOL组件的顶面的第一水平面垂直延伸至包括BEOL组件的底面的第二水平面，并且BEOL组件不接触具有比BEOL组件大的横向范围的半导体材料层，并且不由具有比BEOL组件大的横向范围的半导体材料层横向围绕。
如上所述，芯片组装结构可以包括半导体管芯堆叠件，半导体管芯堆叠件包括两个或多个双侧半导体管芯，每个具有设置在前侧互连结构和背侧互连结构(在相应的BEOL工艺中形成)之间的中心部分(在FEOL工艺中形成)。例如，管芯堆叠件可以包括第一双侧半导体管芯和第二双侧半导体管芯。第一半导体管芯可以包括第一前侧互连结构和第一背侧互连结构，并且第二半导体管芯可以包括第二前侧互连结构和第二背侧互连结构。第一半导体管芯和第二半导体管芯可以通过将第一半导体管芯的第一背侧互连结构电连接至第二半导体管芯的第二前侧互连结构而彼此电连接。
第一半导体管芯和第二半导体管芯可以使用管芯至管芯连接而集成至芯片组装结构中，这可以使用混合接合工艺来实现。混合接合工艺可以在第一背侧互连结构的第一电接合结构和第二前侧互连结构的第二电接合结构之间生成直接金属至金属接合。混合接合工艺还可以在第一背侧互连结构的第一介电层和第二前侧互连结构的第二介电层之间生成直接电介质至电介质接合。可以使用各种其它接合结构来形成管芯至管芯的连接，如下面更详细描述的。
在进一步实施例中，芯片组装结构可以由三个或多个双侧半导体管芯形成。例如，第一半导体管芯可以包括逻辑电路，第二半导体管芯可以包括存储器电路，并且第三半导体管芯可以包括额外的逻辑电路、额外的存储器电路、图像处理电路、功率输送电路、模拟电路、无源器件组件、散热组件(例如，热管)等。在其它实施例中，芯片组装结构可以包括管芯堆叠件，管芯堆叠件包括四个或多个双侧半导体管芯。管芯堆叠件可以电连接至中介层或封装衬底，以形成半导体封装结构。在进一步实施例中，半导体封装结构可以包括电连接至中介层或封装衬底的两个或多个管芯堆叠件。
如上所述，并且下面更详细描述，各个双侧半导体管芯的每个可以包括形成在半导体衬底中或上的中心部分中的电路元件，而前侧互连结构和背侧互连结构可以没有任何前段制程器件组件，诸如半导体衬底。在一些实施例中，前侧互连结构和背侧互连结构中的一个或两个可以包括额外的BEOL电路组件，诸如至少一个BEOL存储器电路、至少一个BEOL逻辑电路等。
芯片堆叠件中的双侧半导体管芯的每个可以包括配置为提供相应的功能(例如，逻辑电路、存储器电路、图像处理电路、功率输送电路、模拟电路等)的FEOL电路组件。因为不同的功能可以由不同的半导体管芯提供，所以可以独立地选择可以用于制造第一半导体管芯(例如，存储器管芯)的处理步骤组和可以用于制造第二半导体管芯(例如，逻辑管芯)的处理步骤组。因此，可以优化第一半导体管芯的性能，而不考虑可以如何优化第二半导体管芯和/或不考虑第一半导体管芯的优化可以如何不利地影响第二半导体管芯，反之亦然。例如，可以以存储器单元的密度为重点来优化存储器管芯，并且可以以器件速度、工艺可变性的减小以及操作期间半导体器件的可靠性(包括但不限于器件相对于电源电压变化的可靠性)为重点来优化逻辑管芯。
半导体管芯堆叠件中的各个半导体管芯的单独制造工艺和优化可以允许以更低的成本生产芯片组装结构，并且相对于使用其它方法制造的半导体器件具有改进的性能。此外，使用具有BEOL前侧互连结构和BEOL背侧互连结构的双侧半导体管芯可以简化管芯之间的管芯至管芯连接，并且可以在可以组合以形成管芯堆叠件的半导体管芯的类型中提供更大的灵活性。例如，不同半导体管芯的前侧互连结构和背侧互连结构内的电接合结构的标准布局可以允许各种不同类型的半导体管芯彼此电连接以形成芯片组装结构。
图1是根据各个实施例的包括第一半导体管芯102和第二半导体管芯104的芯片组装结构100的垂直截面图。第一半导体管芯102可以配置为包括存储器单元阵列和电连接至存储器单元的相应节点的金属互连结构的存储器管芯(未明确显示)。第二半导体管芯104可以配置为包含控制电路的管芯，其可以包括控制电路。控制电路可以包括配置为控制第一半导体管芯102的存储器阵列中的存储器单元阵列的操作的场效应晶体管。第一半导体管芯102和第二半导体管芯104的每个可以配置为双侧半导体管芯，如下面参考图3A至图3C更详细描述的。
第一半导体管芯102可以使用各种类型的管芯至管芯接合电连接至第二半导体管芯104，如图1中所示的各种接合配置(106a、106b、106c、106d、106e)所示。在示例性实施例中，第一半导体管芯102可以包括第一接合结构180，并且第二半导体管芯104可以包括第二接合结构280。在第一半导体管芯102配置为存储器管芯的实施例中，至少第一接合结构180的子集可以电连接至存储器管芯中的金属互连结构。如图所示，第一接合结构180可以由第一接合层级介电层160横向围绕，第一接合层级介电层160可以包括可以提供电介质至电介质接合的介电材料(诸如氧化硅)或者可以包括钝化介电材料(诸如氮化硅或碳氮化硅)。类似地，第二接合结构280可以嵌入在第二接合层级介电层260内。
根据实施例，第一半导体管芯102和第二半导体管芯104之间的管芯至管芯接合可以使用金属至金属接合(例如，见接合配置106a)或衬底通孔介导接合(例如，见接合配置106b、106c、106d和106e)来实现。如本文所使用，“金属至金属接合”是指接合方法和接合结构，其中接合结构通过第一金属表面(例如，接合配置106a中的第一接合结构180)和第二金属表面(例如，接合配置106a中的第二接合结构280)之间的直接接触以及金属原子在第一金属表面和第二金属表面之间的接合界面上的相互扩散来形成。示例性金属至金属接合是铜至铜接合。在管芯至管芯接合使用金属至金属接合的实施例中，第一接合结构180(例如，形成为第一铜接合焊盘)直接接合至第二接合结构280(例如，形成为第二铜接合焊盘)。
在一个实施例中，介电材料层的配对(160、260)之间的介电接合可以与金属至金属接合结合使用。这种类型的接合(即，具有金属至金属接合和电介质至电介质接合)在本文中可以称为混合接合。在使用混合接合的实施例中(例如，见接合配置106a)，第一接合层级介电层160可以通过电介质至电介质接合(诸如氧化硅至氧化硅接合)而接合至第二接合层级介电层260。
如本文所使用，“衬底通孔介导接合”是指接合方法或接合结构，其中垂直延伸穿过嵌入基质材料(160和/或260)的衬底通孔(TSV)结构380的阵列用于提供第一半导体管芯102和第二半导体管芯104之间的接合。在第一示例性实施例中，如图1的接合配置106b中所示，TSV结构380的阵列可以包括第一接合结构180。换句话说，第一接合结构180可以形成为TSV结构380的阵列。在该实施例中，可以使用焊料材料部分190的阵列来提供第一接合结构180(其是TSV结构380)和第二接合结构280之间的接合。在第二示例性实施例中，如接合配置106c中所示，可以提供包括TSV结构380的阵列的衬底301。焊料材料部分190的第一阵列可以用于将第一接合结构180附接至TSV结构380的阵列，并且焊料材料部分290的第二阵列可以用于将第二接合结构280附接至TSV结构380的阵列。
在第三示例性实施例中，如接合配置106d中所示，TSV结构380的阵列可以包括第二接合结构280。换句话说，第二接合结构280可以形成为TSV结构380的阵列。在该实施例中，焊料材料部分190的阵列可以用于提供第一接合结构180和第二接合结构280(其是TSV结构380)之间的接合。在第四示例性实施例中，如接合配置106d中所示，第一接合结构180和第二接合结构280的每个可以形成为TSV结构380的相应阵列。在该实施例中，焊料材料部分190的阵列可以用于提供第一接合结构180(其形成为TSV结构380)和第二接合结构280(其也形成为TSV结构380)之间的接合。
在第一半导体管芯102配置为存储器管芯并且第二半导体管芯104配置为包含控制电路的管芯的实施例中，存储器管芯的电节点可以通过接合结构(180、280)的配对之间的金属至金属接合(如接合配置106a中所示)或者通过TSV结构380的阵列(如接合配置106b、106c、106d和106e中所示)连接至包含控制电路的管芯的电节点。
可以为存储器管芯(例如，半导体管芯102)内的存储器阵列中的所有位线和所有字线提供电连接，并且包含控制电路的管芯(例如，半导体管芯104)可以包括用于存储器管芯的整个控制电路。例如，包含控制电路的管芯可以包括所有外围电路，所有外围电路包括但不限于位线驱动器、字线驱动器、感测放大器、可测试性设计(DFT)电路、扫描链电路、内置自检(BIST)电路、纠错电路(ECC)、锁相环(PLL)电路、电可编程熔丝(电熔丝)电路、输入/输出(IO)电路、电压生成器(电源)电路等。
通常，第一半导体管芯102的前侧(即，图1的实施例中的底侧)或背侧(即，图1的实施例中的顶侧)可以用于形成第一接合结构180。同样，第二半导体管芯104的前侧(即，底侧)或背侧(即，顶侧)可以用于形成第二接合结构280。因此，前至前接合、前至背接合、背至前接合或背至背接合可以用于将第二半导体管芯104接合至第一半导体管芯102。此外，在一些实施例中，至少一个额外结构可以集成至除了存储器管芯之外的第一半导体管芯102中，其可以包括至少一个BEOL结构，诸如存储器管芯、逻辑管芯等。
图2是根据各个实施例的包括五个半导体管芯(102a、102b、102c、102d、104)的芯片组装结构200的垂直截面图。如图所示，芯片组装结构200可以包括可以提供第一功能的四个第一半导体管芯(102a、102b、102c、102d)和可以提供第二功能的第二半导体管芯104。例如，四个第一半导体管芯(102a、102b、102c、102d)可以提供存储器功能，其中四个半导体管芯(102a、102b、102c、102d)的每个配置为提供不同的存储器层级(例如，层级1高速缓存、层级2高速缓存等)。如在上面参考图1描述的实施例中，第二半导体管芯104可以提供控制电路，控制电路可以配置为控制四个第一半导体管芯(102a、102b、102c、102d)。
第一半导体管芯(102a、102b、102c、102d)的每个可以垂直堆叠并且可以彼此互连。第一半导体管芯(102a、102b、102c、102d)的每个可以包括相应的存储器阵列，诸如形成在相应的介电材料层组内的二维存储器阵列或三维存储器阵列。最底部第一半导体管芯102a可以包括管芯至管芯连接互连结构(包括嵌入在第一接合层级介电材料层160内的第一接合结构180)。第一接合结构180可以以上面参考图1描述的任何接合配置(106a、106b、106c、106d、106e)而接合至第二接合结构280(嵌入在第二接合层级介电层260内)。例如，第一接合结构180可以以接合配置106a(如图2右下所示)或接合配置106c(如图2左下部分所示)接合至第二接合结构280。以这种方式，第一半导体管芯(102a、102b、102c、102d)的每个垂直相邻对可以通过额外的管芯至管芯连接结构彼此互连。
例如，第一半导体管芯(102a、102b、102c、102d)的每个垂直相邻对内的第一半导体管芯(102a、102b、102c、102d)中的第一个可以包括嵌入在第三接合层级介电层460中的第三接合结构480，并且第一半导体管芯(102a、102b、102c、102d)的每个垂直相邻对内的第一半导体管芯(102a、102b、102c、102d)中的第二个可以包括嵌入在第四接合层级介电层560中的第四接合结构580。第三接合结构480可以通过金属至金属接合(如接合配置106a所示)或衬底通孔介导接合(根据接合配置106c)而接合至第四接合结构580。根据接合配置106a，第三接合结构480可以通过金属至金属接合而接合至第四接合结构580，并且第三接合层级介电层460可以通过介电接合而接合至第四接合层级介电层560。在一个实施例中，第一半导体管芯(102a、102b、102c、102d)的一个、多个或每个垂直相邻对可以通过混合接合(即，金属至金属和电介质至电介质接合)来接合。
可选地或额外地，第一半导体管芯(102a、102b、102c、102d)的一个、多个或每个垂直相邻对可以根据接合配置(106b、106c、106d、106e)通过衬底通孔介导接合来接合，如上面参考图1所描述。例如，根据接合配置106c，可以提供包括TSV结构680阵列的衬底600，可以使用焊料材料部分490的第三阵列将第三接合结构480附接至TSV结构680阵列，并且可以使用焊料材料部分590的第四阵列将第四接合结构580附接至TSV结构680阵列。在另一说明性实例中，TSV结构680阵列可以包括第三接合结构480(未显示)。换句话说，第三接合结构480可以形成为TSV结构680阵列(类似于图1中的接合配置106d)。在该实施例中，可以使用焊料材料部分490的阵列来提供第三接合结构480(其是TSV结构680)和第四接合结构580之间的接合。
在又一说明性实例中，TSV结构680阵列可以包括第四接合结构580(未显示)。换句话说，第四接合结构580可以形成为TSV结构680阵列(类似于图1的接合配置106b)。在该实施例中，焊料材料部分490的阵列可以用于提供第三接合结构480和第四接合结构580(其是TSV结构680)之间的接合。最后，如上面参考图1所描述，接合结构480和第四接合结构580的每个可以形成为TSV结构(类似于图1的接合配置106e)。
图3A是根据各个实施例的可以形成芯片组装结构的部分的管芯堆叠件300a的垂直截面图。管芯堆叠件300a可以包括第一半导体管芯102、第二半导体管芯104和第三半导体管芯105。如上面所描述，半导体管芯(102、104、105)可以提供各种功能。例如，半导体管芯(102、104、105)中的一个或多个可以配置为存储器管芯，并且半导体管芯(102、104、105)中的一个或多个其它管芯可以包括可以配置为控制其它半导体管芯的控制电路。
如图所示，半导体管芯(102、104、105)的每个可以配置为双侧管芯。在这点上，半导体管芯(102、104、105)的每个可以包括设置在前侧互连结构(304a、304b、304c)和背侧互连结构(306a、306b、306c)之间的中心部分(302a、302b、302c)。如上所述，并且下面更详细描述，中心部分(302a、302b、302c)可以在FEOL工艺中形成，并且可以包括形成在半导体衬底中或上的电路元件(例如，见图6A)。前侧互连结构(304a、304b、304c)和背侧互连结构(306a、306b、306c)的每个可以在BEOL工艺中形成，并且可以包括形成在相应介电层内的电互连件(例如，见图6F)。此外，半导体管芯(102、104、105)可以使用上面参考图1和图2描述的任何接合配置(106a、106b、106c、106d、106e)彼此电连接。
例如，第一半导体管芯102可以包括第一前侧互连结构304a和第一背侧互连结构306a，并且第二半导体管芯104可以包括第二前侧互连结构304b和第二背侧互连结构306b。第一背侧互连结构306a可以电连接至第二前侧互连结构304b，如图3A中所示。第一前侧互连结构304a、第一背侧互连结构306a、第二前侧互连结构304b和第二背侧互连结构306b的每个可以包括形成在介电层(160、260)内的电互连件(例如，如下面参考图6D和图6F所描述)。
如上面参考图1和图2所描述，第一背侧互连结构306a可以用混合接合结构电连接至第二前侧互连结构304b，其中第一背侧互连结构306a的第一电接合结构180可以用直接金属至金属接合而接合至第二前侧互连结构304b的第二电接合结构280(例如，见上面的图1和图2以及相关描述)。此外，第一背侧互连结构306a(例如，具有第一电接合结构180)可以形成在第一介电层160中，并且第二前侧互连结构304b(例如，具有第二电接合结构280)可以形成在第二介电层260中，并且混合接合结构还可以包括第一介电层160和第二介电层260之间的直接电介质至电介质接合(例如，见图1和图2中的接合配置106a)。在各个实施例中，第一电接合结构180和第二电接合结构280可以配置为具有在0.1微米至10微米范围内的间距的周期性阵列。
如图3A中所示，管芯堆叠件300a还可以包括第三半导体管芯105，第三半导体管芯105可以包括第三前侧互连结构304c和第三背侧互连结构306c。第三半导体管芯105可以使用上面参考图1和图2描述的任何接合配置(106a、106b、106c、106d、106e)电连接至第二半导体管芯104。例如，第二半导体管芯104的第二背侧互连结构306b可以电连接至第三半导体管芯105的第三前侧互连结构304c。
此外，如上面所描述，第一半导体管芯102、第二半导体管芯104和第三半导体管芯105的每个可以提供相同或不同的功能。例如，第一半导体管芯102可以包括第一逻辑电路，并且第二半导体管芯104可以包括第一存储器电路，反之亦然。在各个实施例中，第三半导体管芯105可以包括第二逻辑电路、第二存储器电路、图像处理电路、功率输送电路、模拟电路、无源器件组件、散热组件(例如，热管)等中的一种。此外，第一半导体管芯102、第二半导体管芯104和第三半导体管芯105中的至少一个可以对应于与第一半导体管芯102、第二半导体管芯104和第三半导体管芯105中的另一个不同的技术节点。
图3B和图3C是根据各个实施例的图3A的管芯堆叠件300a中的半导体管芯(102、104、105)的垂直截面图。如图所示，半导体管芯(102、104、105)的每个可以包括TSV结构(308a、308b、308c)。TSV结构(308a、308b、308c)可以配置为将前侧互连结构(304a、304b、304c)电连接至背侧互连结构(306a、306b、306c)。例如，第一中心部分302a可以包括将第一前侧互连结构304a电连接至第一背侧互连结构306a的第一通孔308a，并且第二中心部分302b可以包括将第二前侧互连结构304b电连接至第二背侧互连结构306b的第二通孔308b。类似地，第三中心部分302c可以包括将第三前侧互连结构304c电连接至背侧互连结构306c的第三通孔308c。如图3C中所示，TSV结构(308a、308b、308c)可以形成在相应中心部分(302a、302b、302c)的衬底部分中，如参考图6A至图6F更详细描述的。
相应半导体管芯(102、104、105)的中心部分(302a、302b、302c)可以具有提供相应功能的各种不同的电路组件。例如，第一中心部分302a可以包括控制电路(310a、310b、310c、310d)，例如，包括：包括电压生成器的输入/输出电路310a、具有第一多路复用器的第一字线驱动器310b、逻辑电路310c、具有第二多路复用器的第二字线驱动器310d等。第一中心部分302a还可以包括第一存储器阵列312a。第一存储器阵列312a可以在FEOL工艺中形成在衬底层级处。在其它实施例中，第一存储器阵列312a可以在BEOL工艺中形成为第一前侧互连结构304a的一部分(图3C中未明确显示)。第二中心部分302b和第三中心部分302c可以分别包括可以每个在FEOL工艺中形成在衬底层级处的第二存储器阵列312b和第三存储器阵列312c。上面描述的示例性实施例仅作为实例提供，其中第一半导体管芯102包括控制电路，并且第二半导体管芯和第三半导体管芯(104、105)提供存储器功能。在其它实施例中，可以通过组合各种不同类型的半导体管芯来制造许多其它类型的管芯堆叠件，如下面参考图7A至图10更详细描述的。
图4A至图4G是可以用于形成一个或多个双侧半导体管芯(例如，第一半导体管芯102)的相应中间结构400a至400g的垂直截面图，并且图4H是根据各个实施例的包括支撑在切割框架406上的两个双侧半导体管芯(例如，第一半导体管芯102)的结构的垂直截面图。图4A的中间结构400a可以包括其上形成有中心部分302的半导体衬底402。半导体衬底402可以包括：块状半导体衬底，诸如硅衬底，其中半导体材料层从半导体衬底402的顶面连续延伸至半导体衬底402的底面；或绝缘体上半导体层，包括半导体材料层作为位于掩埋绝缘层(诸如氧化硅层)上面的顶部半导体层。中心部分302可以包括各个半导体器件，诸如场效应晶体管(FET)，其可以在FEOL操作期间形成在半导体衬底402上和/或中。
图4B是根据各个实施例的可以用于形成一个或多个双侧半导体管芯(例如，第一半导体管芯102)的进一步中间结构400b的垂直截面图。中间结构400b可以通过在中心部分302上方形成电连接至中心部分302的前侧互连结构304而由图4A的中间结构400a形成。前侧互连结构304可以形成为包括一个或多个互连结构层。互连结构可以形成在层间介电层(未显示)中，并且可以包括金属衬垫(诸如具有在2纳米(nm)至20nm范围内的厚度的TiN、TaN或WN层)和相应金属填充材料(诸如W、Cu、Co、Mo、Ru、其它元素金属或合金或它们的组合)。用作金属衬垫和金属填充材料的其它合适材料也在本公开实施例的考虑范围内。
图4C是根据各个实施例的可以用于形成一个或多个双侧半导体管芯(例如，第一半导体管芯102)的进一步中间结构400c的垂直截面图。中间结构400c可以通过将第一载体衬底404附接至图4B的中间结构400b的前侧互连结构304而由图4B的中间结构400b形成。第一载体衬底404可以包括光学透明衬底，诸如玻璃衬底或蓝宝石衬底。第一载体衬底404的厚度可以在500微米至2000微米范围内，但是也可以使用更小或更大的厚度。粘合层(未显示)可以施加至第一载体衬底404的表面，并且粘合层可以与前侧互连结构304接触，从而将第一载体衬底404附接至前侧互连结构304。在一个实施例中，粘合层可以是光热转换(LTHC)层。LTHC层可以是使用旋涂方法施加的基于溶剂的涂层。LTHC层可以将紫外光转换成热，这可能使得LTHC层的材料失去粘合。可选地，粘合层可以包括热分解粘合材料。例如，粘合层可以包括在高温下分解的丙烯酸压敏粘合剂。热分解粘合剂材料的剥离温度可以在150摄氏度至200摄氏度范围内。
图4D和图4E是根据各个实施例的可以用于形成一个或多个双侧半导体管芯的相应中间结构400d和400e的垂直截面图。中间结构400d可以通过去除半导体衬底402而由图4C的中间结构400c形成。半导体衬底402可以例如通过蚀刻和/或通过机械去除(诸如通过研磨)来去除。中间结构400e可以通过在中心部分302上方形成背侧互连结构306而由中间结构400d形成。在这点上，背侧互连结构306可以形成为在BEOL工艺中形成在层间介电层中的一个或多个互连结构，如下面参考图6E和图6F更详细描述的。
图4F、图4G和图4H是根据各个实施例的可以用于形成一个或多个双侧半导体管芯(例如，第一半导体管芯102)的相应中间结构400f、400g和400h的垂直截面图。中间结构400f可以通过将切割框架406安装至图4E的中间结构400e而由中间结构400e形成。在这点上，切割框架406可以安装至背侧互连结构306的表面。切割框架406可以使用粘合层(未显示)来安装至中间结构400e。例如，双侧粘合带或膜的第一侧可以施加至背侧互连结构306，从而将中间结构400e附接至粘合带或膜的第一侧。然后粘合带或膜的第二侧可以施加至切割框架406的表面，从而将背侧互连结构306附接至切割框架406。
图4G的中间结构400g可以通过去除第一载体衬底404而由中间结构400f形成。粘合层(形成在第一载体衬底404和前侧互连结构304之间)可以通过紫外线辐射或通过在剥离温度下的热退火来分解。在第一载体衬底404包括光学透明材料并且粘合层包括LTHC层的实施例中，粘合层可以通过照射穿过透明的第一载体衬底404的紫外光来分解。LTHC层可以吸收紫外辐射并且可以生成热量，这分解了LTHC层的材料并且使得透明的第一载体衬底404从前侧互连结构304脱离。在粘合层包括热分解粘合材料的实施例中，可以实施在剥离温度下的热退火工艺，以使第一载体衬底404从前侧互连结构304脱离。
图4H是根据各个实施例的包括支撑在切割框架406上的两个第一半导体管芯102的结构400h的垂直截面图。在该实施例中，第一半导体管芯102可以形成为双侧半导体管芯。结构400h可以通过切割图4G的中间结构400g来形成，从而将中间结构400g分割成多个独立的第一半导体管芯102。在该示例性实施例中，切割中间结构400g的工艺生成两个第一半导体管芯102。在其它实施例中，可以生成各种其它数量的第一半导体管芯102。然后第一半导体管芯102可以从切割框架406去除，并且可以用于形成各个管芯堆叠件，如下面参考图7A至图10更详细描述的。
图5A是根据各个实施例的在形成互补金属氧化物半导体(CMOS)晶体管、金属互连结构和介电材料层之后的第一结构的垂直截面图。图5A的结构是可以用于形成中心部分302和前侧互连结构304的结构的实例，如上面所描述。
第一结构可以包括衬底8，其可以是半导体衬底，诸如市售硅衬底。衬底8可以至少在其上部部分处包括半导体材料层10。衬底8可以包括：块状半导体衬底，诸如硅衬底，其中半导体材料层10从衬底8的顶面连续延伸至衬底8的底面；或绝缘体上半导体(SOI)层，包括半导体材料层10作为位于掩埋绝缘层(诸如氧化硅层)上面的顶部半导体层。结构可以包括各个器件区域50，随后可以在器件区域50中形成器件。
结构也可以包括外围逻辑区域52，随后可以在外围逻辑区域52中形成各个器件和包括场效应晶体管的各个外围电路之间的电连接。在FEOL操作期间，可以在半导体材料层10上和/或中形成诸如场效应晶体管(FET)的半导体器件。例如，可以通过形成浅沟槽并且随后用诸如氧化硅的介电材料填充浅沟槽在半导体材料层10的上部部分中形成浅沟槽隔离结构12。其它合适的介电材料也在本公开实施例的考虑范围内。可以通过实施掩蔽离子注入工艺在半导体材料层10的上部部分的各个区域中形成各个掺杂阱(未明确显示)。
可以通过沉积和图案化栅极介电层、栅电极层和栅极覆盖介电层在衬底8的顶面上方形成栅极结构20。每个栅极结构20可以包括栅极电介质22、栅电极24和栅极覆盖电介质28的垂直堆叠件，其在本文中称为栅极堆叠件(22、24、28)。可以实施离子注入工艺以形成扩展注入区域，扩展注入区域可以包括源极扩展区域和漏极扩展区域。可以在栅极堆叠件(22、24、28)周围形成介电栅极间隔件26。栅极堆叠件(22、24、28)和介电栅极间隔件26的每个组装件可以构成栅极结构20。可以实施额外的离子注入工艺，其使用栅极结构20作为自对准注入掩模来形成深有源区域。
这样的深有源区域可以包括深源极区域和深漏极区域。深有源区域的上部部分可以与扩展注入区域的部分重叠。扩展注入区域和深有源区域的每个组合可以构成源极/漏极区域14，这取决于电偏置。可以在相邻源极/漏极区域14对之间的每个栅极堆叠件(22、24、28)下面形成半导体沟道15。可以在每个源极/漏极区域14的顶面上形成金属-半导体合金区域18。
可以在半导体材料层10上形成场效应晶体管。每个场效应晶体管可以包括栅极结构20、半导体沟道15、源极/漏极区域14对(其中一个用作源极区域，并且另一个用作漏极区域)和可选的金属-半导体合金区域18。可以在半导体材料层10上提供CMOS电路75，其可以包括用于晶体管阵列的外围电路，诸如薄膜晶体管(TFT)和PCM开关等。
在一个实施例中，衬底8可以包括单晶硅衬底，并且CMOS电路75可以包括单晶硅衬底的相应部分作为半导体沟道。如本文所使用，“半导体”元素是指具有在1.0×10-6s/cm至1.0×105S/cm范围内的电导率的元素。如本文所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6s/cm至1.0×105S/cm范围内的电导率的材料，并且在适当掺杂有电掺杂剂时能够产生具有在1.0S/cm至1.0×105S/cm范围内的电导率的掺杂材料。
随后可以形成各个互连层级结构，其可以形成前侧互连结构304，如上面所描述。互连层级结构可以称为下部互连层级结构(L0、L1、L2)，并且可以在任何额外BEOL器件(诸如额外存储器器件)之前形成。在一些实施例中，可以在互连层级金属线的一个或多个层级上方形成一个或多个额外器件。例如，一个或多个额外器件可以包括TFT、存储器器件或PCM开关。
下部互连层级结构(L0、L1、L2)可以包括接触层级结构L0、第一互连层级结构L1和第二互连层级结构L2。接触层级结构L0可以包括：平坦化介电层31A，包括可平坦化介电材料，诸如氧化硅；以及各个接触通孔结构41V，接触源极/漏极区域14或栅电极24中的相应一个并且形成在平坦化介电层31A内。
第一互连层级结构L1可以包括第一互连层级介电(ILD)层31B以及形成在第一ILD层31B内的第一金属线41L。第一ILD层31B也称为第一线层级介电层。第一金属线41L可以接触接触通孔结构41V中的相应一个。第二互连层级结构L2可以包括第二ILD层32以及第一通孔层级介电材料层和第二线层级介电材料层或线和通孔层级介电材料层的堆叠件。第二ILD层32可以包括其内的第二互连层级金属互连结构(42V、42L)，其包括第一金属通孔结构42V和第二金属线42L。第二金属线42L的顶面可以与第二ILD层32的顶面共面。
图5B是根据各个实施例的在形成一个或多个额外BEOL器件(例如，相变材料开关、存储器器件等)期间的进一步结构的垂直截面图。一个或多个额外BEOL器件可以形成在第二互连层级结构L2上方的器件区域50中。可以在形成一个或多个额外BEOL器件95期间形成第三ILD层33。形成在一个或多个BEOL器件95的层级处的所有结构的集合可以称为第三互连层级结构L3。
图5C是根据各个实施例的在形成上部层级金属互连结构之后的进一步结构的垂直截面图。参考图5C，可以在第三ILD层33中形成第三互连层级金属互连结构(43V、43L)。第三互连层级金属互连结构(43V、43L)可以包括第二金属通孔结构43V和第三金属线43L。随后可以形成额外的互连层级结构，其在本文中称为上部互连层级结构(L4、L5、L6、L7)。例如，上部互连层级结构(L4、L5、L6、L7)可以包括第四互连层级结构L4、第五互连层级结构L5、第六互连层级结构L6和第七互连层级结构L7。
第四互连层级结构L4可以包括其中形成有第四互连层级金属互连结构(44V、44L)的第四ILD层34，其可以包括第三金属通孔结构44V和第四金属线44L。第五互连层级结构L5可以包括其中形成有第五互连层级金属互连结构(45V、45L)的第五ILD层35，其可以包括第四金属通孔结构45V和第五金属线45L。第六互连层级结构L6可以包括其中形成有第六互连层级金属互连结构(46V、46L)的第六ILD层36，其可以包括第五金属通孔结构46V和第六金属线46L。第七互连层级结构L7可以包括其中形成有第六金属通孔结构47V(其是第七互连层级金属互连结构)和金属接合焊盘47B的第七ILD层37。金属接合焊盘47B可以配置用于焊料接合(其可以采用C4球接合或引线接合)，或者可以配置用于金属至金属接合(诸如铜至铜接合)，如上面参考图1和图2所描述。
每个ILD层可以称为ILD层30。ILD层30的每个可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体或它们的组合。其它合适的介电材料也在本公开实施例的考虑范围内。ILD层30可以使用任何合适的沉积工艺来沉积，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、溅射、激光烧蚀等。
互连层级金属互连结构的每个可以称为互连结构40。位于相同互连层级结构(L2-L7)内的金属通孔结构和上面的金属线的每个连续组合可以通过采用两个单重镶嵌工艺依次形成为两个不同的结构，或者可以采用双重镶嵌工艺同时形成为单一结构。互连结构40的每个可以包括相应的金属衬垫(诸如具有在2纳米(nm)至20nm范围内的厚度的TiN、TaN、WN、TiC、TaC和WC层)和相应的金属填充材料(诸如W、Cu、Al、Co、Ru、Mo、Ta、Ti、其它元素金属或合金或它们的组合)。用作金属衬垫和金属填充材料的其它合适材料也在本公开实施例的考虑范围内。各个蚀刻停止介电层和介电覆盖层可以插入在垂直相邻的ILD层对30之间，或者可以并入ILD层30中的一个或多个中。
虽然可以描述其中一个或多个额外BEOL器件95可以形成为第三互连层级结构L3(例如，L3互连层级电介质内)的组件的各个实施例，但是本文明确考虑了一个或多个BEOL器件95可以形成为任何其它互连层级结构(例如，L1-L7)的组件的实施例。此外，虽然使用形成八个互连层级结构组的实施例描述了实例，但是本文明确考虑了使用不同数量的互连层级结构的实施例。
此外，本文明确考虑了可以在器件区域50中的多个互连层级结构内提供两个或多个额外BEOL器件95的实施例。虽然公开了可以在单个互连层级介电层(例如，L3处)中形成一个或多个额外BEOL器件95的实施例，但是本文明确考虑了可以在两个垂直邻接的互连层级介电层上方形成一个或多个额外BEOL器件95的实施例，如下面参考图5D更详细描述的。
图5D是根据各个实施例的在两个相应垂直邻接的互连层级介电层上方已经形成两个额外BEOL器件(95a、95b)的进一步结构的垂直截面图。在该实例中，可以在第二互连层级结构L2上方的器件区域50中(例如，在L3互连层级电介质内)形成第一一个或多个额外BEOL器件95a。图5D的结构还包括形成在第五互连层级结构L5上方的器件区域50中(例如，在L6互连层级电介质内)的一个或多个额外BEOL器件95b。
图6A至图6F是根据各个实施例的可以用于形成双侧半导体管芯的中间结构(600a、600b、600c、600d、600e、600f)的垂直截面图。中间结构600a可以包括具有在FEOL工艺中形成在半导体衬底402上的多个晶体管结构601的中心部分302，如上面参考图5A至图5D所描述。在该示例性实施例中，晶体管结构601示出为FinFET晶体管，但是，可以在中心部分302中形成其它类型的晶体管结构。例如，在其它实施例中，中心部分302可以包括CMOS电路75，如上面参考图5A所描述。晶体管结构601的每个可以通过多个浅沟槽隔离结构12彼此分隔开。中间结构600a还可以包括平坦化介电层31A，平坦化介电层31A包括可平坦化介电材料，诸如氧化硅。
图6B的中间结构600b可以通过去除平坦化介电层31A的位于晶体管结构601的顶面之上的顶部部分以及通过形成穿过中心部分302的深通孔602V而由图6A的中间结构600a形成。如图所示，深通孔602V可以形成在晶体管结构601之间的区域中的浅沟槽隔离结构12中。深通孔602V可以具有在10nm至20nm范围内的宽度。如图6B中所示，深通孔可以形成为不穿透至半导体衬底402的背侧。
中间结构600c可以通过在深通孔602V上方形成平坦化介电层31A的额外层来形成。然后可以在平坦化介电层31A中形成第一通孔604V，随后是沉积其中可以形成第一金属线604L的第一层间介电层31B。因此，如图6C中所示，可以形成第一通孔层V1和第一金属层M1。如图6C中所示，第一通孔层V1可以代表中心部分302的顶部结构，并且第一金属层M1可以是将要形成的前侧互连结构304中的第一层，如图6D中所示。如图6D中进一步所示，可以在中心部分302上方形成第二通孔层V2和第二金属层M2。第二通孔层V2可以包括第二通孔606V，并且第二金属层M2可以包括第二金属线606L。可以在第二通孔层V2和第二金属层上方形成多个额外的金属线和通孔。例如，在一些实施例中，所得前侧互连结构304可以包括形成在10至20个相应前侧介电层中的10至20个互连层级。
图6E是根据各个实施例的可以用于形成双侧半导体管芯的进一步中间结构600e的垂直截面图。在这点上，在前侧互连结构304中形成多个额外的金属线和通孔之后，可以将结构反转(例如，见图6E)，从而可以实施额外BEOL工艺来生成背侧互连结构306(例如，见图6F)。在这点上，可以通过平坦化工艺去除衬底402的背侧部分，并且可以在衬底402的剩余部分中形成多个通孔腔608，如图6E中所示。如图6F中所示，然后可以在图6E的通孔腔608中形成第一背侧通孔610V。可以形成包括第一背侧金属线610L的第一背侧金属化层612。
如图6F中所示，包括第一背侧通孔610V的衬底402的背侧部分以及第一背侧金属化层612可以形成背侧互连结构306的第一组件。然后，可以在第一背侧通孔610V以及第一背侧金属化层612上方形成多个额外金属线和通孔，从而形成背侧互连结构306。例如，在一些实施例中，所得背侧互连结构306可以包括形成在5至10个相应背侧介电层中的5至10个互连层级。如上面参考图4H所描述，一旦已经完成背侧互连结构306，可以从其上已经形成有中心部分302、前侧互连结构304和背侧互连结构306的晶圆分割出多个双侧半导体管芯102。
图7A是可以用于形成一个或多个半导体管芯堆叠件的多个双侧半导体管芯700a的垂直截面图，并且图7B是根据各个实施例的电耦合以形成两个半导体管芯堆叠件700b的多个双侧半导体管芯的垂直截面图。各个双侧半导体管芯700a可以提供各种功能。例如，第一双侧半导体管芯可以包括中心部分302a，中心部分302a可以提供BCD功率CMOS电路。另一双侧半导体管芯可以包括中心部分302b，中心部分302b可以配置为散热结构(例如，热管)，而没有任何电路。另一双侧半导体管芯可以包括中心部分302c，中心部分302c可以包括应用程序(AP)逻辑电路。另一双侧半导体管芯可以包括第一中心部分302d，第一中心部分302d可以包括存储器电路。另一双侧半导体管芯可以包括第一中心部分302e，第一中心部分302e可以包括图像处理电路，并且另一双侧半导体管芯可以包括第一中心部分302f，第一中心部分302f可以包括用于图像传感器的像素输入/输出处理电路。在其它实施例中，各个其它双侧半导体管芯可以提供额外的功能。
如图7B中所示，第一管芯堆叠件(左侧)可以包括(从底部至顶部)：包括中心部分302c(包括AP逻辑电路)的双侧半导体管芯；包括中心部分302d(包括存储器电路)的双侧半导体管芯；包括中心部分302e(包括图像处理电路)的双侧半导体管芯；以及包括中心部分302f(包括像素IO电路)的双侧半导体管芯。类似地，也如图7B中所示，第二管芯堆叠件(右侧)可以包括(从底部至顶部)：包括中心部分302d(包括存储器电路)的双侧半导体管芯；包括中心部分302c(包括AP逻辑电路)的双侧半导体管芯；以及包括中心部分302d(包括额外存储器电路)的另一双侧半导体管芯。
图8A至图8D是根据各个实施例的每个包括多个双侧半导体管芯的管芯堆叠件(800a、800b、800c、800d)的垂直截面图。例如，第一管芯堆叠件800a可以包括(从底部至顶部)管芯，管芯包括AP逻辑电路302c、存储器电路302d、另一存储器电路302d、图像处理电路302e和像素IO电路302f。第二管芯堆叠件800b可以包括(从底部至顶部)管芯，管芯包括第四层级存储器电路302d4、第三层级存储器电路302d3、第二层级存储器电路302d2和第一层级存储器电路302d1。第三管芯堆叠件800c可以包括(从底部至顶部)管芯，管芯包括AP逻辑电路302c、第二层级存储器电路802d2、散热结构302b(例如，热管)和第一层级存储器电路302d1。第四管芯堆叠件800d包括可以水平重复xM次和垂直重复xN次的多个管芯堆叠件。在该示例性实施例中，管芯堆叠件的每个可以包括(从底部至顶部)管芯，管芯包括第三层级存储器电路302d3、AP逻辑电路302c、第二层级存储器电路302d2、散热结构302b和第一层级存储器电路302d1。
图9A至图9E是根据各个实施例的每个包括多个双侧半导体管芯的管芯堆叠件(900a、900b、900c、900d、900e)的垂直截面图。第一管芯堆叠件900a可以包括形成在中介层902或封装衬底上的多个半导体管芯。结构可以包括(从底部至顶部)管芯，管芯包括第三层级存储器电路302d3、AP逻辑电路302c、第一配电电路(即，电源轨)302g、散热结构302b、存储器电路302d和第二配电电路302g。如图所示，第一管芯堆叠件900a还可以包括功率TSV结构904，并且中心部分302的每个可以包括微TSV结构906。
额外的功能可以由管芯堆叠件900b、900c、900d和900e中的双侧半导体管芯提供。例如，管芯堆叠件900b可以包括(从底部至顶部)管芯，管芯包括CPU电路302h、存储器电路302d、另一存储器电路302d、GPU电路302i、另一存储器电路302d和AI处理电路302j。类似地，管芯堆叠件900c可以包括(从底部至顶部)管芯，管芯包括CPU电路302h、层级2高速缓存302k电路、层级3高速缓存302l电路、GPU电路302i、主存储器电路302m和AI处理电路302j。如图所示，管芯堆叠件900d和900e可以包括(从底部至顶部)管芯，管芯包括AP逻辑电路302c、第一存储器电路302d和第二存储器电路302d。如图所示，例如，在管芯堆叠件900d中，任何或所有双侧管芯可以包括除了微TSV结构906(见图9A)之外的功率TSV结构904。管芯堆叠件(900a、900b、900c、900d、900e)的每个也可以包括各种其它半导体管芯(例如，管芯堆叠件900e还包括如图9E中所示的额外AP逻辑电路302c)。
图10是根据各个实施例的包括中介层902和多个半导体管芯堆叠件(1000a、1000b、1000c、1000d、1000e、1000f)的半导体封装结构1000的垂直截面图。如图所示，各个半导体管芯堆叠件(1000a、1000b、1000c、1000d、1000e、1000f)可以通过以各种方式组合各种不同类型的双侧半导体管芯来形成，如上面参考图7A至图9E所描述。例如，半导体封装结构1000可以包括管芯，管芯包括散热结构302b、AP逻辑电路302c、存储器电路302d、第一层级存储器电路302d1、第二层级存储器电路302d2、第三层级存储器电路302d3、第四层级存储器电路302d4、图像处理电路302e和像素IO电路302f。上面参考图10描述的这些电路功能仅作为实例提供，并且在相应其它实施例中，提供其它功能的各种其它类型的双侧半导体管芯也可以包括在其它半导体封装结构中。
图11是根据各个实施例的形成半导体器件(300a、800a-1000)的方法1100的各个操作的流程图。在操作1102中，方法1100可以包括形成包括第一前侧互连结构304a和第一背侧互连结构306a的第一半导体管芯102。在操作1104中，方法1100可以包括形成包括第二前侧互连结构304b和第二背侧互连结构306b的第二半导体管芯104。在操作1106中，方法1100可以包括将第一背侧互连结构306a电连接至第二前侧互连结构304b。根据方法1100，形成第一半导体管芯102和第二半导体管芯104的每个的操作1102和1104可以包括额外的操作。例如，操作1102和1104的每个还可以包括在前段制程工艺中在半导体衬底402中或上形成包括电路元件(75、601)的中心部分302以及随后的实施第一后段制程工艺以在第一介电层30中形成前侧互连结构304。方法1100还可以包括实施第二后段制程工艺以在第二介电层30中形成背侧互连结构306。可以实施方法1100，从而使得中心部分302设置在前侧互连结构304和背侧互连结构306之间。
方法1100还可以包括：在中心部分302中形成多个通孔(602V、604V、606V)；以及将前侧互连结构304和背侧互连结构306电连接至多个通孔(602V、604V、606V)，从而使得前侧互连结构304和背侧互连结构306通过多个通孔(602V、604V、606V)彼此电连接。
参考所有附图并且根据本公开的各个实施例，提供了半导体器件(300a、800a、900a、1000)。半导体器件(300a、800a、900a、1000)可以包括：第一半导体管芯102，包括第一前侧互连结构304a和第一背侧互连结构306a；以及第二半导体管芯104，包括第二前侧互连结构304b和第二背侧互连结构306b，从而使得第一背侧互连结构306a电连接至第二前侧互连结构304b。第一半导体管芯102可以包括设置在第一前侧互连结构304a和第一背侧互连结构306a之间的第一中心部分302a，第二半导体管芯104可以包括设置在第二前侧互连结构304b和第二背侧互连结构306b之间的第二中心部分302b。此外，第一中心部分302a和第二中心部分302b的每个可以包括形成在半导体衬底402中或上的电路元件(75、601)。
在各个实施例中，第一前侧互连结构304a、第一背侧互连结构306a、第二前侧互连结构304b和第二背侧互连结构306b的每个可以包括形成在介电层30内的电互连件40。第一中心部分302a可以包括将第一前侧互连结构304a电连接至第一背侧互连结构306a的第一通孔(602V、604V、606V)。类似地，第二中心部分302b可以包括将第二前侧互连结构304b电连接至第二背侧互连结构306b的第二通孔(602V、604V、606V)。第一通孔(602V、604V、606V)可以形成在第一中心部分302a中形成的第一晶体管结构601之间的第一浅沟槽隔离结构12内；并且第二通孔(602V、604V、606V)形成在第二中心部分302b中形成的第二晶体管结构601之间的第二浅沟槽隔离结构内(见图6B)。第一通孔(602V、604V、606V)和第二通孔(602V、604V、606V)的每个包括在10nm至20nm范围内的宽度。
在各个实施例中，第一背侧互连结构306a可以利用混合接合配置106a电连接至第二前侧互连结构304b，其中，第一背侧互连结构306a的第一电接合结构180利用直接金属至金属接合而接合至第二前侧互连结构304b的第二电接合结构280。第一背侧互连结构306a可以形成在第一介电层160中，并且第二前侧互连结构304b可以形成在第二介电层260中，并且混合接合结构106a还可以包括第一介电层160和第二介电层260之间的直接电介质至电介质接合。第一电接合结构180和第二电接合结构280可以配置为具有在0.1微米至10微米范围内的间距的周期性阵列。
在各个实施例中，第一前侧互连结构304a和第二前侧互连结构304b的每个可以包括形成在10至20个相应前侧介电层中的10至20个互连层级，并且第一背侧互连结构306a和第二背侧互连结构306b的每个可以包括形成在5至10个相应背侧介电层中的5至10个互连层级。
半导体器件(300a、800a-1000)还可以包括第三半导体管芯105，第三半导体管芯105包括第三前侧互连结构304c和第三背侧互连结构306c。此外，第二半导体管芯104的第二背侧互连结构306b可以电连接至第三半导体管芯105的第三前侧互连结构304c。在各个实施例中，第一半导体管芯102可以包括第一逻辑电路302c，第二半导体管芯104包括第一存储器电路302d，并且第三半导体管芯105包括第二逻辑电路302c、第二存储器电路302d、图像处理电路302e、功率输送电路302a、模拟电路、无源器件组件和散热组件302b中的一种。在某些实施例中，第一半导体管芯102、第二半导体管芯104和第三半导体管芯105中的至少一个对应于与第一半导体管芯102、第二半导体管芯104和第三半导体管芯105中的另一个不同的技术节点。
根据本公开的各个实施例，提供了半导体封装结构(900a、1000)。半导体封装结构(900a、1000)可以包括中介层902、电连接至中介层902的第一管芯堆叠件1000a以及电连接至中介层902的第二管芯堆叠件1000b。第一管芯堆叠件1000a和第二管芯堆叠件1000b每个包括堆叠为使得一个半导体管芯的背侧互连结构306电连接至另一半导体管芯的前侧互连结构304的两个或多个半导体管芯(102、104、105)。
在各个实施例中，第一管芯堆叠件1000a还可以包括：第一半导体管芯102，包括第一前侧互连结构304a和第一背侧互连结构306a；以及第二半导体管芯104，包括第二前侧互连结构304b和第二背侧互连结构306b，从而使得第一背侧互连结构306a电连接至第二前侧互连结构304b。第二管芯堆叠件1000b还可以包括：第三半导体管芯105，包括第三前侧互连结构304c和第三背侧互连结构306c；以及第四半导体管芯(未显示)，包括第四前侧互连结构(未显示)和第四背侧互连结构(未显示)，其中，第三背侧互连结构306c电连接至第四前侧互连结构(未显示)。
两个或多个半导体管芯(102、104、105)的每个可以包括设置在前侧互连结构304和背侧互连结构306之间的中心部分302。此外，中心部分302可以包括形成在半导体衬底402中或上的电路元件(75、601)。前侧互连结构304和背侧互连结构306的每个可以包括形成在介电层30内的电互连件40，并且中心部分302还可以包括将前侧互连结构304电连接至背侧互连结构306的通孔(602V、604V、606V)。
本文公开的各个实施例可以通过使用双侧半导体管芯来提供优于现有半导体封装件的优势，双侧半导体管芯可以每个包括中心部分302，中心部分302具有在FEOL工艺中形成的电路，中心部分302设置在BEOL工艺中形成的前侧互连结构304和也在BEOL工艺中形成的背侧互连结构306之间。每个双侧管芯中的FEOL电路组件可以配置为提供相应的功能(例如，逻辑电路、存储器电路、图像处理电路、功率输送电路、模拟电路等)。因为不同的功能可以由不同的半导体管芯提供，所以可以优化第一半导体管芯102的性能，而不考虑可以如何优化第二半导体管芯104。此外，不同半导体管芯(102、104)的前侧互连结构304和背侧互连结构306内的电接合结构的标准布局可以允许各种各样不同类型的半导体管芯彼此电连接以形成芯片组装结构。
本申请的一些实施例提供了一种半导体器件，包括：半导体管芯堆叠件，包括：第一半导体管芯，包括第一前侧互连结构和第一背侧互连结构；以及第二半导体管芯，包括第二前侧互连结构和第二背侧互连结构，其中，所述第一背侧互连结构电连接至所述第二前侧互连结构。
在一些实施例中，所述第一半导体管芯包括设置在所述第一前侧互连结构和所述第一背侧互连结构之间的第一中心部分；所述第二半导体管芯包括设置在所述第二前侧互连结构和所述第二背侧互连结构之间的第二中心部分；以及所述第一中心部分和所述第二中心部分的每个包括形成在半导体衬底中或上的电路元件。在一些实施例中，所述第一前侧互连结构、所述第一背侧互连结构、所述第二前侧互连结构和所述第二背侧互连结构的每个包括形成在介电层内的电互连件。在一些实施例中，所述第一中心部分包括将所述第一前侧互连结构电连接至所述第一背侧互连结构的第一通孔；以及所述第二中心部分包括将所述第二前侧互连结构电连接至所述第二背侧互连结构的第二通孔。在一些实施例中，所述第一通孔形成在所述第一中心部分中形成的第一晶体管结构之间的第一浅沟槽隔离结构内；以及所述第二通孔形成在所述第二中心部分中形成的第二晶体管结构之间的第二浅沟槽隔离结构内。在一些实施例中，所述第一通孔和所述第二通孔的每个包括在10nm至20nm范围内的宽度。在一些实施例中，所述第一背侧互连结构利用混合接合结构电连接至所述第二前侧互连结构，其中，所述第一背侧互连结构的第一电接合结构利用直接金属至金属接合而接合至所述第二前侧互连结构的第二电接合结构。在一些实施例中，所述第一背侧互连结构形成在第一介电层中，并且所述第二前侧互连结构形成在第二介电层中，并且其中，所述混合接合结构还包括所述第一介电层和所述第二介电层之间的直接电介质至电介质接合。在一些实施例中，所述第一电接合结构和所述第二电接合结构配置为具有在0.1微米至10微米范围内的间距的周期性阵列。在一些实施例中，所述第一前侧互连结构和所述第二前侧互连结构的每个包括形成在10至20个相应前侧介电层中的10至20个互连层级，并且其中，所述第一背侧互连结构和所述第二背侧互连结构的每个包括形成在5至10个相应背侧介电层中的5至10个互连层级。在一些实施例中，半导体器件还包括：第三半导体管芯，包括第三前侧互连结构和第三背侧互连结构，其中，所述第二半导体管芯的所述第二背侧互连结构电连接至所述第三半导体管芯的所述第三前侧互连结构。在一些实施例中，所述第一半导体管芯包括第一逻辑电路；所述第二半导体管芯包括第一存储器电路；以及所述第三半导体管芯包括第二逻辑电路、第二存储器电路、图像处理电路、功率输送电路、模拟电路、无源器件组件和散热组件中的一种。在一些实施例中，所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯中的至少一个对应于与所述第一半导体管芯、所述第二半导体管芯和所述第三半导体管芯中的另一个不同的技术节点。
本申请的另一些实施例提供了一种半导体封装结构，包括：中介层；第一管芯堆叠件，电连接至所述中介层；以及第二管芯堆叠件，电连接至所述中介层，其中，所述第一管芯堆叠件和所述第二管芯堆叠件的每个包括堆叠为使得一个半导体管芯的背侧互连结构电连接至另一半导体管芯的前侧互连结构的两个或多个半导体管芯。
在一些实施例中，所述第一管芯堆叠件还包括：第一半导体管芯，包括第一前侧互连结构和第一背侧互连结构；以及第二半导体管芯，包括第二前侧互连结构和第二背侧互连结构，其中，所述第一背侧互连结构电连接至所述第二前侧互连结构，并且所述第二管芯堆叠件还包括：第三半导体管芯，包括第三前侧互连结构和第三背侧互连结构；以及第四半导体管芯，包括第四前侧互连结构和第四背侧互连结构，其中，所述第三背侧互连结构电连接至所述第四前侧互连结构。在一些实施例中，所述两个或多个半导体管芯的每个包括设置在前侧互连结构和背侧互连结构之间的中心部分，并且其中，所述中心部分包括形成在半导体衬底中或上的电路元件。在一些实施例中，所述前侧互连结构和所述背侧互连结构的每个包括形成在介电层内的电互连件，以及其中，所述中心部分还包括将所述前侧互连结构电连接至所述背侧互连结构的通孔。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯；形成包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯；以及将所述第一背侧互连结构电连接至所述第二前侧互连结构。
在一些实施例中，形成所述第一半导体管芯和所述第二半导体管芯的每个还包括：在前段制程工艺中，在半导体衬底中或上形成包括电路元件的中心部分；实施第一后段制程工艺以在第一介电层中形成前侧互连结构；以及实施第二后段制程工艺以在第二介电层中形成背侧互连结构，其中，所述中心部分设置在所述前侧互连结构和所述背侧互连结构之间。在一些实施例中，方法还包括：在所述中心部分中形成多个通孔；以及将所述前侧互连结构和所述背侧互连结构电连接至所述多个通孔，从而使得所述前侧互连结构和所述背侧互连结构通过所述多个通孔彼此电连接。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开实施例的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开实施例作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开实施例的精神和范围，并且在不背离本公开实施例的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体管芯堆叠件，包括：
第一半导体管芯，包括第一前侧互连结构和第一背侧互连结构；以及
第二半导体管芯，包括第二前侧互连结构和第二背侧互连结构，
其中，所述第一背侧互连结构电连接至所述第二前侧互连结构。
2.根据权利要求1所述的半导体器件，其中：
所述第一半导体管芯包括设置在所述第一前侧互连结构和所述第一背侧互连结构之间的第一中心部分；
所述第二半导体管芯包括设置在所述第二前侧互连结构和所述第二背侧互连结构之间的第二中心部分；以及
所述第一中心部分和所述第二中心部分的每个包括形成在半导体衬底中或上的电路元件。
3.根据权利要求1所述的半导体器件，其中，所述第一前侧互连结构、所述第一背侧互连结构、所述第二前侧互连结构和所述第二背侧互连结构的每个包括形成在介电层内的电互连件。
4.根据权利要求2所述的半导体器件，其中：
所述第一中心部分包括将所述第一前侧互连结构电连接至所述第一背侧互连结构的第一通孔；以及
所述第二中心部分包括将所述第二前侧互连结构电连接至所述第二背侧互连结构的第二通孔。
5.根据权利要求4所述的半导体器件，其中：
所述第一通孔形成在所述第一中心部分中形成的第一晶体管结构之间的第一浅沟槽隔离结构内；以及
所述第二通孔形成在所述第二中心部分中形成的第二晶体管结构之间的第二浅沟槽隔离结构内。
6.根据权利要求5所述的半导体器件，其中，所述第一通孔和所述第二通孔的每个包括在10nm至20nm范围内的宽度。
7.根据权利要求1所述的半导体器件，其中，所述第一背侧互连结构利用混合接合结构电连接至所述第二前侧互连结构，其中，所述第一背侧互连结构的第一电接合结构利用直接金属至金属接合而接合至所述第二前侧互连结构的第二电接合结构。
8.根据权利要求7所述的半导体器件，其中，所述第一背侧互连结构形成在第一介电层中，并且所述第二前侧互连结构形成在第二介电层中，并且
其中，所述混合接合结构还包括所述第一介电层和所述第二介电层之间的直接电介质至电介质接合。
9.一种半导体封装结构，包括：
中介层；
第一管芯堆叠件，电连接至所述中介层；以及
第二管芯堆叠件，电连接至所述中介层，
其中，所述第一管芯堆叠件和所述第二管芯堆叠件的每个包括堆叠为使得一个半导体管芯的背侧互连结构电连接至另一半导体管芯的前侧互连结构的两个或多个半导体管芯。
10.一种形成半导体器件的方法，包括：
形成包括第一前侧互连结构和第一背侧互连结构的第一半导体管芯；
形成包括第二前侧互连结构和第二背侧互连结构的第二半导体管芯；以及
将所述第一背侧互连结构电连接至所述第二前侧互连结构。
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