KR20230146516A - 멀티-티어 게이트-온-게이트 3차원 집적(3di)을 위한반전형 탑-티어 fet - Google Patents

멀티-티어 게이트-온-게이트 3차원 집적(3di)을 위한반전형 탑-티어 fet Download PDF

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KR20230146516A
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semiconductor device
semiconductor
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inter
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다니엘 샤네모우게임
라르스 리브만
제프리 스미스
폴 구트윈
시아오킹 수
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도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

본 개시 내용의 양태는 멀티-티어 반도체 구조물을 제공한다. 예를 들어, 멀티-티어 반도체 구조물은, 제1 반도체 디바이스를 포함하는 제1 반도체 디바이스 티어를 포함할 수 있다. 제1 신호 배선 구조물이 제1 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 절연체 층이 제1 신호 배선 구조물 위에 형성될 수 있다. 제2 반도체 디바이스 티어가 절연체 층 위에 형성될 수 있고, 제2 반도체 디바이스 티어는 제2 반도체 디바이스를 포함한다. 제2 신호 배선 구조물이 제2 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 티어-간 비아(inter-tier via)가 절연체 층을 통해서 수직으로 형성될 수 있고, 제2 신호 배선 구조물을 제1 신호 배선 구조물에 전기적으로 연결할 수 있다. 제1 반도체 디바이스 티어, 제2 반도체 디바이스 티어, 및 티어-간 비아가 모놀리식으로 형성될 수 있다.

Description

멀티-티어 게이트-온-게이트 3차원 집적(3DI)을 위한 반전형 탑-티어 FET
참조에 의한 포함
본 개시 내용은, 2021년 2월 19일자로 출원되고, 발명의 명칭이 "Inverted top-tier FET for multi-tier gate-on-gate 3Di"인, 미국 가출원 번호 제63/151,166호, 및 2021년 12월 3일자로 출원되고, 발명의 명칭이 "Inverted top-tier FET for multi-tier gate-on-gate 3Di"인, 미국 가출원 번호 제17/542,024호의 이익을 주장하고, 그 전문이 본원에 참조로 포함된다.
본 개시 내용은 일반적으로 반도체 디바이스, 트랜지스터, 및 집적 회로를 포함하는 마이크로 전자 디바이스, 그리고 미세 가공 방법에 관한 것이다.
반도체 디바이스의 (특히, 미시적 규모의) 제조 시에, 성막 증착, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 그리고 도핑 처리와 같은 다양한 제조 프로세스가 실행된다. 이러한 프로세스는 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로, 트랜지스터는 미세 가공을 통해, 배선/금속화가 능동 디바이스 평면 위에 형성되면서 하나의 평면에 생성되었기 때문에, 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 미세화(scaling) 노력으로 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켜 논리 회로 및 메모리 회로와 같은 이종 기능 회로를 동일한 반도체 기판에 집적할 수 있게 되었다. 그러나, 2D 미세화 노력은, 미세화가 한 자릿수 나노미터의 반도체 디바이스 제조 노드에 진입함에 따라, 더 많은 문제에 직면하고 있다. 반도체 디바이스 제조업자는 집적 회로(IC)를 더 미세화하는 다른 수단으로서 트랜지스터가 서로 상하로 적층되는 3차원(3D) 반도체 회로에 대한 요망을 표명해 왔다.
본 개시 내용의 양태는 멀티-티어 반도체 구조물을 제공한다. 예를 들어, 멀티-티어 반도체 구조물은, 제1 반도체 디바이스를 포함하는 제1 반도체 디바이스 티어를 포함할 수 있다. 제1 신호 배선 구조물이 제1 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 절연체 층이 제1 신호 배선 구조물 위에 형성될 수 있다. 실시형태에서, 절연체 층은 실리콘-온-인슐레이터(SoI) 층을 포함할 수 있다. 제2 반도체 디바이스 티어가 절연체 층 위에 형성될 수 있고, 제2 반도체 디바이스 티어는 제2 반도체 디바이스를 포함한다. 제2 신호 배선 구조물이 제2 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 티어-간 비아(inter-tier via)가 절연체 층을 통해서 수직으로 형성될 수 있고, 제2 신호 배선 구조물을 제1 신호 배선 구조물에 전기적으로 연결할 수 있다. 실시형태에서, 제1 반도체 디바이스 티어, 제2 반도체 디바이스 티어, 및 티어-간 비아가 모놀리식으로(monolithically) 형성될 수 있다.
예를 들어, 티어-간 비아는, 제2 반도체 디바이스들 중 이웃하는 디바이스들을 수직으로 격리하는 확산 방지 영역 내에 형성될 수 있다. 다른 예로서, 제2 반도체 디바이스 티어는 더미 폴리(dummy poly)를 포함할 수 있고, 티어-간 비아는 더미 폴리와 정렬될 수 있다.
실시형태에서, 멀티-티어 반도체 구조물은 기판을 추가로 포함할 수 있고, 제1 반도체 디바이스 티어는 기판 위에 형성될 수 있다. 예를 들어, 멀티-티어 반도체 구조물은 제1 파워 레일을 추가로 포함할 수 있고, 이러한 제1 파워 레일은 기판 내에 매립되고 제1 반도체 디바이스 티어에 전기적으로 연결된다. 다른 예로서, 멀티-티어 반도체 구조물은 제2 파워 레일을 추가로 포함할 수 있고, 제2 파워 레일은 제2 반도체 디바이스 티어 위에 형성되고 제2 반도체 디바이스 티어에 전기적으로 연결된다.
실시형태에서, 제1 반도체 디바이스는 수직으로 서로 상하로 적층될 수 있고/있거나 제2 반도체 디바이스는 수직으로 서로 상하로 적층될 수 있다. 예를 들어, 제2 반도체 디바이스는 필드 이펙트 트랜지스터(FET)를 포함할 수 있다.
실시형태에서, 멀티-티어 반도체 구조물은, 제2 반도체 디바이스 티어를 제2 신호 배선 구조물에 전기적으로 연결하도록 수직으로 형성된 콘택을 추가로 포함할 수 있다. 다른 실시형태에서, 멀티-티어 반도체 구조물은, 제2 반도체 디바이스 티어를 제1 신호 배선 구조물에 전기적으로 연결하도록 절연체 층을 통해서 수직으로 형성된 콘택을 추가로 포함할 수 있다. 예를 들어, 콘택은, 제2 반도체 디바이스 티어의 제2 반도체 디바이스 중 하나의 게이트 영역을 제1 신호 배선 구조물에 전기적으로 연결하는 게이트 콘택을 포함할 수 있다. 다른 예로서, 콘택은, 제2 반도체 디바이스 티어의 제2 반도체 디바이스 중 하나의 소스/드레인 영역을 제1 신호 배선 구조물에 전기적으로 연결하는 소스/드레인 콘택을 포함할 수 있다.
본 개시 내용의 양태는 멀티-티어 반도체 구조물을 제조하는 방법을 추가로 제공한다. 예를 들어, 방법은 제1 반도체 디바이스 티어를 형성하는 단계를 포함할 수 있고, 제1 반도체 디바이스 티어는 제1 반도체 디바이스를 포함한다. 방법은 제1 신호 배선 구조물을 제1 반도체 디바이스 티어 위에 형성하고 제1 신호 배선 구조물을 제1 반도체 디바이스 티어에 전기적으로 연결하는 단계, 및 제1 신호 배선 구조물 위에 절연체 층을 형성하는 단계를 추가로 포함할 수 있다. 실시형태에서, 절연체 층은 SoI 층을 포함할 수 있다. 방법은 제2 반도체 디바이스 티어를 절연체 층 위에 형성하는 단계를 추가로 포함할 수 있고, 제2 반도체 디바이스 티어는 제2 반도체 디바이스를 포함한다. 방법은 제2 신호 배선 구조물을 제2 반도체 디바이스 티어 위에 형성하고 제2 신호 배선 구조물을 제2 반도체 디바이스 티어에 전기적으로 연결하는 단계, 및 티어-간 비아를 절연체 층을 통해서 수직으로 형성하여 제2 신호 배선 구조물을 제1 신호 배선 구조물에 전기적으로 연결하는 단계를 추가로 포함할 수 있다. 실시형태에서, 제1 반도체 디바이스 티어, 제2 반도체 디바이스 티어, 및 티어-간 비아가 모놀리식으로 형성된다.
실시형태에서, 티어-간 비아를 형성하는 단계는, 티어-간 비아를 제2 반도체 디바이스들 중 이웃하는 디바이스들을 수직으로 격리하는 확산 방지 영역 내에 형성하는 단계를 포함할 수 있다. 예를 들어, 제2 반도체 디바이스 티어는 더미 폴리를 포함할 수 있고, 티어-간 비아는 더미 폴리와 정렬된다.
실시형태에서, 방법은 콘택을 절연체 층을 통해서 수직으로 형성하여 제2 반도체 디바이스 티어를 제1 신호 배선 구조물에 전기적으로 연결하는 단계를 추가로 포함할 수 있다.
이러한 '발명의 내용'의 항목은 본 개시 내용 또는 청구된 개시 내용의 모든 실시형태 및/또는 점진적으로 신규 양태를 특정하지 않는다는 점에 유의해야 한다. 대신에, 이러한 '발명의 내용' 항목은 종래 기술에 비해 상이한 실시형태들 및 대응하는 신규성 논점에 대한 예비적인 논의만을 제공한다. 본 개시 내용 및 실시형태의 추가적인 상세 내용 및/또는 가능한 관점과 관련하여, 독자는 이하에 추가로 설명되는 바와 같은 본 개시 내용의 '발명을 실시하기 위한 구체적인 내용' 및 해당 도면들을 참조한다.
예로서 제시된 본 개시 내용의 여러 실시형태에 대해 이하의 도면을 참조하여 구체적으로 설명할 것이고, 도면에서 동일한 참조 부호는 동일한 구성요소를 나타낸다.
도 1은 반도체 세그먼트의 단순화된 횡단면도를 도시한다.
도 2는 페이스-투-페이스(face-to-face) 3D 집적(3Di)으로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물을 도시한다.
도 3은 페이스-투-페이스 3Di로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물을 도시한다.
도 4는 순차적 3Di 프로세스로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물을 도시한다.
도 5는 순차적 3Di 프로세스로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물을 도시한다.
도 6의 (a)는 본 개시 내용의 일부 실시형태에 따른 도 6의 (b)의 예시적인 멀티-티어 반도체 구조물의 횡단면도를 도시한다.
도 6의 (b)는 본 개시 내용의 일부 실시형태에 따른 반도체 구조물의 사시도를 도시한다.
도 7의 (a) 및 도 7의 (b)는 본 개시 내용의 일부 실시형태에 따른 도 7의 (c)의 예시적인 멀티-티어 반도체 구조물의 상면도 및 저면도(또는 레이아웃 도면)을 각각 도시한다.
도 7의 (c)는 본 개시 내용의 일부 실시형태에 따른 반도체 구조물의 사시도를 도시한다.
도 8a 내지 도 8d는 본 개시 내용의 일부 실시형태에 따른, 도 7의 (a) 및 도 7의 (b)의 라인 8a-8a', 8b-8b', 8c-8c' 및 8d-8d'을 따른 도 7의 (a) 내지 도 7의 (c)에 도시된 반도체 구조물의 횡단면도를 각각 도시한다.
도 9는 본 개시 내용의 일부 실시형태에 따른 멀티-티어 반도체 구조물을 제조하는 예시적인 방법을 도시하는 흐름도이다.
본원에서 단어 "예시적"은, "예, 예시, 또는 묘사로서 기능한다"는 것을 의미하는 것으로 사용된다. 본원에 예시적인 것으로 표시된 구성, 프로세스, 설계, 기술 등의 임의의 실시형태가 반드시 다른 실시형태보다 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다. 본원에 예시적인 것으로 표시되는 예들의 특정 품질 또는 적합성은 의도되지도 않고 추론되지도 않아야 한다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 용이하게 설명하기 위해 본원에 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향뿐만 아니라, 사용 또는 동작 중인 장치(또는 디바이스)의 다른 배향들을 포함하는 것으로 의도된다. 장치(또는 디바이스)는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본원에 사용된 공간적으로 상대적인 설명도 마찬가지로 이에 따라 해석될 수 있다.
본원에서 설명된 바와 같은 상이한 단계들에 대한 설명의 순서는 명확성을 위해 제시되었다. 일반적으로, 이러한 단계들은 임의의 적합한 순서로 수행될 수 있다. 또한, 본원의 상이한 특징, 기술, 구성 등의 각각이 본 개시 내용의 상이한 곳에서 논의될 수 있지만, 각각의 개념은 서로 독립적이거나 또는 서로 조합되어 실행될 수 있는 것으로 의도된다. 따라서, 본 개시 내용은 여러 상이한 방식들로 구현될 수 있고 도시될 수 있다.
'배경기술'에 기재된 바와 같이, 반도체 디바이스 제조업자는, 기존의 2D 미세화에 더하여, IC를 미세화하는 다른 수단으로서 트랜지스터들이 서로 상하로 적층된 3차원(3D) 반도체 디바이스에 대한 필요성을 표명해 왔다. 3D 집적(3Di), 즉 반도체 디바이스의 수직 적층은, 면적 대신 부피 내에서 트랜지스터 밀도를 높임으로써 이러한 2D 스케이링 한계를 극복하는 것을 목적으로 한다. 플래시 메모리 업계에서 3D NAND의 도입으로 디바이스 적층이 성공적으로 시연 및 구현되었지만, 랜덤 로직 설계에 적용하는 것은 훨씬 더 어렵다. 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 필드 프로그래밍 가능 게이트 어레이(FPGA), 시스템 온 칩(SoC)과 같은 로직 칩을 위한 3D 집적은 주로 2가지 접근 방식에 의해서 추진되고 있다. 하나의 접근 방식은 이종 적층이고, 다른 접근 방식은 보다 동종 적층적이다.
이종 적층은, "3D 순차 적층 평면형 및 핀펫(FinFET) 기술을 가능하게 하는 프로세스 집적 양태"(Anne VanDooren, IMEC PTW Spring 2018)에 개시된 바와 같은, 웨이퍼/칩 적층 및 관통 실리콘 비아(TSV) 기술을 이용한다. 예를 들어, 이러한 3D 집적 접근 방식에서, 2개의 칩은 상이한 특정 과제들(예를 들어 하나의 과제가 화학적 및 생물학적 센서를 포함하고 다른 과제는 나노-디바이스 및 미세-전기화학 시스템(MEMS)을 포함한다)을 위한 설계 및 제조에서 최적화될 수 있고, TSV는 이러한 2개의 상이한 기능적 칩들을 통합하여 적층된 SoC를 구축하기 위해서 이용될 수 있다. 이종 집적 접근 방식에 관한 상세한 내용이 "Heterogeneous Integration Roadmap, 2019 edition published October 2019"(http://eps.ieee.org/hir)에 제공되어 있다.
동종 적층은 이종 적층에서 사용된 미크론-크기의 TSV와 연관된 밀도 손실을 극복하기 위해서 웨이퍼 본딩 프로세스를 이용한다. 예를 들어, 베이스 웨이퍼를 프로세스하여 n-타입 금속 산화물 반도체(nMOS) 및 p-타입 MOS(pMOS)와 같은 디바이스, 그리고 금속화/배선의 몇 개의 층을 형성할 수 있고, 이어서 박형(thinned) 실리콘-온-인슐레이터(SOI) 층을 기본 웨이퍼의 상단에 배치하고 산화물-산화물 본딩으로 본딩하여 완성된 구조물을 형성할 수 있다.
도 1은 반도체 세그먼트(100)의 단순화된 횡단면도를 도시한다. 기판(또는 웨이퍼)(110), 예를 들어 규소 또는 SiGe 기판이 제공될 수 있다. 반도체 디바이스의 티어(또는 반도체 디바이스 티어)(150)가 기판(110)의 전방 측면(110a) 상에 배치될 수 있다. 예를 들어, 반도체 디바이스의 티어(150)가, 로직 회로 또는 메모리 회로와 같은 기능 회로를 형성하는, 필드 이펙트 트랜지스터(FET)와 같은 하나 이상의 반도체 디바이스를 포함할 수 있다. 또한, 이러한 FET는, 전방 측면(110a)을 따라 배열되거나 기판(110)의 두께 방향을 따라 서로 상하로 수직으로 적층되는 n-타입 또는 p-타입 FET일 수 있다.
하나 이상의 파워 레일(120)이 기판(110) 내에 매립될 수 있고 반도체 디바이스의 티어(150)를 TSV(예를 들어, 나노-스케일)(140)로 파워 전달 네트워크(PDN)(130)에 전기적으로 연결하여, 예를 들어, PDN(130)으로부터 반도체 디바이스의 티어(150)로 저전압(Vss) 및 고전압(VDD) 파워 전달을 제공할 수 있다. PDN(130)은 기판(110)의 후방 측면(110b) 상에 형성될 수 있다.
신호 배선 구조물(또는 배선 티어)(160)이 반도체 디바이스의 티어(150) 위에 배치될 수 있고 반도체 디바이스의 티어(150)를 예를 들어 배선 티어(160) 위에 배치된 다른 반도체 디바이스의 티어(미도시)에 전기적으로 연결하기 위해서 이용될 수 있다. 배선 티어(160)는 하나 이상의 배선 층(또는 배선 레벨)을 포함할 수 있고, 각각의 배선 층은, 기판(110)의 전방 측면(110a)을 따른 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 일반적으로, 하나의 배선 층 내의 배선 트랙은 인접 배선 층 내의 배선 트랙의 방향에 수직인 방향으로 연장될 것이다. 예를 들어, 배선 티어(160)는 3개의 배선 층(1601, 1602 및 1603)을 포함할 수 있고, 배선 층(1601)은, 기판(110)의 전방 측면(110a)을 따른 배선 층(1602) 내의 배선 트랙의 방향에 수직인(예를 들어, 도면 지면의 평면에 수직인) 방향으로 연장되는 7개의 배선 트랙(1601a 내지 1601g)을 포함할 수 있다.
도 2는 반도체 구조물(200)을 도시하고, 이러한 반도체 구조물은 페이스-투-페이스 3D 집적(3Di)으로 제조된 2개의 반도체 세그먼트, 즉 효율적인 로직-대-메모리 연결 또는 로직-대-로직 연결을 위한 티어-간 배선의 밀도가 높은 반도체 디바이스의 멀티-티어 적층체를 포함한다. 도 2는 본 개시 내용이 목표로 하는 최종 결과를 도시한다. 이러한 2개의 반도체 세그먼트는 별도로 구축될 수 있고, 각각의 반도체 세그먼트는 파워 분배, 반도체 디바이스(예를 들어, FET), 및 신호 배선 구조물을 포함할 수 있다. 예를 들어, 반도체 구조물(200)은, 하나를 뒤집는 것에 의해서 서로 상하로 수직 적층된 도 1에 도시된 반도체 세그먼트(100) 중 2개를 포함할 수 있고, 반도체 세그먼트(100)의 각각은 파워 분배(예를 들어, 파워 레일(120), PDN(130) 및 TSV(140)), 반도체 디바이스(예를 들어, 반도체 디바이스의 티어(150)), 및 신호 배선 구조물(예를 들어, 신호 배선 구조물(160))을 포함할 수 있다. 페이스-투-페이스 3Di 제조에서, 이러한 2개의 별도로 구축된 반도체 세그먼트(100)를 조심스럽게 서로 정렬시키고 페이스-투-페이스 본드로 본딩 부위(미도시)에서 함께 페이스-투-페이스 본딩한다. 일반적으로, 반도체 세그먼트(100) 중 하나는, "https://spectrum.ieee.org/tech-talk/semiconductors/processors/globalfoundries-arm-close-in-on-3d-chip-integration"에 구체적으로 기술된 바와 같이, 반도체 구조물(200)을 그 패키지에 연결하기 위해서 사용되는, 반도체 세그먼트(100)의 상단에 배치된 범프(미도시)로 이어지는 TSV를 포함할 수 있다.
도 3은 페이스-투-페이스 3Di로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물(300)을 도시한다. 배선 피치를 페이스-투-페이스 본딩의 오버레이 요건을 만족시키는데 필요한 큰 값까지 점진적으로 확장하기 위해서 비교적 높은(또는 두꺼운) 와이어 적층체(즉, 많은 수의 배선 층)(1 ㎛ 피치까지 전개하기 위한 12개의 배선 층)를 페이스-투-페이스 본딩이 필요로 할 수 있다는 것을 확인할 수 있을 것이다. 프로세스에서, 이러한 점진적인 확장은 사용 면적의 상당한 증가로 이어지고, 이는 페이스-투-페이스 3Di에서 추구하는 밀도 향상이라는 초기의 목적을 달성하지 못하게 한다. 따라서, 이러한 페이스-투-페이스 3Di 접근 방식은 진정한 모놀리식 집적이 아닌데, 이는 독립적으로 프로세스되는 웨이퍼 또는 웨이퍼 세그먼트가 서로 상하로 적층되고 반도체 제조를 위한 진정한 미세화 해결책을 제공할 수 없기 때문이다.
조밀한 티어-간 배선과 양립 가능한 오버레이 공차를 달성하기 위해서, (일부에서 모놀리식 3Di로도 지칭되는) 순차적 3Di가 필요하다.
도 4는 순차적 3Di 프로세스로 제조된 2개의 반도체 세그먼트를 포함하는 반도체 구조물(400)을 도시한다. 순차적 3Di 프로세스에서, (반도체 세그먼트(100)와 유사할 수 있는) 완전 하단 티어(410)가 도입부에서 구축될 수 있고, 이어서 실리콘 온 인슐레이터(SoI) 층(490)이 하단 티어(410)의 상단에 본딩될 수 있고, 또한 파워 분배, 반도체 디바이스(예를 들어, FET) 및 신호 배선 구조물일 수 있는 상단 티어(420)가 최종적으로 SoI 층(490) 위에 구축될 수 있다. 예를 들어, CEA-Leti에 의해서 개척된 순차적 3Di인(더 많은 정보를 https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit에서 확인할 수 있다) CoolCubeTM에서, 완전 하단 티어(410)는 1,000℃에 달하는 열 버짓(thermal budget)에서 구축될 수 있고, 이어서 SoI 층(490)이 하단 티어(410)의 상단에 본딩될 수 있고, 최종적으로 상단 티어(420)가, 1,000℃보다 훨씬 낮은 600℃미만, 예를 들어 500℃의 다른 열 버짓에서 SoI 층(490) 위에 구축될 수 있다. 이러한 낮은 열 버짓은, 상단 티어(420)가 제조되는 동안 하단 티어(410)의 성능이 저하되지 않도록 그리고 상단 티어(420)의 본질적인 성능이 감소되지 않도록 보장할 수 있다. 이러한 순차적 3Di 프로세스의 주요 장점은 기존 하단 티어(410)에 대한 상단 티어(420)의 거의 완벽한 정렬이다. 이는 박형 SoI 층(490)을 통한 리소그래픽 정렬에 의해서 달성될 수 있다.
도 5는, 순차적 3Di 프로세스에서 제조된 2개의 반도체 세그먼트, 예를 들어 도 4에 도시된 하단 티어(410) 및 상단 티어(420)를 포함하는 반도체 구조물(500)을 도시한다. 도시된 바와 같이, 순차적 3Di 프로세스에서의 난제는 상단 티어(420)와 하단 티어(410) 사이의 연결(예를 들어, 510 및 520)이다. 예를 들어, 탑-티어 신호를 측방향으로 티어-간 비아로 연장시키는 것은 공간을 차단할 수 있고 상단 티어(420)에서 달성 가능한 디바이스 밀도를 감소시킬 수 있다. 따라서, 연결 밀도는 상단 티어(420)의 디바이스 밀도와 직접적으로 경쟁한다.
본 개시 내용은, (페이스-투-페이스 본딩으로 달성 가능한 마이크로-스케일 연결과 구별되는 것으로서) 조밀 나노-스케일 연결을 갖는, 조밀 3Di, 특히 게이트-온-게이트(GoG) 3Di, 더 구체적으로 GoG 3Di 구현된 (모놀리식으로 알려진) 순차적 3Di에 관한 것이다. 본원의 실시형태는 순차적 3Di에서 조밀 연결을 이용하도록 구성된 반전형 트랜지스터 아키텍처에도 적용될 수 있다. 이는 반도체 산업이 3Di로 이동하고 있기 때문에 유리하고, 그 용어는 보다 보편화되고 있다.
본원의 기술은 상단 반도체 디바이스 티어 및 표준 셀 아키텍처를 포함하고, 이는, 확산 방지 영역을 통해서 연장되는 하단 콘택 및 모놀리식 티어-간 비아(MIV)의 조합을 이용하여 모든 핀 연결을 상단 반도체 디바이스 티어 아래의 배선 티어에 배선하는 것에 의해서 조밀한 상단 반도체 디바이스 티어 배치를 유지하면서, 티어-간 연결을 조밀하게 할 수 있다.
도 6의 (a)는, 본 개시 내용의 일부 실시형태에 따른, 예시적인 멀티-티어 반도체 구조물(600)의 횡단면도를 도시하고, 도 6의 (b)는 반도체 구조물(600)의 탑-티어만을 도시하는 사시도이다. 실시형태에서, 반도체 구조물(600)은 기판(610)(또는 웨이퍼)(도 6의 (b)에 미도시)을 포함할 수 있다. 예를 들어, 기판(610)은 규소 또는 SiGe 기판일 수 있다. 제1 반도체 디바이스의 티어(651)가 기판(610)의 전방 측면(610a) 상에 배치될 수 있다. 예를 들어, 제1 반도체 디바이스의 티어(651)가, 로직 회로 또는 메모리 회로와 같은 기능 회로를 형성하는, 필드 이펙트 트랜지스터(FET)와 같은 하나 이상의 반도체 디바이스를 포함할 수 있다. 또한, 이러한 FET는, 전방 측면(610a)을 따라 배열되거나 기판(610)의 두께 방향을 따라 서로 상하로 수직으로 적층되는 n-타입 또는 p-타입 FET(예를 들어, NMOS 및 PMOS)일 수 있다.
하나 이상의 제1 파워 레일(621)이 기판(610) 내에 매립될 수 있고 제1 반도체 디바이스의 티어(651)를 제1 TSV(예를 들어, 나노-스케일)(641)로 제1 PDN(631)에 전기적으로 연결하여, 예를 들어, 제1 PDN(631)으로부터 제1 반도체 디바이스의 티어(651)로 저전압(Vss) 및 고전압(VDD) 파워 전달을 제공할 수 있다. 제1 PDN(631)은 기판(610)의 후방 측면(610b) 상에 형성될 수 있다.
제1 신호 배선 구조물(또는 제1 배선 티어)(661)이 제1 반도체 디바이스 티어(651) 위에 배치될 수 있고, 제1 반도체 디바이스 티어(651)를, 예를 들어, 제1 배선 티어(661) 또는 다른 신호 배선 구조물(예를 들어, 제2 신호 배선 구조물(또는 제2 배선 티어)(662)) 위에 배치된 다른 반도체 디바이스 티어(예를 들어, 제2 반도체 디바이스 티어(652))에 전기적으로 연결하기 위해서 사용될 수 있다. 도 1에 도시된 배선 티어(160)와 유사하게, 제1 배선 티어(661)는 또한 하나 이상의 배선 층(또는 배선 레벨)을 포함할 수 있고, 각각의 배선 층은, 기판(610)의 전방 측면(610a)을 따른 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 예를 들어, 제1 배선 티어(661)가 5개의 배선 층을 포함하고, 최상부, 중간, 및 최하부 배선 층은 7개, 6개, 및 7개의 배선 트랙을 각각 포함할 수 있다. 일반적으로, 하나의 배선 층 내의 배선 트랙은 인접 배선 층 내의 배선 트랙의 방향에 수직인 방향으로 연장될 것이다. 예를 들어, 최상부 배선 층 내의 배선 트랙은 기판(610)의 전방 측면(610a)을 따라 최상부 배선 층 바로 아래의 배선 층 내의 배선 트랙의 방향에 수직인(예를 들어, 도면 지면의 평면에 수직인) 방향으로 연장될 수 있다.
(간결함을 위해서 도시하지 않고 화살표로 표시한) 절연체 층(또는 SoI 층)(690)이 제1 배선 티어(661) 위에 형성되고 그 상단에 본딩될 수 있다. 예를 들어, 절연체 층(690)은 열 규소 산화물(SiO2) 층을 포함할 수 있다.
제2 반도체 디바이스 티어(652)는 절연체 층(또는 SoI 층)(690)의 전방 측면(690a) 위에 증착되어 형성될 수 있다. 예를 들어, 제2 반도체 디바이스의 티어(652)가, 로직 회로 또는 메모리 회로와 같은 기능 회로를 형성하는, FET와 같은 하나 이상의 반도체 디바이스를 포함할 수 있다. 또한, 이러한 FET는, 절연체 층(690)의 전방 측면(690a)을 따라 배열되거나 절연체 층(690)의 두께 방향을 따라 서로 상하로 수직으로 적층되는 n-타입 또는 p-타입 FET일 수 있다. 예를 들어, 이러한 FET는 표준 셀, 예를 들어 XOR 또는 NAND 로직 셀을 형성할 수 있고, 다수의 하부 p-타입 FET 및 하부 p-타입 FET 위에 수직으로 적층되어 상보적 FET(CFET)를 형성하는 다수의 상부 n-타입 FET를 포함한다. 이웃하는 CFET들은, (후술되는) 모놀리식 티어-간 비아(MIV)(670)가 통과할 수 있는 공간을 제공할 수 있는 (간결함을 위해서 도시하지 않고 화살표로 표시한) 확산 방지 영역(653)에 의해서 격리될 수 있다. 예를 들어, 확산 방지 영역(653)은 이중 확산 방지부(DDB) 또는 단일 확산 방지부(SDB)를 포함할 수 있다. 다른 예로서, 이러한 FET는, 소스/드레인 영역(S/D), 게이트 영역(G), 및 모두가 게이트 영역(G)에 의해서 둘러싸인 채널(또는 나노-채널) 영역(CH)을 가지는, 게이트-올-어라운드(GAA) 또는 GAA 나노-시트(GAA NS) FET일 수 있다. 본원의 설명이 편의상 CFET 및 GAA 디바이스에 중점을 두고 있지만, 본원의 기술이 다른 3D 디바이스 아키텍처에도 적용될 수 있다는 것을 이해할 수 있을 것이다.
제2 신호 배선 구조물(또는 제2 배선 티어)(662)이 제2 반도체 디바이스 티어(652) 위에 배치될 수 있고, 제2 반도체 디바이스 티어(651)를, 예를 들어, 다른 반도체 디바이스 티어(예를 들어, 제1 반도체 디바이스 티어(651)) 및 다른 신호 배선 구조물(예를 들어, 제1 신호 배선 구조물(661))에 전기적으로 연결하기 위해서 사용될 수 있다. 도 1에 도시된 배선 티어(160)와 유사하게, 제2 배선 티어(662)는 하나 이상의 배선 층(또는 배선 레벨)을 포함할 수 있고, 각각의 배선 층은, 절연체 층(690)의 전방 측면(690a)을 따른 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 예를 들어, 제2 배선 티어(662)는 하나의 배선 층을 포함할 수 있고, 배선 층은 2개의 배선 트랙(662a 및 662b)을 포함할 수 있다.
하나 이상의 제2 파워 레일(622)이 제2 반도체 디바이스 티어(652) 위에 형성될 수 있고 제2 반도체 디바이스의 티어(652)를 제2 TSV(예를 들어, 나노-스케일)(642)로 제2 PDN(632)에 전기적으로 연결하여, 예를 들어, 제2 PDN(632)로부터 제2 반도체 디바이스의 티어(652)로 저전압(Vss) 및 고전압(VDD) 파워 전달을 제공할 수 있다. 따라서, 제2 반도체 디바이스 티어(652)는 예시적인 멀티-티어 반도체 구조물(600)의 반전된 탑-티어 FET을 포함할 수 있다.
하나 이상의 모놀리식 티어-간 비아(MIV)(670)가 형성되어 제2 배선 티어(662)를 제1 배선 티어(661)에 전기적으로 연결할 수 있다. 예를 들어, MIV(670)는 더미 폴리와 정렬될 수 있고 확산 방지 영역(653) 및 절연체 층(690)을 통해서 수직으로 형성되어, 탑-티어 신호를 측방향으로 티어-간 비아로 연장시키지 않고, 제2 배선 티어(662)를 제1 배선 티어(661)에 전기적으로 연결할 수 있다.
또한, 하나 이상의 연결이 형성되어 제2 반도체 디바이스 티어(652)를 제1 배선 티어(661)에 전기적으로 연결할 수 있다. 예를 들어, 연결은, 절연체 층(690)을 통해서 수직으로 형성되어 제2 반도체 디바이스 티어(652)의 하부 FET의 게이트 영역(G)을 외부(예를 들어, 제1 배선 티어(661))에 전기적으로 연결하는, 하나 이상의 하단 게이트 콘택(680)을 포함할 수 있다.
도 6의 (b)의 예에 도시된 바와 같이, 반도체 구조물(600)의 탑-티어가 도시되어 있고, 디바이스 평면 위의 배선의 1 레벨(예를 들어, 제2 와이어 티어(662)) 및 디바이스 평면 아래의 다른 배선 레벨(예를 들어, 제1 와이어 티어(661))을 보여 준다. 배선(661)의 레벨은 반도체 구조물(600)의 하단 티어의 상단을 나타낸다. 이러한 2개의 레벨은, 본 개시 내용의 일부 실시형태에 따른, 반도체 구조물(700)의 사시도인, 도 7의 (c)의 예시적인 탑-티어 반도체 구조물(700)의 상면도(또는 레이아웃 도면)로서 도 7의 (a) 및 도 7의 (b)에 도시되어 있다. 실시형태에서, 반도체 구조물(700)은 제1 내지 제3 게이트-온-게이트 로직 셀(701 내지 703)을 포함할 수 있고, 각각의 로직 셀은 상단 및 하단 반도체 디바이스 티어(TP 및 BM)를 포함한다. 예를 들어, 상단 및 하단 반도체 디바이스 티어(TP 및 BM)는 반도체 구조물(600)의 제2 반도체 디바이스 티어(652)의 다수의 상부 n-타입 FET 및 하부 p-타입 FET를 각각 포함할 수 있다. 상단 및 하단 반도체 디바이스 티어(TP 및 BM)의 각각은 다수의 게이트(G) 트랙과 교번적으로 배열된 다수의 소스/드레인(S/D) 트랙을 포함하여 다수의 FET를 형성할 수 있다. 이러한 FET는 p-타입 FET 또는 n-타입 FET일 수 있다. 예를 들어, 하단 반도체 디바이스 티어(BM) 내의 FET는 p-타입일 수 있고, 상단 반도체 디바이스 티어 내의 FET는 n-타입일 수 있고, 그에 따라 CFET를 형성할 수 있다. 각각의 셀 경계가 제1 및 제2 상단 파워 트랙(731 및 732) 그리고 좌측 및 우측 폴리 게이트 트랙(741 및 742)에 의해서 형성될 수 있다.
반도체 구조물(700)의 상단 반도체 디바이스 티어(TP)의 상면도를 도시하는 도 7의 (a)뿐만 아니라 도 7의 (c)에 도시된 바와 같이, 상단 파워 콘택(780)이 제1 로직 셀(701)의 상단 반도체 디바이스 티어(TP)를 로컬 인터커넥트(785)를 통해서 제2 상단 파워 트랙(732)에 전기적으로 연결할 수 있고, 상단 게이트 콘택(781)이 제2 로직 셀(702)의 상단 반도체 디바이스 티어(TP)의 게이트 영역(G)을 제1 상단 배선 트랙(762a)에 전기적으로 연결할 수 있고, 상단 소스/드레인 영역 콘택(782)이 제3 로직 셀(703)의 상단 반도체 디바이스 티어(TP)의 소스/드레인 영역(S/D)을 로컬 인터커넥트(786)를 통해서 제2 상단 배선 트랙(762b)에 전기적으로 연결할 수 있다. 실시형태에서, 상단 파워 콘택(780), 상단 게이트 콘택(781) 및 상단 소스/드레인 콘택(782)은 모두가 반도체 구조물(700)의 두께 방향을 따라 수직으로 형성될 수 있고, 전체가 본원에서 참조로 포함되는 2020년 9월 30일자로 출원된 "Connections from Buried Interconnects to Device Terminals in Multiple Stacked Devices Structures"라는 명칭의 미국 가출원 번호 63/085,583에서 더 설명되어 있다.
반도체 구조물(700)의 하단 반도체 디바이스 티어(BM)의 저면도를 도시하는, 도 7의 (b)뿐만 아니라 도 7의 (a) 및 도 7의 (c)에 도시된 바와 같이, 모놀리식 티어-간 비아(MIV)(770)가 절연체 층(790)(명료함을 위해서 도 7의 (c)에 도시하지 않음)을 통해서 수직으로 형성되어 제3 상단 배선 트랙(762c)을 제3 하단 배선 트랙(761c)에 전기적으로 연결할 수 있고, 하단 소스/드레인 콘택(783)은 제1 로직 셀(701)의 하단 반도체 디바이스 티어(BM)의 소스/드레인 영역(S/D)을 제1 하단 배선 트랙(761a)에 전기적으로 연결할 수 있고, 하단 게이트 콘택(784)은 제2 로직 셀(702)의 하단 반도체 디바이스 티어(BM)의 게이트 영역(G)을 제2 하단 배선 트랙(761b)에 전기적으로 연결할 수 있다. 제1 내지 제3 하단 배선 트랙(761a 내지 761c)은 함께 하단 배선 티어(또는 제1 배선 티어)로서 지칭될 수 있고, 제1 내지 제3 상단 배선 트랙(762a 내지 762c)은 함께 상단 배선 티어(또는 제2 배선 티어)로서 지칭될 수 있다. 실시형태에서, MIV(770), 하단 소스/드레인 콘택(783), 및 하단 게이트 콘택(784) 모두가 반도체 구조물(700)의 두께 방향을 따라 절연체 층(790)을 통해서 수직으로 형성될 수 있다. 예를 들어, MIV(770)는 더미 폴리 게이트, 예를 들어 제1 로직 셀(701)의 좌측 폴리 게이트 트랙(741)와 자가-정렬될 수 있고, 이웃하는 CFET들을 격리하는 확산 방지 영역(753)을 통해서 형성될 수 있다.
도 8a 내지 도 8d는 본 개시 내용의 일부 실시형태에 따른, 도 7의 (a) 및 도 7의 (b)의 라인 8a-8a', 8b-8b', 8c-8c' 및 8d-8d'을 따른 반도체 구조물(700)의 각각의 횡단면도이다. 모든 핀(즉, 티어-간 신호 라우팅(661)이 내부에 연결되는 배선 구조물들의 피스들)이 반도체 구조물(700)의 상단 및 하단 반도체 디바이스 티어(TP 및 BM) 아래의 위치에서 종료될 수 있다. 예를 들어, 상단 반도체 디바이스 티어(TP) 위의 상단 핀(A0)은, 도 8a에 도시된 바와 같이, 반도체 구조물(700)의 상단 반도체 디바이스 티어(TP)에 연결될 수 있고 MIV(770)를 통해서 하단 반도체 디바이스 티어(BM) 아래의 상응 하단 핀(A0)으로 라우팅될 수 있고, 상단 반도체 디바이스 티어(TP) 위의 상단 핀(A1 및 B0)은, 도 8d에 도시된 바와 같이, 반도체 구조물(700)의 상단 반도체 디바이스 티어(TP)에 연결될 수 있고 MIV(771 및 772) 각각을 통해서 하단 반도체 디바이스 티어(BM) 아래의 상응 하단 핀(A1 및 B0)으로 라우팅될 수 있다. 다른 예로서, 하단 핀(C0 및 Y)은, 도 8b 및 도 8c에 각각 도시된 바와 같이, 하단 소스/드레인 콘택(783) 및 하단 게이트 콘택(784)을 통해서 반도체 구조물(700)의 하단 반도체 디바이스 티어(BM)에 직접 연결될 수 있다. 도 8b는, 게이트 유전체 재료가 선택적인 증착에 의해서 상단 및 하단 반도체 디바이스 티어(TP 및 BM)의 반도체 디바이스의 채널 영역(CH) 상에 증착될 수 있다는 것을 더 도시한다. 예를 들어, 중간층(IL) 및 고-k 층(HK)이 채널 영역(CH) 상에 순차적으로 형성될 수 있다. 도 8b는 금속 층(ML)이 고-k 층(HK) 위에 증착될 수 있다는 것을 더 도시한다. 예를 들어, 금속 층(ML)은 TiN, TaN 또는 TiAl을 포함할 수 있다.
도 9는 본 개시 내용의 일부 실시형태에 따른 멀티-티어 반도체 구조물을 제조하는 예시적인 방법(900)을 도시하는 흐름도이다. 실시형태에서, 도시된 예시적인 방법(900)의 단계의 일부가 동시에 또는 도시된 것과 다른 순서로 수행될 수 있거나, 다른 방법 단계로 대체될 수 있거나, 생략될 수 있다. 부가적인 방법 단계가 또한 희망에 따라 수행될 수 있다. 다른 실시형태에서, 예시적인 방법(900)은 도 6의 (a), 도 6의 (b), 도 7의 (a) 내지 도 7의 (c) 그리고 도 8a 내지 도 8d에 도시된 멀티-티어 반도체 구조물(600 및 700)에 상응할 수 있다.
단계(S910)에서, 제1 반도체 디바이스를 포함하는 제1 반도체 디바이스 티어가 제공될 수 있다. 예를 들어, 제1 반도체 디바이스 티어는 도 6의 (a)에 도시된 반도체 구조물(600)의 제1 반도체 디바이스 티어(651)를 포함할 수 있다. 실시형태에서, 제1 반도체 디바이스 티어는 기판의 전방 측면 위에 형성될 수 있고, 기판 내에 매립된 파워 레일을 통해서 기판의 후방 측면에 배치된 PDN에 의해서 제공되는 파워를 수신할 수 있다. 예를 들어, 도 6의 (a)에 도시된 바와 같이, 제1 반도체 디바이스 티어(651)는 기판(610)의 전방 측면(610a) 위에 형성될 수 있고 기판(610) 내에 매립된 제1 파워 레일(621)을 통해서 기판(610)의 후방 측면(610b) 상에 배치된 제1 PDN(631)에 의해서 제공되는 파워를 수신할 수 있다. 제1 반도체 디바이스는 FET를 포함할 수 있고, 이러한 FET는 n-타입 또는 p-타입 FET일 수 있고, 기판(610)의 전방 측면(610a)을 따라 배열될 수 있거나 기판(110)의 두께 방향을 따라 서로 상하로 수직으로 적층될 수 있다.
단계(S920)에서, 제1 신호 배선 구조물(또는 제1 배선 티어)이 제1 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 예를 들어, 도 6의 (a)에 도시된 바와 같이, 제1 배선 티어(661)는 제1 반도체 디바이스 티어(651) 위에 형성될 수 있고 전기적으로 연결될 수 있다.
단계(S930)에서, 절연체 층(또는 SoI 층)이 제1 신호 배선 구조물 위에 형성될 수 있다. 예를 들어, 도 6의 (a)에 도시된 바와 같이, 절연체 층(690)이 제1 신호 배선 구조물(661) 위에 형성될 수 있다. 다른 예로서, 도 7의 (c)에 도시된 바와 같이, 절연체 층(790)이 제1 내지 제3 하단 배선 트랙(761a 내지 761c) 위에 형성될 수 있다.
단계(S940)에서, 제2 반도체 디바이스를 포함하는 제2 반도체 디바이스 티어가 절연체 층 위에 형성될 수 있다. 예를 들어, 도 6의 (a) 및 도 6의 (b)에 도시된 바와 같이, 제2 반도체 디바이스 티어는, 절연체 층(690) 위에 형성된 반도체 구조물(600)의 제2 반도체 디바이스 티어(652)를 포함할 수 있다. 다른 예로서, 도 7의 (c)에 도시된 바와 같이, 제2 반도체 디바이스 티어는, 절연체 층(790) 위에 형성된 반도체 구조물(700)의 상단 및 하단 반도체 디바이스 티어(TP 및 BM)를 포함할 수 있다. 제2 반도체 디바이스 티어는, 새로운 Si의 제2 웨이퍼가 제1 반도체 디바이스 티어에 본딩된 후에만 프로세스 및 구축될 수 있다. 실시형태에서, 제2 파워 레일이 제2 반도체 디바이스 티어 위에 형성될 수 있고, 파워를 PDN으로부터 반도체 디바이스 티어에 제공할 수 있다. 예를 들어, 도 6의 (a)에 도시된 바와 같이, 제2 파워 레일(622)이 제2 반도체 디바이스 티어(652) 위에 형성될 수 있고 제2 반도체 디바이스의 티어(652)를 제2 TSV(예를 들어, 나노-스케일)(642)로 제2 PDN(632)에 전기적으로 연결하여, 예를 들어, 제2 PDN(632)으로부터 제2 반도체 디바이스의 티어(652)로 저전압(Vss) 및 고전압(VDD) 파워 전달을 제공할 수 있다. 제2 반도체 디바이스는 FET를 포함할 수 있고, 이러한 FET는 n-타입 또는 p-타입 FET일 수 있고, 절연체 층(690)의 전방 측면(690a)을 따라 배열될 수 있거나 절연체 층(690)의 두께 방향을 따라 서로 상하로 수직으로 적층될 수 있다.
단계(S950)에서, 제2 신호 배선 구조물(또는 제2 배선 티어)이 제2 반도체 디바이스 티어 위에 형성되고 전기적으로 연결될 수 있다. 예를 들어, 도 6의 (a)에 도시된 바와 같이, 제2 배선 티어(662)는 제2 반도체 구조물(600)의 제2 반도체 디바이스 티어(652) 위에 형성될 수 있고 전기적으로 연결될 수 있다. 다른 예로서, 도 7의 (c)에 도시된 바와 같이, 제1 내지 제3 상단 배선 트랙(762a 내지 762c)이 반도체 구조물(700)의 상단 및 하단 반도체 디바이스 티어(TP 및 BM) 위에 형성될 수 있고 전기적으로 연결될 수 있다.
단계(S960)에서, 티어-간 비아가 절연체 층을 통해서 수직으로 형성될 수 있고, 제2 신호 배선 구조물을 제1 신호 배선 구조물에 전기적으로 연결할 수 있다. 예를 들어, 도 6의 (a) 및 도 6의 (b)에 도시된 바와 같이, 모놀리식 티어-간 비아(MIV)(670)가 절연체 층(690)을 통해서 수직으로 형성되어 제2 배선 티어(662)를 제1 배선 티어(661)에 전기적으로 연결할 수 있다. 다른 예로서, 도 7의 (a) 내지 도 7의 (c) 및 도 8a에 도시된 바와 같이, 모놀리식 티어-간 비아(MIV)(770)가 절연체 층(790)을 통해서 수직으로 형성되어 제3 상단 배선 트랙(762c)을 제3 하단 배선 트랙(761c)에 전기적으로 연결할 수 있다. 실시형태에서, 티어-간 비아는, 제2 반도체 디바이스들 중 이웃하는 디바이스들을 수직으로 격리하는 확산 방지 영역 내에 형성될 수 있다. 예를 들어, 도 6의 (b)에 도시된 바와 같이, MIV(670)는, 반도체 구조물(600)의 이웃하는 반도체 디바이스들(예를 들어, CFET)을 격리하는 확산 방지 영역(653) 내에 형성될 수 있다. 다른 예로서, 도 7의 (c)에 도시된 바와 같이, MIV(770)는, 반도체 구조물(700)의 상단 및 하단 반도체 디바이스 티어(TP 및 BM)의 이웃하는 반도체 디바이스들(예를 들어, CFET)을 수직으로 격리하는 확산 방지 영역(753) 내에 형성될 수 있다. 다른 실시형태로서, 제2 반도체 디바이스 티어는 더미 폴리를 포함할 수 있고, 티어-간 비아는 더미 폴리와 정렬될 수 있다. 예를 들어, 도 7의 (a)에 도시된 바와 같이, 상단 반도체 디바이스 티어(TP)는 좌측 폴리 게이트 트랙(741)을 포함할 수 있고, MIV(770)는 좌측 폴리 게이트 트랙(741)과 정렬될 수 있다. 실시형태에서, 하단 소스/드레인 콘택(예를 들어, 하단 소스/드레인 콘택(783)) 및 하단 게이트 콘택(예를 들어, 하단 게이트 콘택(784))이 형성되어, 제2 반도체 디바이스 티어의 하단 반도체 디바이스 티어의 소스/드레인 영역 및 게이트 영역을 하단 배선 트랙(예를 들어, 제1 및 제2 하단 배선 트랙(761a 및 761b))에 각각 전기적으로 연결할 수 있다. 예를 들어, 하단 소스/드레인 콘택 및 하단 게이트 콘택이 절연체 층(790)을 통해서 수직으로 형성될 수 있다.
전술한 설명에서, 프로세싱 시스템의 구체적인 구조 그리고 그 구조에서 사용되는 다양한 구성요소 및 프로세스에 대한 설명과 같은, 구체적인 상세 사항이 설명되었다. 그러나, 본원에서의 기술은 이러한 구체적인 상세 사항으로부터 벗어나는 다른 실시형태로 실시될 수 있으며, 이러한 상세 사항은 설명을 위한 목적이지 이를 제한하기 위한 것이 아님을 이해해야 한다. 본원에 개시되는 실시형태를 첨부 도면들을 참조하여 설명하였다. 마찬가지로 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 구체적인 수, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 그러한 구체적인 상세 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성 요소에는 동일한 참조부호를 부여하였고, 임의의 중복 설명은 생략될 수 있다.
다양한 실시형태의 이해를 돕기 위해 다양한 기술이 복수의 개별 작업으로서 설명되었다. 설명의 순서는, 이들 작업이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이들 작업은 제시된 순서로 수행될 필요는 없다. 설명된 작업은 설명된 실시형태와 다른 순서로 실시될 수 있다. 추가적인 실시형태에서, 다양한 추가적인 동작이 수행될 수 있고/있거나 설명된 동작이 생략될 수 있다.
본원에서 사용된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 개시 내용의 일부 실시형태에 따라 처리되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상에 있거나 또는 위에 놓이는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 하부 층 또는 상부 층, 패터닝되거나 또는 패터닝되지 않는 것으로 제한되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명에서는 특정 유형의 기판이 언급될 수 있지만, 이는 단지 예시적인 목적만을 위한 것이다.
또한, 당업자라면 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 작업에 대해 많은 변경이 이루어질 수 있다는 것을 이해할 것이다. 그러한 변경은 본 개시 내용의 범위에 포함되는 것으로 의도된다. 따라서, 본 발명의 실시형태의 전술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 발명의 실시형태에 대한 임의의 제한 사항은 이하의 청구범위에서 제시된다.

Claims (20)

  1. 멀티-티어 반도체 구조물로서,
    제1 반도체 디바이스를 포함하는 제1 반도체 디바이스 티어;
    상기 제1 반도체 디바이스 티어 위에 형성되고 전기적으로 연결된 제1 신호 배선 구조물;
    상기 제1 신호 배선 구조물 위에 형성된 절연체 층;
    상기 절연체 층 위에 형성되고, 제2 반도체 디바이스를 포함하는 제2 반도체 디바이스 티어;
    상기 제2 반도체 디바이스 티어 위에 형성되고 전기적으로 연결된 제2 신호 배선 구조물; 및
    상기 절연체 층을 통해서 수직으로 형성되고 상기 제2 신호 배선 구조물을 상기 제1 신호 배선 구조물에 전기적으로 연결하는 티어-간 비아
    를 포함하는, 멀티-티어 반도체 구조물.
  2. 제1항에 있어서,
    상기 티어-간 비아는, 제2 반도체 디바이스들 중 이웃하는 디바이스들을 수직으로 격리하는 확산 방지 영역 내에 형성되는, 멀티-티어 반도체 구조물.
  3. 제2항에 있어서,
    상기 제2 반도체 디바이스 티어는 더미 폴리를 포함하고, 상기 티어-간 비아는 상기 더미 폴리와 정렬되는, 멀티-티어 반도체 구조물.
  4. 제1항에 있어서,
    기판을 추가로 포함하고, 상기 제1 반도체 디바이스 티어가 상기 기판 위에 형성되는, 멀티-티어 반도체 구조물.
  5. 제4항에 있어서,
    상기 기판 내에 매립되고 상기 제1 반도체 디바이스 티어에 전기적으로 연결되는 제1 파워 레일을 추가로 포함하는, 멀티-티어 반도체 구조물.
  6. 제5항에 있어서,
    상기 제2 반도체 디바이스 티어 위에 형성되고 전기적으로 연결되는 제2 파워 레일을 추가로 포함하는, 멀티-티어 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 반도체 디바이스들이 수직으로 서로 상하로 적층되고/되거나 상기 제2 반도체 디바이스들이 수직으로 서로 상하로 적층되는, 멀티-티어 반도체 구조물.
  8. 제7항에 있어서,
    상기 제2 반도체 디바이스가 필드 이펙트 트랜지스터(FET)를 포함하는, 멀티-티어 반도체 구조물.
  9. 제1항에 있어서,
    상기 제1 반도체 디바이스 티어, 상기 제2 반도체 디바이스 티어, 및 상기 티어-간 비아가 모놀리식으로 형성되는, 멀티-티어 반도체 구조물.
  10. 제1항에 있어서,
    수직으로 형성되어 상기 제2 반도체 디바이스 티어를 상기 제2 신호 배선 구조물에 전기적으로 연결하는 콘택을 추가로 포함하는, 멀티-티어 반도체 구조물.
  11. 제1항에 있어서,
    상기 절연체 층을 통해서 수직으로 형성되어 상기 제2 반도체 디바이스 티어를 상기 제1 신호 배선 구조물에 전기적으로 연결하는 콘택을 추가로 포함하는, 멀티-티어 반도체 구조물.
  12. 제11항에 있어서,
    상기 콘택은, 상기 제2 반도체 디바이스 티어의 상기 제2 반도체 디바이스 중 하나의 게이트 영역을 상기 제1 신호 배선 구조물에 전기적으로 연결하는 게이트 콘택을 포함하는, 멀티-티어 반도체 구조물.
  13. 제11항에 있어서,
    상기 콘택은, 상기 제2 반도체 디바이스 티어의 제2 반도체 디바이스 중 하나의 소스/드레인 영역을 상기 제1 신호 배선 구조물에 전기적으로 연결하는 소스/드레인 콘택을 포함하는, 멀티-티어 반도체 구조물.
  14. 제1항에 있어서,
    상기 절연체 층이 실리콘-온-인슐레이터(SoI) 층을 포함하는, 멀티-티어 반도체 구조물.
  15. 멀티-티어 반도체 구조물을 제조하는 방법으로서,
    제1 반도체 디바이스를 포함하는 제1 반도체 디바이스 티어를 형성하는 단계;
    제1 신호 배선 구조물을 상기 제1 반도체 디바이스 티어 위에 형성하고 상기 제1 신호 배선 구조물을 상기 제1 반도체 디바이스 티어에 전기적으로 연결하는 단계;
    절연체 층을 상기 제1 신호 배선 구조물 위에 형성하는 단계;
    제2 반도체 디바이스 티어를 상기 상기 절연체 층 위에 형성하는 단계로서, 상기 제2 반도체 디바이스 티어는 제2 반도체 디바이스를 포함하는, 단계;
    제2 신호 배선 구조물을 상기 제2 반도체 디바이스 티어 위에 형성하고 상기 제2 신호 배선 구조물을 상기 제2 반도체 디바이스 티어에 전기적으로 연결하는 단계; 및
    티어-간 비아를 상기 절연체 층을 통해서 수직으로 형성하여 상기 제2 신호 배선 구조물을 상기 제1 신호 배선 구조물에 전기적으로 연결하는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 티어-간 비아를 형성하는 단계는, 상기 티어-간 비아를, 제2 반도체 디바이스들 중 이웃하는 디바이스들을 수직으로 격리하는 확산 방지 영역 내에 형성하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제2 반도체 디바이스 티어는 더미 폴리를 포함하고, 상기 티어-간 비아는 상기 더미 폴리와 정렬되는, 방법.
  18. 제15항에 있어서,
    상기 제1 반도체 디바이스 티어, 상기 제2 반도체 디바이스 티어, 및 상기 티어-간 비아가 모놀리식으로 형성되는, 방법.
  19. 제15항에 있어서,
    상기 절연체 층이 SoI 층을 포함하는, 방법.
  20. 제15항에 있어서,
    콘택을 상기 절연체 층을 통해서 수직으로 형성하여 상기 제2 반도체 디바이스 티어를 상기 제1 신호 배선 구조물에 전기적으로 연결하는 단계를 추가로 포함하는, 방법.
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