JP2924491B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2924491B2 JP2924491B2 JP4249660A JP24966092A JP2924491B2 JP 2924491 B2 JP2924491 B2 JP 2924491B2 JP 4249660 A JP4249660 A JP 4249660A JP 24966092 A JP24966092 A JP 24966092A JP 2924491 B2 JP2924491 B2 JP 2924491B2
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- silicide
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- polysilicon layer
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置のシリサイド
技術に係わり、特にポリシリコン上にシリサイド層を有
するポリサイド配線に関する。
技術に係わり、特にポリシリコン上にシリサイド層を有
するポリサイド配線に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化に伴って、
ソース・ドレイン拡散層およびゲート電極の層抵抗の上
昇を防ぐため、シリサイド技術が広範囲に使われてきて
いる。ＣＭＯＳトランジスタにおいてはゲート長０．５
ミクロン以下のディープサブミクロン領域において、特
に、Ｐチャネルトランジスタの短チャネル効果を抑制す
るために表面チャネル型トランジスタ、すなわち、Ｐチ
ャネルＭＯＳのゲート電極をＰ型、ＮチャネルＭＯＳの
ゲート電極をＮ型とすることが一般的である（以下、こ
の構造をＰ・Ｎ型ゲート構造と略す）。
ソース・ドレイン拡散層およびゲート電極の層抵抗の上
昇を防ぐため、シリサイド技術が広範囲に使われてきて
いる。ＣＭＯＳトランジスタにおいてはゲート長０．５
ミクロン以下のディープサブミクロン領域において、特
に、Ｐチャネルトランジスタの短チャネル効果を抑制す
るために表面チャネル型トランジスタ、すなわち、Ｐチ
ャネルＭＯＳのゲート電極をＰ型、ＮチャネルＭＯＳの
ゲート電極をＮ型とすることが一般的である（以下、こ
の構造をＰ・Ｎ型ゲート構造と略す）。
【０００３】このＰ・Ｎゲート構造において、ポリシリ
コン層のみをゲート電極として用いるとゲート層抵抗が
３００〜６００Ω／□と高くなるので、ゲート配線抵抗
低減対策としてＷＳｉ2 ，ＴｉＳｉ2 ，ＴａＳｉ2 等の
シリサイド層をポリシリコン上に形成したポリサイド構
造が一般に用いられている。
コン層のみをゲート電極として用いるとゲート層抵抗が
３００〜６００Ω／□と高くなるので、ゲート配線抵抗
低減対策としてＷＳｉ2 ，ＴｉＳｉ2 ，ＴａＳｉ2 等の
シリサイド層をポリシリコン上に形成したポリサイド構
造が一般に用いられている。
【０００４】一方、ゲート電極のポリシリコン中に含ま
れたヒ素，リン，ボロン等の不純物が外方拡散しポリサ
イド中に導入されると、製造工程中の熱処理による不純
物の拡散速度が極めて速いことが知られている。これは
例えば、Ｃｈｕ ｅｔａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄ
ｉｇ．ｐ．ｐ２４５〜２４８に示されており、単結晶シ
リコン中の不純物拡散速度よりも７〜８桁大きいことが
判っている。
れたヒ素，リン，ボロン等の不純物が外方拡散しポリサ
イド中に導入されると、製造工程中の熱処理による不純
物の拡散速度が極めて速いことが知られている。これは
例えば、Ｃｈｕ ｅｔａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄ
ｉｇ．ｐ．ｐ２４５〜２４８に示されており、単結晶シ
リコン中の不純物拡散速度よりも７〜８桁大きいことが
判っている。
【０００５】
【発明が解決しようとする課題】この不純物の拡散速度
が速いことがトランジスタ特性上、次のような不具合を
生じる。すなわち、ＣＭＯＳトランジスタにおいて、Ｐ
+ 型ソース，ドレイン８，８を有するＰチャネルＭＯＳ
と、Ｎ+ 型ソース，ドレインを有するＮチャネルＭＯＳ
の上面にシリサイド層５，５′を被着したポリサイドゲ
ート電極が図６のようにつながれていてそのＰ型とＮ型
との接合１０の距離Ｘが近い場合（例えば５〜４μｍの
場合）、ポリサイド中の不純物拡散速度が極めて速く、
特にボロンがヒ素よりも拡散しやいため、ＮチャネルＭ
ＯＳのゲート部にＰチャネルＭＯＳゲート中に含まれる
ボロンが拡散し、Ｎ型不純物濃度を変化させ、しきい値
電圧が変動したりシリサイド上のコンタクト抵抗が上昇
するなどトランジスタ特性に悪影響を与えることが知ら
れている。
が速いことがトランジスタ特性上、次のような不具合を
生じる。すなわち、ＣＭＯＳトランジスタにおいて、Ｐ
+ 型ソース，ドレイン８，８を有するＰチャネルＭＯＳ
と、Ｎ+ 型ソース，ドレインを有するＮチャネルＭＯＳ
の上面にシリサイド層５，５′を被着したポリサイドゲ
ート電極が図６のようにつながれていてそのＰ型とＮ型
との接合１０の距離Ｘが近い場合（例えば５〜４μｍの
場合）、ポリサイド中の不純物拡散速度が極めて速く、
特にボロンがヒ素よりも拡散しやいため、ＮチャネルＭ
ＯＳのゲート部にＰチャネルＭＯＳゲート中に含まれる
ボロンが拡散し、Ｎ型不純物濃度を変化させ、しきい値
電圧が変動したりシリサイド上のコンタクト抵抗が上昇
するなどトランジスタ特性に悪影響を与えることが知ら
れている。
【０００６】この不都合を解決する為に図７に示すよう
な半導体装置が用いられていた。図７（ａ）は平面図で
あり、図７（ｂ）は図７（ａ）のＡ−Ａ部の断面図であ
る。
な半導体装置が用いられていた。図７（ａ）は平面図で
あり、図７（ｂ）は図７（ａ）のＡ−Ａ部の断面図であ
る。
【０００７】半導体基板１にＰウェル１５およびＮウェ
ル１６が形成されフィールド酸化膜２によって区画され
た素子領域にＮチャネルＭＯＳのＮ+ 型ソース、ドレイ
ン７、７およびＰチャネルＭＯＳのＰ+ 型ソース、ドレ
イン８，８がそれぞれ形成され、ＮチャネルＭＯＳのゲ
ート酸化膜３からフィールド酸化膜２上に延在するＮ型
ポリシリコン層４とタングステンシリサイド層５から成
るポリサイド構造のゲート配線電極と、ＰチャネルＭＯ
Ｓのゲート酸化膜３からフィールド酸化膜２上に延在す
るＰ型ポリシリコン層６とタングステンシリサイド層
５′から成るポリサイド構造のゲート配線電極とそれぞ
れ独立に形成し、両者をフィールド酸化膜２上で、層間
絶縁膜１７に形成された開孔１８を通してコンタクト部
１１でアルミ配線等の別の配線層１２で接続していた。
ル１６が形成されフィールド酸化膜２によって区画され
た素子領域にＮチャネルＭＯＳのＮ+ 型ソース、ドレイ
ン７、７およびＰチャネルＭＯＳのＰ+ 型ソース、ドレ
イン８，８がそれぞれ形成され、ＮチャネルＭＯＳのゲ
ート酸化膜３からフィールド酸化膜２上に延在するＮ型
ポリシリコン層４とタングステンシリサイド層５から成
るポリサイド構造のゲート配線電極と、ＰチャネルＭＯ
Ｓのゲート酸化膜３からフィールド酸化膜２上に延在す
るＰ型ポリシリコン層６とタングステンシリサイド層
５′から成るポリサイド構造のゲート配線電極とそれぞ
れ独立に形成し、両者をフィールド酸化膜２上で、層間
絶縁膜１７に形成された開孔１８を通してコンタクト部
１１でアルミ配線等の別の配線層１２で接続していた。
【０００８】しかしながらこのような構造では、両者を
接続する領域が必要なために素子面積が増加し、かつ配
線の自由度がそこなわれる等の問題点があった。
接続する領域が必要なために素子面積が増加し、かつ配
線の自由度がそこなわれる等の問題点があった。
【０００９】
【課題を解決するための手段】本発明はポリシリコン層
上にシリサイド層を有するポリサイド配線において、不
純物を含むポリシリコン層上にシリサイド層を有するポ
リサイド配線において、配線の一部にシリサイド層が形
成されていない領域を有し、該領域においてポリサイド
配線を構成するＰ型ポリシリコン層とＮ型ポリシリコン
層とが直接接続され、不純物拡散速度が前記シリサイド
層より小さい金属層が、前記領域において前記Ｐ型及び
Ｎ型ポリシリコン層の上面に被着し、そこから他の領域
において前記シリサイド層の上面に被着して連続的に形
成されていることを特徴とする。ここで不純物拡散係数
の小さい金属層はＴｉＮ層であることが好ましい。
上にシリサイド層を有するポリサイド配線において、不
純物を含むポリシリコン層上にシリサイド層を有するポ
リサイド配線において、配線の一部にシリサイド層が形
成されていない領域を有し、該領域においてポリサイド
配線を構成するＰ型ポリシリコン層とＮ型ポリシリコン
層とが直接接続され、不純物拡散速度が前記シリサイド
層より小さい金属層が、前記領域において前記Ｐ型及び
Ｎ型ポリシリコン層の上面に被着し、そこから他の領域
において前記シリサイド層の上面に被着して連続的に形
成されていることを特徴とする。ここで不純物拡散係数
の小さい金属層はＴｉＮ層であることが好ましい。
【００１０】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１１】図１は本発明に関連する第１の技術を示す
図であり、図１（ａ）は平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ部の断面図である。
図であり、図１（ａ）は平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ部の断面図である。
【００１２】半導体基板１にＰウェル１５およびＮウェ
ル１６が形成され、フィールド酸化膜２によって区画さ
れた素子領域にＮチャネルＭＯＳのＮ+ 型ソース、ドレ
イン７，７およびＰチャネルＭＯＳのＰ+ 型ソース、ド
レイン８，８がそれぞれ形成され、ＮチャネルＭＯＳの
ゲート酸化膜３からフィールド酸化膜２上に延在するＮ
型不純物、例えばヒ素を含むＮ型ポリシリコン層４とタ
ングステンシリサイド層５から成るポリサイド構造のゲ
ート配線電極と、ＰチャネルＭＯＳのゲート酸化膜３か
らフィールド酸化膜２上に延在するＰ型不純物、例えば
ボロンを含むＰ型ポリシリコン層６とタングステンシリ
サイド層５′から成るポリサイド構造のゲート配線電極
とを有している。これら不純物（ヒ素およびボロン）を
イオン注入法で同一のポリシリコン層に導入してＮ型ポ
リシリコン層４およびＰ型ポリシリコン層６をそれぞれ
形成することが出来る。
ル１６が形成され、フィールド酸化膜２によって区画さ
れた素子領域にＮチャネルＭＯＳのＮ+ 型ソース、ドレ
イン７，７およびＰチャネルＭＯＳのＰ+ 型ソース、ド
レイン８，８がそれぞれ形成され、ＮチャネルＭＯＳの
ゲート酸化膜３からフィールド酸化膜２上に延在するＮ
型不純物、例えばヒ素を含むＮ型ポリシリコン層４とタ
ングステンシリサイド層５から成るポリサイド構造のゲ
ート配線電極と、ＰチャネルＭＯＳのゲート酸化膜３か
らフィールド酸化膜２上に延在するＰ型不純物、例えば
ボロンを含むＰ型ポリシリコン層６とタングステンシリ
サイド層５′から成るポリサイド構造のゲート配線電極
とを有している。これら不純物（ヒ素およびボロン）を
イオン注入法で同一のポリシリコン層に導入してＮ型ポ
リシリコン層４およびＰ型ポリシリコン層６をそれぞれ
形成することが出来る。
【００１３】図１ではＮ型ポリシリコン層４とＰ型ポリ
シリコン層６がフィールド酸化膜２上の接続部１０にお
いて接続されている。しかしこの接続部１０にはタング
ステンシリサイド（ＷＳｉ2 ）層５，５′は形成されて
いない。
シリコン層６がフィールド酸化膜２上の接続部１０にお
いて接続されている。しかしこの接続部１０にはタング
ステンシリサイド（ＷＳｉ2 ）層５，５′は形成されて
いない。
【００１４】ポリシリコン中の不純物拡散速度はシリサ
イド中の拡散速度の約３〜４桁低いので、ゲート間距離
Ｘが４〜５μｍと接近している場合でも、従来のような
ゲート電極間での不純物拡散によるＭＯＳトランジスタ
の特性変動は生じない。尚、シリサイドを除去した領域
１３は後工程の熱処理が９００℃以下であれば２〜３μ
ｍとれば十分である。
イド中の拡散速度の約３〜４桁低いので、ゲート間距離
Ｘが４〜５μｍと接近している場合でも、従来のような
ゲート電極間での不純物拡散によるＭＯＳトランジスタ
の特性変動は生じない。尚、シリサイドを除去した領域
１３は後工程の熱処理が９００℃以下であれば２〜３μ
ｍとれば十分である。
【００１５】また一部のＷＳｉ2 をエッチングするドラ
イエッチング条件として、ＣＦ4 ＋Ｏ2 中で３０：１０
ＳＣＣＭ、１０ｐａ、１０００Ｗで行なえば、ＷＳｉ2
のエッチングレート１５０ｎｍ（ナノメータ）／分に対
して、Ｎ型ポリシリコン層のエッチングレートは５０ｎ
ｍ／分であり、Ｐ型ポリシリコン層のエッチングレート
が３０ｎｍ／分であるからポリシリコン層の膜厚を減ず
ることなくその上のＷＳｉ2 膜を選択的にエッチング除
去することができる。
イエッチング条件として、ＣＦ4 ＋Ｏ2 中で３０：１０
ＳＣＣＭ、１０ｐａ、１０００Ｗで行なえば、ＷＳｉ2
のエッチングレート１５０ｎｍ（ナノメータ）／分に対
して、Ｎ型ポリシリコン層のエッチングレートは５０ｎ
ｍ／分であり、Ｐ型ポリシリコン層のエッチングレート
が３０ｎｍ／分であるからポリシリコン層の膜厚を減ず
ることなくその上のＷＳｉ2 膜を選択的にエッチング除
去することができる。
【００１６】図２は本発明の実施例を示す断面図であ
る。図２において図１と同じ機能もしくは種似の機能の
箇所は同じ符号で示してある。
る。図２において図１と同じ機能もしくは種似の機能の
箇所は同じ符号で示してある。
【００１７】図１と異なるところは、シリサイド層が除
去された領域１３を含むシリサイド層５，５′上に不純
物拡散速度がシリサイド層よりも極めて小さい金属層、
例えばＴｉＮ層９を形成した構造である。先の図１では
接続する領域１３上に金属層がないためポリシリコン層
の抵抗例えば３００〜６００Ω／□の抵抗があるため領
域１３をできるだけ短くする必要があるが、短くすると
不純物拡散を十分抑制できずプロセスマージンが小さ
い。一方、この実施例ではＴｉＮ層の層抵抗は膜厚５０
ｎｍで約１０Ω／□であるので領域１３は図１よりも長
くでき、かつ寄生抵抗を低減でき、デバイス・プロセス
マージンを大きくできる。
去された領域１３を含むシリサイド層５，５′上に不純
物拡散速度がシリサイド層よりも極めて小さい金属層、
例えばＴｉＮ層９を形成した構造である。先の図１では
接続する領域１３上に金属層がないためポリシリコン層
の抵抗例えば３００〜６００Ω／□の抵抗があるため領
域１３をできるだけ短くする必要があるが、短くすると
不純物拡散を十分抑制できずプロセスマージンが小さ
い。一方、この実施例ではＴｉＮ層の層抵抗は膜厚５０
ｎｍで約１０Ω／□であるので領域１３は図１よりも長
くでき、かつ寄生抵抗を低減でき、デバイス・プロセス
マージンを大きくできる。
【００１８】図３は本発明に関連する第２の技術を示す
断面図であり、図４（ａ）〜（ｄ）はその製造方法を工
程順に示した断面図である。図３および図４において図
１と同じ機能もしくは類似の機能の箇所は同じ符号で示
してある。
断面図であり、図４（ａ）〜（ｄ）はその製造方法を工
程順に示した断面図である。図３および図４において図
１と同じ機能もしくは類似の機能の箇所は同じ符号で示
してある。
【００１９】この第２の技術では領域１３のポリシリコ
ン層をエッチング除去して、ポリシリコン層中不純物相
互拡散を完全に無くした例である。またＮＭＯＳ用シリ
サイド層５とＰＭＯＳ用シリサイド層５′を自己整合的
にＴｉＮ層９で接続している。
ン層をエッチング除去して、ポリシリコン層中不純物相
互拡散を完全に無くした例である。またＮＭＯＳ用シリ
サイド層５とＰＭＯＳ用シリサイド層５′を自己整合的
にＴｉＮ層９で接続している。
【００２０】この製造を示す図４において、まず図４
（ａ）に示すように半導体基板上にフィールド酸化膜
２，ゲート酸化膜３を形成後ポリシリコン層を１００〜
３００ｎｍ成長し、イオン注入法でＮＭＯＳ領域のポリ
シリコン層にはヒ素を導入しＮ型のポリシリコン層４，
ＰＭＯＳ領域のポリシリコン層にはボロンを導入し、Ｐ
型のポリシリコン層６を形成する。尚、Ｐ型およびＮ型
ポリシリコン層の境界は図中１０で示される。
（ａ）に示すように半導体基板上にフィールド酸化膜
２，ゲート酸化膜３を形成後ポリシリコン層を１００〜
３００ｎｍ成長し、イオン注入法でＮＭＯＳ領域のポリ
シリコン層にはヒ素を導入しＮ型のポリシリコン層４，
ＰＭＯＳ領域のポリシリコン層にはボロンを導入し、Ｐ
型のポリシリコン層６を形成する。尚、Ｐ型およびＮ型
ポリシリコン層の境界は図中１０で示される。
【００２１】次に図４（ｂ）に示すように、全面にシリ
サイド層、例えばＷＳｉ2 層をスパッタ法で形成後、領
域１３のＷＳｉ2 層とポリシリコン層を例えばＳＦ6 系
のドライエッチングで除去し、ＷＳｉ2 層５，５′を形
成する。
サイド層、例えばＷＳｉ2 層をスパッタ法で形成後、領
域１３のＷＳｉ2 層とポリシリコン層を例えばＳＦ6 系
のドライエッチングで除去し、ＷＳｉ2 層５，５′を形
成する。
【００２２】次に図４（ｃ）に示すように、全面にシリ
サイド層よりも膜中の不純物拡散速度が遅い金属、例え
ばＴｉＮ膜９をスパッタ法で形成する。
サイド層よりも膜中の不純物拡散速度が遅い金属、例え
ばＴｉＮ膜９をスパッタ法で形成する。
【００２３】次に図４（ｄ）に示すように、ＴｉＮ膜
９、ＷＳｉ2 膜５，５′、ポリシリコン層４，６を順次
エッチングしてゲート電極を形成する。このとき、Ｔｉ
Ｎ膜９はゲート電極に対して自己整合的に形成できる。
９、ＷＳｉ2 膜５，５′、ポリシリコン層４，６を順次
エッチングしてゲート電極を形成する。このとき、Ｔｉ
Ｎ膜９はゲート電極に対して自己整合的に形成できる。
【００２４】図５は本発明に関連する第３の技術を示す
図であり、図５（ａ）は平面図、図５（ｂ）は図５
（ａ）のＡ−Ａ部の断面図である。尚、図５においても
図１と同じ機能もしくは類似の機能の箇所は同じ符号で
示してある。第２の技術と異なるところは、シリサイド
層を除去した領域１３上の層間絶縁膜１７の開口１９に
おいて別層の配線材、例えばＷ，Ａｌ等で接続したもの
である。第２の技術よりも接続部１０を含む領域１３の
寄生抵抗を更に低下させることができる。
図であり、図５（ａ）は平面図、図５（ｂ）は図５
（ａ）のＡ−Ａ部の断面図である。尚、図５においても
図１と同じ機能もしくは類似の機能の箇所は同じ符号で
示してある。第２の技術と異なるところは、シリサイド
層を除去した領域１３上の層間絶縁膜１７の開口１９に
おいて別層の配線材、例えばＷ，Ａｌ等で接続したもの
である。第２の技術よりも接続部１０を含む領域１３の
寄生抵抗を更に低下させることができる。
【００２５】尚、実施例において、シリサイド層，又は
ポリサイド層のない領域１３は、例えばＮＭＯＳ又はＰ
ＭＯＳトランジスタがそれぞれ配置されるウェル領域す
なわち、ＰウェルとＮウェルの境界領域に設ければマス
ク設計上容易に形成できる。
ポリサイド層のない領域１３は、例えばＮＭＯＳ又はＰ
ＭＯＳトランジスタがそれぞれ配置されるウェル領域す
なわち、ＰウェルとＮウェルの境界領域に設ければマス
ク設計上容易に形成できる。
【００２６】また上記実施例ではシリサイド層としてＷ
Ｓｉ2 を用いたが、シリサイド層としてＴａＳｉ2 ，Ｍ
ｏＳｉ2 ，ＴｉＳｉ2 ，ＰｔＳｉ等を用いることができ
ることは言うまでもない。
Ｓｉ2 を用いたが、シリサイド層としてＴａＳｉ2 ，Ｍ
ｏＳｉ2 ，ＴｉＳｉ2 ，ＰｔＳｉ等を用いることができ
ることは言うまでもない。
【００２７】
【発明の効果】以上説明したように本発明は、ポリサイ
ド配線の一部のシリサイドを除去することによりポリサ
イド配線中を不純物が拡散し、トランジスタ特性が悪化
するのを防止することができる。また前記シリサイド層
を除去した部分を含みポリサイド配線上に自己整合的に
不純物拡散の小さいＴｉＮ膜を有することで配線抵抗の
増加を防ぐことができる。
ド配線の一部のシリサイドを除去することによりポリサ
イド配線中を不純物が拡散し、トランジスタ特性が悪化
するのを防止することができる。また前記シリサイド層
を除去した部分を含みポリサイド配線上に自己整合的に
不純物拡散の小さいＴｉＮ膜を有することで配線抵抗の
増加を防ぐことができる。
【図１】本発明に関連する第１の技術を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ部の断面図で
ある。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ部の断面図で
ある。
【図２】本発明の実施例を示す断面図である。
【図３】本発明に関連する第２の技術を示す断面図であ
る。
る。
【図４】図３の構造を製造する方法を工程順を示す断面
図である。
図である。
【図５】本発明に関連する第３の技術を示す断面図であ
る。
る。
【図６】従来技術の半導体装置を示す平面図である。
【図７】他の従来技術を示す図であり、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ部の断面図である。
図、（ｂ）は（ａ）のＡ−Ａ部の断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｎ型ポリシリコン層 ５，５′ タングステンシリサイド層 ６ Ｐ型ポリシリコン層 ７ Ｎ+ 型ソース，ドレイン ８ Ｐ+ 型ソース，ドレイン ９ ＴｉＮ膜 １０ Ｐ型ポリシリコン層とＮ型ポリシリコン層の境
界 １１ コンタクト部 １２，１４ アルミ配線層 １３ シリサイド除去部分 １５ Ｐウェル １６ Ｎウェル １７ 層間絶縁層 １８，１９ 開孔
界 １１ コンタクト部 １２，１４ アルミ配線層 １３ シリサイド除去部分 １５ Ｐウェル １６ Ｎウェル １７ 層間絶縁層 １８，１９ 開孔
Claims (2)
- 【請求項１】 不純物を含むポリシリコン層上にシリサ
イド層を有するポリサイド配線において、配線の一部に
シリサイド層が形成されていない領域を有し、該領域に
おいてポリサイド配線を構成するＰ型ポリシリコン層と
Ｎ型ポリシリコン層とが直接接続され、不純物拡散速度
が前記シリサイド層より小さい金属層が、前記領域にお
いて前記Ｐ型及びＮ型ポリシリコン層の上面に被着し、
そこから他の領域において前記シリサイド層の上面に被
着して連続的に形成されていることを特徴とする半導体
装置。 - 【請求項２】 前記シリサイド層はＷＳｉ2 ，ＴａＳｉ
2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 もしくはＰｔＳｉの層であ
り、前記不純物拡散係数が小さい金属層はＴｉＮ層であ
ることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249660A JP2924491B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249660A JP2924491B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104259A JPH06104259A (ja) | 1994-04-15 |
| JP2924491B2 true JP2924491B2 (ja) | 1999-07-26 |
Family
ID=17196328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249660A Expired - Fee Related JP2924491B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924491B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3606515B2 (ja) | 2000-09-05 | 2005-01-05 | 沖電気工業株式会社 | デュアルゲート型ｃｍｏｓ半導体装置及びその製造方法 |
| JP2002217310A (ja) | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2007060938A1 (ja) * | 2005-11-22 | 2007-05-31 | Nec Corporation | 半導体装置及びその製造方法 |
-
1992
- 1992-09-18 JP JP4249660A patent/JP2924491B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104259A (ja) | 1994-04-15 |
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