KR20220077830A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 187
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 229910052751 metal Inorganic materials 0.000 claims abstract description 103
- 239000002184 metal Substances 0.000 claims abstract description 103
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 7
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 7
- 239000007943 implant Substances 0.000 claims description 166
- 238000000034 method Methods 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 86
- 230000002093 peripheral effect Effects 0.000 description 39
- 238000010586 diagram Methods 0.000 description 20
- 150000002739 metals Chemical class 0.000 description 16
- 230000004044 response Effects 0.000 description 9
- 239000010949 copper Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 102100033868 Cannabinoid receptor 1 Human genes 0.000 description 3
- 101000710899 Homo sapiens Cannabinoid receptor 1 Proteins 0.000 description 3
- 101001116937 Homo sapiens Protocadherin alpha-4 Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 102100036214 Cannabinoid receptor 2 Human genes 0.000 description 1
- 101000875075 Homo sapiens Cannabinoid receptor 2 Proteins 0.000 description 1
- 101001116931 Homo sapiens Protocadherin alpha-6 Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- -1 polysilicon Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001755 vocal effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- General Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
본 발명에 따른 반도체 장치는 기판, 상기 기판에 형성된 N웰 영역, 상기 N웰 영역에 형성된 제1 PMOS(P-channel metal oxide semiconductor) 트랜지스터, 및 상기 기판 상에 형성된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 기판과 평행한 평면 상에서, 상기 기판 및 상기 N웰 영역 각각과 중첩된 제1 N형 액티브를 포함한다.
Description
본 발명은 반도체에 관한 것으로, 좀 더 상세하게는 반도체 장치에 관한 것이다.
반도체 장치는 반도체 소자의 전기적 특성을 활용하여 다양한 기능을 제공할 수 있다. 반도체 장치는 실리콘 기판 상에 다양한 반도체 패턴을 생성함으로써, 다양한 기능을 제공하도록 구성될 수 있다. 최근 반도체 장치의 집적도가 향상됨에 따라, 반도체 소자들을 형성할 수 있는 면적이 감소되고 있다.
본 발명의 목적은 감소된 면적 및 감소된 비용을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판에 형성된 N웰 영역; 상기 N웰 영역에 형성된 제1 PMOS(P-channel metal oxide semiconductor) 트랜지스터; 및 상기 기판 상에 형성된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 기판과 평행한 평면 상에서, 상기 기판 및 상기 N웰 영역 각각과 중첩된 제1 N형 액티브를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판에 형성된 N웰 영역; 상기 N웰 영역에 형성된 제1 P형 액티브; 상기 N웰 영역에 형성된 제2 P형 액티브; 상기 N웰 영역 상에서, 상기 제1 P형 액티브 및 상기 제2 P형 액티브 사이에 형성된 제1 게이트; 상기 N웰 영역에 형성된 바디 바이어스 노드; 상기 기판에 형성된 제1 N형 액티브; 상기 기판에 형성된 제2 N형 액티브; 및 상기 기판 상에서, 상기 제1 N형 액티브 및 상기 제2 N형 액티브 사이에 형성된 제2 게이트를 포함하고, 상기 바디 바이어스 노드 및 상기 제1 N형 액티브는 단일 액티브로 형성된다.
본 발명의 실시 예에 따른 반도체 장치는 기판; 상기 기판에 형성된 N웰 영역; 상기 N웰 영역에 형성된 PMOS 트랜지스터; 및 상기 기판 상에 형성되고, 제1 N형 액티브를 포함하는 NMOS 트랜지스터를 포함하고, 상기 제1 N형 액티브는 상기 N웰 영역 및 상기 기판에 형성되고, 상기 NMOS 트랜지스터의 소스 영역 또는 드레인 영역으로 사용되고, 상기 N웰 영역으로 상기 PMOS 트랜지스터의 바디 바이어스를 직접 제공하도록 구성된다.
본 발명에 따르면 감소된 면적 및 감소된 비용을 갖는 반도체 장치가 제공된다.
도 1은 반도체 장치를 보여주는 회로도이다.
도 2a 및 도 2b는 도 1의 반도체 장치의 평면도 및 수직 단면도를 보여주는 도면들이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 회로도이다.
도 4는 도 3의 반도체 장치에 대한 평면도이다.
도 5a 내지 도 5d는 다양한 실시 예들에 따른 도 4의 반도체 장치에 대한 수직 단면도들이다.
도 6은 도 3의 반도체 장치에 대한 평면도이다.
도 7은 도 6의 반도체 장치에 대한 수직 단면도이다.
도 8은 도 3의 반도체 장치에 대한 평면도이다.
도 9는 도 3의 반도체 장치에 대한 평면도이다.
도 10a 내지 도 10c는 도 9의 반도체 장치에 대한 수직 단면도들이다.
도 11은 도 3의 반도체 장치에 대한 평면도이다.
도 12a 내지 도 12e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다.
도 13은 도 3의 반도체 장치에 대한 평면도이다.
도 14는 도 3의 반도체 장치에 대한 평면도이다.
도 15는 도 3의 반도체 장치에 대한 평면도이다.
도 16은 도 3의 반도체 장치에 대한 평면도이다.
도 17a 및 도 17b는 도 3의 반도체 장치에 대한 수직 단면도들이다.
도 18a 및 도 18b는 도 3의 반도체 장치에 대한 수직 단면도들이다.
도 19는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다.
도 20은 도 19의 반도체 장치에 대한 회로도이다.
도 21a 및 도 21b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다.
도 22는 도 21a 및 도 21b의 반도체 장치들에 대한 회로도이다
도 23은 본 발명의 실시 예에 따른 반도체 장치에 대한 회로도이다.
도 24는 도 23의 반도체 장치에 대한 평면도이다.
도 25a 내지 도 25d는 도 24의 반도체 장치에 대한 수직 단면도들이다.
도 26은 도 23의 반도체 장치에 대한 평면도이다.
도 27은 도 26의 반도체 장치에 대한 수직 단면도이다.
도 28은 도 23의 반도체 장치에 대한 평면도이다.
도 29는 도 23의 반도체 장치에 대한 평면도이다.
도 30a 내지 도 30c는 도 29의 반도체 장치에 대한 수직 단면도들이다.
도 31은 도 24의 반도체 장치에 대한 평면도이다.
도 32a 내지 도 32e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다.
도 33은 도 23의 반도체 장치에 대한 평면도이다
도 34는 도 23의 반도체 장치에 대한 평면도이다.
도 35는 도 23의 반도체 장치에 대한 평면도이다.
도 36은 도 23의 반도체 장치에 대한 평면도이다.
도 37a 및 도 37b는 도 23의 반도체 장치에 대한 수직 단면도들이다.
도 38a 및 도 38b는 도 23의 반도체 장치에 대한 수직 단면도들이다.
도 39는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다.
도 40은 도 39의 반도체 장치에 대한 회로도이다.
도 41a 및 도 41b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다.
도 42는 도 41a 및 도 41b의 반도체 장치들에 대한 회로도이다.
도 43은 본 발명에 따른 반도체 장치가 적용된 메모리 장치를 보여주는 블록도이다.
도 44는 도 43의 메모리 장치를 보여주는 수직 단면도이다.
도 45는 도 43의 어드레스 디코더의 일부를 보여주는 도면이다.
도 46는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 2a 및 도 2b는 도 1의 반도체 장치의 평면도 및 수직 단면도를 보여주는 도면들이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 회로도이다.
도 4는 도 3의 반도체 장치에 대한 평면도이다.
도 5a 내지 도 5d는 다양한 실시 예들에 따른 도 4의 반도체 장치에 대한 수직 단면도들이다.
도 6은 도 3의 반도체 장치에 대한 평면도이다.
도 7은 도 6의 반도체 장치에 대한 수직 단면도이다.
도 8은 도 3의 반도체 장치에 대한 평면도이다.
도 9는 도 3의 반도체 장치에 대한 평면도이다.
도 10a 내지 도 10c는 도 9의 반도체 장치에 대한 수직 단면도들이다.
도 11은 도 3의 반도체 장치에 대한 평면도이다.
도 12a 내지 도 12e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다.
도 13은 도 3의 반도체 장치에 대한 평면도이다.
도 14는 도 3의 반도체 장치에 대한 평면도이다.
도 15는 도 3의 반도체 장치에 대한 평면도이다.
도 16은 도 3의 반도체 장치에 대한 평면도이다.
도 17a 및 도 17b는 도 3의 반도체 장치에 대한 수직 단면도들이다.
도 18a 및 도 18b는 도 3의 반도체 장치에 대한 수직 단면도들이다.
도 19는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다.
도 20은 도 19의 반도체 장치에 대한 회로도이다.
도 21a 및 도 21b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다.
도 22는 도 21a 및 도 21b의 반도체 장치들에 대한 회로도이다
도 23은 본 발명의 실시 예에 따른 반도체 장치에 대한 회로도이다.
도 24는 도 23의 반도체 장치에 대한 평면도이다.
도 25a 내지 도 25d는 도 24의 반도체 장치에 대한 수직 단면도들이다.
도 26은 도 23의 반도체 장치에 대한 평면도이다.
도 27은 도 26의 반도체 장치에 대한 수직 단면도이다.
도 28은 도 23의 반도체 장치에 대한 평면도이다.
도 29는 도 23의 반도체 장치에 대한 평면도이다.
도 30a 내지 도 30c는 도 29의 반도체 장치에 대한 수직 단면도들이다.
도 31은 도 24의 반도체 장치에 대한 평면도이다.
도 32a 내지 도 32e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다.
도 33은 도 23의 반도체 장치에 대한 평면도이다
도 34는 도 23의 반도체 장치에 대한 평면도이다.
도 35는 도 23의 반도체 장치에 대한 평면도이다.
도 36은 도 23의 반도체 장치에 대한 평면도이다.
도 37a 및 도 37b는 도 23의 반도체 장치에 대한 수직 단면도들이다.
도 38a 및 도 38b는 도 23의 반도체 장치에 대한 수직 단면도들이다.
도 39는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다.
도 40은 도 39의 반도체 장치에 대한 회로도이다.
도 41a 및 도 41b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다.
도 42는 도 41a 및 도 41b의 반도체 장치들에 대한 회로도이다.
도 43은 본 발명에 따른 반도체 장치가 적용된 메모리 장치를 보여주는 블록도이다.
도 44는 도 43의 메모리 장치를 보여주는 수직 단면도이다.
도 45는 도 43의 어드레스 디코더의 일부를 보여주는 도면이다.
도 46는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서, 도면의 간결성 및 설명의 편의를 위해, 길이(length), 너비(width), 깊이(depth), 높이(height) 등의 용어들이 사용된다. 본문에서 다르게 정의되지 않는 한, 제1 방향 및 제2 방향은 반도체 기판과 평행인 평면을 정의하는 방향들을 가리키고, 제3 방향은 반도체 기판과 수직한 방향을 정의하는 방향을 가리킨다. 이 때, 길이의 용어는 제1 방향에 대응하고, 너비는 제2 방향에 대응하고, 깊이 또는 높이는 제3 방향에 대응할 수 있다. 그러나 이러한 용어들은 본 발명의 실시 예들을 용이하게 설명하기 위한 것이며, 본 발명의 범위가 이러한 용어들에 의해 제한되지 않음이 이해될 것이다.
이하에서, 일부 참조 기호들이 중복되어 사용될 수 있다. 중복된 참조 기호들은 각 실시 예에 따라 동일한 구성 요소들을 지칭할 수 있다. 또는, 중복된 참조 기호들은 서로 다른 실시 예들에서 다른 구성 요소들을 지칭할 수 있다. 따라서 각 참조 기호가 지칭하는 구서 요소는 각 실시 예 또는 조합된 실시 예들의 맥락에서 이해되어야 할 것이다.
도 1은 반도체 장치를 보여주는 회로도이다. 도 1을 참조하면, 반도체 장치(10)는 PMOS(P-channel metal oxide semiconductor) 트랜지스터(MP) 및 NMOS(N-channel metal oxide semiconductor) 트랜지스터(MN)를 포함할 수 있다.
PMOS 트랜지스터(MP)는 제1 내지 제3 단자들(PT1, PT2, PT3)을 포함할 수 있다. NMOS 트랜지스터(MN)는 제1 내지 제3 단자들(NT1, NT2, NT3)을 포함할 수 있다. 이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, PMOS 트랜지스터(MP)의 제1 내지 제3 단자들(PT1, PT2, PT3)은 각각 제1 내지 제3 PMOS 단자들로 지칭되고, NMOS 트랜지스터(MN)의 제1 내지 제3 단자들(NT1, NT2, NT3)은 각각 제1 내지 제3 NMOS 단자들로 지칭된다.
제1 PMOS 단자(PT1)는 PMOS 트랜지스터(MP)의 소스 단자 또는 드레인 단자일 수 있고, 제2 PMOS 단자(PT2)는 PMOS 트랜지스터(MP)의 드레인 단자 또는 소스 단자일 수 있고, 제3 PMOS 단자(PT3)는 PMOS 트랜지스터(MP)의 게이트 단자일 수 있다. 제1 NMOS 단자(NT1)는 NMOS 트랜지스터(MN)의 소스 단자 또는 드레인 단자일 수 있고, 제2 NMOS 단자(NT2)는 NMOS 트랜지스터(MN)의 드레인 단자 또는 소스 단자일 수 있고, 제3 NMOS 단자(NT3)는 NMOS 트랜지스터(MN)의 게이트 단자일 수 있다.
제2 NMOS 단자(NT2) 및 제1 PMOS 단자(PT1)는 서로 전기적으로 연결될 수 있다. NMOS 트랜지스터(MN)는, 제3 NMOS 단자(NT3)를 통해 제공되는 전기적 신호에 응답하여, 동작할 수 있고, PMOS 트랜지스터(MP)는, 제3 PMOS 단자(PT3)를 통해 제공되는 전기적 신호에 응답하여, 동작할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP)의 동작에 의해, 제1 NMOS 단자(PT1) 및 제2 PMOS 단자(PT2) 사이에서 신호가 전달 또는 차단될 수 있다.
일 실시 예에서, PMOS 트랜지스터(MP)는 제4 PMOS 단자(PT4)를 더 포함할 수 있다. 제4 PMOS 단자(PT4)는 PMOS 트랜지스터(MP)의 바디 바이어스를 제공하기 위한 단자일 수 있다. PMOS 트랜지스터(MP)의 문턱 전압은 PMOS 트랜지스터(MP)의 바디 바이어스에 의해 조정 또는 제어될 수 있다.
일 실시 예에서, PMOS 트랜지스터(MP)의 제4 PMOS 단자(PT4)는 제1 PMOS 단자(PT1) 및 제2 NMOS 단자(NT2)와 전기적으로 연결될 수 있다. 즉, PMOS 트랜지스터(MP)의 바디 바이어스는 NMOS 트랜지스터(MN)의 소스 단자/드레인 단자와 동일한 레벨로 제어될 수 있다. 이 경우, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)는 고전압 스위치로서 동작할 수 있다.
도 2a 및 도 2b는 도 1의 반도체 장치의 평면도 및 수직 단면도를 보여주는 도면들이다. 도 2a 및 도 2b를 참조하면, 반도체 장치(10)는 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)를 포함할 수 있다. PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)는 P형 기판(PSUB) 상에 형성될 수 있다. P형 기판(PSUB)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면 상에 형성될 수 있다.
NMOS 트랜지스터(MN)는 제1 N형 액티브(NJ1), 제2 N형 액티브(NJ2), 및 제1 게이트(G1)를 포함할 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2)은 N형 물질이 도핑된 영역(즉, n+ 도핑 영역)일 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2)은 P형 기판(PSUB)에 형성될 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2) 상에, 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상부에 제1 게이트(G1)가 형성될 수 있다. 제1 N형 액티브(NJ1)는 제1 NMOS 단자(NT1)와 전기적으로 연결될 수 있고, 제2 N형 액티브(NJ2)는 제2 NMOS 단자(NT2)와 전기적으로 연결될 수 있고, 제1 게이트(G1)는 제3 NMOS 단자(NT3)와 전기적으로 연결될 수 있다. 일 실시 예에서, 제1 N형 액티브(NJ1) 및 제1 NMOS 단자(NT1) 사이의 전기적 연결, 제2 N형 액티브(NJ2) 및 제2 NMOS 단자(NT2) 사이의 전기적 연결, 및 제1 게이트(G1) 및 제3 NMOS 단자(NT3) 사이의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그를 통해 구현될 수 있다.
PMOS 트랜지스터(MP)는 제1 P형 액티브(PJ1), 제2 P형 액티브(PJ2), 제2 게이트(G2), 및 N형 바디 노드(NB)를 포함할 수 있다. 제1 P형 액티브(PJ1) 및 제2 P형 액티브(PJ2)는 P형 물질이 도핑된 영역(즉, p+ 도핑 영역)일 수 있다. 제1 및 제2 P형 액티브들(PJ1, PJ2)은 P형 기판(PSUB) 기판 상의 N웰 영역(NW)에 형성될 수 있다. N웰 영역(NW)은 N형 물질이 도핑된 영역(즉, n- 도핑 영역)일 수 있다. N형 바디 노드(NB)는 N형 물질이 도핑된 영역(즉, n+ 도핑 영역)일 수 있다.
일 실시 예에서, N형 바디 노드(NB)의 도핑 농도는 N웰 영역(NW)의 도핑 농도와 다를 수 있다. 일 실시 예에서, N형 바디 노드(NB)의 도핑 농도는 N웰 영역(NW)의 도핑 농도보다 클 수 있다. 일 실시 예에서, N형 바디 노드(NB)는 PMOS 트랜지스터(MP)가 형성된 N웰 영역(NW)에 대한 가드 액티브(guard active) 또는 웰 가드-링 액티브(well guard-ring active)로서 동작할 수 있다.
제1 P형 액티브(PJ1), 제2 P형 액티브(PJ2), 및 N형 바디 노드(NB) 상부에 산화막(OX)이 형성될 수 있고, 산화막(OX)의 상부에 제2 게이트(G2)가 형성될 수 있다. 제1 P형 액티브(PJ1)는 제1 PMOS 단자(PT1)와 전기적으로 연결될 수 있다. 제1 P형 액티브(PJ1)는 제1 PMOS 단자(PT1)와 전기적으로 연결될 수 있다. 제2 P형 액티브(PJ2)는 제2 PMOS 단자(PT2)와 전기적으로 연결될 수 있다. 제2 게이트(G2)는 제3 PMOS 단자(PT3)와 전기적으로 연결될 수 있다. N형 바디 노드(NB)는 제4 PMOS 단자(PT4)와 전기적으로 연결될 수 있다.
일 실시 예에서, 제1 P형 액티브(PJ1) 및 제1 PMOS 단자(PT1) 사이의 전기적 연결, 제2 P형 액티브(PJ2) 및 제2 PMOS 단자(PT2) 사이의 전기적 연결, 제2 게이트(G2) 및 제3 PMOS 단자(PT3) 사이의 전기적 연결, 및 N형 바디 노드(NB) 및 제4 PMOS 단자(PT4) 사이의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그를 통해 구현될 수 있다.
일 실시 예에서, 도 1을 참조하여 설명된 바와 같이, NMOS 트랜지스터(MN)의 제2 NMOS 단자(NT2) 및 PMOS 트랜지스터(MP)의 제1 및 제4 PMOS 단자들(PT1, PT4)은 전기적으로 연결될 수 있다. 즉, PMOS 트랜지스터(MP)의 바디 바이어스는 NMOS 트랜지스터(MN)의 제2 N형 액티브(NJ2)와 동일한 레벨을 가질 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, PMOS 트랜지스터(MP)의 바디 바이어스 및 NMOS 트랜지스터(MN)의 일 단(예를 들어, NJ2)의 레벨이 동일한 경우, 별도의 콘택 플럭그들 및 별도의 메탈 라인들을 통해 PMOS 트랜지스터(MP)의 바디 바이어스 및 NMOS 트랜지스터(MN)의 일 단이 서로 전기적으로 연결될 수 있다. 이 경우, 콘택 플럭그들 및 메탈 배선으로 인한 회로 복잡도가 증가될 뿐만 아니라, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)가 서로 제0 거리(L0)만큼 이격되기 때문에, 반도체 장치(10)의 면적이 증가하는 문제점이 있다.
도 3은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 회로도이다. 이하에서, 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 3을 참조하면, 반도체 장치(100)는 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)를 포함할 수 있다. PMOS 트랜지스터(MP)는 제1 내지 제3 PMOS 단자들(PT1~PT3)을 포함할 수 있다. NMOS 트랜지스터(MN)는 제1 내지 제3 NMOS 단자들(NT1~NT3)을 포함할 수 있다.
일 실시 예에서, 도 3의 반도체 장치(100)는 도 1의 반도체 장치(10)와 유사하게, 고전압 스위치로서 동작할 수 있다. 예를 들어, NMOS 트랜지스터(MN)의 제2 NMOS 단자(NT2)는 PMOS 트랜지스터의 제1 PMOS 단자(PT1)와 전기적으로 연결될 수 있다. PMOS 트랜지스터(MP)의 바디는 NMOS 트랜지스터(MN)의 제2 NMOS 단자(NT2)와 연결된 공유 영역(MA)과 동일한 레벨을 가질 수 있다. 일 실시 예에서, 공유 영역(MA)은 NMOS 트랜지스터(MN)의 N형 액티브에 포함될 수 있으며, 이는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
즉, 도 3의 실시 예에 따르면, PMOS 트랜지스터(MP)의 바디 바이어스는 NMOS 트랜지스터(MN)의 제2 NMOS 단자(NT2) 또는 N형 액티브와 동일한 레벨을 가질 수 있다. 이 경우, 도 1을 참조하여 설명된 반도체 장치(10)와 동일한 회로 구조를 가질 수 있으며, 도 1의 반도체 장치(10)와 같이 고전압 스위치로서 동작할 수 있다.
일 실시 예에서, 도 3의 반도체 장치(100)는 도 1의 반도체 장치(10)와 달리, PMOS 트랜지스터(MP)의 바디 바이어스를 위한 제4 PMOS 단자(PT4)를 포함하지 않는다. 또한, PMOS 트랜지스터(MP)의 바디 바이어스가 NMOS 트랜지스터(MN)의 N형 액티브와 병합 또는 공유되기 때문에, 반도체 장치(100)의 전체 면적이 감소될 수 있다. 본 발명의 실시 예들에 따른 반도체 장치(100)의 다양한 구성 또는 구조는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
이하에서, 도 4 내지 도 22를 참조하여, PMOS 트랜지스터(MP)의 바디 바이어스가 NMOS 트랜지스터(MN)의 N형 액티브와 결합, 공유, 또는 병합된 본 발명의 실시 예들이 설명된다. 다양한 실시 예들을 명확하고 간결하게 설명하기 위해, 일부 구성 요소들에 대해서 동일한 참조 번호가 부여되며, 중복되는 구성 요소들에 대한 상세한 설명은 생략될 것이다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 서로 다른 실시 예에서, 동일한 참조 번호가 사용될 수 있으나, 이 때, 동일한 참조 번호가 지칭하는 구성 요소들은 유사한 기능을 제공할 수 있으나, 각 실시 예에 따라 서로 다른 일부 특징을 구비할 수 있다. 상술된 다른 일부 특징들은 다양한 실시 예들 각각을 고려하여 이해될 것이다.
이하의 다양한 도면들에서, 첨자(_Xy 등)가 부여된 참조 번호들이 사용된다. 첨자가 부여된 참조 번호들 각각은 설명의 편의를 위해 다양한 실시 예들을 구분하여 설명하기 위한 것이며, 본 발명의 실시 예들이 개별적으로 구현되는 것을 의미하지 않는다. 즉, 다양한 도면들에서 서로 다른 첨자가 사용되라도, 당업자는 다양한 실시 예들 중 하나 또는 둘 이상의 조합을 통해 본 발명에 따른 반도체 장치를 구현할 수 있을 것이다.
도 4는 도 3의 반도체 장치에 대한 평면도이다. 도 5a 내지 도 5d는 다양한 실시 예들에 따른 도 4의 반도체 장치에 대한 수직 단면도들이다. 도 4 내지 도 5d를 참조하면, 반도체 장치(100_1)는 NMOS 트랜지스터(MN_1) 및 PMOS 트랜지스터(MP)를 포함할 수 있다.
NMOS 트랜지스터(MN_1)는 제1 및 제2 N형 액티브들(NJ1, NJ2_1) 및 제1 게이트(G1)를 포함할 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_1)은 N형 물질이 도핑된 영역(예를 들어, n+ 도핑 영역)일 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_1)은 P형 기판(PSUB) 상에 형성될 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_1) 상에, 산화막(OX)이 형성될 수 있다. 산화막(OX)의 상부에 제1 게이트(G1)가 형성될 수 있다. 제1 N형 액티브(NJ1)는 제1 NMOS 단자(NT1)와 전기적으로 연결될 수 있고, 제2 N형 액티브(NJ2_1)는 제2 NMOS 단자(NT2)와 전기적으로 연결될 수 있고, 제1 게이트(G1)는 제3 NMOS 단자(NT3)와 전기적으로 연결될 수 있다. 일 실시 예에서, 제1 N형 액티브(NJ1) 및 제1 NMOS 단자(NT1) 사이의 전기적 연결, 제2 N형 액티브(NJ2) 및 제2 NMOS 단자(NT2) 사이의 전기적 연결, 및 제1 게이트(G1) 및 제3 NMOS 단자(NT3) 사이의 전기적 연결 각각은, 제3 방향(DR3)을 따라 형성된 콘택 플러그를 통해 구현될 수 있다.
PMOS 트랜지스터(MP)는 제1 및 제2 P형 액티브들(PJ1, PJ2) 및 제2 게이트(G2)를 포함할 수 있다. 제1 및 제2 P형 액티브들(PJ1, PJ2)은 P형 물질이 도핑된 영역(예를 들어, p+ 도핑 영역)일 수 있다. 제1 및 제2 P형 액티브들(PJ1, PJ2)은 P형 기판(PSUB) 기판 상의 N웰 영역(NW)에 형성될 수 있다. N웰 영역(NW)은 N형 물질이 도핑된 영역(예를 들어, n- 도핑 영역)일 수 있다. 제1 P형 액티브(PJ1) 및 제2 P형 액티브(PJ2) 상부에 산화막(OX)이 형성될 수 있고, 산화막(OX)의 상부에 제2 게이트(G2)가 형성될 수 있다. 제1 P형 액티브(PJ1)는 제1 PMOS 단자(PT1)와 전기적으로 연결될 수 있다. 제1 P형 액티브(PJ1)는 제1 PMOS 단자(PT1)와 전기적으로 연결될 수 있다. 제2 P형 액티브(PJ2)는 제2 PMOS 단자(PT2)와 전기적으로 연결될 수 있다. 제2 게이트(G2)는 제3 PMOS 단자(PT3)와 전기적으로 연결될 수 있다.
일 실시 예에서, 도 4 내지 도 5d의 PMOS 트래지스터(MP)는 별도의 N형 바디 노드(NB)를 포함하지 않을 수 있다. 일 실시 예에서, PMOS 트랜지스터(MP)의 바디 바이어스는 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)를 통해 직접 제공될 수 있다. 또는 PMOS 트랜지스터(MP)의 바디 바이어스 노드는 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2)와 공유, 결합, 또는 병합될 수 있다. 또는 PMOS 트랜지스터(MP)의 바디 바이어스 노드는 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2)의 일부일 수 있다. 즉, PMOS 트랜지스터(MP)의 바디 바이어스는 액티브 계층 또는 실리콘 계층을 통해 NMOS 트랜지스터(MN_1)의 소스 영역 또는 드레인 영역으로부터 제공될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)는, P형 기판(PSUB) 및 N웰 영역(NW)에 형성될 수 있다. 즉, 도 1 내지 도 2b의 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2)는 P형 기판(PSUB)에 형성되나, 도 4의 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)는 P형 기판(PSUB) 및 N웰 영역(NW)에 형성될 수 있다. 또는, 제2 N형 액티브(NJ2_1)가 형성된 영역에서, N웰 영역(NW) 및 P형 기판(PSUB) 사이의 경계면이 존재할 수 있다.
다시 말해서, NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)의 일부 영역(예를 들어, 공유 영역(MA_1))이, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서, N웰 영역(NW)과 중첩될 수 있다. 이 경우, 공유 영역(MA_1)은 제2 N형 액티브(NJ2_1)에 포함되기 때문에, 제2 N형 액티브(NJ2_1)와 동일한 레벨을 가질 수 있다. 또한, 공유 영역(MA_1)은 N웰 영역(NW)에 형성되기 때문에, PMOS 트랜지스터(MP)의 바디 바이어스를 제공할 수 있다. PMOS 트랜지스터(MP)의 바디 바이어스가 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)를 통해 직접 제공되거나 또는 PMOS 트랜지스터(MP)의 바디 바이어스를 위한 노드(즉, N형 바디 노드)가 NMOS 트랜지스터(MN_1)의 제2 N형 액티브(NJ2_1)와 공유, 결합, 또는 병합되기 때문에, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN_1) 사이의 물리적 거리가 감소될 수 있으며, PMOS 트랜지스터(MP)의 바디 바이어스 노드를 위한 콘택 플러그가 생략될 수 있다. 따라서, 도 4의 반도체 장치(100)는, 도 1의 반도체 장치(10)와 비교하여 적은 면적을 사용하여, 도 1의 반도체 장치(10)와 동일한 기능(예를 들어, 고전압 스위치 기능)을 제공할 수 있다.
일 실시 예에서, NMOS 트랜지스터(MN_1)의 소스 영역 또는 드레인 영역으로서 사용되는 N형 액티브는 PMOS 트랜지스터(MP)의 바디 바이어스를 제공하도록 구성된 바디 바이어스 노드와 동일한 액티브(즉, 단일 액티브)로 구현될 수 있으며, 이 경우, 바디 바이어스 노드는 앞서 설명된 N형 액티브의 공유 영역으로 대체될 수 있다. 즉, PMOS 트랜지스터(MP)의 바디 바이어스 노드 및 NMOS 트랜지스터(MN_1)의 N형 액티브가 단일 액티브로 구현됨(또는 N형 액티브 및 바디바이어스 노드가 물리적으로 접합됨)으로써, NMOS 트랜지스터(MN_1) 및 PMOS 트랜지스터(MP) 사이의 물리적 거리가 감소될 수 있다.
일 실시 예에서, PMOS 트랜지스터(MP)의 바디 바이어스 및 NMOS 트랜지스터(MN)의 소스 영역 또는 드레인 영역으로서 사용되는 제2 N형 액티브(NJ2_1)의 도핑 농도는 N웰 영역(NW)의 도핑 농도와 다를 수 있다. 일 실시 예에서, PMOS 트랜지스터(MP)의 바디 바이어스를 제공하기 위해, 제2 N형 액티브(NJ2_1)의 도핑 농도는 N웰 영역(NW)의 도핑 농도보다 높을 수 있다. 제2 N형 액티브(NJ2_1)는 n+로 도핑되고, N웰 영역(NW)은 n-로 도핑될 수 있다.
일 실시 예에서, 제1 N형 액티브(NJ1)의 제1 방향(DR1)에 따른 길이 및 공유 영역(MA_1)을 포함하는 제2 N형 액티브(NJ2_1)의 제1 방향(DR1)에 따른 길이는 L1로써 서로 동일 수 있다. 즉, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서, 제1 N형 액티브(NJ1), 및 공유 영역(MA_1)을 포함하는 제2 N형 액티브(NJ2_1)는 서로 동일한 형상을 가질 수 있다.
일 실시 예에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_1)은 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면에서, 서로 동일한 형상을 갖거나 또는 서로 다른 형상을 가질 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_1)의, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 평면 또는 단면에 따른 형상은 도 5a 내지 도 5d를 참조하여 설명된다. 설명의 편의를 위해, 앞서 설명된 참조 번호들 및 구성 요소들에 대한 상세한 설명은 생략된다.
일 실시 예에서, 도 5a에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_1a)은 동일한 형상 또는 실질적으로 동일한 형상 또는 유사한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 N형 액티브들(NJ1, NJ2_1a) 각각의 제1 방향(DR1)에 따른 길이는 L1일 수 있고, 제3 방향(DR3)에 따른 깊이는 D1일 수 있다. 도 5a의 실시 예에서, 공유 영역(MA_1a)은 제2 N형 액티브(NJ2_1a) 중 N웰 영역(NW)에 포함 또는 중첩되는 일부 영역일 수 있다.
일 실시 예에서, 도 5b에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_1b)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 및 제2 N형 액티브들(NJ1, NJ2_1b) 각각의 제1 방향(DR1)에 따른 길이는 L1일 수 있다. 제1 N형 액티브(NJ1)의 제3 방향(DR3)에 따른 깊이는 D1일 수 있고, 제2 N형 액티브(NJ2_1b)의 제3 방향(DR3)에 따른 깊이는 D1보다 깊은 D2일 수 있다. 즉, 제1 및 제2 N형 액티브(NJ1, NJ2_1b)의 제3 방향(DR3)에 따른 깊이가 서로 다를 수 있다. 일 실시 예에서, 도 5b에서, 제2 N형 액티브(NJ2_1b)의 깊이(D2)가 제1 N형 액티브(NJ1)의 깊이(D1)보다 깊은 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 제1 N형 액티브(NJ1)의 제3 방향(DR3)에 따른 깊이가 제2 N형 액티브(NJ2_1b)의 깊이보다 깊을 수 있다.
일 실시 예에서, 도 5c에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 평면(또는 단면) 상에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_1c)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 N형 액티브(NJ1)의 제1 방향(DR1)에 따른 길이는 L1이고, 제3 방향(DR3)에 따른 깊이는 D1일 수 있다.
제2 N형 액티브(NJ2_1c)는 위치에 따라 서로 다른 깊이를 가질 수 있다. 예를 들어, PMOS 트랜지스터(MP)의 바디 바이어스를 제공하는 공유 영역(MA_1c)을 포함하는 제2 N형 액티브(NJ2_1c)는 형성된 영역에 따라 다른 깊이로 형성될 수 있다. 좀 더 상세한 예로서, 제2 N형 액티브(NJ2_1c)의 제1 방향(DR1)에 따른 길이는 L1일 수 있다. 제2 N형 액티브(NJ2_1c) 중 P형 기판(PSUB)에 형성된 부분의 제1 방향(DR1)에 따른 길이는 L3이고, 제3 방향(DR3)에 따른 깊이는 D1일 수 있다. 제2 N형 액티브(NJ2_1c) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA_1c))의 제1 방향(DR1)에 따른 길이는 L2이고, 제3 방향(DR3)에 따른 깊이는 D1와 다른 D2일 수 있다. 일 실시 예에서, D2는 D1보다 깊을 수 있다. 즉, 제2 N형 액티브(NJ2_1c) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA_1c))은 다른 부분보다 제3 방향(DR3)을 따라 더 깊게 형성될 수 있다.
일 실시 예에서, 도 5d에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 평면(또는 단면) 상에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_1c)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 N형 액티브들(NJ1)의 형상은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 5c와 달리 도 5d에서, 제2 N형 액티브(NJ2_1d)의 공유 영역(MA_1d)은 다른 부분보다 낮은 깊이를 가질 수 있다. 예를 들어, 제2 N형 액티브(NJ2_1d) 중 P형 기판(PSUB)에 형성된 부분의 제1 방향(DR1)에 따른 길이는 L3일 수 있고, 제3 방향(DR3)에 따른 깊이는 D1일 수 있다. 제2 N형 액티브(NJ2_1d) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA_1d))의 제1 방향(DR1)에 따른 길이는 L2일 수 있고, 제3 방향(DR3)에 따른 깊이는 D1와 다른 D3일 수 있다. 이 때, D1은 D3보다 깊을 수 있다.
도 3을 참조하여 설명된 바와 같이, NMOS 트랜지스터(MN)의 일단은 PMOS 트랜지스터(MP)의 바디 바이어스와 전기적으로 연결될 수 있다. 이 때, 도 4를 참조하여 설명된 바와 같이, NMOS 트랜지스터(MN)의 제2 N형 액티브(NJ2_1)의 일부 영역(즉, 공유 영역(MA_1))은 PMOS 트랜지스터(MP)가 형성되는 N웰 영역(NW)에 형성된다. 이에 따라, PMOS 트랜지스터(MP)의 바디 바이어스와 NMOS 트랜지스터(MN)의 일단을 연결하기 위한 별도의 콘택 플러그들 및 메탈 배선이 생략될 수 있다. 따라서, 반도체 장치(100_1)가 형성되는 면적이 감소될 수 있다.
일 실시 예에서, NMOS 트랜지스터(MN)의 제2 NMOS 단자(NT2) 및 PMOS 트랜지스터(MP)의 제1 PMOS 단자(PT1)는 별도의 메탈 라인을 통해 전기적으로 연결될 수 있다. 이 경우, 도 4 내지 도 5d를 참조하여 설명된 반도체 장치(100_1)는 도 1의 반도체 장치(10)와 동일한 기능(예를 들어, 고전압 스위치 기능)을 제공할 수 있다.
일 실시 예에서, 도 4를 참조하여 설명된 바와 같이, NMOS 트랜지스터(MN)의 제1 및 제2 N형 액티브들(NJ1, NJ2_1)은 제1 및 제2 방향들(DR1, DR2)에 의해 형성된 평면 또는 P형 기판(PSUB)의 평면 상에서, 동일하거나 또는 유사한 형상을 가질 수 있다. 일 실시 예에서, 도 5a 내지 도 5d를 참조하여 설명된 바와 같이, NMOS 트랜지스터(MN)의 제1 및 제2 N형 액티브들(NJ1, NJ2_1)은, 제1 및 제3 방향들(DR1, DR3)에 의해 형성된 수직 단면에서, 서로 동일한 형상을 갖거나 또는 서로 다른 형상을 가질 수 있다.
도 6은 도 3의 반도체 장치에 대한 평면도이다. 도 7은 도 6의 반도체 장치에 대한 수직 단면도이다. 도 6 및 도 7을 참조하면, 반도체 장치(100_2)는 NMOS 트랜지스터(MN_2) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_2) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 N형 액티브(NJ2_2)는 제1 N형 액티브(NJ1)와 다른 형태를 가질 수 있다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 제2 N형 액티브(NJ2_2)의 제1 방향(DR1)에 따른 길이는 L4일 수 있고, 제1 N형 액티브(NJ1)의 제1 방향(DR1)에 따른 길이는 L5일 수 있다. L4는 L5보다 길 수 있다.
일 실시 예에서, 제2 N형 액티브(NJ2_2)은 공유 영역(MA_2)을 포함할 수 있다. 공유 영역(MA_2)은 N웰 영역(NW) 상에 형성될 수 있다. 제2 N형 액티브(NJ2_2) 중 공유 영역(MA_2)을 제외한 나머지 부분(즉, P형 기판(PSUB)에 형성된 부분)의 제1 방향(DR1)에 따른 길이는 L5일 수 있다. 즉, 제2 N형 액티브(NJ2_2) 중 NMOS 트랜지스터(MN)의 소스 및 드레인으로 실제 사용되는 영역, 또는 공유 영역(MA_2)을 제외한 영역은 제1 N형 액티브(NJ1)와 실질적으로 동일 또는 유사한 형태를 가질 수 있다.
도 6 및 도 7의 실시 예에서, 제2 N형 액티브(NJ2_2)의 제1 방향(DR1)에 따른 길이(L4)가 제1 N형 액티브(NJ1)의 제1 방향(DR1)에 따른 길이(L5)보다 긴 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제2 N형 액티브(NJ2_2)의 제1 방향(DR1)에 따른 길이는 제1 N형 액티브(NJ1)의 제1 방향(DR1)에 따른 길이보다 짧을 수 있다. 또는, 제2 N형 액티브(NJ2_2)의 제2 방향(DR2)에 따른 너비는 제1 N형 액티브(NJ1)의 제2 방향(DR2)에 따른 너비와 다를 수 있다. 또는, 제2 N형 액티브(NJ2_2)의 제3 방향(DR3)에 따른 깊이는 제1 N형 액티브(NJ1)의 제3 방향(DR3)에 따른 깊이와 다를 수 있다. 또는, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 평면 상에서, 제2 N형 액티브(NJ2_2) 또는 제1 N형 액티브(NJ1)는 도 5a 내지 도 5d를 참조하여 설명된 형상들 중 어느 하나 또는 그것들이 변형된 형상을 가질 수 있다.
도 8은 도 3의 반도체 장치에 대한 평면도이다. 도 8을 참조하면, 반도체 장치(100_3)는 NMOS 트랜지스터(MN_3) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_3) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
NMOS 트랜지스터(MN_3)의 제2 N형 액티브(NJ2_3)는 공유 영역(MA_3)을 포함할 수 있다. 공유 영역(MA_3)은 PMOS 트랜지스터(MP)가 형성된 N웰 영역(NW) 상에 형성될 수 있으며, PMOS 트랜지스터(MP)의 바디 바이어스를 제공하도록 구성될 수 있다.
일 실시 예에서, 도 8에 도시된 바와 같이, NMOS 트랜지스터(MN_3)의 제2 N형 액티브(NJ2_3)의 형태 또는 형상은 제1 N형 액티브(NJ1)의 형태 또는 형상과 다를 수 있다. 예를 들어, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)과 평행한 평면) 상에서, 제1 N형 액티브(NJ1)는 사각형 형태를 가질 수 있으나, 제2 N형 액티브(NJ2_3)는 다각형 형태를 가질 수 있다. 일 실시 예에서, NMOS 트랜지스터(MN)의 제2 N형 액티브(NJ2_3)의 공유 영역(MA_3)은 PMOS 트랜지스터(MP)의 가드 액티브(guard active) 또는 웰 가드-링 액티브(well guard-ring active)로서 동작할 수 있다.
일 실시 예에서, 도 8에 도시된 제2 N형 액티브(NJ2_3)의 형태 또는 형상은 일부 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 제2 N형 액티브(NJ2_3)의 형태 또는 형상은 다양한 형태로 구현될 수 있다. 예를 들어, 공유 영역(MA_3)은 N웰 영역(NW)의 에지 부분에 위치하거나 또는 에지 부분을 둘러싸도록(즉, □ 형태 등) 형성될 수 있다.
도 9는 도 3의 반도체 장치에 대한 평면도이다. 도 10a 내지 도 10c는 도 9의 반도체 장치에 대한 수직 단면도들이다. 도 9 내지 도 10c를 참조하면, 반도체 장치(100_4)는 NMOS 트랜지스터(MN_4) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_4) 및 PMOS 트랜지스터(MP)의 구성 요소들 및 관련된 참조 기호들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, NMOS 트랜지스터(MN_4)는 PMOS 트랜지스터(MP)의 바디 바이어스를 제공할 수 있다. 예를 들어, 앞서 설명된 바와 유사하게, NMOS 트랜지스터(MN_4)의 제2 N형 액티브(NJ2_4)는 P형 기판(PSUB) 및 N웰 영역(NW) 상에 형성될 수 있다. 제2 N형 액티브(NJ2_4) 중 N웰 영역(NW) 상에 형성된 부분은 공유 영역(MA_4)일 수 있다.
일 실시 예에서, 공유 영역(MA_4)은 N+ 임플란트 영역(N+_4)을 포함할 수 있다. 즉, N+ 임플란트 영역(N+_4)이 제2 N형 액티브(NJ2_4) 또는, 공유 영역(MA_4)에 형성될 수 있다. N+ 임플란트 영역(N+_4)은 공유 영역(MA_4) 또는 제2 N형 액티브(NJ2_4) 또는 N웰 영역(NW)보다 높은 도핑 농도를 가질 수 있다.
일 실시 예에서, N+ 임플란트 영역(N+_4)의 제3 방향(DR3)에 대한 깊이는 다양하게 변형될 수 있다. 예를 들어, 도 10a에 도시된 바와 같이, 제1 및 제2 N형 액티브들(NJ1, NJ2_4a) 각각의 제3 방향(DR3)에 따른 깊이는 D1일 수 있다. 이 때, N+ 임플란트 영역(N+_4a)은 N웰 영역(NW)에 위치하거나 또는 공유 영역(MA_4a)에 포함될 수 있고, 제3 방향(DR3)을 따라 Da의 깊이를 가질 수 있다. 일 실시 예에서, D1은 Da보다 깊을 수 있다.
또는, 도 10b에 도시된 바와 같이, 제1 및 제2 N형 액티브들(NJ1, NJ2_4b) 각각의 제3 방향(DR3)에 따른 깊이는 D1 또는 D2일 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_4b)의 제1 및 제3 방향들(DR1, DR3)에 따른 수직 단면 상의 형태는 도 5c를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 이 때, N+ 임플란트 영역(N+_4b)은 N웰 영역(NW)에 위치하거나 또는 공유 영역(MA_4b)할 수 있다. 일 실시 예에서, N+ 임플란트 영역(N+_4b)의 제3 방향(DR3)에 따른 깊이는 D1보다 깊을 수 있고, D2보다 얕을 수 있다.
또는, 도 10c에 도시된 바와 같이, 제1 및 제2 N형 액티브들(NJ1, NJ2_4c) 각각의 제3 방향(DR3)에 따른 깊이는 D1 또는 D3일 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2_4c)의 제1 및 제3 방향들(DR1, DR3)에 따른 평면에 의한 수직 단면 상의 형태는 도 5d를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 이 때, N+ 임플란트 영역(N+_4c)은 N웰 영역(NW)에 위치하거나 또는 공유 영역(MA_4c)할 수 있다. 일 실시 예에서, N+ 임플란트 영역(N+_4c)의 제3 방향(DR3)에 따른 깊이는 D1 및 D3 각각보다 얕을 수 있다.
일 실시 예에서, N+ 임플란트 영역(N+_4)의 제1 방향(DR1)에 따른 길이 또는 제2 방향(DR2)에 따른 너비는 다양하게 변형될 수 있다.
상술된 바와 같이, NMOS 트랜지스터(MN)의 제2 N형 액티브(NJ2_4)는 N웰 영역(NW)에 형성된 공유 영역(MA_4)을 포함할 수 있다. 공유 영역(MA_4)을 통해, PMOS 트랜지스터(MP)의 바디 바이어스가 제공될 수 있다. 즉, NMOS 트랜지스터(MN)의 소스 영역 또는 드레인 영역으로 사용되는 제2 N형 액티브(NJ2_4)의 일부(즉, 공유 영역)를 통해 직접 PMOS 트랜지스터(MP)의 바디 바이어스가 제공될 수 있다. 일 실시 예에서, 제2 N형 액티브(NJ2_4)의 일부(즉, 공유 영역)에 N+임플란트 영역(N+_4)을 포함할 수 있다. N+임플란트 영역(N+_4)의 도핑 농도는 N웰 영역(NW)의 도핑 농도 또는 제2 N형 액티브(NJ2_4)의 도핑 농도와 다를 수 있다. N+임플란트 영역(N+_4)은 공유 영역(MA_4) 내에서 다양한 형태를 가질 수 있다.
도 11은 도 3의 반도체 장치에 대한 평면도이다. 도 12a 내지 도 12e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다. 도 11 내지 도 12e를 참조하면, 반도체 장치(100_5)는 NMOS 트랜지스터(MN_5) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_5) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 N형 액티브(NJ2_5)는 N+ 임플란트 영역(N+_5)을 포함할 수 있다. N+ 임플란트 영역(N+_5)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)) 상에서, P형 기판(PSUB) 및 N웰 영역(NW) 상에 위치할 수 있다. N+ 임플란트 영역(N+_5)의 제1 방향(DR1)에 따른 길이는 La일 수 있고, La의 길이는 제2 N형 액티브(NJ2_5) 중 N웰 영역(NW) 상에 형성된 부분(즉, 공유 영역(MA_5))의 제1 방향(DR1)에 따른 길이보다 길 수 있다. 즉, 도 11에 도시된 제2 N형 액티브(NJ2_5)에 포함된 N+ 임플란트 영역(N+_5)은, P형 기판(PSUB)과 수평인 평면 상에서, 도 9에 도시된 제2 N형 액티브(NJ2_4)에 포함된 N+ 임플란트 영역(N+_4)보다 넓은 면적을 가질 수 있다.
일 실시 예에서, 제2 N형 액티브(NJ2_5)에 포함된 N+ 임플란트 영역(N+_5)은 다양한 형태 또는 형상으로 형성될 수 있다.
예를 들어, 도 12a에 도시된 바와 같이, 제2 N형 액티브(NJ2_5a)에 포함된 N+ 임플란트 영역(N+_5a)은 제1 방향(DR1)을 따라 La의 길이를 갖고, 제3 방향(DR3)을 따라 Db의 깊이를 가질 수 있다.
또는, 도 12b에 도시된 바와 같이, 제2 N형 액티브(NJ2_5b)에 포함된 N+ 임플란트 영역(N+_5b)은, 제2 N형 액티브(NJ2_5b) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA_5b))에서, 제1 방향(DR1)을 따라 Lb의 길이를 갖고, 제3 방향(DR3)을 따라 Db의 깊이를 가질 수 있다. 제2 N형 액티브(NJ2_5b)은 P형 기판(PSUB)에 형성된 부분(즉, 공유 영역(MA_5b)을 제외한 부분)에서, 제1 방향(DR1)을 따라 Lc의 길이를 갖고, 제3 방향(DR3)을 따라 Dc의 깊이를 가질 수 있다. 즉, 제2 N형 액티브(NJ2_5b)에 포함된 N+ 임플란트 영역(N+_5b)은, 공유 영역(MA_5b)에서 더 깊은 깊이를 가질 수 있다.
또는, 도 12c에 도시된 바와 같이, 제2 N형 액티브(NJ2_5c)에 포함된 N+ 임플란트 영역(N+_5c)은, 제2 N형 액티브(NJ2_5c) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA_5c))에서, 제1 방향(DR1)을 따라 Lb의 길이를 갖고, 제3 방향(DR3)을 따라 Dc의 깊이를 가질 수 있다. 제2 N형 액티브(NJ2_5c)는 P형 기판(PSUB)에 형성된 부분(즉, 공유 영역(MA_5c)을 제외한 부분)에서, 제1 방향(DR1)을 따라 Lc의 길이를 갖고, 제3 방향(DR3)을 따라 Db의 깊이를 가질 수 있다. 즉, 제2 N형 액티브(NJ2_5b)에 포함된 N+ 임플란트 영역(N+_5b)은, 공유 영역(MA_5b)에서 더 얕은 깊이를 가질 수 있다.
또는, 도 12d에 도시된 바와 같이, 제2 N형 액티브(NJ2_5d)는 N웰 영역(NW)에서 D2의 깊이를 갖고, P형 기판(PSUB) 영역에서, D1의 깊이를 가질 수 있다. 제2 N형 액티브(NJ2_5d)의 형상 또는 형태는 도 5c를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 일 실시 예에서, 도 12d에 도시된 바와 같이, 제2 N형 액티브(NJ2_5d)는 N+ 임플란트 영역(N+_5d)을 포함할 수 있다. N웰 영역(NW)에서의 N+ 임플란트 영역(N+_5b)의 제3 방향에 따른 깊이는 P형 기판(PSUB)에서의 N+ 임플란트 영역(N+_5b)의 제3 방향에 따른 깊이보다 깊을 수 있다.
또는, 도 12e에 도시된 바와 같이, 제2 N형 액티브(NJ2_5e)는 N웰 영역(NW)에서 D3의 깊이를 갖고, P형 기판(PSUB) 영역에서, D1의 깊이를 가질 수 있다. 제2 N형 액티브(NJ2_5e)의 형상 또는 형태는 도 5d를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 일 실시 예에서, 도 12e에 도시된 바와 같이, 제2 N형 액티브(NJ2_5e)는 N+ 임플란트 영역(N+_5e)을 포함할 수 있다. N웰 영역(NW)에서의 N+ 임플란트 영역(N+_5e)의 제3 방향에 따른 깊이는 P형 기판(PSUB)에서의 N+ 임플란트 영역(N+_5e)의 제3 방향에 따른 깊이보다 얕을 수 있다.
상술된 바와 같이, 제2 N형 액티브(NJ2_5)는 P형 기판(PSUB) 및 N웰 영역(NW)에 형성될 수 있고, 이에 따라, NMOS 트랜지스터(MN_5)의 소스/드레인으로 사용되는 제2 N형 액티브(NJ2_5)를 통해 직접 PMOS 트랜지스터(MP)의 바디 바이어스가 제공될 수 있다. 일 실시 예에서, 제2 N형 액티브(NJ2_5)는 N+ 임플란트 영역(N+_5)을 포함할 수 있고, N+ 임플란트 영역(N+_5)은 다양한 형태 또는 형상을 가질 수 있다.
도 13은 도 3의 반도체 장치에 대한 평면도이다. 도 13을 참조하면, 반도체 장치(100_6)는 NMOS 트랜지스터(MN_6) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_6) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제1 및 제2 N형 액티브들(NJ1, NJ2_6) 각각은 복수의 N+ 임플란트 영역들(N+_61, N+_62)을 포함할 수 있다. 일 실시 예에서, 복수의 N+ 임플란트 영역들(N+_61, N+_62) 각각은 동일한 형상 또는 동일한 형태를 가질 수 있다. 또는, 복수의 N+ 임플란트 영역들(N+_61) 중 적어도 하나는 복수의 N+ 임플란트 영역들(N+_62) 중 적어도 하나와 다른 형상 또는 다른 형태를 가질 수 있다.
일 실시 예에서, 제1 N형 액티브(NJ1)에 포함된 복수의 N+ 임플란트 영역들(N+_61)의 개수는 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62)의 개수와 동일할 수 있다. 또는, 제1 N형 액티브(NJ1)에 포함된 복수의 N+ 임플란트 영역들(N+_61)의 개수는 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62)의 개수와 다를 수 있다. 예를 들어, 제1 N형 액티브(NJ1)에 포함된 복수의 N+ 임플란트 영역들(N+_61)의 개수는 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62)의 개수보다 많을 수 있다. 또는 제1 N형 액티브(NJ1)에 포함된 복수의 N+ 임플란트 영역들(N+_61)의 개수는 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62)의 개수보다 적을 수 있다.
일 실시 예에서, 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62) 중 적어도 하나는, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)과 수평인 평면) 상에서, N웰 영역(NW)과 중첩될 수 있다. 즉, 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62) 중 적어도 하나는, 공유 영역(MA_6)에 포함될 수 있다.
일 실시 예에서, 제2 N형 액티브(NJ2_6)에 포함된 N+ 임플란트 영역들(N+_62) 중 적어도 하나는, 도 9 내지 도 12e를 참조하여 설명된 N+ 임플란트 영역들의 다양한 형태들 중 적어도 하나의 형태를 가질 수 있다.
도 14는 도 3의 반도체 장치에 대한 평면도이다. 도 14를 참조하면, 반도체 장치(100_7)는 NMOS 트랜지스터(MN_7) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_7) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 N형 액티브(NJ2_7)는 N+ 임플란트 영역(N+_72)을 포함할 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 N형 액티브(NJ2_7)의 N+ 임플란트 영역(N+_72) 중 일부는 N웰 영역(NW)과 중첩될 수 있고, 나머지 일부는 P형 기판(PSUB)과 중첩될 수 있다.
일 실시 예에서, NMOS 트랜지스터(MN_7)의 제1 N형 액티브(NJ1)는 N+ 임플란트 영역(N+_71)을 포함할 수 있다. 도 14에 도시된 바와 같이, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_71) 및 제2 N형 액티브(NJ2_7)의 N+ 임플란트 영역(N+_72)은 서로 다른 형상 또는 다른 형태를 가질 수 있다. 예를 들어, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_71)은 사각형 형태를 가질 수 있고, 제2 N형 액티브(NJ2_7)의 N+ 임플란트 영역(N+_72)은 다각형 형태를 가질 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_71) 및 제2 N형 액티브(NJ2_7)의 N+ 임플란트 영역(N+_72)의 형태들 또는 형상들은 다양하게 변형될 수 있다.
도 15는 도 3의 반도체 장치에 대한 평면도이다. 도 15를 참조하면, 반도체 장치(100_8)는 NMOS 트랜지스터(MN_8) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_8) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 N형 액티브(NJ2_8)는 N+ 임플란트 영역(N+_82)을 포함할 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82) 중 일부는 N웰 영역(NW)과 중첩될 수 있고, 나머지 일부는 P형 기판(PSUB)과 중첩될 수 있다.
일 실시 예에서, NMOS 트랜지스터(MN_8)의 제1 N형 액티브(NJ1)는 N+ 임플란트 영역(N+_81)을 포함할 수 있다. 도 15에 도시된 바와 같이, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81) 및 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82)은 서로 동일한 형상 또는 동일한 형태를 가질 수 있다. 예를 들어, P형 기판(PSUB)과 수평인 평면 상에서, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81) 및 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82) 각각의 제1 방향(DR1)에 따른 길이는 Ld이고, 제2 방향(DR2)에 따른 너비는 Wa일 수 있다.
도 16은 도 3의 반도체 장치에 대한 평면도이다. 도 16을 참조하면, 반도체 장치(100_9)는 NMOS 트랜지스터(MN_9) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN_9) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 N형 액티브(NJ2_9)는 N+ 임플란트 영역(N+_92)을 포함할 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 N형 액티브(NJ2_9)의 N+ 임플란트 영역(N+_92) 중 일부는 N웰 영역(NW)과 중첩될 수 있고, 나머지 일부는 P형 기판(PSUB)과 중첩될 수 있다.
일 실시 예에서, NMOS 트랜지스터(MN_9)의 제1 N형 액티브(NJ1)는 N+ 임플란트 영역(N+_91)을 포함할 수 있다. 도 15에 도시된 바와 같이, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81) 및 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82)은 다른 형상 또는 다른 형태를 가질 수 있다. 예를 들어, 도 15에 도시된 바와 같이, P형 기판(PSUB)과 수평인 평면 상에서, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81)의 제1 방향(DR1)에 따른 길이는 Le이고, 제2 방향(DR2)에 따른 너비는 Wa일 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82)의 제1 방향(DR1)에 따른 길이는 Lf이고, 제2 방향(DR2)에 따른 너비는 Wa일 수 있다. 즉, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81) 및 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82)은 서로 유사한 사각 형태를 가질 수 있으나, 제1 N형 액티브(NJ1)의 N+ 임플란트 영역(N+_81) 및 제2 N형 액티브(NJ2_8)의 N+ 임플란트 영역(N+_82) 각각의 제1 방향(DR1)에 따른 길이 또는 제2 방향(DR2)에 따른 너비가 서로 다르거나 또는 다른 면적을 가질 수 있다.
상술된 바와 같이, NMOS 트랜지스터의 N형 액티브들 각각은 고농도로 도핑된 N+ 임플란트 영역을 포함할 수 있다. 이 때, N형 액티브들 각각의 N+ 임플란트 영역들의 개수는 서로 다르거나 또는 서로 같을 수 있다. 또는, P형 기판과 수평인 평면 상에서, N형 액티브들 각각의 N+ 임플란트 영역들의 형상들은 서로 동일하거나 또는 다를 수 있다. 또는, P형 기판과 수평인 평면 상에서, N형 액티브들 각각의 N+ 임플란트 영역들의 면적들은 서로 동일하거나 또는 다를 수 있다.
일 실시 예에서, 비록 도면에 명시적으로 도시되지는 않았으나, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, N형 액티브들 각각의 N+ 임플란트 영역들의 형상, 형태, 또는 면적은 서로 동일하거나 또는 다를 수 있다.
도 17a 및 도 17b는 도 3의 반도체 장치에 대한 수직 단면도들이다. 도 17a 및 도 17b를 참조하면, 반도체 장치(100_10a 또는 100_10b)는 NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)를 포함할 수 있다. NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP)의 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)에 대응하는 산화막(OX_10a, OX_10b)의 두께 또는 높이가 서로 다를 수 있다. 예를 들어, 도 17a에 도시된 바와 같이, 산화막(OX_10a)은 A1 영역에서, H1의 높이를 갖고, B1 영역에서, H1의 높이보다 높은 H2의 높이를 가질 수 있다. 또는, 도 17b에 도시된 바와 같이, 산화막(OX_10b)은 A1 영역에서, H2의 높이를 갖고, B1 영역에서, H2의 높이보다 낮은 H1의 높이를 가질 수 있다.
일 실시 예에서, A1 영역은 PMOS 트랜지스터(MP_10a 또는 MP_10b)의 제1 및 제2 P형 액티브들(PJ1, PJ2)을 포함하는 영역일 수 있다. B1 영역은 NMOS 트랜지스터(MN_10a 또는 MN_10b)의 제1 및 제2 N형 액티브들(NJ1, NJ2_10)을 포함하는 영역일 수 있다.
도 18a 및 도 18b는 도 3의 반도체 장치에 대한 수직 단면도들이다. 도 18a 및 도 18b를 참조하면, 반도체 장치(100_11a 또는 100_11b)는 NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)를 포함할 수 있다. NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)의 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)에 대응하는 산화막(OX_11a, OX_11b)의 두께 또는 높이가 서로 다를 수 있다. 예를 들어, 도 18a에 도시된 바와 같이, 산화막(OX_11a)은 A2 영역에서, H1의 높이를 갖고, B2 영역에서, H1의 높이보다 높은 H2의 높이를 가질 수 있다. 또는, 도 18b에 도시된 바와 같이, 산화막(OX_11b)은 A2 영역에서, H2의 높이를 갖고, B2 영역에서, H2의 높이보다 낮은 H1의 높이를 가질 수 있다.
일 실시 예에서, A1 영역은 PMOS 트랜지스터(MP_10a 또는 MP_10b)의 제1 및 제2 P형 액티브들(PJ1, PJ2) 및 NMOS 트랜지스터(MN_11a 또는 MN_11b)의 제2 N형 액티브(NJ2_11)의 일부(예를 들어, 공유 영역)을 포함하는 영역일 수 있다. 또는, A1 영역은 N웰 영역(NW)을 포함하는 영역일 수 있다. B1 영역은 NMOS 트랜지스터(MN_10a 또는 MN_10b)의 제1 N형 액티브(NJ1) 및 제2 N형 액티브(NJ2_11)의 나머지 일부(예를 들어, 공유 영역을 제외한 영역)을 포함하는 영역일 수 있다. 즉, 산화막(OX_11a, OX_11b)의 높이 변화는 N웰 영역(NW) 및 P형 기판(PSUB)이 접하는 영역에서 발생할 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다. 도 20은 도 19의 반도체 장치에 대한 회로도이다. 도 19 및 도 20을 참조하여, 1개의 NMOS 트랜지스터가 2개의 PMOS 트랜지스터의 바디 바이어스를 제공하는 반도체 장치(100_12)의 실시 예가 설명된다.
도 19 및 도 20을 참조하면, 반도체 장치(100_12)는 제1 및 제2 PMOS 트랜지스터들(MP1, MP2) 및 NMOS 트랜지스터(MN_12)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 제1 N웰 영역(NW1)에 형성된 제1 및 제2 P형 액티브들(PJ11, PJ12) 및 게이트(G21)를 포함할 수 있다. 제2 PMOS 트랜지스터(MP2)는
제2 N웰 영역(NW)에 형성된 제1 및 제2 P형 액티브들(PJ21, PJ22), 및 게이트(G22)를 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 별도의 N웰 영역들(NW1, NW2) 상에 형성된다는 점을 제외하면, 앞서 설명된 PMOS 트랜지스터(MP)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
NMOS 트랜지스터(MN_12)는 제1 및 제2 N형 액티브들(NJ1_12, NJ2_12) 및 게이트(G1)를 포함할 수 있다. 일 실시 예에서, 제1 N형 액티브(NJ1_12)의 적어도 일부는 제2 N웰 영역(NW2)에 형성될 수 있고, 나머지 일부는 P형 기판(PSUB)에 형성될 수 있다. 즉, 제1 N형 액티브(NJ1_12)는 NMOS 트랜지스터(MN_12)의 소스/드레인으로서 사용됨과 동시에, 제2 PMOS 트랜지스터(MP2)의 바디 바이어스를 제공할 수 있다. 제2 N형 액티브(NJ2_12)의 적어도 일부는 제1 N웰 영역(NW1)에 형성될 수 있고, 나머지 일부는 P형 기판(PSUB)에 형성될 수 있다. 즉, 제2 N형 액티브(NJ2_12)는 NMOS 트랜지스터(MN)의 드레인/소스로서 사용됨과 동시에, 제1 PMOS 트랜지스터(MP1)의 바디 바이어스를 제공할 수 있다.
이 경우, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 바디 바이어스를 제공하기 위한 콘택 플러그 및 메탈 배선이 생략될 수 있다. 예를 들어, 도 20에 도시된 바와 같이, NMOS 트랜지스터(MN_12)의 제1 N형 액티브(NJ1_12)를 통해 제1 PMOS 트랜지스터(MP1)의 바디 바이어스가 직접 제공될 수 있다. 즉, 제1 PMOS 트랜지스터(MP1)의 바디 바이어스를 제공하기 위한 별도의 단자, 별도의 콘택 플러그, 또는 별도의 메탈 배선이 불필요하다. 마찬가지로, NMOS 트랜지스터(MN_12)의 제2 N형 액티브(NJ2_12)를 통해 제2 PMOS 트랜지스터(MP2)의 바디 바이어스가 제공될 수 있다. 즉, 제2 PMOS 트랜지스터(MP2)의 바디 바이어스를 제공하기 위한 별도의 단자, 별도의 콘택 플러그, 또는 별도의 메탈 배선이 불필요하다.
도 21a 및 도 21b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다. 도 22는 도 21a 및 도 21b의 반도체 장치들에 대한 회로도이다. 도 21a, 도 21b, 및 도 22를 참조하여, 2개의 NMOS 트랜지스터들(MN1, MN2)이 1개의 PMOS 트랜지스터(MP)의 바디 바이어스를 제공하는 반도체 장치(100_13)의 실시 예가 설명된다.
도 21a, 도 21b, 및 도 22를 참조하면, 반도체 장치(100_13)는 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1_13), 및 제2 NMOS 트랜지스터(MN2_13)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 N웰 영역(NW)에 형성된 제1 및 제2 P형 액티브들(PJ1, PJ2) 및 게이트(G2)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1_13)는 제1 및 제2 N형 액티브들(NJ11_13, NJ12_13) 및 게이트(G1)를 포함할 수 있다. 제2 NMOS 트랜지스터(MN2_13)는 제1 및 제2 N형 액티브들(NJ21_13, NJ22_13) 및 게이트(G3)를 포함할 수 있다.
일 실시 예에서, 도 21a에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1_13a)는 제1 방향(DR1)을 따라 배열되고, 제1 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2_13a)는 제2 방향(DR2)을 따라 배열될 수 있다. 이 때, 제1 NMOS 트랜지스터(MN1_13a)의 제2 N형 액티브(NJ12_13a)의 적어도 일부 영역은 N웰 영역(NW)에 형성될 수 있고, 제2 NMOS 트랜지스터(MN2_13a)의 제2 N형 액티브(NJ22_13a)의 적어도 일부 영역은 N웰 영역(NW)에 형성될 수 있다.
또는, 도 21b에 도시된 바와 같이, 제1 NMOS 트랜지스터(MN1_13b), 제1 PMOS 트랜지스터(MP1), 및 제2 NMOS 트랜지스터(MN2_13b)는 제1 방향(DR1)을 따라 배열될 수 있다. 이 때, 제1 NMOS 트랜지스터(MN1_13b)의 제2 N형 액티브(NJ12_13b)의 적어도 일부 영역은 N웰 영역(NW)에 형성될 수 있고, 제2 NMOS 트랜지스터(MN2_13b)의 제2 N형 액티브(NJ22_13b)의 적어도 일부 영역은 N웰 영역(NW)에 형성될 수 있다.
상술된 바와 같이, 제1 및 제2 트랜지스터들(MN1_13, MN2_13)의 제2 N형 액티브들(NJ12_13, NJ22_13) 각각의 적어도 일부가, 제1 PMOS 트랜지스터(MP1)가 형성된 N웰 영역(NW)에 형성될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(MN1_13, MN2_13)의 제2 N형 액티브들(NJ12_13, NJ22_13)을 통해 제1 PMOS 트랜지스터(MP1)의 바디 바이어스가 제공될 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1)의 바디 바이어스가 제1 및 제2 트랜지스터들(MN1_13, MN2_13)의 제2 N형 액티브들(NJ12_13, NJ22_13)을 통해 제공되기 때문에, 제1 PMOS 트랜지스터(MP1)의 바디 바이어스를 위한 별도의 콘택 플러그, 또는 별도의 메탈 배선이 생략될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따른 반도체 장치는 NMOS 트랜지스터, 및 NMOS 트랜지스터의 소스/드레인으로부터 바디 바이어스를 제공받는 PMOS 트랜지스터를 포함할 수 있다. 이 때, NMOS 트랜지스터의 N형 액티브의 적어도 일부는 PMOS 트랜지스터가 형성된 N웰 영역에 형성될 수 있다. 이에 따라, PMOS 트랜지스터의 바디 바이어스를 제공하기 위한 콘택 플러그 및 메탈 배선이 생략될 수 있기 때문에, 반도체 장치의 면적이 감소될 수 있다.
앞서 설명된 실시 예들에서, 본 발명에 따른 반도체 장치의 다양한 평면도들, 다양한 레이아웃들, 다양한 수직 단면도들 등이 도시되었으나,앞서 설명된 실시 예들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명의 실시 예들이 개별적으로 설명되었으나, 본 발명의 기술적 사상으로부터 벗어남 없이 복수의 실시 예들은 다양하게 조합 및 변형될 수 있다.
상술된 실시 예들과 관련된 도면들에서, 일부 구성 요소들 또는 일부 참조 기호들에 대한 기재 또는 상세한 설명이 생략되었으나, 이는 본 발명의 실시 예들을 간결하게 설명하기 위한 것이며, 생략된 구성 요소들 또는 생략된 참조 기호들에 대한 설명은 본 발명의 기술적 사상으로부터의 벗어남 없이 당업자에 의해 용이하게 이해될 수 있을 것이다.
이하에서, 도 23 내지 도 42를 참조하여, PMOS 트랜지스터의 소스/드레인을 통해 NMOS 트랜지스터의 바디 바이어스를 직접 제공하는 반도체 장치의 다양한 실시 예들이 설명된다.
도 23은 본 발명의 실시 예에 따른 반도체 장치에 대한 회로도이다. 도 23을 참조하면, 반도체 장치(200)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP)를 포함할 수 있다. NMOS 트랜지스터(MN)는 제1 내지 제3 NMOS 단자들(NT1, NT2, NT3)을 포함할 수 있다. PMOS 트랜지스터(MP)는 제1 내지 제3 PMOS 단자들(PT1, PT2, PT3)을 포함할 수 있다. PMOS 트랜지스터(MP)의 소스 영역 또는 드레인 영역은 공유 영역(MA')을 포함할 수 있고, 공유 영역(MA')을 통해 NMOS 트랜지스터(MN)의 바디 바이어스가 제공될 수 있다. 따라서, NMOS 트랜지스터(MN)의 바디 바이어스를 위한 별도의 콘택 플러그 및 별도의 메탈 배선이 생략될 수 있다.
도 23의 실시 예는 트랜지스터의 타입이 다르다는 것을 제외하면, 도 3의 실시 예와 유사하므로, 이에 대한 상세한 설명은 생략된다. 이하에서, 본 발명의 다양한 실시 예들을 용이하게 설명하기 위해 중복되는 구성 요소들 또는 참조 기호들에 대한 상세한 설명은 생략된다. 예를 들어, 도 3 내지 도 22를 참조하여 설명된 실시 예들은 NMOS 트랜지스터의 N형 액티브를 통해 PMOS 트랜지스터의 바디 바이어스를 제공하는 반도체 장치에 관한 것이나, 도 23 내지 도 42의 실시 예들은 PMOS 트랜지스터의 P형 액티브를 통해 NMOS 트랜지스터의 바디 바이어스를 제공하는 반도체 장치에 관한 것이다. 즉, 도 23 내지 도 42의 반도체 장치들은 도 3 내지 도 22의 반도체 장치들과 비교하여, 트랜지스터의 타입이 상이하다는 점을 제외하면, 기술적 사상은 유사하고, 유사한 구조를 가질 수 있으므로, 이에 대한 상세한 설명들이 생략될 수 있다. 그러나, 생략된 구성 요소들 및 생략된 참조 기호들에 대한 구체적인 내용은 당업자에 의해 용이하게 이해될 수 있을 것이다.
도 24는 도 23의 반도체 장치에 대한 평면도이다. 도 25a 내지 도 25d는 도 24의 반도체 장치에 대한 수직 단면도들이다. 도 24 내지 도 25d를 참조하면, 반도체 장치(200_1)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_1)를 포함할 수 있다. NMOS 트랜지스터(MN)는 포켓 P웰 영역(PPW)에 형성될 수 있고, PMOS 트랜지스터(MP_1)는 N웰 영역(NW)에 형성될 수 있다.
NMOS 트랜지스터(MN)는 제1 및 제2 N형 액티브들(NJ1, NJ2), 및 제1 게이트(G1)를 포함할 수 있다. 제1 및 제2 N형 액티브들(NJ1, NJ2)은 포켓 P웰 영역(PPW)에 형성될 수 있다. P형 기판(PSUB)의 상부에 산화막(OX)이 형성될 수 있고, 산화막(OX) 상부에 제1 게이트(G1)가 형성될 수 있다. 제1 N형 액티브(NJ1)는 제1 NMOS 단자(NT1)와 연결되고, 제2 N형 액티브(NJ2)는 제2 NMOS 단자(NT2)와 연결되고, 제1 게이트(G1)는 제3 NMOS 단자(NT3)와 연결될 수 있다. 일 실시 예에서, 포켓 P웰 영역(PPW)은 N웰 영역(NW)에 형성될 수 있고, N웰 영역(NW)은 P형 기판(PSUB)에 형성될 수 있다.
PMOS 트랜지스터(MP_1)는 제1 및 제2 P형 액티브들(PJ1, PJ2_1), 및 제2 게이트(G2)를 포함할 수 있다. 제1 및 제2 P형 액티브들(PJ1, PJ2_1)은 N웰 영역(NW)에 형성될 수 있다. 제2 게이트(G2)는 산화막(OX) 상부에 형성될 수 있다. 제1 P형 액티브(PJ1)는 제1 PMOS 단자(PT1)와 연결될 수 있고, 제2 P형 액티브(PJ2_1)는 제2 PMOS 단자(PT2)와 연결될 수 있고, 제2 게이트(G2)는 제3 PMOS 단자(PT3)와 연결될 수 있다.
일 실시 예에서, 제2 P형 액티브(PJ2_1)는 N웰 영역(NW) 및 포켓 P웰 영역(PPW) 모두에 형성될 수 있다. 예를 들어, 제2 P형 액티브(PJ2_1) 중 일부는 포켓 P웰 영역(PPW)에 형성될 수 있고, 나머지 일부는 N웰 영역(NW)에 형성될 수 있다. 제2 P형 액티브(PJ2_1) 중 포켓 P웰 영역(PPW)에 형성된 일부는 공유 영역(MA'_1)일 수 있다. 공유 영역(MA'_1)을 통해, 포켓 P웰 영역(PPW)의 바이어스(즉, NMOS 트랜지스터(MN)의 바디 바이어스)가 제공될 수 있다. 따라서, NMOS 트랜지스터(MN)의 바디 바이어스를 제공하기 위한 별도의 단자, 별도의 콘택 플러그, 및 별도의 메탈 배선이 생략될 수 있다.
일 실시 예에서, 도 24에 도시된 바와 같이, 제1 및 제2 P형 액티브들(PJ1, PJ2_1) 각각은 제1 방향(DR1)을 따라 제21 길이(L21)를 가질 수 있고, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)과 평행한 평면) 상에서 동일한 형태 또는 동일한 형상을 가질 수 있다. 반면에, 제2 P형 액티브(PJ2_1)는 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 다양한 형태를 가질 수 있다.
예를 들어, 도 25a에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 제1 및 제2 P형 액티브들(PJ1, PJ2_1) 각각의 제1 방향(DR1)을 따른 길이는 제21 길이(L21)일 수 있고, 제3 방향(DR3)을 따른 깊이는 제21 깊이(D21)일 수 있다. 즉, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 동일한 형상을 가질 수 있다.
또는, 도 25b에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 제1 및 제2 P형 액티브들(PJ1, PJ2_1) 각각의 제1 방향(DR1)을 따른 길이는 L21일 수 있고, 제1 P형 액티브들(PJ1)의 제3 방향(DR3)을 따른 깊이는 D21일 수 있고, 제2 P형 액티브들(PJ2_1b)의 제3 방향(DR3)을 따른 깊이는 D22일 수 있다. D22는 D21보다 깊을 수 있다. 비록 도면에 도시되지는 않았으나, 제1 P형 액티브(PJ1)의 깊이가 제2 P형 액티브들(PJ2_1b)의 깊이보다 깊을 수 있다.
또는, 도 25c에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 제1 및 제2 P형 액티브들(PJ1, PJ2_1c)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 P형 액티브(PJ1)의 제1 방향(DR1)에 따른 길이는 L21일 수 있고, 제3 방향(DR3)에 따른 깊이는 D21일 수 있다.
제2 P형 액티브(PJ2_1c)는 위치에 따라 서로 다른 깊이를 가질 수 있다. 예를 들어, 제2 P형 액티브(PJ2_1c)의 제1 방향(DR1)에 따른 길이는 L21일 수 있다. 제2 P형 액티브(NJ2_1c) 중 N웰 영역(NW)에 형성된 부분의 제1 방향(DR1)에 따른 길이는 L23이고, 제3 방향(DR3)에 따른 깊이는 D21일 수 있다. 제2 P형 액티브(PJ2_1c) 중 포켓 P웰 영역(PPW)에 형성된 부분(즉, 공유 영역(MA'_1c))의 제1 방향(DR1)에 따른 길이는 L22이고, 제3 방향(DR3)에 따른 깊이는 D21와 다른 D22일 수 있다. 일 실시 예에서, D22는 D21보다 깊을 수 있다. 즉, 제2 P형 액티브(PJ2_1c) 중 포켓 P웰 영역(PPW)에 형성된 부분(즉, 공유 영역(MA'_1c))은 다른 부분보다 제3 방향(DR3)을 따라 더 깊게 형성될 수 있다.
일 실시 예에서, 도 25d에 도시된 바와 같이, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 평면(또는 단면) 상에서, 제1 및 제2 P형 액티브들(PJ1, PJ2_1d)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제2 P형 액티브(PJ2_1d) 중 공유 영역(MA'_1d)의 제3 방향(DR3)에 따른 깊이는 D23일 수 있고, 나머지 영역의 제3 방향(DR3)에 따른 깊이는 D23보다 깊은 D21일 수 있다. 즉, 제2 P형 액티브(PJ2_1d) 중 공유 영역(MA'_1d)이 나머지 영역보다 얕게 형성될 수 있다. 나머지 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 26은 도 23의 반도체 장치에 대한 평면도이다. 도 27은 도 26의 반도체 장치에 대한 수직 단면도이다. 도 26 및 도 27을 참조하면, 반도체 장치(200_2)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_2)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_2)의 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 P형 액티브(PJ2_2)는 제1 P형 액티브(PJ1)와 다른 형태를 가질 수 있다. 예를 들어, 도 26 및 도 27에 도시된 바와 같이, 제2 P형 액티브(PJ2_2)의 제1 방향(DR1)에 따른 길이는 L24일 수 있고, 제1 P형 액티브(PJ1)의 제1 방향(DR1)에 따른 길이는 L25일 수 있다. L24는 L25보다 길 수 있다.
일 실시 예에서, 제2 P형 액티브(PJ2_2)은 공유 영역(MA'_2)을 포함할 수 있다. 공유 영역(MA'_2)은 포켓 P웰 영역(PPW) 상에 형성될 수 있다. 제2 P형 액티브(PJ2_2) 중 공유 영역(MA'_2)을 제외한 나머지 부분(즉, N웰 영역(NW)에 형성된 부분)의 제1 방향(DR1)에 따른 길이는 L25일 수 있다. 즉, 제2 P형 액티브(PJ2_2) 중 PMOS 트랜지스터(MP)의 소스 및 드레인으로 사용되는 영역은 제1 P형 액티브(PJ1)와 실질적으로 동일 또는 유사한 형태를 가질 수 있다.
도 26 및 도 27의 실시 예에서, 제2 P형 액티브(PJ2_2)의 제1 방향(DR1)에 따른 L24의 길이가 제1 P형 액티브(PJ1)의 제1 방향(DR1)에 따른 L25의 길이보다 긴 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제2 P형 액티브(PJ2_2)의 제1 방향(DR1)에 따른 길이는 제1 P형 액티브(PJ1)의 제1 방향(DR1)에 따른 길이보다 짧을 수 있다.
또는, 제2 P형 액티브(PJ2_2)의 제2 방향(DR2)에 따른 너비는 제1 P형 액티브(PJ1)의 제2 방향(DR2)에 따른 너비와 다를 수 있다. 또는, 제2 P형 액티브(PJ2_2)의 제3 방향(DR3)에 따른 깊이는 제1 P형 액티브(PJ1)의 제3 방향(DR3)에 따른 깊이와 다를 수 있다. 또는, 제2 P형 액티브(PJ2_2)는 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, 도 25a 내지 도 25d를 참조하여 설명된 바와 같은 다양한 형태를 가질 수 있다.
도 28은 도 23의 반도체 장치에 대한 평면도이다. 도 28을 참조하면, 반도체 장치(200_3)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_3)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_3)은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 도 28에 도시된 바와 같이, PMOS 트랜지스터(MP)의 제2 P형 액티브(PJ2_3)의 형태 또는 형상은 제1 P형 액티브(PJ1)의 형태 또는 형상과 다를 수 있다. 예를 들어, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)과 평행한 평면) 상에서, 제1 P형 액티브(PJ1)는 사각형 형태를 가질 수 있으나, 제2 P형 액티브(PJ2_3)는 다각형 형태를 가질 수 있다. 일 실시 예에서, PMOS 트랜지스터(MP_3)의 제2 P형 액티브(PJ2_3)의 공유 영역(MA'_3)은 NMOS 트랜지스터(MN)의 가드 액티브(guard active) 또는 웰 가드-링 액티브(well guard-ring active)로서 동작할 수 있다.
일 실시 예에서, 도 28에 도시된 제2 P형 액티브(PJ2_3)의 형태 또는 형상은 일부 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 제2 P형 액티브(PJ2_3)의 형태 또는 형상은 다양한 형태로 구현될 수 있다. 예를 들어, 공유 영역(MA'_3)은 포켓 P웰 영역(PPW)의 에지 부분에 위치하거나 또는 에지 부분을 둘러싸도록(즉, □ 형태 등) 형성될 수 있다.
도 29는 도 23의 반도체 장치에 대한 평면도이다. 도 30a 내지 도 30c는 도 29의 반도체 장치에 대한 수직 단면도들이다. 도 29 내지 도 30c를 참조하면, 반도체 장치(200_4)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_4)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_4)의 구성 요소들 및 관련된 참조 기호들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, PMOS 트랜지스터(MP_4)는 NMOS 트랜지스터(MN)의 바디 바이어스를 제공할 수 있다. 예를 들어, 앞서 설명된 바와 유사하게, PMOS 트랜지스터(MP_4)의 제2 P형 액티브(PJ2_4)는 N웰 영역(NW) 및 포켓 P웰 영역(PPW)에 형성될 수 있다. 제2 P형 액티브(PJ2_4) 중 포켓 P웰 영역(PPW) 상에 형성된 부분은 공유 영역(MA'_4)일 수 있다.
일 실시 예에서, 공유 영역(MA'_4)은 P+ 임플란트 영역(P+_4)을 포함할 수 있다. 다시 말해서, P+ 임플란트 영역(P+_4)이 제2 P형 액티브(PJ2_4) 또는, 공유 영역(MA'_4)에 형성될 수 있다. P+ 임플란트 영역(P+_4)은 공유 영역(MA'_4) 또는 제2 P형 액티브(PJ2_4) 또는 포켓 P웰 영역(PPW)보다 높은 도핑 농도를 가질 수 있다.
일 실시 예에서, P+ 임플란트 영역(P+_4)의 제3 방향(DR3)에 따른 깊이는 다양하게 변형될 수 있다. 예를 들어, 도 30a에 도시된 바와 같이, 제1 및 제2 P형 액티브들(PJ1, PJ2_4a) 각각의 제3 방향(DR3)에 따른 깊이는 D21일 수 있다. 이 때, P+ 임플란트 영역(P+_4a)은 포켓 P웰 영역(PPW)에 위치할 수 있고, 제3 방향(DR3)을 따라 D2a의 깊이를 가질 수 있다. 일 실시 예에서, D21은 D2a보다 깊을 수 있다.
또는, 도 30b에 도시된 바와 같이, 제1 및 제2 P형 액티브들(PJ1, PJ2_4b)은 도 25c를 참조하여 설명된 바와 유사한 형상 또는 형태를 가질 수 있다. 이 때, P+ 임플란트 영역(P+_4b)은 포켓 P웰 영역(PPW)에 위치할 수 있고, P+ 임플란트 영역(P+_4b)의 제3 방향(DR3)을 따른 깊이는 D21의 깊이보다 깊고, D22의 깊이보다 얕을 수 있다.
또는, 도 30c에 도시된 바와 같이, 제1 및 제2 P형 액티브들(PJ1, PJ2_4c)은 도 25d를 참조하여 설명된 바와 유사한 형상 또는 형태를 가질 수 있다. 이 때, P+ 임플란트 영역(P+_4c)은 포켓 P웰 영역(PPW)에 위치할 수 있고, P+ 임플란트 영역(P+_4b)의 제3 방향(DR3)을 따른 깊이는 D23의 깊이보다 얕을 수 있다.
상술된 바와 같이, 제2 P형 액티브(PJ2_4)의 공유 영역(MA'_4)은 P+ 임플란트 영역(P+_4)을 포함할 수 있고, P+ 임플란트 영역(P+_4)의 깊이는 공유 영역(MA'_4)의 깊이에 따라 다양하게 변형될 수 있다. 또는, P+ 임플란트 영역(P+_4)의 깊이는 공유 영역(MA'_4)의 깊이와 무관하게 다양하게 변형될 수 있다. 또는, P+ 임플란트 영역(P+_4)은 포켓 P웰 영역(PPW)의 도핑 농도 또는 형상에 따라 다양한 형상 또는 형태를 가질 수 있다.
도 31은 도 24의 반도체 장치에 대한 평면도이다. 도 32a 내지 도 32e는 다양한 실시 예들에 따른 도 11의 반도체 장치에 대한 수직 단면도들이다. 도 31 내지 도 32e를 참조하면, 반도체 장치(200_5)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_5)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_5)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
제2 P형 액티브(PJ2_5)는 P+ 임플란트 영역(P+_5)을 포함할 수 있다. P+ 임플란트 영역(P+_5)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)) 상에서, N웰 영역(NW) 및 포켓 P웰 영역(PPW)에 위치할 수 있다. 예를 들어, P+ 임플란트 영역(P+_5)의 제1 방향(DR1)에 따른 길이는 L2a일 수 있고, L2a는 제2 P형 액티브(PJ2_5) 중 포켓 P웰 영역(PPW) 상에 형성된 부분(즉, 공유 영역(MA'_5))의 제1 방향(DR1)에 따른 길이보다 길 수 있다. 즉, 도 31에 도시된 제2 P형 액티브(PJ2_5)에 포함된 P+ 임플란트 영역(P+_5)은, P형 기판(PSUB)과 수평인 평면 상에서, 도 29에 도시된 제2 P형 액티브(PJ2_4)에 포함된 P+ 임플란트 영역(P+_4)보다 넓은 면적을 가질 수 있다.
일 실시 예에서, 제2 P형 액티브(PJ2_5)에 포함된 P+ 임플란트 영역(P+_5)은 다양한 형태 또는 형상으로 형성될 수 있다. 예를 들어, 도 32a에 도시된 바와 같이, 제2 P형 액티브(PJ2_5a)에 포함된 P+ 임플란트 영역(P+_5a)은 제1 방향(DR1)을 따라 L2a의 길이를 갖고, 제3 방향(DR3)을 따라 D2b의 깊이를 가질 수 있다.
또는, 도 32b에 도시된 바와 같이, 제2 P형 액티브(PJ2_5b)에 포함된 P+ 임플란트 영역(P+_5b)은, 제2 P형 액티브(PJ2_5b) 중 포켓 P웰 영역(PPW)에 형성된 부분(즉, 공유 영역(MA'_5b))에서, 제1 방향(DR1)을 따라 L2b의 길이를 갖고, 제3 방향(DR3)을 따라 D2b의 깊이를 가질 수 있고, 제2 P형 액티브(PJ2_5b) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA'_5b)을 제외한 부분)에서, 제1 방향(DR1)을 따라 L2c의 길이를 갖고, 제3 방향(DR3)을 따라 D2c의 깊이를 가질 수 있다. 즉, 제2 P형 액티브(PJ2_5b)에 포함된 P+ 임플란트 영역(P+_5b)은, 공유 영역(MA'_5b)에서 더 깊은 깊이를 가질 수 있다.
또는, 도 32c에 도시된 바와 같이, 제2 P형 액티브(PJ2_5c)에 포함된 P+ 임플란트 영역(P+_5c)은, 제2 P형 액티브(PJ2_5c) 중 포켓 P웰 영역(PPW)에 형성된 부분(즉, 공유 영역(MA'_5c))에서, 제1 방향(DR1)을 따라 L2b를 갖고, 제3 방향(DR3)을 따라 D2c를 가질 수 있고, 제2 P형 액티브(PJ2_5c) 중 N웰 영역(NW)에 형성된 부분(즉, 공유 영역(MA`_5c)을 제외한 부분)에서, 제1 방향(DR1)을 따라 L2c를 갖고, 제3 방향(DR3)을 따라 D2b를 가질 수 있다. 즉, 제2 P형 액티브(PJ2_5c)에 포함된 P+ 임플란트 영역(P+_5c)은, 공유 영역(MA_5c)에서 더 얕은 깊이를 가질 수 있다.
또는, 도 32d에 도시된 바와 같이, 제2 P형 액티브(PJ2_5d)의 공유 영역(MA'_5d)은 D22의 깊이를 갖고, 나머지 영역은 D21의 깊이를 가질 수 있다. 제2 P형 액티브(PJ2_5d)의 형상 또는 형태는 도 25c를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 일 실시 예에서, 도 32d에 도시된 바와 같이, 제2 P형 액티브(PJ2_5d)는 P+ 임플란트 영역(N+_5d)을 포함할 수 있다. 공유 영역(MA'_5d)에서의 P+ 임플란트 영역(P+_5b)의 제3 방향(DR3)에 따른 깊이는 나머지 영역에서의 P+ 임플란트 영역(P+_5b)의 제3 방향에 따른 깊이보다 깊을 수 있다.
또는, 도 32e에 도시된 바와 같이, 제2 P형 액티브(PJ2_5e)는 공유 영역(MA'_5e)에서 D23의 깊이를 갖고, 나머지 영역에서, D21의 깊이를 가질 수 있다. 제2 P형 액티브(PJ2_5e)의 형상 또는 형태는 도 25d를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. 일 실시 예에서, 도 32e에 도시된 바와 같이, 제2 P형 액티브(PJ2_5e)는 P+ 임플란트 영역(N+_5e)을 포함할 수 있다. 공유 영역(MA'_5e)에서의 P+ 임플란트 영역(P+_5e)의 제3 방향(DR3)에 따른 깊이는 나머지 영역에서의 P+ 임플란트 영역(P+_5b)의 제3 방향에 따른 깊이보다 얕을 수 있다.
상술된 바와 같이, 제2 P형 액티브(PJ2_5)는 N웰 영역(NW) 및 포켓 P웰 영역(PPW)에 형성될 수 있고, 이에 따라, PMOS 트랜지스터(MP_5)의 소스/드레인으로 사용되는 제2 P형 액티브(PJ2_5)를 통해 NMOS 트랜지스터(MN)의 바디 바이어스가 제공될 수 있다. 일 실시 예에서, 제2 P형 액티브(PJ2_5)는 P+ 임플란트 영역(P+_5)을 포함할 수 있고, P+ 임플란트 영역(P+_5)은 다양한 형태 또는 형상을 가질 수 있다.
도 33은 도 23의 반도체 장치에 대한 평면도이다. 도 33을 참조하면, 반도체 장치(200_6)는 PMOS 트랜지스터(MP_6) 및 NMOS 트랜지스터(MN)를 포함할 수 있다. PMOS 트랜지스터(MP_6) 및 NMOS 트랜지스터(MN)의 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, PMOS 트랜지스터(MP_6)의 제1 및 제2 P형 액티브들(PJ1, PJ2_6) 각각은 복수의 P+ 임플란트 영역들(P+_61, P+_62)을 포함할 수 있다. 일 실시 예에서, 복수의 P+ 임플란트 영역들(P+_61, P+_62) 각각은 동일한 형상 또는 동일한 형태를 가질 수 있다. 또는, 복수의 P+ 임플란트 영역들(P+_61) 중 적어도 하나는 복수의 P+ 임플란트 영역들(P+_62) 중 적어도 하나와 다른 형상 또는 다른 형태를 가질 수 있다.
일 실시 예에서, 제1 P형 액티브(PJ1)에 포함된 복수의 P+ 임플란트 영역들(P+_61)의 개수는 제2 P형 액티브(PJ2_6)에 포함된 N+ 임플란트 영역들(P+_62)의 개수와 동일할 수 있다. 또는, 제1 P형 액티브(PJ1)에 포함된 복수의 P+ 임플란트 영역들(P+_61)의 개수는 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62)의 개수와 다를 수 있다. 예를 들어, 제1 P형 액티브(PJ1)에 포함된 복수의 P+ 임플란트 영역들(P+_61)의 개수는 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62)의 개수보다 많을 수 있다. 또는 제1 P형 액티브(PJ1)에 포함된 복수의 P+ 임플란트 영역들(P+_61)의 개수는 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62)의 개수보다 적을 수 있다.
일 실시 예에서, 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62) 중 적어도 하나는, 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면(즉, P형 기판(PSUB)과 수평인 평면) 상에서, 포켓 P웰 영역(PPW)과 중첩될 수 있다. 즉, 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62) 중 적어도 하나는, 공유 영역(MA'_6)에 포함될 수 있다.
일 실시 예에서, 제2 P형 액티브(PJ2_6)에 포함된 P+ 임플란트 영역들(P+_62) 중 적어도 하나는, 도 29 내지 도 32e를 참조하여 설명된 P+ 임플란트 영역들의 다양한 형태들 중 적어도 하나의 형태를 가질 수 있다.
도 34는 도 23의 반도체 장치에 대한 평면도이다. 도 34를 참조하면, 반도체 장치(200_7)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_7)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_7)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 P형 액티브(PJ2_7)는 P+ 임플란트 영역(P+_72)을 포함할 수 있다. P형 기판(PSUB)과 평행인 평면 상에서, 제2 P형 액티브(PJ2_7)의 P+ 임플란트 영역(P+_72) 중 일부는 포켓 P웰 영역(PPW)과 중첩될 수 있고, 나머지 일부는 N웰 영역(NW)과 중첩될 수 있다. 즉, P+ 임플란트 영역(P+_72) 중 일부는 공유 영역(MA'_7)에 포함될 수 있다.
일 실시 예에서, PMOS 트랜지스터(MP_7)의 제1 P형 액티브(PJ1)는 P+ 임플란트 영역(P+_71)을 포함할 수 있다. 도 34에 도시된 바와 같이, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_71) 및 제2 P형 액티브(PJ2_7)의 P+ 임플란트 영역(P+_72)은 서로 다른 형상 또는 다른 형태를 가질 수 있다. 예를 들어, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_71)은 사각형 형태를 가질 수 있고, 제2 P형 액티브(PJ2_7)의 P+ 임플란트 영역(P+_72)은 다각형 형태를 가질 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_71) 및 제2 P형 액티브(PJ2_7)의 P+ 임플란트 영역(P+_72)의 형태들 또는 형상들은 다양하게 변형될 수 있다.
도 35는 도 23의 반도체 장치에 대한 평면도이다. 도 35를 참조하면, 반도체 장치(200_8)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_8)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_8)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 P형 액티브(PJ2_8)는 P+ 임플란트 영역(P+_82)을 포함할 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 P형 액티브(PJ2_8)의 P+ 임플란트 영역(P+_82) 중 일부는 포켓 P웰 영역(PPW)과 중첩될 수 있고, 나머지 일부는 N웰 영역(NW)과 중첩될 수 있다. 즉, 제2 P형 액티브(PJ2_8)의 P+ 임플란트 영역(P+_82) 중 일부는 공유 영역(MA'_8)에 포함될 수 있다.
일 실시 예에서, 제1 P형 액티브(PJ1)는 P+ 임플란트 영역(P+_81)을 포함할 수 있다. 도 35에 도시된 바와 같이, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_81) 및 제2 P형 액티브(PJ2_8)의 P+ 임플란트 영역(P+_82)은 서로 동일한 형상 또는 동일한 형태를 가질 수 있다. 예를 들어, P형 기판(PSUB)과 수평인 평면 상에서, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_81) 및 제2 P형 액티브(PJ2_8)의 P+ 임플란트 영역(P+_82) 각각의 제1 방향(DR1)에 따른 길이는 L2d이고, 제2 방향(DR2)에 따른 너비는 Wa일 수 있다.
도 36은 도 23의 반도체 장치에 대한 평면도이다. 도 36을 참조하면, 반도체 장치(100_9)는 NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_9)를 포함할 수 있다. NMOS 트랜지스터(MN) 및 PMOS 트랜지스터(MP_9)의 구성 요소들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 제2 P형 액티브(PJ2_9)는 P+ 임플란트 영역(P+_92)을 포함할 수 있다. P+ 임플란트 영역(P+_92)의 일부는 공유 영역(MA'_9)에 포함될 수 있다. 제1 P형 액티브(NJ1)는 P+ 임플란트 영역(P+_91)을 포함할 수 있다.
제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_81) 및 제2 P형 액티브(PJ2_9)의 P+ 임플란트 영역(P+_92)은 다른 형상 또는 다른 형태를 가질 수 있다. 예를 들어, 도 36에 도시된 바와 같이, P형 기판(PSUB)과 수평인 평면 상에서, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_91)의 제1 방향(DR1)에 따른 길이는 제2e 길이(L2e)이고, 제2 방향(DR2)에 따른 너비는 제2a 너비(W2a)일 수 있다. P형 기판(PSUB)과 수평인 평면 상에서, 제2 P형 액티브(PJ2_9)의 P+ 임플란트 영역(P+_92)의 제1 방향(DR1)에 따른 길이는 제2f 길이(L2f)이고, 제2 방향(DR2)에 따른 너비는 제2a 너비(Wa)일 수 있다. 즉, 제1 P형 액티브(PJ1)의 P+ 임플란트 영역(P+_91) 및 제2 P형 액티브(PJ2_9)의 P+ 임플란트 영역(P+_92)은 서로 유사한 사각 형태를 가질 수 있으나, 각각의 제1 방향(DR1)에 따른 길이 또는 제2 방향(DR2)에 따른 너비가 서로 다르거나 또는 다른 면적을 가질 수 있다.
상술된 바와 같이, PMOS 트랜지스터의 P형 액티브들 각각은 고농도로 도핑된 P+ 임플란트 영역을 포함할 수 있다. 이 때, P형 액티브들 각각의 P+ 임플란트 영역들의 개수는 서로 다르거나 또는 서로 같을 수 있다. 또는, P형 기판과 수평인 평면 상에서, P형 액티브들 각각의 P+ 임플란트 영역들의 형상들은 서로 동일하거나 또는 다를 수 있다. 또는, P형 기판과 수평인 평면 상에서, P형 액티브들 각각의 P+ 임플란트 영역들의 면적들은 서로 동일하거나 또는 다를 수 있다.
일 실시 예에서, 비록 도면에 명시적으로 도시되지는 않았으나, 제1 및 제3 방향들(DR1, DR3)에 의해 정의된 수직 단면 상에서, P형 액티브들 각각의 P+ 임플란트 영역들의 형상, 형태, 또는 면적은 서로 동일하거나 또는 다를 수 있다.
도 37a 및 도 37b는 도 23의 반도체 장치에 대한 수직 단면도들이다. 도 37a 및 도 37b를 참조하면, 반도체 장치(200_10a 또는 200_10b)는 NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)를 포함할 수 있다. NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP)의 세부적인 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)에 대응하는 산화막(OX_10a, OX_10b)의 두께 또는 높이가 서로 다를 수 있다. NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)에 대응하는 산화막(OX_10a, OX_10b)의 두께 또는 높이가 다른 구성은, 트랜지스터의 타입이 변경된 것을 제외하면, 도 17a 및 도 17b를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 도 37a에 도시된 A21 영역은 A21 영역은 NMOS 트랜지스터(MN_10a 또는 MN_10b)의 제1 및 제2 N형 액티브들(NJ1, NJ2)을 포함하는 영역일 수 있다. B21 영역은 PMOS 트랜지스터(MP_10a 또는 MP_10b)의 제1 및 제2 P형 액티브들(NP1, NP2_10)을 포함하는 영역일 수 있다.
도 38a 및 도 38b는 도 23의 반도체 장치에 대한 수직 단면도들이다. 도 38a 및 도 38b를 참조하면, 반도체 장치(100_11a 또는 100_11b)는 NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)를 포함할 수 있다. NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)의 세부적인 구성 요소들은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, NMOS 트랜지스터(MN_11a 또는 MN_11b) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)에 대응하는 산화막(OX_11a, OX_11b)의 두께 또는 높이가 서로 다를 수 있다. NMOS 트랜지스터(MN_10a 또는 MN_10b) 및 PMOS 트랜지스터(MP_10a 또는 MP_10b)에 대응하는 산화막(OX_10a, OX_10b)의 두께 또는 높이가 다른 구성은, 트랜지스터의 타입이 변경된 것을 제외하면, 도 18a 및 도 18b를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, A22 영역은 NMOS 트랜지스터(MN_10a 또는 MN_10b)의 제1 및 제2 N형 액티브들(NJ1, NJ2) 및 PMOS 트랜지스터(MP_11a 또는 MP_11b)의 제2 P형 액티브(PJ2_11)의 일부(예를 들어, 공유 영역)을 포함하는 영역일 수 있다. 또는, A22 영역은 포켓 P웰 영역(PPW)을 포함하는 영역일 수 있다. B22 영역은 PMOS 트랜지스터(MP_10a 또는 MP_10b)의 제1 P형 액티브(PJ1) 및 제2 P형 액티브(PJ2_11)의 나머지 일부(예를 들어, 공유 영역을 제외한 영역)을 포함하는 영역일 수 있다. 즉, 산화막(OX_11a, OX_11b)의 높이 변화는 N웰 영역(NW) 및 포켓 P웰 영역(PPW)이 접하는 영역에서 발생할 수 있다.
도 39는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도이다. 도 40은 도 39의 반도체 장치에 대한 회로도이다. 도 39 및 도 40을 참조하여, 1개의 PMOS 트랜지스터가 2개의 NMOS 트랜지스터의 바디 바이어스를 제공하는 반도체 장치(200_12)의 실시 예가 설명된다.
도 39 및 도 40을 참조하면, 반도체 장치(200_12)는 제1 및 제2 NMOS 트랜지스터들(MN1, MN2) 및 PMOS 트랜지스터(MP_12)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)는 제1 포켓 P웰 영역(PPW1)에 형성된 제1 및 제2 N형 액티브들(NJ11, NJ12) 및 게이트(G21)를 포함할 수 있다. 제2 NMOS 트랜지스터(MN2)는 제2 포켓 P웰 영역(PPW2)에 형성된 제1 및 제2 N형 액티브들(NJ21, NJ22), 및 게이트(G22)를 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 별도의 포켓 P웰 영역들(PPW1, PPW2) 상에 형성된다는 점을 제외하면, 앞서 설명된 NMOS 트랜지스터(MN)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
PMOS 트랜지스터(MP_12)는 제1 및 제2 P형 액티브들(PJ1_12, PJ2_12) 및 게이트(G1)를 포함할 수 있다. 일 실시 예에서, 제1 P형 액티브(PJ1_12)의 적어도 일부는 제2 포켓 P웰 영역(PPW2)에 형성될 수 있고, 나머지 일부는 N웰 영역(NW)에 형성될 수 있다. 즉, 제1 P형 액티브(PJ1_12)는 PMOS 트랜지스터(MP_12)의 소스/드레인으로서 사용됨과 동시에, 제2 NMOS 트랜지스터(MN2)의 바디 바이어스를 제공할 수 있다. 제2 P형 액티브(PJ2_12)의 적어도 일부는 제1 포켓 P웰 영역(PPW1)에 형성될 수 있고, 나머지 일부는 N웰 영역(NW)에 형성될 수 있다. 즉, 제2 P형 액티브(PJ2_12)는 PMOS 트랜지스터(MP)의 드레인/소스로서 사용됨과 동시에, 제1 NMOS 트랜지스터(MN1)의 바디 바이어스를 제공할 수 있다.
이 경우, 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)의 바디 바이어스를 제공하기 위한 콘택 플러그 및 메탈 배선이 생략될 수 있다. 예를 들어, 도 40에 도시된 바와 같이, PMOS 트랜지스터(MP_12)의 제1 P형 액티브(PJ1_12)를 통해 제1 NMOS 트랜지스터(MN1)의 바디 바이어스가 제공될 수 있다. 마찬가지로, PMOS 트랜지스터(MP_12)의 제2 P형 액티브(PJ2_12)를 통해 제2 NMOS 트랜지스터(MN2)의 바디 바이어스가 제공될 수 있다. 즉, 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)의 바디 바이어스를 제공하기 위한 별도의 단자, 별도의 콘택 플러그, 또는 별도의 메탈 배선이 불필요하다.
도 41a 및 도 41b는 본 발명의 실시 예에 따른 반도체 장치에 대한 평면도들이다. 도 42는 도 41a 및 도 41b의 반도체 장치들에 대한 회로도이다. 도 41a, 도 41b, 및 도 42를 참조하여, 2개의 PMOS 트랜지스터들(MP1, MP2)이 1개의 NMOS 트랜지스터(MN)의 바디 바이어스를 제공하는 반도체 장치(200_13)의 실시 예가 설명된다.
도 41a, 도 41b, 및 도 42를 참조하면, 반도체 장치(200_13)는 제1 NMOS 트랜지스터(MN1), 제1 PMOS 트랜지스터(MP1_13), 및 제2 PMOS 트랜지스터(MP2_13)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)는 포켓 P웰 영역(PPW)에 형성된 제1 및 제2 N형 액티브들(NJ1, NJ2) 및 게이트(G2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1_13)는 제1 및 제2 P형 액티브들(PJ11_13, PJ12_13) 및 게이트(G1)를 포함할 수 있다. 제2 PMOS 트랜지스터(MP2_13)는 제1 및 제2 P형 액티브들(PJ21_13, PJ22_13) 및 게이트(G3)를 포함할 수 있다.
일 실시 예에서, 도 41a에 도시된 바와 같이, 제1 NMOS 트랜지스터(MN1) 및 제1 PMOS 트랜지스터(MP1_13a)는 제1 방향(DR1)을 따라 배열되고, 제1 NMOS 트랜지스터(MN1) 및 제2 PMOS 트랜지스터(MP2_13a)는 제2 방향(DR2)을 따라 배열될 수 있다. 이 때, 제1 PMOS 트랜지스터(MP1_13a)의 제2 P형 액티브(PJ12_13a)의 적어도 일부 영역, 및 제2 PMOS 트랜지스터(MP2_13a)의 제2 P형 액티브(PJ22_13a)의 적어도 일부 영역은 포켓 P웰 영역(PPW)에 형성될 수 있다.
또는, 도 41b에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1_13b), 제1 NMOS 트랜지스터(MN1), 및 제2 PMOS 트랜지스터(MP2_13b)는 제1 방향(DR1)을 따라 배열될 수 있다. 이 때, 제1 PMOS 트랜지스터(MP1_13b)의 제2 P형 액티브(PJ12_13b)의 적어도 일부 영역 및 제2 PMOS 트랜지스터(MP2_13b)의 제2 P형 액티브(PJ22_13b)의 적어도 일부 영역은 포켓 P웰 영역(PPW)에 형성될 수 있다.
상술된 바와 같이, 제1 및 제2 PMOS 트랜지스터들(MP1_13, MP2_13)의 제2 P형 액티브들(PJ12_13, PJ22_13) 각각의 적어도 일부가, 제1 NMOS 트랜지스터(MN1)가 형성된 포켓 P웰 영역(PPW)에 형성될 수 있다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(MP1_13, MP2_13)의 제2 P형 액티브들(PJ12_13, PJ22_13)을 통해 제1 NMOS 트랜지스터(MN1)의 바디 바이어스가 제공될 수 있다. 예를 들어, 도 42에 도시된 바와 같이, 제1 NMOS 트랜지스터(MN1)의 바디 바이어스가 제1 및 제2 PMOS 트랜지스터들(MP1_13, MP2_13)의 제2 P형 액티브들(PJ12_13, PJ22_13)을 통해 제공되기 때문에, 제1 NMOS 트랜지스터(MN1)의 바디 바이어스를 위한 별도의 콘택 플러그, 또는 별도의 메탈 배선이 생략될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따른 반도체 장치는 PMOS 트랜지스터, 및 PMOS 트랜지스터의 소스/드레인으로부터 바디 바이어스를 제공받는 NMOS 트랜지스터를 포함할 수 있다. 이 때, PMOS 트랜지스터의 P형 액티브의 적어도 일부는 NMOS 트랜지스터가 형성된 포켓 P웰 영역에 형성될 수 있다. 이에 따라, NMOS 트랜지스터의 바디 바이어스를 제공하기 위한 콘택 플러그 및 메탈 배선이 생략될 수 있기 때문에, 반도체 장치의 면적이 감소될 수 있다. 앞서 설명된 실시 예들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명의 실시 예들이 개별적으로 설명되었으나, 본 발명의 기술적 사상으로부터 벗어남 없이 복수의 실시 예들은 다양하게 조합 및 변형될 수 있다.
상술된 실시 예들과 관련된 도면들에서, 일부 구성 요소들 또는 일부 참조 기호들에 대한 기재 또는 상세한 설명이 생략되었으나, 이는 본 발명의 실시 예들을 간결하게 설명하기 위한 것이며, 생략된 구성 요소들 또는 생략된 참조 기호들에 대한 설명은 본 발명의 기술적 사상으로부터의 벗어남 없이 당업자에 의해 용이하게 이해될 수 있을 것이다.
상술된 본 발명의 실시 예들은 본 발명의 다양한 실시 예들을 용이하게 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 상술된 다양한 실시 예들은 개별적으로 구현되거나 또는 적어도 2개의 실시 예들이 조합 또는 결합될 수 있음이 이해될 것이다.
도 43은 본 발명에 따른 반도체 장치가 적용된 메모리 장치를 보여주는 블록도이다. 도 43을 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(1100), 어드레스 디코더(1200), 페이지 퍼버(1300), 입출력 회로(1400), 및 제어 로직 및 전압 발생 회로(1500)를 포함할 수 있다.
일 실시 예에서, 메모리 셀 어레이(1100)를 제외한 구성 요소들, 예를 들어, 어드레스 디코더(1200), 페이지 버퍼 회로(1300), 입출력 회로(1400), 제어 로직 및 전압 발생 회로(1500), 더미 비트라인 드라이버(1600)는 주변 회로에 포함될 수 있다. 일 실시 예에서, 메모리 장치(1000)는 주변 회로(또는 주변 회로 영역) 상부에 메모리 셀 어레이(1100) 또는 메모리 셀 구조체 또는 메모리 셀 영역이 적층된 구조인 COP(Cell on Peripheral) 또는 CUA(CMOS under Array) 구조를 가질 수 있다.
메모리 셀 어레이(1100)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 복수의 비트라인들(BL)과 연결될 수 있다. 복수의 셀 스트링들 각각은 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다.
어드레스 디코더(1200)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(1100)와 연결될 수 있다. 어드레스 디코더(1200)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(1200)는 디코딩된 어드레스(ADDR)를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어 또는 구동할 수 있다.
페이지 버퍼 회로(1300)는 비트라인들(BL)을 통해 메모리 셀 어레이(1100)와 연결될 수 있다. 페이지 버퍼 회로(1300)는 비트라인들(BL)의 전압 변화를 감지하여, 메모리 셀 어레이(1100)의 메모리 셀들에 저장된 데이터를 읽을 수 있다. 페이지 버퍼 회로(1300)는 읽은 데이터를 입출력 회로(1400)로 제공할 수 있다. 페이지 버퍼 회로(1300)는 입출력 회로(1400)를 통해 수신된 데이터(DATA)를 임시 저장하도록 구성될 수 있다. 페이지 버퍼 회로(1300)는 임시 저장된 데이터(DATA)를 기반으로 비트라인들(BL)을 제어 또는 구동할 수 있다.
입출력 회로(1400)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고받을 수 있다. 입출력 회로(1400)는 외부 장치로부터 수신된 데이터(DATA)를 페이지 버퍼 회로(1300)로 전달하거나 또는 페이지 버퍼 회로(1300)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
제어 로직 및 전압 발생 회로(1500)(이하에서, 제어 로직 회로라 칭함.)는 메모리 장치(1000)가 동작하는데 필요한 다양한 전압들, 예를 들어, 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 패스 전압들, 복수의 읽기 전압들, 복수의 소거 전압들 등을 생성하도록 구성될 수 있다.
제어 로직 회로(1500)는 외부 장치로부터의 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여, 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(150)는 커맨드(CMD)에 응답하여, 커맨드(CMD)에 대응하는 동작(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)이 수행되도록, 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 회로(140), 및 더미 비트라인 드라이버(160)를 제어할 수 있다.
도 44는 도 43의 메모리 장치를 보여주는 수직 단면도이다. 도면의 간결성 및 설명의 편의를 위해, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들 및 그에 대한 상세한 설명은 생략된다. 예를 들어, 메모리 블록(BLK)의 일부 스트링 선택 라인, 일부 워드라인, 일부 접지 선택 라인 등이 이하의 도면들에서 생략되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 44 및 도 43을 참조하면, 반도체 기판(SUB) 상에 주변 회로(PERI)가 형성될 수 있다. 주변 회로(PERI)의 상부 또는 주변 회로(PERI)로부터의 높이 방향을 따라 셀 영역(CELL)이 형성될 수 있다. 셀 영역(CELL)은 메모리 블록(BLK)이 형성되는 영역을 가리킬 수 있다. 셀 영역(CELL)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)이 주변 회로(PERI)로부터 높이 방향으로 수직 적층될 수 있다.
제1 콘택 영역(CNR1)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)은 계단 형태로 형성될 수 있다. 예를 들어, 제1 콘택 영역(CNR1)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL) 각각의 행 방향에 따른 길이는 주변 회로(PERI)로부터 멀어질수록 짧아질 수 있다.
제1 콘택 영역(CNR1)에서, 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)은 제1 관통 플러그들(TP1)을 통해 제1 콘택 플러그들(CT1)과 연결될 수 있다. 제1 콘택 플러그들(CT1)은 메탈 레이어(ML)의 제1 도전 라인들(CL1)과 연결될 수 있다. 제1 관통 플러그들(TP1)은 셀 영역(CELL)에서, 높이 방향(즉, 주변 회로(PERI)와 수직한 방향)을 따라 형성될 수 있다. 일 실시 예에서, 제1 관통 플러그(TP1) 또는 이하에서 설명되는 관통 플러그들은 TSV(Through Silicon Via) 또는 THV(Through Hole Via) 등과 같은 수직 관통 구조체를 가리킬 수 있다. 일 실시 예에서, 메탈 레이어(ML)는 도전 라인들(CL1)의 다양한 배선 또는 패턴을 제공하기 위한 복수의 레이어들을 포함할 수 있다.
메탈 레이어(ML)의 제1 도전 라인들(CL1)은 제2 콘택 영역(CNR2)에서, 제2 콘택 플러그(CT2)와 연결될 수 있다. 제2 콘택 플러그(CT2)는 제2 관통 플러그(TP2)를 통해 주변 회로(PERI)와 전기적으로 연결될 수 있다. 일 실시 예에서, 도 4에 도시된 바와 같이 제1 워드라인(WL1)은 제1 관통 플러그(TP1), 제1 콘택 플러그(CT1), 제1 도전 라인(CL1), 제2 콘택 플러그(CT2), 및 제2 관통 플러그(TP2)를 통해 주변 회로(PERI), 특히, 어드레스 디코더(1200)와 전기적으로 연결될 수 있다. 상술된 메모리 블록(BLK)의 워드라인들(WL1~WL6)의 연결 구조는 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
채널들(CH)은 셀 코어 영역(CAR)에 제공될 수 있다. 채널들(CH)은 수직 적층된 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)을 관통하도록 제공될 수 있다. 채널들(CH)은 제3 콘택(CT3)을 통해 비트라인들(BL)과 연결될 수 있다.
일 실시 예에서, 메탈 레이어(ML)는 공통 소스 라인(CSL)과 대응하는 도전 라인을 포함할 수 있다. 공통 소스 라인(CSL)과 대응하는 도전 라인은 제4 콘택 플러그(CT4) 및 제4 관통 플러그(TP4)를 통해 셀 영역(CELL)의 공통 소스 라인(CSL)과 연결될 수 있다. 일 실시 예에서, 메탈 레이어(ML)에서 공통 소스 라인(CSL)은 메쉬 구조 또는 링 구조를 통해 메모리 셀 어레이 전체 또는 일부에서 공통으로 연결될 수 있다. 일 실시 예에서, 셀 영역(CELL)에서, 공통 소스 라인(CSL)은 메쉬 구조 또는 링 구조를 통해 메모리 셀 어레이 전체 또는 일부에서 공통으로 연결될 수 있다.
일 실시 예에서, 어드레스 디코더(1200)는 주변 회로(PERI)에 포함될 수 있고, 도 1 내지 도 42를 참조하여 설명된 반도체 장치(100 또는 200)를 사용하여 고전압 스위칭 동작을 수행할 수 있다. 즉, 어드레스 디코더(1200)는 도 1 내지 도 42를 참조하여 설명된 반도체 장치(100 또는 200)를 포함할 수 있다.
도 45는 도 43의 어드레스 디코더의 일부를 보여주는 도면이다. 도 43 및 도 45를 참조하면, 어드레스 디코더(1200)는 입력 신호(EN)에 응답하여, 출력 신호(OUT)를 출력하도록 구성된 반도체 회로를 포함할 수 있다. 반도체 회로는 복수의 저전압 트랜지스터들(LV-MP1, LV-MP2, LV-MN1, LV-MN2, LV-MN3, LV-MN4), 저전압 스위치 회로(LV-SW), 및 복수의 고전압 트랜지스터들(HV-MN1, HV-MP1, HV-MN2)을 포함할 수 있다.
제1 저전압 PMOS 트랜지스터(LV-MP1) 및 제1 저전압 NMOS 트랜지스터(LV-MN1)는 저전압(LV) 및 접지 전압 사이에 직렬 연결되고, 입력 신호(EN)에 응답하여 동작할 수 있다. 즉, 제1 저전압 PMOS 트랜지스터(LV-MP1) 및 제1 저전압 NMOS 트랜지스터(LV-MN1)는 입력 신호(EN)를 반전하여 출력할 수 있다. 제2 저전압 PMOS 트랜지스터(LV-MP2) 및 제2 저전압 NMOS 트랜지스터(LV-MN2)는 저전압(LV) 및 접지 전압 사이에 직렬 연결되고, 제1 저전압 PMOS 트랜지스터(LV-MP1) 및 제1 저전압 NMOS 트랜지스터(LV-MN1)로부터 출력된 반전 신호에 응답하여 동작할 수 있다. 즉, 제2 저전압 PMOS 트랜지스터(LV-MP2) 및 제2 저전압 NMOS 트랜지스터(LV-MN2)는 반전 신호를 재반전하여 출력할 수 있다.
저전압 스위치 회로(LV-SW)는 제2 저전압 PMOS 트랜지스터(LV-MP2) 및 제2 저전압 NMOS 트랜지스터(LV-MN2)의 출력 신호에 응답하여, 제1 및 제2 신호들(S1, S2)을 출력할 수 있다. 제1 및 제2 신호들(S1, S2)은 서로 상보적인 신호일 수 있다.
제3 및 제4 저전압 NMOS 트랜지스터들(LV-MN3, LV-MN4)은 저전압(LV) 및 접지 전압 사이에 직렬 연결되고, 각각 제1 및 제2 신호들(S1, S2)에 응답하여 동작할 수 있다. 제1 고전압 NMOS 트랜지스터(HV-MN1)는 전원 전압(Vpp)(즉, 고전압) 및 제0 노드(n0) 사이에 연결되고, 출력 신호(OUT)에 응답하여 동작할 수 있다. 제2 고전압 NMOS 트랜지스터(MN2)는 제3 및 제4 저전압 NMOS 트랜지스터들(LV-MN3, LV-MN4) 사이의 노드 및 출력 신호(OUT) 사이에 연결될 수 있다. 제1 고전압 PMOS 트랜지스터(HV-MP1)는 제0 노드(n0) 및 출력 신호(OUT) 사이에 연결될 수 있다. 제1 고전압 PMOS 트랜지스터(HV-MP1)의 게이트는 제2 고전압 NMOS 트랜지스터(MN2)의 게이트와 연결될 수 있다.
일 실시 예에서, 제1 고전압 PMOS 트랜지스터(HV-MP1)의 바디 바이어스는 제0 노드(n0)로부터 제공될 수 있다. 이 때, 도 1 내지 도 22를 참조하여 설명된 바와 같이, 제1 고전압 NMOS 트랜지스터(HV-MN1)의 N형 액티브의 일부로부터 제1 고전압 PMOS 트랜지스터(HV-MP1)의 바디 바이어스가 제공될 수 있다. 다시 말해서, 제1 고전압 NMOS 트랜지스터(HV-MN1) 및 제1 고전압 PMOS 트랜지스터(HV-MP1)는 도 1 내지 도 22를 참조하여 설명된 반도체 장치들 중 적어도 하나 또는 그것들의 조합을 통해 구현될 수 있다.
일 실시 예에서, 도 45를 참조하여, 본 발명에 따른 반도체 장치가 적용된 어드레스 디코더가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 반도체 장치는 메모리 장치의 다른 구성 요소들에 적용될 수 있다. 또는 본 발명에 따른 반도체 장치는 메모리 장치 이외의 다른 전자 장치(예를 들어, 로직 회로, 프로세서, 제어 회로, 센서 회로 등)에 적용될 수 있다.
도 46는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 46를 참조하면, 메모리 장치(2400)는 C2C(chip-to-chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼에서 분리된 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 결합하는 것을 의미할 수 있다. 여기서, 상기 본딩 공정은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈은 Cu-투-Cu 본딩을 사용하는 구리(Cu)를 포함할 수 있다. 그러나, 실시 예는 이에 제한되지 않는다. 예를 들어, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(2400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적인 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적인 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 일 실시 예에서 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 추가적인 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 추가적인 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적인 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 결합될 수 있다. 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(2371b, 2372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(2271b, 2272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310), 층간 절연막(2315), 그리고 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331~2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(2330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(2210)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(2310)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z-방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(2315)은 공통 소스 라인(2320), 복수의 워드 라인들 (2330), 복수의 셀 컨택 플러그들(2340), 제1 메탈층(2350a, 2350b, 2350c), 및 제2 메탈층(2360a, 2360b, 2360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 46에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 방향에 수직하고 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341~2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)의 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 46를 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 46를 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(2271a, 2272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시 예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)에 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2330)과 오버랩되지 않을 수 있다. 도 46를 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2400)는 제1 기판(2210)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2310)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2400)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층에 제공되는 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여, 주변 회로 영역(PERI)의 최상부 메탈층에서, 서로 연결된 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 단면 형상의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 Cu-투-Cu 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 단면 형상의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
일 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나에서의 최상부 메탈층에 형성된 메탈 패턴에 대응하는, 상기 메탈 패턴과 동일한 단면 형상의 리인포스 메탈 패턴은 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나에서의 최상부 메탈층에 형성될 수 있다. 상기 리인포스 메탈 패턴에서 컨택 패턴이 형성되지 않을 수 있다.
일 실시 예에서, 주변 회로 영역(PERI)에 포함된 다양한 반도체 소자들 중 적어도 일부는 도 1 내지 도 44를 참조하여 설명된 본 발명에 따른 반도체 장치를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 기판;
상기 기판에 형성된 N웰 영역;
상기 N웰 영역에 형성된 제1 PMOS(P-channel metal oxide semiconductor) 트랜지스터; 및
상기 기판 상에 형성된 제1 NMOS(N-channel metal oxide semiconductor) 트랜지스터를 포함하고,
상기 제1 NMOS 트랜지스터는 상기 기판과 평행한 평면 상에서, 상기 기판 및 상기 N웰 영역 각각과 중첩된 제1 N형 액티브를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제1 N형 액티브를 통해 상기 제1 PMOS 트랜지스터의 바디 바이어스가 직접 제공되는 반도체 장치. - 제 1 항에 있어서,
상기 제1 N형 액티브 중, 상기 평면 상에서, 상기 N웰 영역과 중첩되는 부분은 상기 N웰 영역의 웰 가드링(Well Guardring)인 반도체 장치. - 제 1 항에 있어서,
상기 제1 N형 액티브의 도핑 농도는 상기 N웰 영역의 도핑 농도보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 제1 NMOS 트랜지스터는 상기 기판 상에 형성된 제2 N형 액티브를 더 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브의 제1 방향에 따른 제1 길이는 상기 제2 N형 액티브의 상기 제1 방향에 따른 제2 길이와 같고,
상기 제1 방향은 상기 기판과 평행한 방향인 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브의 제1 방향에 따른 제1 길이는 상기 제2 N형 액티브의 상기 제1 방향에 따른 제2 길이보다 길고,
상기 제1 방향은 상기 기판과 평행한 방향인 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브는, 상기 평면 상에서, 상기 제2 N형 액티브와 다른 형상을 갖는 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브의 제3 방향에 따른 제1 깊이는 상기 제2 N형 액티브의 제3 방향에 따른 제2 깊이와 다르고,
상기 제3 방향은 상기 기판에 수직인 방향인 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브 중 상기 평면 상에서 상기 N웰 영역에 위치한 공유 영역의 제3 방향에 따른 제3 깊이는 상기 제1 N형 액티브 중 상기 공유 영역을 제외한 나머지 영역의 상기 제3 방향에 따른 제4 깊이와 다르고,
상기 제3 방향은 상기 기판에 수직인 방향인 반도체 장치. - 제 5 항에 있어서,
상기 제1 N형 액티브는 적어도 하나의 제1 N+ 임플란트 영역을 포함하고,
상기 제2 N형 액티브는 적어도 하나의 제2 N+ 임플란트 영역을 포함하는 반도체 장치. - 제 11 항에 있어서,
적어도 하나의 제1 N+ 임플란트 영역 중 적어도 일부는 상기 평면 상에서, 상기 N웰 영역과 중첩되는 반도체 장치. - 제 11 항에 있어서,
적어도 하나의 제1 N+ 임플란트 영역의 개수는 상기 적어도 하나의 제2 N+ 임플란트 영역의 개수와 다른 반도체 장치. - 제 11 항에 있어서,
적어도 하나의 제1 N+ 임플란트 영역은, 상기 평면 상에서, 상기 적어도 하나의 제2 N+ 임플란트 영역과 다른 형상을 갖는 반도체 장치. - 제 1 항에 있어서,
상기 기판 상에 형성된 산화막을 더 포함하고,
상기 산화막 중, 상기 평면 상에서 상기 N웰 영역과 중첩되는 제1 부분의 제1 높이는 상기 산화막 중 상기 N웰 영역과 중첩되지 않는 제2 부분의 제2 높이와 다른 반도체 장치. - 제 17 항에 있어서,
상기 기판 상에 형성된 산화막을 더 포함하고,
상기 산화막 중, 상기 평면 상에서 상기 N웰 영역과 중첩되는 제1 부분은 제1 높이를 갖고,
상기 제1 부분 중, 상기 평면 상에서 상기 제1 N형 액티브와 중첩되는 일부는 상기 제1 높이와 다른 제3 높이를 갖는 반도체 장치. - 제 1 항에 있어서,
상기 제1 PMOS 트랜지스터는:
상기 N웰에 형성된 제1 및 제2 P형 액티브들; 및
상기 N웰 상에 형성된 제1 게이트를 포함하고,
상기 제1 NMOS 트랜지스터는:
상기 기판에 형성된 제2 N형 액티브; 및
상기 기판 상에 형성된 제2 게이트를 더 포함하는 반도체 장치. - 제 17 항에 있어서,
상기 제2 P형 액티브와 전기적으로 연결된 제1 콘택 플러그;
상기 제1 N형 액티브와 전기적으로 연결된 제2 콘택 플러그; 및
상기 제1 콘택 플러그 및 상기 제2 콘택 플러그를 전기적으로 연결하도록 구성된 메탈 배선을 더 포함하는 반도체 장치. - 반도체 장치에 있어서,
기판;
상기 기판에 형성된 N웰 영역;
상기 N웰 영역에 형성된 제1 P형 액티브;
상기 N웰 영역에 형성된 제2 P형 액티브;
상기 N웰 영역 상에서, 상기 제1 P형 액티브 및 상기 제2 P형 액티브 사이에 형성된 제1 게이트;
상기 N웰 영역에 형성된 바디 바이어스 노드;
상기 기판에 형성된 제1 N형 액티브;
상기 기판에 형성된 제2 N형 액티브; 및
상기 기판 상에서, 상기 제1 N형 액티브 및 상기 제2 N형 액티브 사이에 형성된 제2 게이트를 포함하고,
상기 바디 바이어스 노드 및 상기 제1 N형 액티브는 단일 액티브로 형성되는 반도체 장치. - 반도체 장치에 있어서,
기판;
상기 기판에 형성된 N웰 영역;
상기 N웰 영역에 형성된 PMOS 트랜지스터; 및
상기 기판 상에 형성되고, 제1 N형 액티브를 포함하는 NMOS 트랜지스터를 포함하고,
상기 제1 N형 액티브는 상기 N웰 영역 및 상기 기판에 형성되고, 상기 NMOS 트랜지스터의 소스 영역 또는 드레인 영역으로 사용되고, 상기 N웰 영역으로 상기 PMOS 트랜지스터의 바디 바이어스를 직접 제공하도록 구성된 반도체 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP21210959.9A EP4006963A1 (en) | 2020-11-30 | 2021-11-29 | Semiconductor device |
| US17/536,413 US11990475B2 (en) | 2020-11-30 | 2021-11-29 | Semiconductor device |
| CN202111437577.5A CN114582866A (zh) | 2020-11-30 | 2021-11-29 | 半导体器件 |
| US18/638,771 US20240266352A1 (en) | 2020-11-30 | 2024-04-18 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20200164392 | 2020-11-30 | ||
| KR1020200164392 | 2020-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220077830A true KR20220077830A (ko) | 2022-06-09 |
Family
ID=81985903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210049678A KR20220077830A (ko) | 2020-11-30 | 2021-04-16 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20220077830A (ko) |
-
2021
- 2021-04-16 KR KR1020210049678A patent/KR20220077830A/ko active Search and Examination
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