JPH10242836A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10242836A JPH10242836A JP9045106A JP4510697A JPH10242836A JP H10242836 A JPH10242836 A JP H10242836A JP 9045106 A JP9045106 A JP 9045106A JP 4510697 A JP4510697 A JP 4510697A JP H10242836 A JPH10242836 A JP H10242836A
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Abstract
(57)【要約】
【課題】 出力レベルが低下せずしかもリーク電流の流
れるおそれのないプッシュプル型出力回路が望まれてい
た。 【解決手段】 プッシュプル型出力回路を有する半導体
集積回路において、２つの出力トランジスタが直列形態
に接続されてなるプッシュプル型出力回路を構成するプ
ッシュ側の出力トランジスタと並列にプルアップ用のＰ
チャネルＭＯＳＦＥＴを接続するとともに、該ＭＯＳＦ
ＥＴのリーク電流経路を遮断するためのＭＯＳＦＥＴを
設けるようにした。
れるおそれのないプッシュプル型出力回路が望まれてい
た。 【解決手段】 プッシュプル型出力回路を有する半導体
集積回路において、２つの出力トランジスタが直列形態
に接続されてなるプッシュプル型出力回路を構成するプ
ッシュ側の出力トランジスタと並列にプルアップ用のＰ
チャネルＭＯＳＦＥＴを接続するとともに、該ＭＯＳＦ
ＥＴのリーク電流経路を遮断するためのＭＯＳＦＥＴを
設けるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける出力回路さらにはプッシュプル型出力回路におけ
る信号レベルの低下防止に適用して有効な技術に関し、
例えばＢｉ−ＣＭＯＳ集積回路に利用して有効な技術に
関する。
おける出力回路さらにはプッシュプル型出力回路におけ
る信号レベルの低下防止に適用して有効な技術に関し、
例えばＢｉ−ＣＭＯＳ集積回路に利用して有効な技術に
関する。
【０００２】
【従来の技術】バイポーラ集積回路やＢｉ−ＣＭＯＳ集
積回路の出力回路として、図５に示されているように、
電源電圧Ｖｃｃと接地点との間に、バイポーラトランジ
スタＴ１，Ｔ２とダイオードＤ１を直列形態に接続して
なるいわゆるプッシュプル型出力回路が知られている。
図５に示す出力回路は、トランジスタＴ１がオン（Ｔ２
はオフ）されると出力がハイレベルとされ、トランジス
タＴ２がオン（Ｔ１はオフ）されると出力がロウレベル
とされるもので、負荷駆動電流をたくさん流すことがで
きることと、出力がハイインピーダンス状態のときや電
源が切断されたときに出力にリーク電流をほとんど流さ
ないという利点がある。
積回路の出力回路として、図５に示されているように、
電源電圧Ｖｃｃと接地点との間に、バイポーラトランジ
スタＴ１，Ｔ２とダイオードＤ１を直列形態に接続して
なるいわゆるプッシュプル型出力回路が知られている。
図５に示す出力回路は、トランジスタＴ１がオン（Ｔ２
はオフ）されると出力がハイレベルとされ、トランジス
タＴ２がオン（Ｔ１はオフ）されると出力がロウレベル
とされるもので、負荷駆動電流をたくさん流すことがで
きることと、出力がハイインピーダンス状態のときや電
源が切断されたときに出力にリーク電流をほとんど流さ
ないという利点がある。
【０００３】ところで、近年、電源電圧の低電圧化に伴
い、３Ｖ系のＬＳＩが種々提供されるようになってきて
いるが、まだすべてのＬＳＩについて３Ｖ系と５Ｖ系の
２種類のＬＳＩが提供されているわけではない。そのた
め、例えば５Ｖ系のＬＳＩであっても３Ｖ系のＬＳＩと
ともに同一のボード上に搭載して３Ｖ系の電源電圧で動
作できると便利であり、５Ｖ系のＬＳＩの中には多少性
能は低下するものの３Ｖ系の電源電圧で充分に動作する
ものや僅かな設計変更で５Ｖ系と３Ｖ系の両方に対応で
きるＬＳＩもある。
い、３Ｖ系のＬＳＩが種々提供されるようになってきて
いるが、まだすべてのＬＳＩについて３Ｖ系と５Ｖ系の
２種類のＬＳＩが提供されているわけではない。そのた
め、例えば５Ｖ系のＬＳＩであっても３Ｖ系のＬＳＩと
ともに同一のボード上に搭載して３Ｖ系の電源電圧で動
作できると便利であり、５Ｖ系のＬＳＩの中には多少性
能は低下するものの３Ｖ系の電源電圧で充分に動作する
ものや僅かな設計変更で５Ｖ系と３Ｖ系の両方に対応で
きるＬＳＩもある。
【０００４】本発明者等は、上記のような観点から図５
に示すようなプッシュプル型出力回路について検討し
た。その結果、図５の回路形式では、低電圧動作時に出
力のハイレベルが、抵抗やトランジスタのコレクタ・エ
ミッタ間電圧Ｖｃｅの影響により低下し、動作マージン
が低下するという問題点が明らかになった。そこで、図
６に示すように、ＰチャネルＭＯＳＦＥＴ Ｐ１をＶｃ
ｃ側の出力トランジスタＴ１と並列に接続してＴ１の制
御信号と逆相の信号によって駆動することで、出力レベ
ルを上昇させる技術について検討した。ところが、この
ような方式によれば、出力レベルを上昇させることはで
きるものの、図７に示すように、新たに付加したＰチャ
ネルＭＯＳＦＥＴ Ｐ１のソース・ドレイン領域ＳＤと
ウェル領域ＷＥＬＬとの間に寄生ダイオードＤｓが形成
されて、出力端子ＯＵＴに外部から高い電圧が印加され
ると寄生ダイオードＤｓを通して電源電圧端子Ｖｃｃへ
リーク電流が流れてしまうという問題点があることが明
らかになった。
に示すようなプッシュプル型出力回路について検討し
た。その結果、図５の回路形式では、低電圧動作時に出
力のハイレベルが、抵抗やトランジスタのコレクタ・エ
ミッタ間電圧Ｖｃｅの影響により低下し、動作マージン
が低下するという問題点が明らかになった。そこで、図
６に示すように、ＰチャネルＭＯＳＦＥＴ Ｐ１をＶｃ
ｃ側の出力トランジスタＴ１と並列に接続してＴ１の制
御信号と逆相の信号によって駆動することで、出力レベ
ルを上昇させる技術について検討した。ところが、この
ような方式によれば、出力レベルを上昇させることはで
きるものの、図７に示すように、新たに付加したＰチャ
ネルＭＯＳＦＥＴ Ｐ１のソース・ドレイン領域ＳＤと
ウェル領域ＷＥＬＬとの間に寄生ダイオードＤｓが形成
されて、出力端子ＯＵＴに外部から高い電圧が印加され
ると寄生ダイオードＤｓを通して電源電圧端子Ｖｃｃへ
リーク電流が流れてしまうという問題点があることが明
らかになった。
【０００５】この発明の目的は、出力レベルが低下せず
しかもリーク電流の流れるおそれのないプッシュプル型
出力回路を提供することにある。
しかもリーク電流の流れるおそれのないプッシュプル型
出力回路を提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、電源電圧端子間に２つのトラン
ジスタが直列形態に接続されてなるプッシュプル型出力
回路を有する半導体集積回路において、出力回路を構成
するプッシュ側の出力トランジスタと並列にプルアップ
用のＰチャネルＭＯＳＦＥＴを接続するとともに、該Ｍ
ＯＳＦＥＴのリーク電流経路を遮断するためのＭＯＳＦ
ＥＴを設けるようにしたものである。
ジスタが直列形態に接続されてなるプッシュプル型出力
回路を有する半導体集積回路において、出力回路を構成
するプッシュ側の出力トランジスタと並列にプルアップ
用のＰチャネルＭＯＳＦＥＴを接続するとともに、該Ｍ
ＯＳＦＥＴのリーク電流経路を遮断するためのＭＯＳＦ
ＥＴを設けるようにしたものである。
【０００９】より具体的には、上記プルアップ用のＭＯ
ＳＦＥＴのリーク電流経路としては寄生ダイオードによ
りリーク電流経路とプルアップ用ＭＯＳＦＥＴそれ自身
のチャネルがリーク電流経路となる場合があるので、そ
れぞれのリーク電流経路を遮断するためのＭＯＳＦＥＴ
を別個に設けるようにすると良い。
ＳＦＥＴのリーク電流経路としては寄生ダイオードによ
りリーク電流経路とプルアップ用ＭＯＳＦＥＴそれ自身
のチャネルがリーク電流経路となる場合があるので、そ
れぞれのリーク電流経路を遮断するためのＭＯＳＦＥＴ
を別個に設けるようにすると良い。
【００１０】これによって、出力レベルが低下せずしか
も出力端子に外部から高電圧が入ってきたときにリーク
電流の流れるおそれのないプッシュプル型出力回路を提
供するという上記目的を達成することができる。
も出力端子に外部から高電圧が入ってきたときにリーク
電流の流れるおそれのないプッシュプル型出力回路を提
供するという上記目的を達成することができる。
【００１１】さらに、出力端子に外部から高電圧が入っ
てきたときにリーク電流経路を遮断するために設けた上
記ＭＯＳＦＥＴは、出力端子の電位によって制御されて
も良いが、出力電圧と電源電圧のような所定の電圧とを
比較するコンパレータを設けてこのコンパレータの出力
で上記リーク電流遮断用ＭＯＳＦＥＴを制御するように
構成することが可能である。
てきたときにリーク電流経路を遮断するために設けた上
記ＭＯＳＦＥＴは、出力端子の電位によって制御されて
も良いが、出力電圧と電源電圧のような所定の電圧とを
比較するコンパレータを設けてこのコンパレータの出力
で上記リーク電流遮断用ＭＯＳＦＥＴを制御するように
構成することが可能である。
【００１２】本発明は、入出力部あるいは内部回路部に
バイポーラ・トランジスタと相補型ＭＯＳＦＥＴからな
るＢｉ−ＣＭＯＳ回路を有する場合に、プロセスを何等
変更することなく適用できるので特に有効である。
バイポーラ・トランジスタと相補型ＭＯＳＦＥＴからな
るＢｉ−ＣＭＯＳ回路を有する場合に、プロセスを何等
変更することなく適用できるので特に有効である。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１には、本発明に係るプッシュプル型出
力回路の一実施例が示されている。この実施例のプッシ
ュプル型出力回路は、電源電圧Ｖｃｃと接地点との間に
抵抗Ｒ１とプッシュ側のトランジスタＴ１とダイオード
Ｄ１とプルダウン側のトランジスタＴ２とが直列に接続
されてなる出力段を備えている。上記トランジスタＴ１
とＴ２は共にＮＰＮトランジスタであり、トランジスタ
Ｔ１のベースには内部回路から供給されるデータ信号Ｄ
が、またトランジスタＴ１のベースには内部回路から供
給されるデータ信号／Ｄ（Ｄと逆相の信号）がそれぞれ
供給される。ダイオードＤ１はトランジスタＴ１のコレ
クタ・エミッタ間の耐圧向上のため挿入されている。ダ
イオードＤ１とトランジスタＴ２との出力ノードｎ１は
出力端子ＯＵＴに結合されている。電源電圧Ｖｃｃと上
記出力ノードｎ１との間には上記プッシュ側のトランジ
スタＴ１と並列にプルアップ用のＰチャネルＭＯＳＦＥ
Ｔ Ｐ１が接続されている。このプルアップ用ＭＯＳＦ
ＥＴ Ｐ１のゲート端子には、特に制限されないが、Ｎ
チャネルＭＯＳＦＥＴからなる伝送ＭＯＳＦＥＴＰ２を
介して上記データ信号ＤをインバータＩＮＶ１で反転し
た信号が供給される。伝送ＭＯＳＦＥＴ Ｐ２のゲート
端子にはイネーブル信号（制御信号）ＥＮをインバータ
ＩＮＶ２で反転した信号が供給される。
力回路の一実施例が示されている。この実施例のプッシ
ュプル型出力回路は、電源電圧Ｖｃｃと接地点との間に
抵抗Ｒ１とプッシュ側のトランジスタＴ１とダイオード
Ｄ１とプルダウン側のトランジスタＴ２とが直列に接続
されてなる出力段を備えている。上記トランジスタＴ１
とＴ２は共にＮＰＮトランジスタであり、トランジスタ
Ｔ１のベースには内部回路から供給されるデータ信号Ｄ
が、またトランジスタＴ１のベースには内部回路から供
給されるデータ信号／Ｄ（Ｄと逆相の信号）がそれぞれ
供給される。ダイオードＤ１はトランジスタＴ１のコレ
クタ・エミッタ間の耐圧向上のため挿入されている。ダ
イオードＤ１とトランジスタＴ２との出力ノードｎ１は
出力端子ＯＵＴに結合されている。電源電圧Ｖｃｃと上
記出力ノードｎ１との間には上記プッシュ側のトランジ
スタＴ１と並列にプルアップ用のＰチャネルＭＯＳＦＥ
Ｔ Ｐ１が接続されている。このプルアップ用ＭＯＳＦ
ＥＴ Ｐ１のゲート端子には、特に制限されないが、Ｎ
チャネルＭＯＳＦＥＴからなる伝送ＭＯＳＦＥＴＰ２を
介して上記データ信号ＤをインバータＩＮＶ１で反転し
た信号が供給される。伝送ＭＯＳＦＥＴ Ｐ２のゲート
端子にはイネーブル信号（制御信号）ＥＮをインバータ
ＩＮＶ２で反転した信号が供給される。
【００１５】さらに、この実施例では、電源電圧Ｖｃｃ
と上記出力ノードｎ１との間に、上記プルアップ用ＭＯ
ＳＦＥＴ Ｐ１のリーク電流を防止するための直列形態
のＭＯＳＦＥＴ Ｎ１，Ｎ２とＮ３，Ｐ３がそれぞれ接
続されている。これらのＭＯＳＦＥＴのうちＮ１，Ｎ
２，Ｎ３はＮチャネルＭＯＳＦＥＴであり、Ｐ３はＰチ
ャネルＭＯＳＦＥＴである。上記ＭＯＳＦＥＴ Ｎ１の
ドレイン端子は電源電圧Ｖｃｃに、ゲート端子はプルア
ップ用ＭＯＳＦＥＴ Ｐ１のソース端子に、またソース
端子はＰ１の基体すなわちバックゲートにそれぞれ接続
されている。上記ＭＯＳＦＥＴ Ｎ２のソース端子はノ
ードｎ１に、ゲート端子はプルアップ用ＭＯＳＦＥＴ
Ｐ１のドレイン端子に、またドレイン端子はＭＯＳＦＥ
Ｔ Ｐ２，Ｐ３の基体すなわちバックゲートにそれぞれ
接続されている。また、上記ＭＯＳＦＥＴ Ｎ３のドレ
イン端子は電源電圧Ｖｃｃに、ゲート端子は上記インバ
ータＩＮＶ２の出力端子に、またソース端子はＰ１のゲ
ート端子にそれぞれ接続されている。一方、上記ＭＯＳ
ＦＥＴ Ｐ３のドレイン端子はノードｎ１に、ゲート端
子は電源電圧Ｖｃｃに、ソース端子はプルアップ用ＭＯ
ＳＦＥＴ Ｐ１の下ー端子にそれぞれ接続されている。
と上記出力ノードｎ１との間に、上記プルアップ用ＭＯ
ＳＦＥＴ Ｐ１のリーク電流を防止するための直列形態
のＭＯＳＦＥＴ Ｎ１，Ｎ２とＮ３，Ｐ３がそれぞれ接
続されている。これらのＭＯＳＦＥＴのうちＮ１，Ｎ
２，Ｎ３はＮチャネルＭＯＳＦＥＴであり、Ｐ３はＰチ
ャネルＭＯＳＦＥＴである。上記ＭＯＳＦＥＴ Ｎ１の
ドレイン端子は電源電圧Ｖｃｃに、ゲート端子はプルア
ップ用ＭＯＳＦＥＴ Ｐ１のソース端子に、またソース
端子はＰ１の基体すなわちバックゲートにそれぞれ接続
されている。上記ＭＯＳＦＥＴ Ｎ２のソース端子はノ
ードｎ１に、ゲート端子はプルアップ用ＭＯＳＦＥＴ
Ｐ１のドレイン端子に、またドレイン端子はＭＯＳＦＥ
Ｔ Ｐ２，Ｐ３の基体すなわちバックゲートにそれぞれ
接続されている。また、上記ＭＯＳＦＥＴ Ｎ３のドレ
イン端子は電源電圧Ｖｃｃに、ゲート端子は上記インバ
ータＩＮＶ２の出力端子に、またソース端子はＰ１のゲ
ート端子にそれぞれ接続されている。一方、上記ＭＯＳ
ＦＥＴ Ｐ３のドレイン端子はノードｎ１に、ゲート端
子は電源電圧Ｖｃｃに、ソース端子はプルアップ用ＭＯ
ＳＦＥＴ Ｐ１の下ー端子にそれぞれ接続されている。
【００１６】次に、上記プッシュプル型出力回路の動作
を説明する。
を説明する。
【００１７】先ず、上記イネーブル信号ＥＮがハイレベ
ルにされるアクティブ状態においては、インバータＩＮ
Ｖ２によって伝送ＭＯＳＦＥＴ Ｐ２がオンされるた
め、インバータＩＮＶ１の出力信号すなわちデータ信号
Ｄの反転信号がプルアップ用ＭＯＳＦＥＴ Ｐ１のゲー
ト端子に供給され、Ｐ１はデータ信号Ｄがハイレベルの
ときはオンされて出力ノードｎ１を電源電圧Ｖｃｃまで
持ち上げる。なお、ＭＯＳＦＥＴ Ｐ１がオンされる前
にデータ信号Ｄによって出力段を構成するプッシュ側の
出力トランジスタＴ１がオンされて出力端子ＯＵＴより
出力電流を流す。出力端子ＯＵＴに接続された図示しな
い負荷はもっぱらこの出力電流により駆動され、出力端
子ＯＵＴのレベルは上記プルアップ用ＭＯＳＦＥＴ Ｐ
１によってＶｃｃまで持ち上げられることとなる。一
方、データ信号Ｄがロウレベルのときは、プルアップ用
ＭＯＳＦＥＴ Ｐ１およびプッシュ側出力トランジスタ
Ｔ１がオフされる。このときプルダウン側出力トランジ
スタＴ２がオンされて出力端子ＯＵＴから電流を引き込
み出力ノードｎ１は接地電位まで下がることとなる。
ルにされるアクティブ状態においては、インバータＩＮ
Ｖ２によって伝送ＭＯＳＦＥＴ Ｐ２がオンされるた
め、インバータＩＮＶ１の出力信号すなわちデータ信号
Ｄの反転信号がプルアップ用ＭＯＳＦＥＴ Ｐ１のゲー
ト端子に供給され、Ｐ１はデータ信号Ｄがハイレベルの
ときはオンされて出力ノードｎ１を電源電圧Ｖｃｃまで
持ち上げる。なお、ＭＯＳＦＥＴ Ｐ１がオンされる前
にデータ信号Ｄによって出力段を構成するプッシュ側の
出力トランジスタＴ１がオンされて出力端子ＯＵＴより
出力電流を流す。出力端子ＯＵＴに接続された図示しな
い負荷はもっぱらこの出力電流により駆動され、出力端
子ＯＵＴのレベルは上記プルアップ用ＭＯＳＦＥＴ Ｐ
１によってＶｃｃまで持ち上げられることとなる。一
方、データ信号Ｄがロウレベルのときは、プルアップ用
ＭＯＳＦＥＴ Ｐ１およびプッシュ側出力トランジスタ
Ｔ１がオフされる。このときプルダウン側出力トランジ
スタＴ２がオンされて出力端子ＯＵＴから電流を引き込
み出力ノードｎ１は接地電位まで下がることとなる。
【００１８】上記アクティブ状態において、ＭＯＳＦＥ
Ｔ Ｎ１はゲートに電源電圧Ｖｃｃが印加されているた
めプルアップ用ＭＯＳＦＥＴ Ｐ１のバックゲートに
は、約Ｖｃｃに維持され、Ｐ１のソース・ドレイン領域
とウェル領域との間に寄生するダイオードを通してリー
ク電流が流れることはない。なお、このアクティブ状態
においてＭＯＳＦＥＴ Ｎ３はそのゲートにイネーブル
信号ＥＮの反転信号（ロウレベル）が印加されるためオ
フ、ＭＯＳＦＥＴ Ｐ３はゲートに電源電圧Ｖｃｃが印
加されているとともにソース・ドレインは常に逆の電位
となるため出力ノードｎ１が通常のハイレベル（Ｖｃ
ｃ）またはロウレベルであればオフ、またＭＯＳＦＥＴ
Ｎ２はそのゲートが出力ノードｎ１に接続されている
ためオフであり、ＭＯＳＦＥＴ Ｎ２，Ｎ３，Ｐ３は出
力回路のアクティブ状態でＭＯＳＦＥＴ Ｐ１の動作に
何等影響を与えない。ところで、ＭＯＳＦＥＴ Ｎ２は
ゲート・ソース間が結合されているので、出力電圧がロ
ウレベルであればもちろんオフであるが、出力電圧がハ
イレベルの時はソース・ドレインが逆転してソース側
（Ｐ１のバックゲート側）がロウレベルに下がっている
とオンする可能性があるが、もともとＰ１のバックゲー
トはＶｃｃに維持したいので、仮にノイズ等によってＰ
１のバックゲートの電位が下がってＮ２がオンしたとし
ても何等支障はない。
Ｔ Ｎ１はゲートに電源電圧Ｖｃｃが印加されているた
めプルアップ用ＭＯＳＦＥＴ Ｐ１のバックゲートに
は、約Ｖｃｃに維持され、Ｐ１のソース・ドレイン領域
とウェル領域との間に寄生するダイオードを通してリー
ク電流が流れることはない。なお、このアクティブ状態
においてＭＯＳＦＥＴ Ｎ３はそのゲートにイネーブル
信号ＥＮの反転信号（ロウレベル）が印加されるためオ
フ、ＭＯＳＦＥＴ Ｐ３はゲートに電源電圧Ｖｃｃが印
加されているとともにソース・ドレインは常に逆の電位
となるため出力ノードｎ１が通常のハイレベル（Ｖｃ
ｃ）またはロウレベルであればオフ、またＭＯＳＦＥＴ
Ｎ２はそのゲートが出力ノードｎ１に接続されている
ためオフであり、ＭＯＳＦＥＴ Ｎ２，Ｎ３，Ｐ３は出
力回路のアクティブ状態でＭＯＳＦＥＴ Ｐ１の動作に
何等影響を与えない。ところで、ＭＯＳＦＥＴ Ｎ２は
ゲート・ソース間が結合されているので、出力電圧がロ
ウレベルであればもちろんオフであるが、出力電圧がハ
イレベルの時はソース・ドレインが逆転してソース側
（Ｐ１のバックゲート側）がロウレベルに下がっている
とオンする可能性があるが、もともとＰ１のバックゲー
トはＶｃｃに維持したいので、仮にノイズ等によってＰ
１のバックゲートの電位が下がってＮ２がオンしたとし
ても何等支障はない。
【００１９】次に、上記イネーブル信号ＥＮがロウレベ
ルにされるディスエーブル状態においては、イネーブル
信号ＥＮを反転するインバータＩＮＶ２によって伝送Ｍ
ＯＳＦＥＴ Ｐ２がオフされるため、インバータＩＮＶ
１の出力信号すなわちデータ信号Ｄの反転信号はプルア
ップ用ＭＯＳＦＥＴ Ｐ１のゲート端子に供給されな
い。また、イネーブル信号ＥＮを反転するインバータＩ
ＮＶ２の出力によってＭＯＳＦＥＴ Ｎ３がオンされる
ため、プルアップ用ＭＯＳＦＥＴ Ｐ１は出力ノードｎ
１が通常のハイレベル（Ｖｃｃ）とロウレベルの範囲に
あればオフ状態とされる。なお、このディスエーブル状
態では、例えば内部回路から供給されるデータ信号Ｄ，
／Ｄを導通または遮断する論理ゲートＧ１，Ｇ２の出力
が、イネーブル信号ＥＮによっては共にロウレベルとさ
れて出力段を構成するトランジスタＴ１，Ｔ２は共にオ
フされ、出力ノードはハイインピーダンス状態とされ
る。
ルにされるディスエーブル状態においては、イネーブル
信号ＥＮを反転するインバータＩＮＶ２によって伝送Ｍ
ＯＳＦＥＴ Ｐ２がオフされるため、インバータＩＮＶ
１の出力信号すなわちデータ信号Ｄの反転信号はプルア
ップ用ＭＯＳＦＥＴ Ｐ１のゲート端子に供給されな
い。また、イネーブル信号ＥＮを反転するインバータＩ
ＮＶ２の出力によってＭＯＳＦＥＴ Ｎ３がオンされる
ため、プルアップ用ＭＯＳＦＥＴ Ｐ１は出力ノードｎ
１が通常のハイレベル（Ｖｃｃ）とロウレベルの範囲に
あればオフ状態とされる。なお、このディスエーブル状
態では、例えば内部回路から供給されるデータ信号Ｄ，
／Ｄを導通または遮断する論理ゲートＧ１，Ｇ２の出力
が、イネーブル信号ＥＮによっては共にロウレベルとさ
れて出力段を構成するトランジスタＴ１，Ｔ２は共にオ
フされ、出力ノードはハイインピーダンス状態とされ
る。
【００２０】ここで、出力端子ＯＵＴに外部から内部電
源電圧Ｖｃｃよりも高い電圧が印加された場合を考え
る。この場合、ＭＯＳＦＥＴ Ｎ２はソース・ドレイン
が逆転し、かつゲートに出力ノードｎ１の高電圧が印加
されるためオン状態になる。これによって、ＭＯＳＦＥ
Ｔ Ｐ１のバックゲートには出力ノードｎ１の高電圧が
印加されることとなる。すると、ＭＯＳＦＥＴ Ｎ１は
そのソース・ドレインが逆転しかつゲートには電源電圧
Ｖｃｃが印加されているためオフ状態となる。その結
果、ＭＯＳＦＥＴ Ｐ１のバックゲートと電源電圧Ｖｃ
ｃとの接続が遮断され、Ｐ１のソース・ドレインとウェ
ル領域との間に寄生するダイオードを通してリーク電流
が流れるのを防止することができる。
源電圧Ｖｃｃよりも高い電圧が印加された場合を考え
る。この場合、ＭＯＳＦＥＴ Ｎ２はソース・ドレイン
が逆転し、かつゲートに出力ノードｎ１の高電圧が印加
されるためオン状態になる。これによって、ＭＯＳＦＥ
Ｔ Ｐ１のバックゲートには出力ノードｎ１の高電圧が
印加されることとなる。すると、ＭＯＳＦＥＴ Ｎ１は
そのソース・ドレインが逆転しかつゲートには電源電圧
Ｖｃｃが印加されているためオフ状態となる。その結
果、ＭＯＳＦＥＴ Ｐ１のバックゲートと電源電圧Ｖｃ
ｃとの接続が遮断され、Ｐ１のソース・ドレインとウェ
ル領域との間に寄生するダイオードを通してリーク電流
が流れるのを防止することができる。
【００２１】出力端子ＯＵＴに外部から内部電源電圧Ｖ
ｃｃよりも高い電圧が印加された場合、ＭＯＳＦＥＴ
Ｐ１のゲートがＶｃｃのままであると、Ｐ１の出力ノー
ドｎ１側の端子が高電位とされかつ上記のようにＭＯＳ
ＦＥＴ Ｎ２がオンされることによってＰ１のバックゲ
ートに高電圧が印加されたときにＰ１自身がオンして、
そのチャネルを通してリーク電流が流れるおそれがあ
る。しかしながら、この実施例では、ＭＯＳＦＥＴ Ｐ
１のゲートと出力ノードｎ１との間にＭＯＳＦＥＴ Ｐ
３が接続され、そのゲートに電源電圧Ｖｃｃが印加され
ているため、出力端子ＯＵＴに外部から内部電源電圧Ｖ
ｃｃよりも高い電圧が印加されたときに先ずこのＭＯＳ
ＦＥＴ Ｐ３がオンして、Ｐ１のゲートを出力ノードと
同じ高電圧にして、Ｐ１をオンさせないように作用す
る。これによって、出力端子ＯＵＴに外部から内部電源
電圧Ｖｃｃよりも高い電圧が印加された場合に、プルア
ップ用ＭＯＳＦＥＴ Ｐ１を通してリーク電流が流れる
のを完全に防止することができる。
ｃｃよりも高い電圧が印加された場合、ＭＯＳＦＥＴ
Ｐ１のゲートがＶｃｃのままであると、Ｐ１の出力ノー
ドｎ１側の端子が高電位とされかつ上記のようにＭＯＳ
ＦＥＴ Ｎ２がオンされることによってＰ１のバックゲ
ートに高電圧が印加されたときにＰ１自身がオンして、
そのチャネルを通してリーク電流が流れるおそれがあ
る。しかしながら、この実施例では、ＭＯＳＦＥＴ Ｐ
１のゲートと出力ノードｎ１との間にＭＯＳＦＥＴ Ｐ
３が接続され、そのゲートに電源電圧Ｖｃｃが印加され
ているため、出力端子ＯＵＴに外部から内部電源電圧Ｖ
ｃｃよりも高い電圧が印加されたときに先ずこのＭＯＳ
ＦＥＴ Ｐ３がオンして、Ｐ１のゲートを出力ノードと
同じ高電圧にして、Ｐ１をオンさせないように作用す
る。これによって、出力端子ＯＵＴに外部から内部電源
電圧Ｖｃｃよりも高い電圧が印加された場合に、プルア
ップ用ＭＯＳＦＥＴ Ｐ１を通してリーク電流が流れる
のを完全に防止することができる。
【００２２】なお、上記実施例では、内部回路から出力
回路へ相補的なデータ信号Ｄ，／Ｄを供給するようにし
た場合について説明したが、内部回路から出力回路へ一
方のデータ信号Ｄのみ供給し、出力回路でインバータ等
を用いて／Ｄ信号を形成するようにしても良い。
回路へ相補的なデータ信号Ｄ，／Ｄを供給するようにし
た場合について説明したが、内部回路から出力回路へ一
方のデータ信号Ｄのみ供給し、出力回路でインバータ等
を用いて／Ｄ信号を形成するようにしても良い。
【００２３】図２には本発明に係るプッシュプル型出力
回路の第２の実施例の回路図が示されている。
回路の第２の実施例の回路図が示されている。
【００２４】この実施例の出力回路の基本的な構成は図
１の第１実施例とほぼ同一である。第２の実施例回路が
第１実施例の回路と異なる点は、出力端子に外部から高
電圧が印加されたときにプルアップ用ＭＯＳＦＥＴ Ｐ
１のゲートに所定の電位を与える第１の実施例における
ＭＯＳＦＥＴ Ｐ３とＰ１のゲートにデータ信号を伝え
る伝送ＭＯＳＦＥＴ Ｐ２としてＰチャネルＭＯＳＦＥ
Ｔの代わりにＮチャネルＭＯＳＦＥＴ Ｎ４，Ｎ５を使
用するようにした点と、出力ノードｎ１の電位と電源電
圧Ｖｃｃとを比較してｎ１の電位がＶｃｃよりも高くな
ったときにＭＯＳＦＥＴ Ｎ４をオンさせるコンパレー
タＣＭＰを設けている点である。この実施例において
も、出力端子ＯＵＴに外部から内部電源電圧Ｖｃｃより
も高い電圧が印加された場合に、Ｎ４をオンしてＰ１の
ゲートを出力ノードｎ１と同一の高電位にし、プルアッ
プ用ＭＯＳＦＥＴ Ｐ１を通してリーク電流が流れるの
を完全に防止することができる。
１の第１実施例とほぼ同一である。第２の実施例回路が
第１実施例の回路と異なる点は、出力端子に外部から高
電圧が印加されたときにプルアップ用ＭＯＳＦＥＴ Ｐ
１のゲートに所定の電位を与える第１の実施例における
ＭＯＳＦＥＴ Ｐ３とＰ１のゲートにデータ信号を伝え
る伝送ＭＯＳＦＥＴ Ｐ２としてＰチャネルＭＯＳＦＥ
Ｔの代わりにＮチャネルＭＯＳＦＥＴ Ｎ４，Ｎ５を使
用するようにした点と、出力ノードｎ１の電位と電源電
圧Ｖｃｃとを比較してｎ１の電位がＶｃｃよりも高くな
ったときにＭＯＳＦＥＴ Ｎ４をオンさせるコンパレー
タＣＭＰを設けている点である。この実施例において
も、出力端子ＯＵＴに外部から内部電源電圧Ｖｃｃより
も高い電圧が印加された場合に、Ｎ４をオンしてＰ１の
ゲートを出力ノードｎ１と同一の高電位にし、プルアッ
プ用ＭＯＳＦＥＴ Ｐ１を通してリーク電流が流れるの
を完全に防止することができる。
【００２５】図３には本発明に係るプッシュプル型出力
回路の第３の実施例の回路図が示されている。
回路の第３の実施例の回路図が示されている。
【００２６】この実施例の出力回路は図２の第２実施例
とほぼ同一である。第３の実施例回路が第２実施例の回
路と異なる点は、出力端子に外部から高電圧が印加され
たときにプルアップ用ＭＯＳＦＥＴ Ｐ１のゲートに所
定の電位を与えるだ２の実施例におけるＭＯＳＦＥＴ
Ｎ４と、Ｐ１のゲートにデータ信号を伝える伝送ＭＯＳ
ＦＥＴ Ｎ５としてＮチャネルＭＯＳＦＥＴの代わりに
Ｃ−ＭＯＳトランスミッ，ションゲートＴＧ１，ＴＧ２
を用いている点と、このトランスミッションゲートＴＧ
１を制御するためインバータＩＮＶ３を追加している点
である。
とほぼ同一である。第３の実施例回路が第２実施例の回
路と異なる点は、出力端子に外部から高電圧が印加され
たときにプルアップ用ＭＯＳＦＥＴ Ｐ１のゲートに所
定の電位を与えるだ２の実施例におけるＭＯＳＦＥＴ
Ｎ４と、Ｐ１のゲートにデータ信号を伝える伝送ＭＯＳ
ＦＥＴ Ｎ５としてＮチャネルＭＯＳＦＥＴの代わりに
Ｃ−ＭＯＳトランスミッ，ションゲートＴＧ１，ＴＧ２
を用いている点と、このトランスミッションゲートＴＧ
１を制御するためインバータＩＮＶ３を追加している点
である。
【００２７】図４には本発明に係るプッシュプル型出力
回路の第４の実施例の回路図が示されている。
回路の第４の実施例の回路図が示されている。
【００２８】この実施例の出力回路が第１実施例の回路
と異なる点は、出力段をバイポーラ・トランジスタＴ
１，Ｔ２で構成する代わりにＭＯＳＦＥＴを使用するよ
うにしている点である。すなわち、プルダウン側側の出
力トランジスタＴ２の代わりに出力ノードｎ１と接地点
との間にＮチャネルＭＯＳＦＥＴＮ６が接続されそのゲ
ートに内部回路からのデータ信号／Ｄが論理ゲートＧ２
を介して供給されるように構成されている。なお、プッ
シュ側にはプルアップ用のＭＯＳＦＥＴ Ｐ１があるの
で、このＭＯＳＦＥＴ Ｐ１のサイズを所望の出力電流
を流せるように設計してやれば良く、ＭＯＳＦＥＴ Ｐ
１と別個に出力ＭＯＳＦＥＴを設ける必要はない。
と異なる点は、出力段をバイポーラ・トランジスタＴ
１，Ｔ２で構成する代わりにＭＯＳＦＥＴを使用するよ
うにしている点である。すなわち、プルダウン側側の出
力トランジスタＴ２の代わりに出力ノードｎ１と接地点
との間にＮチャネルＭＯＳＦＥＴＮ６が接続されそのゲ
ートに内部回路からのデータ信号／Ｄが論理ゲートＧ２
を介して供給されるように構成されている。なお、プッ
シュ側にはプルアップ用のＭＯＳＦＥＴ Ｐ１があるの
で、このＭＯＳＦＥＴ Ｐ１のサイズを所望の出力電流
を流せるように設計してやれば良く、ＭＯＳＦＥＴ Ｐ
１と別個に出力ＭＯＳＦＥＴを設ける必要はない。
【００２９】以上説明したように上記実施例は、電源電
圧端子間に２つのトランジスタが直列形態に接続されて
なるプッシュプル型出力回路を有する半導体集積回路に
おいて、出力回路を構成するプッシュ側の出力トランジ
スタと並列にプルアップ用のＰチャネルＭＯＳＦＥＴを
接続するとともに、該ＭＯＳＦＥＴのリーク電流経路を
遮断するためのＭＯＳＦＥＴを設けるようにしたので、
出力レベルが低下せずしかも出力端子に外部から高電圧
が入ってきたときにリーク電流の流れるおそれのないプ
ッシュプル型出力回路を実現することができるという効
果がある。
圧端子間に２つのトランジスタが直列形態に接続されて
なるプッシュプル型出力回路を有する半導体集積回路に
おいて、出力回路を構成するプッシュ側の出力トランジ
スタと並列にプルアップ用のＰチャネルＭＯＳＦＥＴを
接続するとともに、該ＭＯＳＦＥＴのリーク電流経路を
遮断するためのＭＯＳＦＥＴを設けるようにしたので、
出力レベルが低下せずしかも出力端子に外部から高電圧
が入ってきたときにリーク電流の流れるおそれのないプ
ッシュプル型出力回路を実現することができるという効
果がある。
【００３０】また、出力端子に外部から高電圧が入って
きたときにプルアップ用ＭＯＳＦＥＴのチャネルを通し
て流れるリーク電流経路を遮断するために設けた上記Ｍ
ＯＳＦＥＴは、出力端子の電位によって制御されるよう
にしたので、簡単な構成で上記リーク電流を遮断するこ
とができるという効果がある。
きたときにプルアップ用ＭＯＳＦＥＴのチャネルを通し
て流れるリーク電流経路を遮断するために設けた上記Ｍ
ＯＳＦＥＴは、出力端子の電位によって制御されるよう
にしたので、簡単な構成で上記リーク電流を遮断するこ
とができるという効果がある。
【００３１】さらに、入出力部あるいは内部回路部にバ
イポーラ・トランジスタと相補型ＭＯＳＦＥＴからなる
Ｂｉ−ＣＭＯＳ回路を有する場合には、プロセスを何等
変更することなく上記実施例を適用することができると
いう効果がある。
イポーラ・トランジスタと相補型ＭＯＳＦＥＴからなる
Ｂｉ−ＣＭＯＳ回路を有する場合には、プロセスを何等
変更することなく上記実施例を適用することができると
いう効果がある。
【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例の出力段に設けられている耐圧補強用のダイオ
ードＤ１を省略してもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例の出力段に設けられている耐圧補強用のダイオ
ードＤ１を省略してもよい。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉ−
ＣＭＯＳ集積回路に適用した場合について説明したがこ
の発明はそれに限定されるものでなく、プッシュプル型
出力回路を有する半導体集積回路一般に利用することが
できる。
なされた発明をその背景となった利用分野であるＢｉ−
ＣＭＯＳ集積回路に適用した場合について説明したがこ
の発明はそれに限定されるものでなく、プッシュプル型
出力回路を有する半導体集積回路一般に利用することが
できる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３５】すなわち、出力レベルが低下せずしかもリ
ーク電流の流れるおそれのないプッシュプル型出力回路
を実現することができる。
ーク電流の流れるおそれのないプッシュプル型出力回路
を実現することができる。
【図１】本発明に係るプッシュプル型出力回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】本発明に係るプッシュプル型出力回路の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【図３】本発明に係るプッシュプル型出力回路の第３の
実施例を示す回路図である。
実施例を示す回路図である。
【図４】本発明に係るプッシュプル型出力回路の第４の
実施例を示す回路図である。
実施例を示す回路図である。
【図５】従来のプッシュプル型出力回路の一例を示す回
路図である。
路図である。
【図６】本発明に先立って検討したプッシュプル型出力
回路を示す回路図である。
回路を示す回路図である。
【図７】図６のプッシュプル型出力回路のプルアップ用
ＭＯＳＦＥＴ Ｐ１の寄生ダイオードとリーク電流経路
を示す模式図である。
ＭＯＳＦＥＴ Ｐ１の寄生ダイオードとリーク電流経路
を示す模式図である。
Ｔ１ プッシュ側トランジスタ Ｔ２ プルダウン側トランジスタ Ｐ１ プルアップ用ＭＯＳＦＥＴ
Claims (10)
- 【請求項１】 第１の電源電圧端子と第２の電源電圧端
子との間に２個のトランジスタが直列に接続されてなる
プッシュプル型出力回路を有する半導体集積回路におい
て、 上記プッシュプル型出力回路を構成するプッシュ側の出
力トランジスタと並列にプルアップ用のＰチャネルＭＯ
ＳＦＥＴを接続するとともに、該ＭＯＳＦＥＴのリーク
電流経路を遮断するためのＭＯＳＦＥＴを設けたことを
特徴とする半導体集積回路。 - 【請求項２】 上記リーク電流経路遮断用ＭＯＳＦＥＴ
は、上記プルアップ用ＭＯＳＦＥＴのソース・ドレイン
領域基体領域との間に存在する寄生ダイオードを通して
流れるリーク電流を遮断するＭＯＳＦＥＴであることを
特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記リーク電流経路遮断用ＭＯＳＦＥＴ
は、上記プルアップ用ＭＯＳＦＥＴのチャネルを通して
流れるリーク電流を遮断するＭＯＳＦＥＴであることを
特徴とする請求項１に記載の半導体集積回路。 - 【請求項４】 上記リーク電流経路遮断用ＭＯＳＦＥＴ
は、上記プルアップ用ＭＯＳＦＥＴのソース・ドレイン
領域基体領域との間に存在する寄生ダイオードを通して
流れるリーク電流を遮断するＭＯＳＦＥＴおよび上記プ
ルアップ用ＭＯＳＦＥＴのチャネルを通して流れるリー
ク電流を遮断するＭＯＳＦＥＴであることを特徴とする
請求項１に記載の半導体集積回路。 - 【請求項５】 上記プルアップ用ＭＯＳＦＥＴのソース
・ドレイン領域基体領域との間に存在する寄生ダイオー
ドを通して流れるリーク電流を遮断するＭＯＳＦＥＴ
は、ソース・ドレイン端子が上記プルアップ用ＭＯＳＦ
ＥＴの基体と第１の電源電圧端子に接続されゲート端子
が第１の電源電圧端子に接続された第１のＮチャネルＭ
ＯＳＦＥＴと、ソース・ドレイン端子が上記プルアップ
用ＭＯＳＦＥＴの基体と出力端子に接続されゲート端子
が出力端子に接続された第２のＮチャネルＭＯＳＦＥＴ
であることを特徴とする請求項２および４に記載の半導
体集積回路。 - 【請求項６】 上記プルアップ用ＭＯＳＦＥＴのチャネ
ルを通して流れるリーク電流を遮断するＭＯＳＦＥＴ
は、ソース・ドレイン端子が上記プルアップ用ＭＯＳＦ
ＥＴのゲート端子と出力端子に接続されゲート端子が第
１の電源電圧端子に接続されたＰチャネルＭＯＳＦＥＴ
であることを特徴とする請求項３または４に記載の半導
体集積回路。 - 【請求項７】 上記出力端子の電圧と所定の電圧とを比
較するコンパレータを備えるとともに、上記プルアップ
用ＭＯＳＦＥＴのチャネルを通して流れるリーク電流を
遮断するＭＯＳＦＥＴはソース・ドレイン端子が上記プ
ルアップ用ＭＯＳＦＥＴのゲート端子と出力端子に接続
されゲート端子に上記コンパレータの出力端子が接続さ
れ、出力電圧が上記所定の電圧よりも高くなったときに
導通されるように構成されてなることを特徴とする請求
項３または４に記載の半導体集積回路。 - 【請求項８】 上記プッシュプル型出力回路を構成する
プッシュ側の出力トランジスタとプルダウン側のトラン
ジスタは、各々ＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴで構成されていることを特徴とする請求項１
〜７に記載の半導体集積回路。 - 【請求項９】 上記プッシュプル型出力回路を構成する
プッシュ側のＰチャネルＭＯＳＦＥＴと上記プルアップ
用のＰチャネルＭＯＳＦＥＴとが一体であることを特徴
とする請求項８に記載の半導体集積回路。 - 【請求項１０】 請求項１〜７に記載の半導体集積回路
であって、入出力部あるいは内部回路部にバイポーラ・
トランジスタと相補型ＭＯＳＦＥＴからなるＢｉ−ＣＭ
ＯＳ回路を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045106A JPH10242836A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045106A JPH10242836A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242836A true JPH10242836A (ja) | 1998-09-11 |
Family
ID=12710032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9045106A Pending JPH10242836A (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242836A (ja) |
-
1997
- 1997-02-28 JP JP9045106A patent/JPH10242836A/ja active Pending
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