JPS61234622A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61234622A JPS61234622A JP60075726A JP7572685A JPS61234622A JP S61234622 A JPS61234622 A JP S61234622A JP 60075726 A JP60075726 A JP 60075726A JP 7572685 A JP7572685 A JP 7572685A JP S61234622 A JPS61234622 A JP S61234622A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- channel
- threshold voltage
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路、特にＣ−ＭＯＳインバータ
のバックゲートバイアスが変動しても論理しきい値電圧
が変化しない構造に関するものである。
のバックゲートバイアスが変動しても論理しきい値電圧
が変化しない構造に関するものである。
〔従来の技術〕 ・
第２図は従来のＣ’−ＭＯＳインバータであり、Ｐｆ−
ｖンネル′ｈＡＯ８電界効果トランジスタ１とＮチャン
ネルＭＯ８電界効果トランジスタ２とが低電圧源（＋Ｖ
ｃｃ、） ６とマイナス電圧源（Ｖｓｓ）８間に直列に
接続されている。ＰチャンネルＭＯ８電界効果トランジ
スタ１とＮチャンネルＭＯ８電界効果トランジスタ２と
の相方のゲートが入力端子４に接続され、相方のドレイ
ン接続点が出力端子５に接続されている。Ｐチャンネル
ＭＯ８電界 ゛効果トランジスタｌのバックゲー
トには高電圧源（＋ＶＤＤ ） ７が接続され、Ｎチャ
ンネルＭＯ８電界効果トランジスタ２０バックゲートは
マイナス電圧源８に接続されていする。
ｖンネル′ｈＡＯ８電界効果トランジスタ１とＮチャン
ネルＭＯ８電界効果トランジスタ２とが低電圧源（＋Ｖ
ｃｃ、） ６とマイナス電圧源（Ｖｓｓ）８間に直列に
接続されている。ＰチャンネルＭＯ８電界効果トランジ
スタ１とＮチャンネルＭＯ８電界効果トランジスタ２と
の相方のゲートが入力端子４に接続され、相方のドレイ
ン接続点が出力端子５に接続されている。Ｐチャンネル
ＭＯ８電界 ゛効果トランジスタｌのバックゲー
トには高電圧源（＋ＶＤＤ ） ７が接続され、Ｎチャ
ンネルＭＯ８電界効果トランジスタ２０バックゲートは
マイナス電圧源８に接続されていする。
上述した従来のＣＭＯＳインバータは高電圧源７ （＋
ＶＤ、Ｄ ）が上昇した場合、低電圧源５ （＋Ｖｃｃ
）が一定であるならばＰチャンネル型ＭＯ８電界効果
トランジスタ１のバックゲート電圧ＶＢ８も上昇するた
め、このＰチャンネル型ＭＯ８電界効果トランジスタ１
のしきい値電圧（ＩＶＴＰＩ）は大きくなる。その結果
このＣＭＯＳインバータのしきい値電圧に下ることにな
る。したがって、高電圧源７（＋ＶＤＤ）によシこの回
路の論理しきい値電圧が変化するという欠点がある。
ＶＤ、Ｄ ）が上昇した場合、低電圧源５ （＋Ｖｃｃ
）が一定であるならばＰチャンネル型ＭＯ８電界効果
トランジスタ１のバックゲート電圧ＶＢ８も上昇するた
め、このＰチャンネル型ＭＯ８電界効果トランジスタ１
のしきい値電圧（ＩＶＴＰＩ）は大きくなる。その結果
このＣＭＯＳインバータのしきい値電圧に下ることにな
る。したがって、高電圧源７（＋ＶＤＤ）によシこの回
路の論理しきい値電圧が変化するという欠点がある。
本発明によればＰチャンネル型およびＮチャンネル型の
電界効果トランジスタが直列に接続され、この直列に接
続したＭＯ８電界効果トランジスタのうち特別のバック
ゲート電圧が与えられない電界効果トランジスタのソー
スにゲートとドレインを接続した特別のバックゲート電
圧を与えられた電界効果トランジスタと同じチャンネル
壓の電界効果トランジスタを接続した半導体装置を得る
。
電界効果トランジスタが直列に接続され、この直列に接
続したＭＯ８電界効果トランジスタのうち特別のバック
ゲート電圧が与えられない電界効果トランジスタのソー
スにゲートとドレインを接続した特別のバックゲート電
圧を与えられた電界効果トランジスタと同じチャンネル
壓の電界効果トランジスタを接続した半導体装置を得る
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例による回路図である。
低電圧源（＋Ｖｃｃ）６とマイナス電圧源８との間にＰ
チャンネル型ＭＯ８電界効果トランジスタ１と３とＮチ
ャンネル型ＭＯ８ｉ界効果トランジスタ２とが直列に接
続されている。Ｐチャンネル型ＭＯ８電界効果トランジ
スタ３は、高電圧源（＋ＶＤＤ ）７の変化による論理
しきい値電圧の変化を補償するためのもので、２つのＰ
チャンネル型ＭＯ８電界効果トランジスタ１と３のバッ
クゲートは高電圧源（＋ＶＤＤ）７に接続され、Ｎチャ
ンネル型ＭＯ８電界効果トランジスタ２のソース・バッ
クゲート、 間は短絡されている入力端子４はＰおよ
びＮチャンネルｆｉＭＯ８電界効果トランジスタ１．２
のゲートに、出力端子５はこれらトランジスタ１．２の
ドレインにそれぞれ接続されている。
チャンネル型ＭＯ８電界効果トランジスタ１と３とＮチ
ャンネル型ＭＯ８ｉ界効果トランジスタ２とが直列に接
続されている。Ｐチャンネル型ＭＯ８電界効果トランジ
スタ３は、高電圧源（＋ＶＤＤ ）７の変化による論理
しきい値電圧の変化を補償するためのもので、２つのＰ
チャンネル型ＭＯ８電界効果トランジスタ１と３のバッ
クゲートは高電圧源（＋ＶＤＤ）７に接続され、Ｎチャ
ンネル型ＭＯ８電界効果トランジスタ２のソース・バッ
クゲート、 間は短絡されている入力端子４はＰおよ
びＮチャンネルｆｉＭＯ８電界効果トランジスタ１．２
のゲートに、出力端子５はこれらトランジスタ１．２の
ドレインにそれぞれ接続されている。
接続点ａにはＰチャンネル型ＭＯ８電界効果トランジス
タ３のゲートとドレインとが接続されているため、この
接続点ａはＰチャンネル型ＭＯ８電界効果トランジスタ
３のしきい値電圧（ＩＶＴＰＩ）に保たれている。とこ
ろで高電圧源（＋ＶＤＤ）７が上昇し、ＰおよびＮチャ
ンネル型ＭＯ８′を界効果トランジスタ１．２で構成さ
れる論理しきい値電圧が下がったとする。ところが、こ
の時Ｐチャンネル型ＭＯ８電界効果トランジスタ３のソ
ース−パックゲート間電圧が上昇するため、接続点ａの
電圧が上昇する。その結果、この回路の論理し′きい値
電圧は一定に保たれる。
タ３のゲートとドレインとが接続されているため、この
接続点ａはＰチャンネル型ＭＯ８電界効果トランジスタ
３のしきい値電圧（ＩＶＴＰＩ）に保たれている。とこ
ろで高電圧源（＋ＶＤＤ）７が上昇し、ＰおよびＮチャ
ンネル型ＭＯ８′を界効果トランジスタ１．２で構成さ
れる論理しきい値電圧が下がったとする。ところが、こ
の時Ｐチャンネル型ＭＯ８電界効果トランジスタ３のソ
ース−パックゲート間電圧が上昇するため、接続点ａの
電圧が上昇する。その結果、この回路の論理し′きい値
電圧は一定に保たれる。
イ発明の効果〕
以上説明したように本発明は、従来のＣ−ＭＯ８インバ
ータのマイナス電源側のＭＯ８’電界効果トランジスタ
のソースにゲートとドレインを接続した他方のチャンネ
ル型のＭＯ８電界効果トランジスタを挿入することによ
シ、高電圧源（＋ＶＤＤ）が変“化して鬼論理しきい値
電圧を一定に保つことができる効果がある。
ータのマイナス電源側のＭＯ８’電界効果トランジスタ
のソースにゲートとドレインを接続した他方のチャンネ
ル型のＭＯ８電界効果トランジスタを挿入することによ
シ、高電圧源（＋ＶＤＤ）が変“化して鬼論理しきい値
電圧を一定に保つことができる効果がある。
第１図は本発明の一実施例によるＣ−ＭＯ８インバータ
の回路図−１１ｇ２図は従来のＣ−ＭＯ８インバータの
回路図である。 □゛ １１．３・・・・・・Ｐチ
ャンネル型Ｍ′σ８電界効果トラゾジスタ、２・・・・
・・Ｎチャンネル型ＭＯ８電界効果 。 トランジスター４・・・・・・入力端子、５・・・・・
・出力端子、６・・・・・・低電圧源（＋Ｖｃｃ）、７
・・・・・・高電圧源（＋ＶＤＤ）、８・・・・・・マ
イナス電源（Ｖｓｓ）。 □ ′ 第２ 図 ｉｎｌ−
の回路図−１１ｇ２図は従来のＣ−ＭＯ８インバータの
回路図である。 □゛ １１．３・・・・・・Ｐチ
ャンネル型Ｍ′σ８電界効果トラゾジスタ、２・・・・
・・Ｎチャンネル型ＭＯ８電界効果 。 トランジスター４・・・・・・入力端子、５・・・・・
・出力端子、６・・・・・・低電圧源（＋Ｖｃｃ）、７
・・・・・・高電圧源（＋ＶＤＤ）、８・・・・・・マ
イナス電源（Ｖｓｓ）。 □ ′ 第２ 図 ｉｎｌ−
Claims (1)
- Ｐチャンネル型電界効果トランジスタとＮチャンネル型
電界効果トランジスタとを互いに直列に接続して構成さ
れるＣＭＯＳ型インバーター回路のバックゲート電圧が
与えられるトランジスタと同じチャンネル型の電界効果
トランジスタを前記バックゲート電圧が与えられない電
界効果トランジスタのソースにゲートとドレインを互い
に接続し、接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075726A JPS61234622A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075726A JPS61234622A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234622A true JPS61234622A (ja) | 1986-10-18 |
Family
ID=13584559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075726A Pending JPS61234622A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0893885A2 (en) * | 1997-06-17 | 1999-01-27 | NEC Corporation | Small amplitude signal output circuit |
-
1985
- 1985-04-10 JP JP60075726A patent/JPS61234622A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0893885A2 (en) * | 1997-06-17 | 1999-01-27 | NEC Corporation | Small amplitude signal output circuit |
| EP0893885A3 (en) * | 1997-06-17 | 1999-03-31 | NEC Corporation | Small amplitude signal output circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825695A (en) | Semiconductor device for reference voltage | |
| US6211725B1 (en) | Low powder CMOS circuit | |
| US4346310A (en) | Voltage booster circuit | |
| JPH0629826A (ja) | レベル変換回路 | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| JPS61234622A (ja) | 半導体集積回路 | |
| JPH04269011A (ja) | レベルシフト回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| KR950034763A (ko) | 반도체 집적회로 장치 | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JPS61237515A (ja) | インバ−タ回路 | |
| JPH0575205B2 (ja) | ||
| JPS61214614A (ja) | 出力バツフア回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JPS61237509A (ja) | シユミツト・トリガ−回路 | |
| JPS62120064A (ja) | 集積回路 | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH04103215A (ja) | 半導体集積回路の入力回路 | |
| US6559700B2 (en) | Semiconductor integrated circuit | |
| JPS6119227A (ja) | Ｍｏｓ入力回路装置 | |
| JPS63299161A (ja) | Ｃｍｏｓインバ−タ回路装置 | |
| JPS6162230A (ja) | インタ−フエ−ス回路 | |
| JP2594539B2 (ja) | 差動増幅器 | |
| JP3254635B2 (ja) | 半導体装置 |