TWI232482B - Semiconductor device - Google Patents

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TWI232482B TW092116392A TW92116392A TWI232482B TW I232482 B TWI232482 B TW I232482B TW 092116392 A TW092116392 A TW 092116392A TW 92116392 A TW92116392 A TW 92116392A TW I232482 B TWI232482 B TW I232482B
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Description

1232482 玖、發明說明： 【相關案交叉引用】 本申請案係基於於2002年6月18日申請之先前日本專利 申請案第2002-176880號，並主張其優先權力；其全部内容 以引用方式併入本發明中。 【發明所屬之技術領域】 係關於一種 改良焊墊電 本發明係關於一種半導體裝置，具體而今， 具有多層Cu(銅）佈線以及一種用於引線焊接之 極結構的半導體裝置。 【先前技術】 按照慣例’具有Cu体線之一 LSI(大規模積體電路）之焊栽 電極通常擁有一用於保護㈤旱塾之乂（銘）頂蓋層。其原因係
Cu《耐腐㈣抗氧化性較⑽低。尤其在_使用引線焊接 《產品中’因為很難在Cu上直接進行料，故—般使用一 A1頂蓋層。 但即使以此種方式形成了仰蓋層，由於f要經常對其 仃抓測’故將使其表面變得粗糙或剝離，而這又合引起 各種問題’譬如使、線路焊接之良率τ降或由於暴露㈣ 而使佈線銹料等。另夕卜，根據不同之產品，⑽頂蓋層 =測將於其㈣料“料乡次，這將使 得更為突出。 所'’即使於〜焊勢表面上形成Α1頂蓋層(正如通常 所：施的)，由於探測所產生之機械壓 ，譬如使料料之。-85933 1232482 為解决上述問喊，已建議有一如圖】所示斷面之結構。盆 中未將Cu焊塾及A1頂蓋層進行層壓，而是在其中間佈置： 絕緣膜（層_)’0錢&_及線料制纽 果變為最小。 更為明確地’如圖1所示，一層間絕緣膜42形成於基板4〇 上’該基板擁有-Cu佈線41以及―預先形成之㈣線^ 涔墊邵分41a ’而一 A1頂蓋層44則形成於該絕緣膜42上；再 於覆蓋焊墊部分41a之該層間絕緣膜42内形成多個接觸孔43 ，而A1頂盍層44則透過這些接觸孔43與烊墊部分4U電性連 接。在此種結構中，由於絕緣膜42被佈置於八丨頂蓋層44下 面’故現在已能防止由探測所造成之表面粗糙或剥離而導 致之線路焊接之良率下降，同時亦能防止由於以焊墊之暴 路而引起之佈線錐·蚀。 但疋’當接觸孔4 3位於一焊塾開口下面時（如圖1之結構所 示）’此時層間絕緣膜42在頂蓋層44及佈線焊墊4 1 a之間起隔 離作用，結果會導致一個問題，即：絕緣膜42可能會被上 述探測所導致之機械壓力所損壞，一旦此絕緣膜42被損壞 ，則亦可能導致其下面之Cu佈線4 1損壞。 【發明内容】 一種依照本發明之一具體實施例之半導體裝置包括： 一基板； 一以預定圖案形成於該基板之上之佈線，該佈線上擁有 一用於外部連接之焊墊部分； 一形成於該基板之上之層間絕緣膜，其覆蓋該佈線並擁
ij/ U 85933 -6- 1232482 有一用於接觸該佈線之一焊墊部分之接觸孔；以及 一形成於該層間絕緣膜上之頂蓋層，該頂蓋層透過形成 於該層間絕緣膜内之該接觸孔與該佈線之該焊墊部分電性 連接； 其中該佈線及該頂蓋層從該接觸孔處以相反之方向向外 延伸。 一種依照本發明之另一具體實施例之半導體裝置包括： 一基板； 一以預定圖案形成於該基板上之佈線，該佈線上擁有用 於外部連接之一焊墊部分； 一形成於該基板上之層間絕緣膜，其覆蓋該佈線並擁有 一用於接觸該佈線之一焊墊部分之接觸孔；以及 一形成於該層間絕緣膜上之頂蓋層，該頂蓋層透過形成 於該層間絕緣膜内之該接觸孔與該佈線之該焊墊部分電性 連接； 其中該頂蓋層之一端部被定位於該接觸孔處，而該頂蓋 層從該接觸孔處以異於該佈線圖案之延伸方向向外延伸。 一種依照本發明之另一具體實施例之半導體裝置包括： 一基板； 一形成於該基板之上之η層佈線（11為2或更大之一整數）， 該η層佈線之相鄰兩三層透過與佈線接觸之一接觸孔互相 電性連接；以及 一透過與焊墊相接觸之接觸孔與一最上層（第^層）佈線電 性連接之頂蓋層； 85933 1232482 其中該最上層佈線與該頂蓋層從用於接觸悍塾之該接觸 孔處以相反之方向向外延伸，而位於該n層佈線較上部分之 層具有如下之結構’即第丨層（i $ n)與第丨_ 1層佈線從用於接 觸佈線之該接觸孔處以相反之方向向外延伸。 【實施方式】 k本發明所導出之一研究結果中發現，在如圖1所示結構 <情形中，除會損壞絕緣膜以外，尚存在另外一個問題， 即有可能產生電流集中。圖2及圖3即顯示運用有限元素法 來分析電流密度分佈所得之結果。具體而言，圖2顯示一用 於有限7C素分析中之接觸部分之佈局模型之透視圖；另一 方面，圖3則顯示一接觸部分處之電流分佈截面示意圖。如 圖3所示，在接觸部分之一側壁處產生一電流集中，其中之 最大電泥密度可高達5.891 ηιΑ/μιη2(毫安培/平方微米）。 具體而言，在如圖1所示結構之情形中，當考慮電流流動 方向時，電流集中可發生於接觸部分之内側壁處（其為最短 (電流路徑），因此會由於電遷移之產生而降低佈線之可靠 性。 另一方面，依照本發明之具體實施例，由於佈線及頂蓋 層從一接觸孔處以相反之方向向外延伸，此時電流在接觸 4刀之路徑·頂盍層—烊墊部分—佈線可被允許散開，故可 減輕接觸孔側壁處之電流集中度。此外，由於除接觸孔部 分外，佈線層並不位於頂蓋層之下，故現在已能提高接觸 面抵抗破壞性處理（譬如探測及線路焊接等）之能力，從而亦 可提高接觸面抵抗電遷移之可靠性。 85933 1232482
(第一具體實施例）
焊墊電極結構之斷面視圖；
金屬镶嵌法而形成， <表面區域；另外，被設計成與頂蓋 11部分，係由一從該Cu体線11上延伸 順便提及，該Cu佈線11係採用所謂之 其中首先於半導體基板上所沈積之絕 緣膜中形成一凹槽，然後再將Cu埋入此凹槽中，並按需要 先行插入一邊界金屬，最後再將所形成之表面抛光使其變 平，從而形成該Cu佈線11。 於該基板10及該佈線11上沈積一由Si〇2(二氧化矽）所形 成之層間絕緣膜12，並於該層間膜之一部分處形成一接觸 孔13。此接觸孔1 3位於靠近該Cu佈線丨丨之該“焊墊部分丨^ 之右端處。順便提及，接觸孔13之數量並非必然被侷限於 (亦可為一或更夕）’其可沿該C u焊塾邵分11 a之右端部排 列。 在該接觸孔1 3内、以及該層間絕緣膜1 2上，佈置一由冬 有少量Cu(0.5%)之Al-Cu層所覆蓋之Al·焊墊（頂蓋層）14。此 頂蓋層14透過該接觸孔13與該Cu焊墊部分1U電性連接。在 此具體實施例中，該頂蓋層14係以此種方式來形成，即接 觸孔13被定位於靠近頂蓋層14之左端處，亦即，該Cu佈線 85933 1232482 Η與頂蓋層1 4從該接觸孔1 3處以相反之方向向外延伸。 順便提及，該頂蓋層14並不以如下之方式來構建，即透 過一連接線來延伸用於外部連接之焊墊圖案部分、並將此 延伸端透過該接觸孔1 3與該佈線11電性連接；而是以如下方 式來構建，即不使用連接線而透過該接觸孔13將該頂蓋層 14之焊墊圖案部分與該Cu佈線1J之該焊墊部分Ua直接相 連。以此種方式來構建該頂蓋層14之原因在於：假如運用 一連接線來延伸該頂蓋層14之焊墊圖案部分，則在頂蓋層 1 4内所形成之此狹窄連線將會導致產生電流集中。 於該A1頂蓋層14上沈積一由SiN/Si〇2(氮化矽/二氧化石夕） 所形成之鈍化絕緣膜1 5，此鈍化絕緣膜1 5具有一焊塾開口 1 6，其能將外部導線焊接導向該A1頂蓋層14。此外，於該 鈍化絕緣膜1 5上還另外沈積有一聚醜亞胺膜（未输出）。 順便提及，儘管可對此等層面及膜之厚度進行隨意選擇 ，但在本具體實施例中’膜厚度被設置為（譬如）：該Cu佈線 11之厚度為1 μιη、該層間絕緣膜12之厚度為〇·5 μηι以及該 Α1頂蓋層14之厚度為1 μιη。另外，儘管圖4只顯示了 一個焊 墊電極結構，但當然可有多個電極結構，譬如用於電源、 接地、信號線之電極結構等。亦可將本具體實施例之構造 應用於所有此等焊蟄電極之設計中，或者僅將其應用於允 許通過大電流之焊墊電極設計中，譬如用於電源及接地之 焊墊電極中等。 當以此種方式來構建焊塾電極時，從電極（即該Α1頂蓋層 1 4 ’其知塾開口 1 6上’焊有導線並透過該導線與外部裝置電 85933 -10- 1232482 性連接）上所加之電流，被允許從該A1頂蓋層14與該Cu焊墊 部分11 a之間之接觸部分流向該Cu佈線11 (如圖5中箭頭所指） 。亦即，從該A1頂蓋層14上所提供之電流，總是被允許單向 地流向該基板1 0之主表面，而不會有電流在接觸部分上側 之流向與其在接觸部分下側之流向相反之現象出現；同樣 地，從該Cu佈線11流向該八1頂蓋層14之電流，總是被允許 單向地流向該基板10之主表面，而不會有電流在接觸部分 上側之流向與其在接觸部分下側之流向相反之現象出現。 圖6及圖7顯示運用有限元素法來對電流密度分佈進行分 析所得之結果。具體而言，圖6顯示一用於有限元素分析法 中之接觸部分之佈局模型透視圖。更具體地，該A1頂蓋層 14之一端被重疊於該Cu焊墊部分1 la之一端上，而該Cu焊塾 部分11 a則透過多個接觸孔1 3與該A1頂蓋層14電性相連。而 圖7則為一顯示於如圖6所示之接觸部分之電流分佈之斷面 示意圖。 如圖7所示，在接觸部分側壁處之電流集中度與圖3所示 之電流集中度相比已被減至最小，其中之最大電流密度被 減至3.03 9 mA/μιη2 ;亦即，與圖3所示之例子相比，在本具 體實施例中之最大電流密度被大約減少了 48%。換言之，允 件 >瓦過一’焊塾之電流密度可增大4 8 % ’故可將本具體實施例 應用於較高規格產品之設計中。 如上所述，依照本具體實施例，由於該Cu佈線11及該頂 蓋層1 4從該接觸孔1 3處以相反之方向向外延伸，則頂言展 1 4 —焊塾部分11 佈線11之電流流向，總是被單向地導向
Q7S 85933 1232482 該基板1 0之主表面；同樣地，佈線1 1 焊蟄部分1 1 頂蓋 層14之電流流向，亦總是被單向地導向該基板1〇之主表面 。結果現在已能減輕在該接觸孔1 3側壁處之電流集中度。 另外，由於該Cu佈線11未被置於該頂蓋層14之焊接部分以 下’故即使在線路焊接時將層間絕緣膜損壞，會嚴重地影 響到该佈線11的機率亦很低，因此現在已能提高焊塾電極結 構之可靠性。 (第二具體實施例） 圖8為依照本發明一第二具體實施例之一半導體裝置之 焊塾電極結構之斷面視圖。順便提及，與圖4相同之部分係 以相同之代號表示，以省去其詳細解釋。 在第一具體實施例中，為減小該A1頂蓋層接觸部分之電 流集中度（此處更可能產生電遷移），焊墊電極之結構被構建 成：A1頂蓋層—最上層Cu佈線，以及最上層Cu佈線->A1頂 蓋層之電〉瓦流向均為單向。而在第二具體實施例中，A1頂 蓋層14 —最上層Cu佈線—較低層Cu佈線，以及較低層Cu佈 線->最上層Cu佈線->A1頂蓋層14之電流流向，亦被控制成能 減小該Cu佈線層之間之接觸部分之電流集中度。亦即，根 據各種不同之產品或個別焊墊，從焊接導線上所引入之電 成係大體上不分開地從最上層C u佈線流向較低層佈線。亦 在此情形中，最上滑Cu佈線及較低層Cu佈線被如此配置， 即不會有接觸部分之較上側電流方向與其較下側電流方向 相反之現象發生。 更具體而言，如圖8所示，一 C u佈線1 1被嵌入該基板1 0中 85933 -12- 1232482 ，而一層間絕緣膜32以及一 Cu佈線3 1以一整體圖案之形式 被佈置於該基板1 0之上。順便提及，正如該Cu佈線丨丨之情 形一樣，該Cii佈線31亦可採用金屬鑲嵌法來形成。此外， 取好能形成一如此之圖案，即透過A1焊塾（頂蓋層）1 4從一相 應之:tf接線上所加之全邵電流，可被加於一較低層Cu佈線 11上；且對圖案可進行如下構造，即其一旦有分開之部分可 再一次重新組合。該Cu佈線11與該Cu佈線3丨透過形成於該 層間絕緣膜32内之接觸孔33電性相連。在該層間絕緣膜32 及該Cu佈線3 1上佈置有一由Si〇2所構成之層間絕緣膜12， 而在此層間絕緣膜12之一部分處則形成一接觸孔13，正如 前述第一具體實施例之情形一樣。 以第一具體貫施例所顯示之同樣方式，於該層間絕緣膜 1 2上形成一頂盍層1 4，該頂蓋層透過接觸孔丨3與Cu佈線3 j 電性相連。在該頂盍層1 4上佈置一鈍化絕緣膜丨5，並在該 鈍化絕緣膜1 5内形成一用於將導線焊於頂蓋層丨4之上之焊 塾開口 1 6。 在此情形中，在靠近Cu佈線3 1之右端形成接觸孔丨3，而 A1頂盍層1 4則被形成為：其左端被定位成與接觸孔丨3相吻 合，亦即，Cu佈線31及A1頂蓋層14從接觸孔13處以相反之 方向向外延伸。此外，一接觸孔33被形成為與Cu佈線丨丨之 右騎相吻合，而該Cu佈線3 1則被形成為其左端與該接觸孔 33相吻合，亦即Cu佈線11與Cu佈線31從該接觸孔33處以相 反之方向向外延伸。 當以此種方式來構造焊墊電極時，如圖9所示，在頂蓋層 85933 1232482 14 —最上層Cu佈線31之情形中，從頂蓋層14流向一較低層 Cu体線1 1之電流將流向圖之左方；甚至在最上層Cu佈線 3 1 較低層C u佈線11之情形中，上述之電流亦將流向圖之 左方。亦即，電流總是被允許單向地流向基板1 〇之主表面 。即使在較低層Cu佈線11 —最上層Cu佈線31、以及最上層 C u佈線3 1 頂蓋層1 4之情形中’電流之流向亦總是為單向 。因此，現已能緩減接觸孔13及33側壁處之電流集中度。 順便提及，當最上層C u佈線3 1被形成如下之圖案時，即 其於該上部接觸孔1 3及該下部接觸孔33中間處被彎曲，此 時最上層Cu佈線3 1->較低層Cu佈線11，以及較低層Cu佈線 11 最上層Cu佈線3 1之電流方向將被設定成相關於最上層 Cu佈線31圖案之方向。 以於Cu佈線3 1、甚至於Cu佈線11情形中所採用之同樣方 式’從Cu佈線3 1上所加之電流，可被允許幾乎不分開地從 C u佈線11流向較低層佈線（未緣出）。同樣於該情形中，對該 較低層佈線可進行如下之配置，即將從Cu佈線丨丨流向較低 層佈線之電流向圖之左方傳遞。但假如該Cu佈線丨丨被形成 一如此之圖案，即其中間部分被分開以使從該Cll佈線3 1所 加上之電流被該Cu佈線11所分開，並將其分配給多個較低 層佈線時，則對從Cu佈線11流向此等多個較低層佈線之電 流>JfL向無特別之限制。 另外，如圖8所示，由於佈線層丨丨及）！沒有被置於頂蓋層 14之下，故即使層間絕緣膜12在引線焊接時被損壞，亦不 會嚴重地影響到佈線層丨丨及^。因此，現今已幾乎可得到第 85933 14 1232482 缸只她例中之相同效果。另外，當將本具體實施例中 所描述之結構應用於較低層佈線（其上所加之電流尚未被分 開）時則不僅可緩解頂蓋層上之電流集中度，亦可緩解多 層佈、.泉上之甩’荒集中度，從而可進一步提高多層佈線結構 之可靠性。 (修改實施例） 便彳疋及，本發明不應被認為僅限於上述具體實施例。 譬如，於此地所使用之材料並不僅限於Cu，亦可用主要成 分為Cu之材料來形成。另外，亦可使用以主要成分為^ (銀）之材料來代替Cu。而對用於頂蓋層之材料，於此地所用 之材料並不僅限於A；[，而是可以主要成分為A1之材料來形 成。更進一步地，用於頂蓋層之材料並不僅限於A卜亦即 其亦可由其他各種材料來形成，只要此等材料與構成佈線 之材料相比具有較高之抗氧化及耐腐蝕性。佈線則可為普 通之佈線，其首先被形成於基板之一主表面上，然後被製 成一圖案。 另外，如圖4所示，儘管頂蓋層最好以如下方式來形成， 即其一端與接觸孔重疊，且其圖案從接觸孔處以與佈線圖 案延伸方向相反之方向向外延伸。頂蓋層在接觸孔處之延 伸方向可以與佈線圖案之延伸方向不完全相反、但必須異 於佈線圖案之延伸方向。譬如，即使頂蓋層被配置成從接 觸孔處以與佈線圖案延伸方向成9 0度之方向向外延伸，亦 可避免受到由於引線焊接而導致之損壞，且其電流集中产 預計將會小於傳統焊墊電極結構之電流集中度。 八八 Π / Μ 85933 -15 - 1232482 另外，在上逑第二具體實施例中，儘管可將除頂蓋層以 外之佈線製成一 2層結構，但其亦可被製成不少於3層之結 構。而在此等情形巾，並非要求多層佈線中之所有相鄰上 、下層佈線均以相反之方向從接觸孔處向外延伸，但至少 要求其一部分較上層佈線從接觸孔處以相反之方向向外延 伸。譬如，在一 3層佈線結構、且第二層佈線具有一分支圖 ；^之开y中第一及第二層佈線應被構造成從接觸孔處以 相反之方向向外延伸，以減輕電流之集中度。至於第二及 第-層料’可對其圖案進行任意及自由地設計，因為流 過這些佈線層之電流已被最小化。 對本發明可在其主要精神範圍内進行各種修改。 正如以上所詳細闡述的，依照本發明之具體實施例，由 於佈線及頂蓋層可從電性連接佈線焊墊與頂蓋層之一接 觸孔處以相異之方向向外㈣，&可避免由於探測等機械 壓力而導致佈線焊塾之情況惡化、以及減輕流過佈線之電 流集中度，從而可獲得一種可靠性及性能極佳之半導體裝 置。 熟諳此藝者很容易獲得其他之優點及改進。因此，本發 明在其各個方面並非僅限於此地所展現及描述之具體細節 及具有代表性之具體實施例。故只要不背離由隨附之申請 專利範1S *其等A意義戶斤定義之一般性發明概念之精神或 範轉’可對本發明進行各種改動。 【圖式簡單說明】 圖1為半導體裝置之焊墊電極結構斷面視圖，其中一絕 85933 -16- 1232482 緣膜被置於一 Cu焊墊部分與一 A1頂蓋層之間； 圖2為圖1所示之半導體裝置之接觸部分結構之透視圖； 圖3為圖1所示之半導體裝置之接觸部分之電流密度狀態 圖； 圖4為依照本發明之第一具體實施例之一半導體裝置之 焊墊電極結構斷面視圖； 圖5為圖4所示之半導體裝置中之電流流動方向示意圖； 圖6為依照本發明之第一具體實施例之一半導體裝置之 焊墊電極結構透視圖； 圖7為依照本發明之第一具體實施例之一半導體裝置之 接觸部分電流密度狀態圖； 圖8為依照本發明之第一具體實施例之一半導體裝置之 焊墊電極結構斷面視圖；以及 圖9為圖8所示之半導體裝置中之電流流動方向示意圖； 【圖式代表符號說明】 10 半導體基板 11 Cu佈線 11a Cu焊墊 12 層間絕緣膜 13 接觸孔 14 頂蓋層 15 鈍化絕緣膜 16 焊墊開口 3 1 Cu佈線 85933 - 17 - 1232482 32 層間絕緣膜 33 接觸孔 40 半導體基板 41 Cu佈線 41a Cu焊墊 42 層間絕緣膜 43 接觸孔 44 頂蓋層 -18 - 85933

Claims (1)

1232482 拾、申請專利範圍： 1· 一種半導體裝置，其包括： 一基板； 一以預定圖案形成於該基板上之佈線，該佈線上擁有 用於外部連接之一焊塾部分； 一形成於該基板上之層間絕緣膜，其覆蓋該佈線並擁 有用於接觸該佈線之該焊墊部分之接觸孔；以及 一形成於該層間絕緣膜上之頂蓋層，該頂蓋層透過形 成於該層間絕緣膜内之該接觸孔與該佈線之該焊墊部 分電性連接； 其中該佈線與該頂蓋層從該接觸孔處以相反之方向 向外延伸。 2·如申請專利範圍第丨項之半導體裝置，其中該頂蓋層擁 有一與外部裝置電性連接之焊墊圖案，且該焊墊圖案無 需使用一連接引線即能與該佈線之該焊墊部分直接相 連。 3 ·如申請專利範圍第丨項之半導體裝置，其中該頂蓋層之 材料異於該体線之材料。 4·如申請專利範圍第3項之半導體裝置，其中該頂蓋層之 材料之抗氧化及耐腐蝕性高於該佈線之材料之抗氧化 及耐腐触性。 5 ·如令請專利範圍第3項之半導體裝置，其中該佈線之材 料係由下列各物組成之群中選出之一金屬構成：Cu、Ag 及以Cu或Ag為主要成分之一金屬。 85933 1232482 6·如申請專利範圍第3項之半導體裝置，其中該頂蓋層之 材料係由Α1或以Α1為主要成分之金屬所構成。 7·如申請專利範圍第1項之半導體裝置，其中該頂蓋層擁 有一焊接部分，且該佈線係形成於該頂蓋層除該焊接部 分區域外之一預定區域之下方。 8· —種半導體裝置，其包括： 一基板； 一以預定圖案形成於該基板上之佈線，該佈線上擁有 用於外部連接之一焊墊部分； 一形成於該基板上之層間絕緣膜，其覆蓋該佈線並擁 有用於接觸該佈線之該焊塾部分之接觸孔；以及 一形成於該層間絕緣膜上之頂蓋層，該頂蓋層透過形 成於該層間絕緣膜内之該接觸孔與該佈線之該焊墊部 分電性連接； 其中該頂蓋層之一端部被定位於該接觸孔處，而該頂 盖層與該佈線之圖案從該接觸孔處以相異之方向向外 延伸。 9 ·如申請專利範圍第8項之半導體裝置，其中該頂蓋層擁 有一用於與外部裝置電性連接之彈墊圖案，且該焊墊圖 案無需使用一連接引線即能與該佈線之該焊墊部分直 接相連。 I 〇 ·如申請專利範圍第8項之半導體裝置，其中該頂蓋層之 材料異於該佈線之材料。 II ·如申請專利範圍第1 〇項之半導體裝置，其中該頂蓋層之 85933 1232482 材料之抗氧化及耐腐蚀性南於該佈線之材料之抗氧化 及耐腐姓性。 12.如申請專利範圍第1〇項之半導體裝置，其中該佈線之材 料係由下列各物組成之群中選出之一金屬構成：Cu、Ag 及以Cu或Ag為主要成分之一金屬。 Π.如申請專利範圍第10項之半導體裝置，其中該頂蓋層之 材料係由A1或以A1為主要成分之金屬所構成。 14. 如申請專利範圍第8項之半導體裝置，其中該頂蓋層擁 有一焊接部分’且該佈線係形成於該頂蓋層除該焊接部 分區域外之一預定區域之下方。 15. —種半導體裝置，其包括： 一基板； 一形成於該基板之上之η層佈線（n為2或更大之一整數） ’該η層佈線之相鄰兩三層透過用於接觸佈線之一接觸 孔互相電性連接；以及 一透過用於接觸焊蟄之接觸孔與一最上層（第^層）佈 線電性連接之頂蓋層； 其中該最上層佈線與該頂蓋層從用於接觸焊墊之該 接觸孔處以相反之方向向外延伸，而位於該η層佈線較 上部分之層具有如下之結構，即第^(i$n)及第W層佈 、’泉彳疋用於接觸佈線之該接觸孔處以相反之方向向外延 伸。 16. 如申請專利範圍第15項之半導體裝置，其中該頂蓋潛擁 有一用於與一外部裝置電性連接之焊墊圖案，該焊墊圖 85933 1232482 案播需使用一連接引線即能與該最上層佈線之一焊墊 部分直接相連。 17.如申請專利範圍第15項之半導體裝置，其中該頂蓋層之 材料異於該体線之材料。 1 8.如申請專利範圍第1 7項之半導體裝置，其中該頂蓋層之 材料之抗氧化及耐腐钱性高於該佈線之材料之抗氧化 及耐腐姓性。 19·如申請專利範圍第17項之半導體裝置，其中該佈線之材 料係由下列各物組成之群中選出之一金屬構成：Cu、Ag 及以Cu或Ag為主要成分之一金屬。 20·如申請專利範圍第17項之半導體裝置，其中該頂蓋層之 材料係由A1或以A1為主要成分之金屬所構成。 21·如申請專利範圍第15項之半導體裝置，其中該頂蓋層擁 有一烊接部分，且該最上層之佈線係形成於該頂蓋層除 該焊接部分區域外之一預定區域之下方。 85933
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
CN100382263C (zh) * 2004-03-05 2008-04-16 沈育浓 具有多层布线结构的半导体晶片装置及其封装方法
JP4746847B2 (ja) * 2004-04-27 2011-08-10 三洋電機株式会社 半導体装置の製造方法
US7425767B2 (en) * 2004-07-14 2008-09-16 Megica Corporation Chip structure with redistribution traces
JP4533804B2 (ja) * 2005-06-02 2010-09-01 セイコーエプソン株式会社 半導体装置及びその製造方法
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
JP2007311432A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2010177248A (ja) * 2009-01-27 2010-08-12 Anritsu Corp 半導体装置及びその製造方法
US8970046B2 (en) 2011-07-18 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same
KR101933015B1 (ko) * 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
JP5772926B2 (ja) * 2013-01-07 2015-09-02 株式会社デンソー 半導体装置
US9230852B2 (en) * 2013-02-25 2016-01-05 Texas Instruments Incorporated Integrated circuit (IC) having electrically conductive corrosion protecting cap over bond pads
JP6621679B2 (ja) * 2016-02-15 2019-12-18 旭化成エレクトロニクス株式会社 オーディオ信号処理装置およびオーディオ信号処理装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2961859B2 (ja) 1990-10-01 1999-10-12 松下電器産業株式会社 多層セラミック基板
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100267105B1 (ko) 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
JPH11317408A (ja) 1998-05-06 1999-11-16 Oki Electric Ind Co Ltd 配線構造
JP2001015516A (ja) 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
US6803302B2 (en) 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
JP2002016065A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置

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