KR20070014015A - 반도체 장치 - Google Patents

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KR20070014015A
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semiconductor device
region
pad
wiring
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KR20060062826A
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노리유키 나가이
츠요시 하마타니
타다아키 미무라
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마츠시타 덴끼 산교 가부시키가이샤
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

층간막(22)을 두껍게 해서 전극패드(11)의 일부 또는 전부를 액티브 영역(16)에 인출해서 형성함으로써, I/O영역(15)을 축소할 수 있기 때문에, 반도체 장치의 면적을 축소할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 실시형태 1에 있어서의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도이다.
도 2는 실시형태 1에 있어서의 전극패드 근방을 나타내는 반도체 장치의 단면도이다.
도 3은 실시형태 1에 있어서의 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
도 4는 실시형태 1에 있어서의 범프를 형성한 전극패드 구성을 나타내는 평면도이다.
도 5는 실시형태 2에 있어서의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도이다.
도 6은 실시형태 2에 있어서의 전극패드 근방을 나타내는 반도체 장치의 단면도이다.
도 7은 실시형태 2에 있어서의 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
도 8은 종래의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도이다.
도 9는 종래의 전극패드 근방을 나타내는 반도체 장치의 단면도이다.
도 10은 종래의 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
도 11은 종래의 범프를 형성한 전극패드 구성을 나타내는 평면도이다.
도 12는 종래의 재배선 기술을 이용한 전극패드 구성을 나타내는 단면도이다.
도 13은 종래의 재배선상에 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
본 발명은, 전극패드를 배선으로 실드하는 I/O셀을 구비하는 반도체 장치에 관한 것이다.
종래의 반도체 장치의 전극패드 구조에 대해서 도 8, 도 9, 도 10, 도 11, 도 12, 도 13을 보면서 설명한다.
도 8은 종래의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도이며, 여기에서는, 표면의 SiN절연막 및 보호막을 생략하고 있다. 도 9는 종래의 전극패드 근방을 나타내는 반도체 장치의 단면도이며, 도 8의 A-A'단면도이다. 도 10은 종래의 범프를 형성한 전극패드 구성을 나타내는 단면도, 도 11은 종래의 범프를 형성한 전극패드 구성을 나타내는 평면도, 도 12는 종래의 재배선 기술을 이용한 전극패드 구성을 나타내는 단면도, 도 13은 종래의 재배선상에 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
도 8, 도 9, 도 10, 도 11에 나타내는 것처럼, 여기에서 예시하는 반도체 장치는, 배선이 복수층의 Cu배선으로 형성되어 있고, I/O셀의 회로영역인 I/O영역(15)에 Al로 형성된 전극패드(11)를 구비하고, 전극패드(11)를 외부단자로서 본딩 와이어를 이용해서 외부와 접속시킴으로써 외부와 전기적으로 접속하는 구성이다. 전극패드(11)는, 내부배선(도시하지 않음)으로부터의 인출을 위해서 최상층 Cu배선을 이용해서 형성된 전극패드(11)와 거의 동형상의 패드메탈(12)을 통해서 내부배선과 접속된다. 전극패드(11)와 패드메탈(12)은 접속 비아(13)를 통해서 전기적인 접속을 하고 있고, 접속 비아(13)는 전극패드(11)와 동일한 재료인 Al로 구성된다. 전극패드(11)상에 형성되는 와이어 본딩이나 스터드 범프(31) 등과 전극패드(11)의 접합개소의 접합 직경(17)은, 접속 비아(13)보다 작은 구성으로 되어 있고, 또한, 접합면은 접속 비아(13)상으로부터 밀려나오지 않게 형성된다. 또한, I/O영역(15)에 형성된 I/O셀에의 노이즈 등의 전기적인 간섭의 영향을 저감시키기 위해서, 반도체 장치의 기능소자 형성영역인 액티브 영역(16)의 I/O영역(15)과의 계면 근방에, 최상층 Cu배선을 이용해서 형성된 실드 배선(14)을 설치한다. 또한, 전극패드(11) 이외의 반도체 장치 전체면상에는, SiN절연막 등의 층간막(22)과 반도체 장치를 보호하는 보호막(23)이 형성되어 있다. 일반적으로, 보호막(23)은 폴리이미드막이나 PBO막이 이용된다.
이러한 반도체 장치에 범프전극 등을 형성하는 경우는, 도 12에 나타내는 것처럼, 재배선 기술을 이용해서, 전극패드(11)로부터 보호막(23)상에 배선(91)을 잡아 늘려서 평탄한 배선 영역을 형성하고, 그 위에, 도 13에 나타내는 것처럼, 범프 나 도금, 땜납볼(101) 등을 형성한다.
그러나, 요즘의 반도체 장치가 칩 사이즈의 축소화가 요구되고 있음에도 불구하고, 종래의 전극패드 구조에서는, 전극패드의 면적은 본딩 와이어의 접속을 위해서 일정한 규격 이상의 면적이 필요로 되고 있고, I/O영역은 전극패드의 면적보다 작게 할 수 있기 때문에, 칩 사이즈의 축소에 방해가 된다는 문제점을 갖고 있었다.
또한, 종래의 재배선 기술에서는, 반도체 장치의 형성 후에 배선을 잡아 늘리고 있기 때문에, 반도체 장치의 보호를 위해서 막 두께가 매우 두꺼워지는 보호층상까지 잡아 늘릴 필요가 있고, 잡아 늘린 거리의 길이에 의한 전기적 특성의 열화와, 잡아 늘린 배선의 단차에 의한 배선 자체의 신뢰성 악화때문에, 재배선 기술을 이용해서 전극패드를 액티브 영역 등으로 이동시키는 것이 곤란하다는 문제점이 있었다.
이상의 문제점을 해결하기 위해서, 본 발명의 반도체 장치는, I/O영역을 축소하고, 나아가서는, 반도체 장치의 면적을 축소하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1항에 기재된 반도체 장치는, I/O셀의 회로영역인 I/O영역 및 기능소자 형성영역인 액티브 영역으로 이루어지는 반도체 장치로서, I/O영역에 형성되고 내부배선을 인출하는 패드메탈과, 상기 패드메탈의 일부를 노출시킨 상태로 상기 반도체 장치 전체면에 형성되는 층간막과, 일 부 또는 전부가 상기 액티브 영역의 상기 층간막상에 형성되는 전극패드와, 상기 패드메탈과 상기 전극패드를 전기적으로 접속시키는 접속 비아와, 상기 전극패드를 노출시킨 상태로 상기 반도체 장치 전체면에 형성되는 보호막을 갖고, 상기 I/O영역이 상기 전극패드보다 작아지는 것을 특징으로 한다.
또한, 상기 층간막이 SiN막인 것을 특징으로 한다.
또한, 상기 층간막의 막 두께가 250nm~700nm인 것을 특징으로 한다.
또한, 상기 층간막의 막 두께가 300nm인 것을 특징으로 한다.
또한, 상기 배선 및 패드메탈이 Cu이며, 상기 전극패드 및 접속 비아가 Al인 것을 특징으로 한다.
또한, 상기 전극패드 바로 아래의 최상층 배선의 적어도 일부가 상기 I/O셀을 실드하는 실드 배선인 것을 특징으로 한다.
또한, 상기 전극패드를 와이어 본딩에 의해 외부와 접속시키는 것을 특징으로 한다.
또한, 상기 전극패드상에 스터드 범프를 형성하는 것을 특징으로 한다.
또한, 상기 전극패드와 상기 와이어 본딩의 접합개소의 접합 직경이 상기 접속 비아와 상기 전극패드의 접속면의 어느 하나의 변의 길이보다 큰 것을 특징으로 한다.
또한, 상기 전극패드와 상기 스터드 범프의 접합개소의 접합 직경이 상기 접속 비아와 상기 전극패드의 접속면의 어느 하나의 변의 길이보다 큰 것을 특징으로 한다.
또한, 상기 접합개소와 상기 접속 비아의 위치 관계는 전극패드의 어느 하나의 변과 평행한 방향으로 어긋나 있는 것을 특징으로 한다.
이하, 본 발명의 실시형태에 대해서 도면을 보면서 설명한다.
우선, 실시형태 1에 있어서의 반도체 장치를 도 1, 도 2, 도 3, 도 4를 이용해서 설명한다.
도 1은 실시형태 1에 있어서의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도, 도 2는 실시형태 1에 있어서의 전극패드 근방을 나타내는 반도체 장치의 단면도이며, 도 1의 A-A'단면도이다. 도 3은 실시형태 1에 있어서의 범프를 형성한 전극패드 구성을 나타내는 단면도이다. 도 4는 실시형태 1에 있어서의 범프를 형성한 전극패드 구성을 나타내는 평면도를 나타낸다.
도 1, 도 2에 있어서, 종래의 반도체 장치와 마찬가지로, I/O영역(15)에는, 내부배선을 인출하기 위해서 최상층 Cu배선에 의해 패드메탈(12)이 형성되고, 액티브 영역(16)의 I/O영역(15)과의 계면근방에는, I/O영역(15) 및 전극패드(11)로 이루어지는 I/O셀에의 노이즈 등의 전기적인 간섭의 영향을 저감시키기 위한 실드 배선(14)이 형성되어 있다. 본 발명의 반도체 장치에 있어서의 전극패드(11)는, 패드메탈(12)로부터 접속 비아(13)를 통해서, Al배선 등의 도전층에 의해, 액티브 영역(16)의 실드 배선(14)상에 형성된 SiN절연막 등의 층간막(22)상에 잡아 늘려져 있고, 적어도 일부분이 액티브 영역(16)상에 형성되어 있다. 그리고, 전극패드(11)를 노출시킨 상태로, 전체면에 폴리이미드막이나 PBO막 등의 보호막(23)이 형성되어 있다.
여기에서, 종래의 층간막(22)의 막 두께는 200nm정도이지만, 보호막(23)을 통하지 않고 전극패드(11)를 형성하는 구성이므로, 와이어 본딩시 등의 내크랙성을 향상시키기 위해서, 막 두께를 300nm정도 또는 그 이상으로 할 필요가 있고, 650nm정도이면 상당한 내크랙성을 확보할 수 있다. 대체로, 250nm~700nm정도의 두께이면, 본딩 영역의 하층에 패드메탈을 설치하지 않고 내크랙성을 유지하면서, 인출을 위한 배선 단차에 의한 영향을 거의 무시할 수 있다.
이렇게, 전극패드(11)를 패드메탈(12)로부터 인출해서 액티브 영역(16)상에 형성함으로써, 패드메탈(12)을 전극패드(11)와 동형상으로 할 필요가 없어지기 때문에, 패드메탈(12)의 면적을 축소하는 것이 가능해져, I/O영역(15)의 면적을 서지로부터 보호하기 위한 회로 등을 형성할 수 있을 정도까지 축소할 수 있다. 즉, 종래, 전극패드(11)의 면적에 규정되어 있던 I/O영역(15)의 면적을 축소할 수 있고, 나아가서는, 반도체 장치의 면적을 축소할 수 있다.
또한, 도 3, 4에 나타내는 것처럼, 전극패드(11)상에, 외부단자로서 스터드 범프(31)를 형성할 수도 있다.
그리고, 종래에서는 와이어 본딩이나 스터드 범프(31)의 접합 위치의 평탄성을 유지하기 위해서, 와이어 본딩이나 스터드 범프(31)의 접합 위치가 접속 비아(13)상에 형성되고, 접속 비아(13)는 접합개소의 접합 직경보다 크게 할 필요가 있었지만, 인출한 전극패드(11)상에 와이어 본딩이나 스터드 범프(31)를 접속시키기 때문에, 접속 비아(13)의 형상이나 크기, 위치의 자유도가 증가하여, 전극패드(11)상에 형성되는 와이어 본딩이나 스터드 범프(31) 등과 전극패드(11)의 접합 개소의 접합 직경(17)보다, 접속 비아(13)를 작게 하는 것이 가능해져, 접합 직경(17)은 접속 비아(13)의 단면의 어느 하나의 변과 평행한 방향의 길이보다 큰 구성으로 되어 있고, 또한, 접합개소는 접속 비아(13)의 외측에 형성될 수 있다. 이렇게, 접속 비아(13)를 작게 할 수 있어, I/O영역(15)의 면적을 보다 축소할 수 있고, 나아가서는, 반도체 장치의 면적을 축소할 수 있다. 또한, 본딩 접합면이 접속 비아(13)와 겹치지 않기 때문에, 단차에의 본딩에 의한 하부에의 데미지를 저감할 수도 있다.
다음에, 실시형태 2에 있어서의 반도체 장치를 도 5, 도 6, 도 7을 이용해서 설명한다.
도 5는 실시형태 2에 있어서의 전극패드 근방을 나타내는 반도체 장치의 주요부 확대도, 도 6은 실시형태 2에 있어서의 전극패드 근방을 나타내는 반도체 장치의 단면도이며, 도 5의 A-A'단면도이다. 도 7은 실시형태 2에 있어서의 범프를 형성한 전극패드 구성을 나타내는 단면도이다.
실시형태 1에서는, 전극패드를 I/O영역과 액티브 영역에 걸쳐 형성하고 있었지만, 실시형태 2에서는, 도 5, 도 6에 나타내는 것처럼, 전극패드(11)를 I/O영역(15)으로부터 배선(40)에 의해 액티브 영역(16)까지 인출해서 형성하고 있다.
이렇게, 전극패드(11)를 패드메탈(12)로부터 인출해서 액티브 영역(16)상에 형성함으로써, 패드메탈(12)을 전극패드(11)와 동형상으로 할 필요가 없어지기 때문에, 패드메탈(12)의 면적을 축소하는 것이 가능해져, I/O영역(15)의 면적은 서지로부터 보호하기 위한 회로 등을 형성할 수 있을 정도까지 축소할 수 있다. 즉, 종 래, 전극패드(11)의 면적에 규정되어 있던 I/O영역(15)의 면적을 축소할 수 있고, 나아가서는, 반도체 장치의 면적을 축소할 수 있다.
또한, 도 7에 나타내는 것처럼, 상기 패드 구조를 갖는 반도체 칩에 재배선 기술을 이용해서 도금, 범프를 형성하는 것은 아니고, 와이어 본딩이나 스터드 범프(31) 등의 공법을 이용해서 전극패드와 외부단자를 접속시킬 수도 있다.
이상의 실시형태 1 및 실시형태 2에 있어서는, 배선층으로서 Cu배선과 Al배선을 이용하는 경우를 예에 설명했지만, 배선재료는 임의이다. 또한, 전극패드 바로 아래의 배선층으로서, 실드 배선만이 형성되어 있는 도면을 이용해서 설명했지만, 전극패드에 대한 실드 효과를 유지할 수 있는 범위에서, 신호배선이나 전원배선 등이여도 좋다.
층간막을 두껍게 해서 전극패드의 일부 또는 전부를 액티브 영역에 인출해서 형성함으로써, I/O영역을 축소할 수 있고, 나아가서는, 반도체 장치의 면적을 축소할 수 있다.

Claims (13)

  1. I/O셀의 회로영역인 I/O영역 및 기능소자 형성영역인 액티브 영역으로 이루어지는 반도체 장치로서,
    I/O영역에 형성되고 내부배선을 인출하는 패드메탈;
    상기 패드메탈의 일부를 노출시킨 상태로 상기 반도체 장치 전체면에 형성되는 층간막;
    일부 또는 전부가 상기 액티브 영역의 상기 층간막상에 형성되는 전극패드;
    상기 패드메탈과 상기 전극패드를 전기적으로 접속시키는 접속 비아; 및
    상기 전극패드를 노출시킨 상태로 상기 반도체 장치 전체면에 형성되는 보호막을 갖고, 상기 I/O영역이 상기 전극패드보다 작아지는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 층간막이 SiN막인 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 층간막의 막 두께가 250nm~700nm인 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 층간막의 막 두께가 300nm인 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 배선 및 패드메탈이 Cu이며, 상기 전극패드 및 접속 비아가 Al인 것을 특징으로 하는 반도체 장치.
  6. 제 2항에 있어서, 상기 배선 및 패드메탈이 Cu이며, 상기 전극패드 및 접속 비아가 Al인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 전극패드 바로 아래의 최상층 배선의 적어도 일부가 상기 I/O셀을 실드하는 실드 배선인 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 전극패드를 와이어 본딩에 의해 외부와 접속시키는 것을 특징으로 반도체 장치.
  9. 제 1항에 있어서, 상기 전극패드상에 스터드 범프를 형성하는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서, 상기 전극패드와 상기 와이어 본딩의 접합개소의 접합 직경이 상기 접속 비아와 상기 전극패드의 접속면의 어느 하나의 변의 길이보다 큰 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서, 상기 전극패드와 상기 스터드 범프의 접합개소의 접합 직경이 상기 접속 비아와 상기 전극패드의 접속면의 어느 하나의 변의 길이보다 큰 것을 특징으로 하는 반도체 장치.
  12. 제 10항에 있어서, 상기 접합개소와 상기 접속 비아의 위치 관계는 전극패드의 어느 하나의 변과 평행한 방향으로 어긋나 있는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서, 상기 접합개소와 상기 접속 비아의 위치 관계는 전극패드의 어느 하나의 변과 평행한 방향으로 어긋나 있는 것을 특징으로 하는 반도체 장치.
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