JP2007311432A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007311432A
JP2007311432A JP2006137118A JP2006137118A JP2007311432A JP 2007311432 A JP2007311432 A JP 2007311432A JP 2006137118 A JP2006137118 A JP 2006137118A JP 2006137118 A JP2006137118 A JP 2006137118A JP 2007311432 A JP2007311432 A JP 2007311432A
Authority
JP
Japan
Prior art keywords
conductive layer
wiring
semiconductor device
opening
passivation film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006137118A
Other languages
English (en)
Inventor
Yukitoshi Ota
行俊 太田
Kazumi Watase
和美 渡瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006137118A priority Critical patent/JP2007311432A/ja
Publication of JP2007311432A publication Critical patent/JP2007311432A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】コストアップにつながるチップサイズの拡大を抑えつつ、電極パッドの腐食によるワイヤーボンド等の接合への影響を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】電極パッドを、接合部の領域が、パッシベーション膜の開口と、半導体基板から垂直方向に平面的に重ならないように構成し、電極パッドの接合部領域以外の箇所に、パッシベーション膜の開口を通じて、下層のＣｕ配線よりＣｕを拡散させて腐食を発生させることにより、電極パッドの接合部領域での腐食の発生を抑える。
【選択図】図１

Description

本発明は、半導体基板の上層に、複数の絶縁膜、パッシベーション膜、外部と電気的接続するための電極パッドを、積層して形成された半導体装置およびその製造方法に関するものである。
現在では通常、半導体装置は、ウエハ形状の半導体基板の上層に、複数の絶縁膜、パッシベーション膜、外部と電気的接続するための電極パッドを積層して、半導体回路を半導体チップ形状に形成していく拡散工程と、半導体回路が形成されたウエハ上の半導体チップをプローブにより電気的に検査するプローブ工程と、ブレードによりウエハ上の半導体チップを個片化するダイシング工程、ワイヤーボンド等で外部と電気的接続をする接合部を電極パッドに形成する電極接続工程等を経て、パッケージに組み立てられる。
上記の電極パッドはＡｌまたはＡｌ合金で形成されており、この電極パッドには、ダイシング工程時に掛けられる水や、パッケージに組んだ後に進入する外部からの水分の影響で腐食が発生し、ワイヤーボンド等の接合の不良や、配線が断線するという問題が発生していた。特に、電極パッドをＡｌ−Ｃｕの合金で形成している場合、ＡｌはＣｕよりイオン化傾向が大きいため、ガルバニック腐食が発生しやすい。
また、この腐食はプローブ痕にも発生しやすい。これは、プローブによって電極パッドの表面が削られることにより、表面積が増えることと、拡散工程でついたＡｌ表面の酸化膜が一度削り取られることにより、腐食が発生しやすくなるためである。
以上のように、外部と電気的接続をするための電極パッドの腐食によるワイヤーボンド不良を防止するように構成された半導体装置（例えば、特許文献１を参照）について、図面を用いて以下に説明する。
図８（ａ）は特許文献１に開示されている従来の半導体装置におけるパッド構造の平面図である。図８（ｂ）、（ｃ）は図８（ａ）のα−α’に沿った概略断面図である。図８において、１は半導体基板、２、３は酸化物誘電体からなる絶縁膜、４は窒化シリコンからなるパッシベーション膜、４１ａ、４１ｂはパッシベーション膜の開口、５１ａ、５１ｂはＡｌまたはＡｌ合金からなる第１導電層である。第１導電層５１ａは外部と電気的接続をするための接合領域を含むワイヤーボンド用の電極パッドであり、第１導電層５１ｂはプローブ検査用の電極パッドである。絶縁膜３には配線３１とビア３２ａ、３２ｂがある。配線３１は、第１導電層５１ａとビア３２ａで接続され、第１導電層５１ｂとビア３２ｂで接続されている。
以上のように構成された半導体装置のパッド構造において、図８（ｃ）に示すように第１導電層５１ｂに検査用のプローブ８でプローブ検査を行い、第１導電層５１ａにボンディングワイヤ９を用いてワイヤーボンドで接合を行った場合、プローブ検査を行っている第１導電層５１ｂに腐食が発生することにより、ワイヤーボンドでボンディングワイヤ９の接合を行う第１導電層５１ａへの腐食の発生を抑えることができる。
これは、各電極パッドとなる第１導電層を形成するＡｌにおいては、腐食という現象が、水が存在することで第１導電層のＡｌが電子のやり取りを行いイオンや他の化合物になることにより発生するため、腐食がある箇所で発生している間は、その箇所と電気的に接続されている他の部分は腐食が発生しないためである。つまり、外部と電気的接続をする接合領域以外に、その領域と電気的に接続された腐食の発生しやすい箇所を形成し、その箇所に腐食を発生させることにより、外部と電気的接続をする接合領域に腐食が発生することを抑えることができる。
また、この半導体装置は、第１導電層としてワイヤーボンド用の電極パッド（第１導電層５１ａ）とプローブ検査用の電極パッド（第１導電層５１ｂ）が並んで配置されているため、ワイヤーボンドとプローブ検査を同一の電極パッドで行う半導体装置に対してプローブ検査の際に用いる一般的なプローブ検査装置により、プローブ検査を実施することが可能である。
特許第２５３６４１９号公報
近年の半導体装置においては、その微細化及び高速化に伴い、配線がＡｌ配線からＣｕ配線に変わってきている。Ｃｕ配線のパッド構造は、一般的に最上層に外部と電気的接続をするためのＡｌまたはＡｌ合金の導電層と、その下層のＣｕ配線、Ａｌの導電層とＣｕ配線間のバリア膜からなっている。
このパッド構造では、下層のＣｕ配線からバリア膜を超えて一部のＣｕが、最上層のＡｌの導電層へ拡散する。このＣｕの拡散によって、Ａｌ導電層表面のＣｕ濃度が高くなり、ガルバニック腐食がさらに発生しやすくなるため、Ｃｕ配線のパッド構造はＡｌ配線のパッド構造よりも腐食が発生しやすくなる。
これに対し、図８で説明したＣｕ配線３１のパッド構造では、第１導電層５１ａ、５１ｂにおいて、プローブ痕のあるプローブ検査用の電極パッド（第１導電層５１ｂ）が腐食しやすいため、図８で説明した理由により、ワイヤーボンド用の電極パッド（第１導電層５１ａ）の腐食によるワイヤーボンド不良を防止するのに有効である。
しかしながら、第１導電層において、ワイヤーボンド用の電極パッドとプローブ検査用の電極パッドを別々に形成しているため、それらの電極パッドを同一のもので共用する場合に比べてパッド数が倍になる。半導体チップ内部の回路領域は、配線の微細化に伴い小型化しているが、パッドサイズとしては、例えばプローブ検査を行うには、約６０ｕｍ×６０ｕｍのパッドサイズが必要であるなどのため、半導体チップ全体としての小型化には限界がある。
さらに、半導体装置の多機能化によりパッド数が増加しているため、パッドの数が倍になってしまうとチップサイズがパッドによって拡大してしまう。チップサイズの拡大は１スライスあたりの半導体チップの取れ数の減少につながるため、結果的にコストアップが発生してしまう。
本発明は、上記従来の問題点を解決するもので、コストアップにつながるチップサイズの拡大を抑えつつ、電極パッドの腐食によるワイヤーボンド等の接合への影響を改善することができる半導体装置およびその製造方法を提供する。
上記の課題を解決するために、本発明の請求項１記載の半導体装置は、半導体基板の上層に、複数の絶縁膜、パッシベーション膜、外部と電気的接続するための電極パッドが積層された状態で形成された半導体装置であって、前記電極パッドは、前記パッシベーション膜上にＡｌまたはＡｌ合金で形成された第１導電層と、前記第１導電層の上面に前記外部と電気的接続するための領域として形成された接合部とからなり、前記絶縁膜内で前記パッシベーション膜の直下に、ＣｕまたはＣｕ合金からなる配線を有する第２導電層が形成され、前記パッシベーション膜に、前記第１導電層と前記第２導電層の前記配線とを接続するための開口が形成され、前記電極パッドを、前記接合部の領域が、前記パッシベーション膜の開口と、前記半導体基板から垂直方向に平面的に重ならないように構成したことを特徴とする。
上記の構成により、電極パッドの第１導電層に、下層のパッシベーション膜の開口を通じて下層のＣｕ配線よりＣｕが拡散してくるため、パッシベーション膜の開口上部の領域であり、第１導電層内に外部と電気的接続をするために形成された接合部領域以外の箇所が腐食することにより、第１導電層内の接合部領域の腐食を抑えることができる。
また、電極パッドの腐食対策のために他に専用の電極パッドを追加する必要が無いため、チップサイズの拡大によるコストアップも抑えることができる。
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記第１導電層が前記パッシベーション膜の開口により前記第２導電層の配線と電気的接続されている前記電極パッドより小さいダミーパッドを有することを特徴とする。
上記の構成により、ダミーパッドの第１導電層に、下層のＣｕ配線よりＣｕが拡散してくるため、ダミーパッドの第１導電層が腐食し、このダミーパッドの第１導電層の腐食により、ダミーパッドと電気的に接続された電極パッドの第１導電層における接合部領域の腐食を抑えることができる。
また、腐食の発生箇所を別パッドに分離することができるので、外部と電気的接続をする接合部領域への腐食の影響をさらに抑えることができる。
また、この構成では、ダミーパッドを形成するため、電極パッドの数は倍になるが、ダミーパッドは、プローブ等の検査をする必要がないため、パッドサイズを縮小することが可能であり、さらにプローブ等検査をするための配置の制約や、プローブ等検査による下層の半導体素子への影響もないため、チップの内部回路領域上も含めて自由に配置することが可能であるので、チップサイズの拡大によるコストアップを抑えることができる。
また、本発明の請求項３記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記第２導電層における前記第１導電層の直下領域に、前記第１導電層と電気的に接続されない配線を有することを特徴とする。
上記の構成により、外部と電気的接続をする接合部領域直下の領域を有効活用することができる。
また、本発明の請求項４記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記第２導電層における前記第１導電層の直下領域には、配線を形成しないことを特徴とする。
上記の構成により、プローブ検査時にプローブと電極パッドとの接触で、その電極パッドにおける接合部領域の直下のパッシベーション膜にクラックが発生した場合であっても、下層にＣｕ配線がなく第１導電層に下層からのＣｕの拡散がないため、電極パッドの接合部領域の腐食を抑えることができる。
また、本発明の請求項５記載の半導体装置は、請求項１〜請求項４のいずれかに記載の半導体装置であって、前記第２導電層の配線の少なくとも一部は、前記パッシベーション膜の開口より面積が小さく、前記パッシベーション膜の開口直下の前記絶縁膜を、その高さが前記第２導電層の配線よりも低くなるように形成したことを特徴とする。
上記の構成により、第２導電層の配線とその配線が形成されている絶縁膜との間に段差が発生して、その上部の第１導電層にも段差が発生し、この段差により、第１導電層における下層からのＣｕ拡散がある領域の表面積が大きくなるとともに、第２導電層の配線が形成されている部分の絶縁膜の高さが第２導電層の配線の上面より低くなることにより、第１導電層と第２導電層のＣｕ配線の距離が短くなり、第１導電層表面へのＣｕ拡散量が増大するので、電極パッドの接合部領域以外の領域でパッシベーション膜の開口がある箇所の腐食がより発生しやすくなる。
また、本発明の請求項６記載の半導体装置は、請求項１〜請求項５のいずれかに記載の半導体装置であって、前記第１導電層で、前記第２導電層の配線のうち内部回路と電気的接続する配線と前記パッシベーション膜の開口により接続される部分は、絶縁性の保護膜で覆うことを特徴とする。
上記の構成により、第１導電層において、第２導電層の配線のうち内部回路と電気的接続する配線と接続されている部分は、パッシベーション膜の開口を通じて、第２導電層の配線からＣｕ拡散があるが、その部分は保護膜により覆われており腐食が発生することがないため、第２導電層の内部回路と電気的接続する配線と第１導電層との接続部分の断線を防ぐことができる。
また、本発明の請求項７記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法であって、前記半導体基板の上層に前記絶縁膜を形成する工程と、前記絶縁膜にビア孔を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記ビア孔にビアを形成する工程と、前記配線溝に配線を形成する工程と、前記配線のうち最上層の配線上にパッシベーション膜を形成する工程と、前記パッシベーション膜に開口を形成する工程と、外部と電気的接続をするための電極パッドとなる導電層を形成する工程とからなり、前記パッシベーション膜に開口を形成する工程をエッチングにより実施し、前記パッシベーション膜の開口直下の前記絶縁膜の高さが前記第２導電層の配線よりも低くなるように、前記エッチング時に、前記パッシベーション膜の開口直下の前記絶縁膜および前記最上層の配線も同時にエッチングすることを特徴とする。
上記の方法により、パッシベーション膜の開口を形成するエッチング時間を長くすることにより、新たに装置や工程を増やすことなく、Ｃｕ配線とその配線が形成されている絶縁膜とのエッチングレートの差を利用して、最上層のＣｕ配線が形成されている絶縁膜の高さを最上層のＣｕ配線より低くすることができる。
以上のように本発明によれば、電極パッド上の接合部領域以外の箇所に、パッシベーション膜の開口を通じて、下層のＣｕ配線よりＣｕを拡散させて腐食を発生させることにより、電極パッド上の接合部領域での腐食の発生を抑えることができる。
そのため、ワイヤーボンド等の接合に対する電極パッドの腐食対策のために、従来のように用途ごとに専用の電極パッドを別々に設ける必要がなく、コストアップにつながるチップサイズの拡大を抑えつつ、電極パッドでの腐食によるワイヤーボンド等の接合への影響を改善することができる。
以下、本発明の実施の形態を示す半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。ここでは、説明するすべてにおいて、絶縁膜が酸化物誘電体の２層で、Ｃｕ配線のデュアルダマシンプロセスの半導体装置で、その下層の半導体基板上に半導体素子が配置されたパッド構造で行う半導体装置を例にあげるが、絶縁膜の種類、総数、パッド下の半導体素子の有無は本発明の実施には関係しない。
（実施の形態１）
本発明の実施の形態１の半導体装置およびその製造方法を説明する。
図１（ａ）は本実施の形態１の半導体装置の構造を示す平面図である。図１（ｂ）は本実施の形態１の半導体装置において図１（ａ）のＡ−Ａ’に沿った概略断面図である。図１（ａ）、（ｂ）に示すように、半導体基板１上に、例えば酸化物誘電体で形成される絶縁膜２、３と、例えば窒化シリコンで形成されるパッシベーション膜４が形成されている。
半導体装置の電極パッドにおいて、ＡｌまたはＡｌ合金で形成される第１導電層５ａには、外部と電気的接続をするための領域として接合部５３があり、第１導電層５ａの下層の絶縁膜３にはＣｕまたはＣｕ合金で配線３１１ａ、３１２ａ、３１３ａ、３１４ａが形成され、絶縁膜２にはＣｕまたはＣｕ合金で配線２１１、２１２、２１３、２１４が形成され、半導体基板１上には半導体素子６が形成されている。
また、第１導電層５ａは、パッシベーション膜４の上に形成されており、パッシベーション膜４の開口４１１ａで配線３１１ａと、開口４１２ａで配線３１２ａと、開口４１３ａで配線３１３ａと、開口４１４ａで配線３１４ａと接続されている。
また、絶縁膜２、３とその絶縁膜内のビアと配線の間には例えばＴａＮからなるバリア膜が、パッシベーション膜４、配線３１１ａ、３１２ａ、３１３ａ、３１４ａと第１導電層５ａ間には例えばＴｉとＴｉＮからなるバリア膜が形成されている。また、パッシベーション膜４の開口４１１ａ、４１２ａ、４１３ａ、４１４ａとその下の絶縁膜３の配線３１１ａ、３１２ａ、３１３ａ、３１４ａは、それらのうち１箇所以上あればよく、第１導電層５ａの部分が開口されていれば、パッシベーション膜４上に、例えば窒化シリコンやポリイミドで形成される保護膜を形成することもありうる。
本実施の形態１の半導体装置の製造方法は、一般的な半導体装置の形成方法と同じで、半導体素子を形成した半導体基板上に、例えば絶縁膜は酸化物誘電体、配線とビアはＣｕの場合は、化学気相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により酸化物誘電体の絶縁膜を形成する。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのＴａＮ膜と、Ｃｕシード膜を形成する。次いで、Ｃｕシード膜上に電解メッキによりＣｕ膜を堆積させ、ビアと配線を形成する。次いで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）法により絶縁膜が露出するまでＣｕ膜を除去する。この繰り返しにより、絶縁膜２、３と絶縁膜内のビアと配線を形成する。次いで、例えばＣＶＤ法により窒化シリコンよりなるパッシベーション膜４を形成し、フォトリソグラフィーとエッチングにより開口を形成する。次いで、例えばスパッタ法とフォトリソグラフィーとエッチングによりＴｉとＴｉＮよりなるバリア膜と例えばＡｌよりなる第１導電層５ａを形成する。
本実施の形態では、配線３１１ａ、３１２ａ、３１３ａ、３１４ａから、パッシベーション膜４の開口４１１ａ、４１２ａ、４１３ａ、４１４ａを通じて、バリア膜を越えて、第１導電層５ａへＣｕが拡散するため、パッシベーション膜の開口４１１ａ、４１２ａ、４１３ａ、４１４ａ上の第１導電層５ａの部分の表面が、Ｃｕの濃度が高くなり、外部と電気的接続をする接合部領域５３より腐食しやすくなるため、ダイシング時の水などで腐食が発生する場合、パッシベーション膜の開口４１１ａ、４１２ａ、４１３ａ、４１４ａ上の第１導電層５ａの部分から腐食が発生することにより、外部と電気的接続をする接合部領域５３への腐食の発生を抑えることができる。
また、外部と電気的接続をする接合部領域５３は、１辺２０ｕｍ〜１５０ｕｍ程度、パッシベーション膜の開口は１辺が１ｕｍ〜２０ｕｍ程度であるので、本実施の形態では、一般的なボンディングとプローブ検査を同じパッドで行うＣｕ配線のパッドよりも最大４０ｕｍ程度大きくなる可能性がある。ただし、Ｃｕ配線が使われる微細なプロセスにおいては、外部と電気的接続をする接合部領域は、プローブの検査領域より大きく、その場合、一般的なボンディングとプローブ検査を同じパッドで行うＣｕ配線のパッドよりも本実施の形態のボンディングパッドが大きくなるサイズは、０ｕｍ〜１０ｕｍ程度になる。ボンディング用パッドとプローブ検査用パッドを形成する場合は、プローブの検査領域は１辺６０ｕｍ以上、電極パッドと電極パッドの間も約１０ｕｍ以上間隔が必要なため、一般的なボンディングとプローブ検査を同じパッドで行うＣｕ配線のパッドよりも最低７０ｕｍ程度大きくなる必要がある。
このため、本実施の形態によるチップサイズの拡大は発生しないか、少なくともボンディング用パッドとプローブ検査用パッドを形成する場合に比べて十分小さい。
また、本実施の形態では、外部と電気的接続をする接合部領域５３の下層の層間絶縁膜３に配線を配置していないので、プローブ検査実施時に、外部と電気的接続をする接合部領域５３の下層のパッシベーション膜４にクラックが発生しても、そのクラックを通じて外部と電気的接続をする接合部領域５３にＣｕが拡散することはない。
（実施の形態２）
本発明の実施の形態２の半導体装置およびその製造方法を説明する。
図２（ａ）は本実施の形態２の半導体装置の構造を示す平面図である。図２（ｂ）は本実施の形態２の半導体装置において図２（ａ）のＢ−Ｂ’に沿った概略断面図である。ここでは、実施の形態１との違いのみを説明する。
図２（ａ）、（ｂ）に示すように、第１導電層５ｂの下層の絶縁膜３には配線３１１ｂ、３１２ｂ、３１３ｂ、３１４ｂがあり、パッシベーション膜４の開口４１１ｂで配線３１１ｂと、開口４１２ｂで配線３１２ｂと、開口４１３ｂで配線３１３ｂと、開口４１４ｂで配線３１４ｂと接続されている。製造方法は、実施の形態１の半導体装置の製造方法と同様である。
本実施の形態では、配線３１１ｂ、３１２ｂ、３１３ｂ、３１４ｂと、パッシベーション膜の開口４１１ｂ、４１２ｂ、４１３ｂ、４１４ｂの形状が、図２（ａ）に示すようにＬ字型の形状をしており、実施の形態１の半導体装置に比べ、外部と電気的接続をする接合部領域５３以外の腐食の発生箇所が大きくなるため、さらに外部と電気的接続をする接合部領域５３に腐食が発生しにくくなる。
（実施の形態３）
本発明の実施の形態３の半導体装置およびその製造方法を説明する。
図３（ａ）は本実施の形態３の半導体装置の構造を示す平面図である。図３（ｂ）は本実施の形態３の半導体装置において図３（ａ）のＣ−Ｃ’に沿った概略断面図である。ここでは、実施の形態１、２との違いのみを説明する。
図３（ａ）、（ｂ）に示すように、第１導電層５ｃの下層の絶縁膜３には、配線３１１ｃがあり、パッシベーション膜４の開口４１１ｃで配線３１１ｃと接続されている。製造方法は、実施の形態１、２の半導体装置の製造方法と同様である。
本実施の形態では、配線３１１ｃとパッシベーション膜の開口４１１ｃの形状が、図３（ａ）に示すように、外部と電気的接続をする接合部領域５３を囲むロ字型の形状をしており、実施の形態１、２の半導体装置に比べ、外部と電気的接続をする接合部領域５３以外の腐食の発生箇所が大きくなるため、さらに外部と電気的接続をする接合部領域５３に腐食が発生しにくくなる。
（実施の形態４）
本発明の実施の形態４の半導体装置およびその製造方法を説明する。
図４（ａ）は本実施の形態４の半導体装置の構造を示す平面図である。図４（ｂ）は本実施の形態４の半導体装置において図４（ａ）のＤ−Ｄ’に沿った概略断面図である。ここでは、実施の形態１との違いのみを説明する。
図４（ａ）、（ｂ）に示すように、第１導電層５ｄの下層の絶縁膜３には配線３１１ｄ、３１２ｄ、３１３ｄ、３１４ｄがあり、パッシベーション膜４の開口４１１ｄで配線３１１ｄと、開口４１２ｄで配線３１２ｄと、開口４１３ｄで配線３１３ｄと、開口４１４ｄで配線３１４ｄと接続されている。また、外部と電気的接続をする接合部領域５３の下の絶縁膜３に、第１導電層５ｄと電気的に接続しない配線３１５が形成されている。なお、製造方法は、実施の形態１の半導体装置の製造方法と同様である。
本実施の形態では、パッシベーション膜４の開口が形成できない接合部領域５３の下に第１導電層５ｄと電気的に接続しない配線３１５を配置することにより、外部と電気的接続をする接合部領域５３の直下の絶縁膜３の領域を有効活用することが可能である。
（実施の形態５）
本発明の実施の形態５の半導体装置およびその製造方法を説明する。
図５（ａ）は本実施の形態２の半導体装置の構造を示す平面図である。図５（ｂ）は本実施の形態５の半導体装置において図５（ａ）のＥ−Ｅ’に沿った概略断面図である。ここでは、実施の形態１との違いのみを説明する。
図５（ａ）、（ｂ）に示すように、第１導電層５ｅの下層の絶縁膜３には、パッシベーション膜４の開口４１１ｅ、４１２ｅ、４１３ｅ、４１４ｅより水平面内の面積が小さい配線からなる配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅがあり、パッシベーション膜４の開口４１１ｅで配線群３１１ｅと、開口４１２ｅで配線群３１２ｅと、開口４１３ｅで配線群３１３ｅと、開口４１４ｅで配線群３１４ｅと接続されている。配線群内の配線は、少なくとも一部の配線がパッシベーション膜の開口より水平方向の面積が小さければ、配線本数やサイズは本発明の実施に関係しない。
製造方法は、実施の形態１の半導体装置の製造方法とほぼ同様であるが、実施の形態１の半導体装置におけるパッシベーション膜の開口を形成するエッチング時間より、パッシベーション膜４の開口４１１ｅ、４１２ｅ、４１３ｅ、４１４ｅを形成するエッチング時間を長くし、配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅ内の絶縁膜３も同一工程でエッチングする。
本実施の形態では、配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅの高さに比べ、その部分の絶縁膜３の高さが低く段差があるため、その上に形成される第１導電層５ｅにも同様の段差ができるため、実施の形態１のパッシベーション膜の開口上に形成される第１導電層５ａよりも段差が多くなり、段差面の表面積が大きくなる。さらに、絶縁膜３の高さが低いため、配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅと第１導電層５ｅの距離が短くなるため、第１導電層５ｅの表面に拡散するＣｕの濃度が高くなり、実施の形態１の半導体装置に比べ、さらに外部と電気的接続をする接合部領域５３に腐食が発生しにくくなる。
また、本実施の形態の製造方法では、パッシベーション膜４の窒化シリコンと絶縁膜３の酸化物誘電体が同じドライエッチングでエッチングでき、配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅのＣｕと層間絶縁膜３ではエッチングレートが層間絶縁膜の方が大きいため、実施の形態１の半導体装置のパッシベーション膜の開口を形成するエッチング時間より、パッシベーション膜４の開口４１１ｅ、４１２ｅ、４１３ｅ、４１４ｅを形成するエッチング時間を長くすることだけで、新たな装置や工程を追加することなく、配線群３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅの高さに比べ、絶縁膜３の高さを低くすることができる。
本実施の形態の説明では、実施の形態１のパシベーション膜の開口下の配線を、パッシベーション膜の開口より水平面内の面積が小さい配線を含む配線群に変えた実施の形態を説明したが、実施の形態２、３、４のパッシベーション膜の開口下の配線を、パッシベーション膜の開口より水平面内の面積が小さい配線を含む配線群に変えた実施の形態もありうる。
（実施の形態６）
本発明の実施の形態６の半導体装置およびその製造方法を説明する。
図６（ａ）は本実施の形態６の半導体装置の構造を示す平面図である。図６（ｂ）は本実施の形態６の半導体装置において図６（ａ）のＦ−Ｆ’に沿った概略断面図である。ここでは、実施の形態１との違いのみを説明する。
図６（ａ）、（ｂ）に示すように、パッシベーション膜４上に例えば窒化シリコンの保護膜７が形成され、導電層５ｆ上の一部の保護膜７は開口７１ｆで開口されている。第１導電層５ｆの下層の絶縁膜３には配線３１１ｆ、３１２ｆ、３１３ｆ、３１４ｆがあり、パッシベーション膜４の開口４１１ｆで配線３１１ｆと、開口４１２ｆで配線３１２ｆと、開口４１３ｆで配線３１３ｆと、開口４１４ｆで配線３１４ｆと接続されている。配線３１１ｆと配線３１３ｆは内部の回路に接続されており、開口４１１ｆと開口４１３ｆ上の第１導電層５ｆの部分は、保護膜７に覆われている。製造方法は、実施の形態１の半導体装置の製造方法とほぼ同様であるが、実施の形態１の半導体装置における第１導電層５ｆの形成後、例えばＣＶＤ法により窒化シリコンよりなる保護膜７を形成し、フォトリソグラフィーとエッチングにより開口７１ｆを形成する。
本実施の形態では、内部の回路に接続されている配線３１１ｆと配線３１３ｆ上のパッシベーション膜４の開口４１１ｆと開口４１３ｆ上の第１導電層５ｆの部分は、下層の配線よりＣｕが拡散されるが、保護膜７に覆われているため、ダイシング工程時に掛けられる水や、パッケージに組んだ後に進入する外部からの水分による腐食は発生しない。
本実施の形態の説明では、実施の形態１の内部回路に接続される配線上においてパッシベーション膜の開口上の第１導電層が保護膜７に覆われている場合を説明したが、実施の形態２、３、４、５の内部回路に接続される配線上においてパッシベーション膜の開口上の第１導電層が保護膜７に覆われている構造の実施の形態もありうる。また、その場合は、内部回路に接続する配線とパッシベーション膜の開口は、正方形または長方形に変更する実施の形態もありうる。
（実施の形態７）
本発明の実施の形態７の半導体装置およびその製造方法を説明する。
図７（ａ）は本実施の形態７の半導体装置の構造を示す平面図である。図７（ｂ）は本実施の形態７の半導体装置において図７（ａ）のＧ−Ｇ’に沿った概略断面図である。ここでは、実施の形態６との違いのみを説明する。
図７（ａ）、（ｂ）に示すように、第１導電層５ｇの下層の絶縁膜３には配線３１１ｇ、３１２ｇ、３１３ｇがあり、パッシベーション膜４の開口４１１ｇで配線３１１ｇと、開口４１２ｇで配線３１２ｇと、開口４１３ｇで配線３１３ｇと接続されている。配線３１１ｇと配線３１２ｇは内部の回路に接続されており、開口４１１ｇと開口４１２ｇ上の第１導電層５ｇの部分は、保護膜７に覆われている。導電層５ｇ、５１３ｇ上の一部の保護膜７は開口７１ｇ、７２ｇで開口されている。配線３１３ｇとパッシベーション膜４において開口４１３ｇ上の第１導電層５１３ｇは、第１導電層５ｇ’で第１導電層５ｇに接続されたダミーパッドを形成している。製造方法は、実施の形態６の半導体装置の製造方法と同様である。
本実施の形態では、ダミーパッドの第１導電層５１３ｇに下層の配線３１３ｇよりＣｕが拡散してくるため、外部との電気的接続をとる接合部領域５３より離れた位置にあるダミーパッドの第１導電層５１３ｇが腐食するため、外部と電気的接続をする接合部領域５３に対してダミーパッドの腐食の影響が抑えられる。
この構成では、ダミーパッドを追加する必要があるが、ダミーパッドはプローブ等の検査をする必要がないためパッドサイズを小さくすることが可能であり、さらにプローブ等の検査をするための配置の限定もないため、チップ内の内部回路領域上も含めて自由に配置することが可能であり、少なくともボンディング用パッドとプローブ検査用パッドを別々に形成する場合に比べて、チップサイズの拡大を抑えることができる。
本実施の形態の説明では、ダミーパッドの絶縁膜３の配線はパッシベーション膜の開口より大きい実施の形態を説明したが、実施の形態５の、ダミーパッドの絶縁膜３の配線の少なくとも一部がパッシベーション膜の開口より水平面内の面積が小さい配線からなる配線群である実施の形態もありうる。
本発明の半導体装置およびその製造方法は、ワイヤーボンド等の接合に対する電極パッドの腐食対策のために、従来のように用途ごとに専用の電極パッドを別々に設ける必要がなく、コストアップにつながるチップサイズの拡大を抑えつつ、電極パッドでの腐食によるワイヤーボンド等の接合への影響を改善することができるもので、高機能化と小型化に対応したＣｕ配線を形成した電極パッド構成の半導体装置に有用である。
本発明の実施の形態１の半導体装置の構造を示す平面図および断面図 本発明の実施の形態２の半導体装置の構造を示す平面図および断面図 本発明の実施の形態３の半導体装置の構造を示す平面図および断面図 本発明の実施の形態４の半導体装置の構造を示す平面図および断面図 本発明の実施の形態５の半導体装置の構造を示す平面図および断面図 本発明の実施の形態６の半導体装置の構造を示す平面図および断面図 本発明の実施の形態７の半導体装置の構造を示す平面図および断面図 従来の半導体装置の構造を示す平面図および断面図
符号の説明
１ 半導体基板
２、３ 絶縁膜
２１１、２１２、２１３、２１４ 絶縁膜２内の配線
３１ 絶縁膜３内の配線
３１１ａ、３１２ａ、３１３ａ、３１４ａ 第２導電層の配線
３１１ｂ、３１２ｂ、３１３ｂ、３１４ｂ 第２導電層の配線
３１１ｃ 第２導電層の配線
３１１ｄ、３１２ｄ、３１３ｄ、３１４ｄ、３１５ 第２導電層の配線
３１１ｅ、３１２ｅ、３１３ｅ、３１４ｅ 第２導電層の配線群
３１１ｆ、３１２ｆ、３１３ｆ、３１４ｆ 第２導電層の配線
３１１ｇ、３１２ｇ、３１３ｇ 第２導電層の配線
３２ａ、３２ｂ ビア
４ パッシベーション膜
４１１ａ、４１２ａ、４１３ａ、４１４ａ パッシベーション膜の開口
４１１ｂ、４１２ｂ、４１３ｂ、４１４ｂ パッシベーション膜の開口
４１１ｃ パッシベーション膜の開口
４１１ｄ、４１２ｄ、４１３ｄ、４１４ｄ パッシベーション膜の開口
４１１ｅ、４１２ｅ、４１３ｅ、４１４ｅ パッシベーション膜の開口
４１１ｆ、４１２ｆ、４１３ｆ、４１４ｆ パッシベーション膜の開口
４１１ｇ、４１２ｇ、４１３ｇ パッシベーション膜の開口
４１ａ、４１ｂ パッシベーション膜の開口
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｇ’、５１３ｇ 第１導電層
５１ａ、５１ｂ 第１導電層
５３ 外部との電気的接続をとる接合部
６ 半導体素子
７ 保護膜
７１ｆ、７１ｇ、７２ｇ 保護膜の開口
８ プローブ
９ ボンディングワイヤ

Claims (7)

  1. 半導体基板の上層に、複数の絶縁膜、パッシベーション膜、外部と電気的接続するための電極パッドが積層された状態で形成された半導体装置であって、
    前記電極パッドは、
    前記パッシベーション膜上にＡｌまたはＡｌ合金で形成された第１導電層と、
    前記第１導電層の上面に前記外部と電気的接続するための領域として形成された接合部とからなり、
    前記絶縁膜内で前記パッシベーション膜の直下に、
    ＣｕまたはＣｕ合金からなる配線を有する第２導電層が形成され、
    前記パッシベーション膜に、
    前記第１導電層と前記第２導電層の前記配線とを接続するための開口が形成され、
    前記電極パッドを、
    前記接合部の領域が、前記パッシベーション膜の開口と、
    前記半導体基板から垂直方向に平面的に重ならないように構成した
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１導電層が前記パッシベーション膜の開口により前記第２導電層の配線と電気的接続されている前記電極パッドより小さいダミーパッドを有する
    ことを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    前記第２導電層における前記第１導電層の直下領域に、前記第１導電層と電気的に接続されない配線を有する
    ことを特徴とする半導体装置。
  4. 請求項１または請求項２記載の半導体装置であって、
    前記第２導電層における前記第１導電層の直下領域には、配線を形成しない
    ことを特徴とする半導体装置。
  5. 請求項１〜請求項４のいずれかに記載の半導体装置であって、
    前記第２導電層の配線の少なくとも一部は、前記パッシベーション膜の開口より面積が小さく、前記パッシベーション膜の開口直下の前記絶縁膜を、その高さが前記第２導電層の配線よりも低くなるように形成した
    ことを特徴とする半導体装置。
  6. 請求項１〜請求項５のいずれかに記載の半導体装置であって、
    前記第１導電層で、前記第２導電層の配線のうち内部回路と電気的接続する配線と前記パッシベーション膜の開口により接続される部分は、絶縁性の保護膜で覆う
    ことを特徴とする半導体装置。
  7. 請求項５記載の半導体装置の製造方法であって、
    前記半導体基板の上層に前記絶縁膜を形成する工程と、
    前記絶縁膜にビア孔を形成する工程と、
    前記絶縁膜に配線溝を形成する工程と、
    前記ビア孔にビアを形成する工程と、
    前記配線溝に配線を形成する工程と、
    前記配線のうち最上層の配線上にパッシベーション膜を形成する工程と、
    前記パッシベーション膜に開口を形成する工程と、
    外部と電気的接続をするための電極パッドとなる導電層を形成する工程とからなり、
    前記パッシベーション膜に開口を形成する工程をエッチングにより実施し、前記パッシベーション膜の開口直下の前記絶縁膜の高さが前記第２導電層の配線よりも低くなるように、前記エッチング時に、前記パッシベーション膜の開口直下の前記絶縁膜および前記最上層の配線も同時にエッチングする
    ことを特徴とする半導体装置の製造方法。
JP2006137118A 2006-05-17 2006-05-17 半導体装置およびその製造方法 Pending JP2007311432A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006137118A JP2007311432A (ja) 2006-05-17 2006-05-17 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006137118A JP2007311432A (ja) 2006-05-17 2006-05-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2007311432A true JP2007311432A (ja) 2007-11-29

Family

ID=38844047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006137118A Pending JP2007311432A (ja) 2006-05-17 2006-05-17 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2007311432A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382129A (ja) * 1989-08-25 1991-04-08 Agency Of Ind Science & Technol 半導体チップ
JPH07122604A (ja) * 1993-10-26 1995-05-12 Nec Corp 半導体集積回路装置
JP2004022869A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体装置
JP2004047771A (ja) * 2002-07-12 2004-02-12 Denso Corp 半導体装置、その製造方法、及びその検査方法
JP2004247522A (ja) * 2003-02-14 2004-09-02 Seiko Epson Corp 半導体装置及びその製造方法
WO2006016918A1 (en) * 2004-07-08 2006-02-16 Spansion Llc Bond pad structure for copper metallization having inceased reliability and method for fabricating same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382129A (ja) * 1989-08-25 1991-04-08 Agency Of Ind Science & Technol 半導体チップ
JPH07122604A (ja) * 1993-10-26 1995-05-12 Nec Corp 半導体集積回路装置
JP2004022869A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体装置
JP2004047771A (ja) * 2002-07-12 2004-02-12 Denso Corp 半導体装置、その製造方法、及びその検査方法
JP2004247522A (ja) * 2003-02-14 2004-09-02 Seiko Epson Corp 半導体装置及びその製造方法
WO2006016918A1 (en) * 2004-07-08 2006-02-16 Spansion Llc Bond pad structure for copper metallization having inceased reliability and method for fabricating same

Similar Documents

Publication Publication Date Title
US9081050B2 (en) Semiconductor device and test method
KR100752026B1 (ko) 반도체 장치 및 그 제조 방법
JP4401874B2 (ja) 半導体装置
JP5329068B2 (ja) 半導体装置
US6998712B2 (en) Semiconductor device and method for manufacturing the same
US8736067B2 (en) Semiconductor device having a pad
US20060125118A1 (en) Semiconductor device having a bonding pad structure including an annular contact
JP6872991B2 (ja) 半導体装置およびその製造方法
JP5451762B2 (ja) 半導体装置およびその製造方法
US10734336B2 (en) Semiconductor device and method for manufacturing the same
US8044482B2 (en) Semiconductor device
WO2010041365A1 (ja) 半導体装置
JP4663510B2 (ja) 半導体装置
JP4675147B2 (ja) 半導体装置
TWI276148B (en) Semiconductor device
JP2007311432A (ja) 半導体装置およびその製造方法
JP2012160547A (ja) 半導体装置及びその製造方法
JP2012227379A (ja) 半導体装置および半導体装置の製造方法
JP5041088B2 (ja) 半導体装置
US8330190B2 (en) Semiconductor device
JP2009130312A (ja) 半導体装置
JP2015128178A (ja) 半導体装置
JP5801329B2 (ja) 半導体装置
JP2010199185A (ja) 半導体装置及びその製造方法
JP2016178259A (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120110