TW202207396A - 半導體封裝 - Google Patents

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TW202207396A
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redistribution
pattern
dielectric layer
substrate
layer
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崔朱逸
朴点龍
安振鎬
吳東俊
李忠善
秦正起
千鎭豪
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：重佈線基板，包括位於彼此不同的水平高度處的第一重佈線圖案與第二重佈線圖案；以及半導體晶片，位於重佈線基板上，且包括電性連接至第一重佈線圖案及第二重佈線圖案的多個晶片接墊。第一重佈線圖案包括：第一金屬圖案，位於第一介電層上；以及第一障壁圖案，位於第一介電層與第一金屬圖案的底表面之間。第二重佈線圖案包括：第二金屬圖案，位於第二介電層中；以及第二障壁圖案，位於第二介電層與第二金屬圖案的底表面之間且位於第二介電層與第二金屬圖案的側壁之間。

Description

半導體封裝
本發明概念是有關於半導體封裝，且更具體而言是有關於具有高積體度及增加的可靠性的包括重佈線基板的半導體封裝。
提供一種半導體封裝來實施積體電路晶片，以有資格用於電子產品。通常，半導體封裝被配置成使得半導體晶片被安裝於印刷電路板（printed circuit board，PCB）上，且接合引線或凸塊被用於將半導體晶片電性連接至印刷電路板。隨著電子工業的發展，已進行各種研究來改善半導體封裝的可靠性及耐久性。
本發明概念的一些示例性實施例提供一種具有高積體度及增加的可靠性的半導體封裝。
本發明概念的目的不限於上述者，且熟習此項技術者將根據以下說明清楚地理解以上所尚未提及的其他目的。
根據本發明概念的一些示例性實施例，一種半導體封裝可包括：重佈線基板，包括第一重佈線圖案及第二重佈線圖案，所述第一重佈線圖案的底表面與所述第二重佈線圖案的底表面位於在垂直於所述重佈線基板的底表面的垂直方向上距所述重佈線基板的所述底表面不同距離處；以及半導體晶片，位於所述重佈線基板上，所述半導體晶片包括電性連接至所述第一重佈線圖案及所述第二重佈線圖案的多個晶片接墊。所述第一重佈線圖案可包括：第一金屬圖案，位於第一介電層上；以及第一障壁圖案，位於所述第一介電層與所述第一金屬圖案的底表面之間。所述第二重佈線圖案可包括：第二金屬圖案，位於第二介電層中；以及第二障壁圖案，所述第二障壁圖案位於所述第二介電層與所述第二金屬圖案的底表面之間且位於所述第二介電層與所述第二金屬圖案的側壁之間。
根據本發明概念的一些示例性實施例，一種半導體封裝可包括：重佈線基板，包括多個第一重佈線層及多個第二重佈線層，所述多個第一重佈線層及所述多個第二重佈線層在垂直於所述重佈線基板的底表面的垂直方向上垂直地且交替地堆疊；以及半導體晶片，位於所述重佈線基板上。所述第一重佈線層中的每一者可包括：第一介電層；以及第一重佈線圖案，包括第一通孔部及連接至所述第一通孔部的第一接墊部。所述第一通孔部可穿透所述第一介電層。所述第一接墊部可位於所述第一介電層的頂表面上。所述第二重佈線層中的每一者可包括：第二介電層，位於下伏第一重佈線層的下伏第一介電層上；以及第二重佈線圖案，包括第二通孔部及連接至所述第二通孔部的第二接墊部。所述第二通孔部可穿透所述第二介電層的部分。所述第二接墊部可位於所述第二介電層中。
根據本發明概念的一些示例性實施例，一種半導體封裝可包括：下部重佈線基板，包括位於第一介電層上的第一重佈線圖案及位於所述第一介電層上的第二介電層中的第二重佈線圖案；第一半導體晶片，位於所述下部重佈線基板上，所述第一半導體晶片包括多個晶片接墊；多個第一連接端子，位於所述下部重佈線基板與所述第一半導體晶片的所述晶片接墊之間；模製層，位於所述下部重佈線基板上，所述模製層覆蓋所述第一半導體晶片；以及多個金屬柱，圍繞所述第一半導體晶片且連接至所述下部重佈線基板，所述金屬柱穿透所述模製層。所述第二介電層可覆蓋所述第一重佈線圖案的側壁。所述第二介電層的頂表面可與所述第二重佈線圖案的頂表面共面。
其他示例性實施例的細節包括於說明及圖式中。
以下將結合附圖闡述根據本發明概念一些示例性實施例的一種半導體封裝及一種製作所述半導體封裝的方法。
如本文中所述，「位於」另一元件「上（on）」的元件可位於所述另一元件上方或下面或相鄰於（例如，在水平方向上相鄰於）所述另一元件。位於另一元件上的元件可直接位於所述另一元件上，進而使得所述元件與所述另一元件直接接觸。位於另一元件上的元件可間接位於所述另一元件上，進而使得所述元件藉由一或多個夾置空間及/或結構與所述另一元件隔離而不直接接觸。
應理解，可被稱為相對於其他元件及/或其性質（例如，結構、表面、方向或類似性質）而言「垂直（perpendicular）」、「平行（parallel）」、「共面（coplanar）」或處於類似狀態的元件及/或其性質（例如，結構、表面、方向或類似性質）相對於所述其他元件及/或其性質而言可分別「垂直」、「平行」、「共面」或處於類似狀態或者可「實質上垂直（substantially perpendicular）」、「實質上平行（substantially parallel）」、「實質上共面（substantially coplanar）」。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上垂直」將被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「垂直」，及/或與相對於所述其他元件及/或其性質的「垂直」或類似狀態具有等於或小於10%（例如，容差為±10%）的量值及/或角度偏差。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上平行」將被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「平行」，及/或與相對於所述其他元件及/或其性質的「平行」或類似狀態具有等於或小於10%（例如，容差為±10%）的量值及/或角度偏差。
元件及/或其性質（例如，結構、表面、方向或類似性質）相對於其他元件及/或其性質「實質上共面」將被理解為在製造容差及/或材料容差內相對於所述其他元件及/或其性質「共面」，及/或與相對於所述其他元件及/或其性質的「共面」或類似狀態具有等於或小於10%（例如，容差為±10%）的量值及/或角度偏差。
應理解，元件及/或其性質可在本文中被闡述為與其他元件「相同（the same）」或「相等（equal）」，且更應理解，本文中被闡述為與其他元件「等同（identical）」、「相同」或「相等」的元件及/或其性質可與所述其他元件及/或其性質「等同」、「相同」或「相等」或者「實質上等同（substantially identical）」、「實質上相同（substantially the same）」或「實質上相等（substantially equal）」。與其他元件及/或其性質「實質上等同」、「實質上相同」或「實質上相等」的元件及/或其性質將被理解為包括在製造容差及/或材料容差內與所述其他元件及/或其性質等同、相同或相等的元件及/或其性質。與其他元件及/或其性質等同或實質上等同及/或相同或實質上相同的元件及/或其性質可在結構上相同或實質上相同、在功能上相同或實質上相同及/或在組成上相同或實質上相同。
應理解，本文中被闡述為「實質上（substantially）」相同及/或等同的元件及/或其性質囊括在量值上具有等於或小於10%的相對差異的元件及/或其性質。此外，無論元件及/或其性質是否被潤飾為「實質上」，均應理解該些元件及/或其性質應被解釋為包括在所陳述元件及/或其性質左右的製造容差或操作容差（例如，±10%）。
當在本說明書中結合數值使用用語「約（about）」或「實質上」時，其意為相關聯數值包括在所陳述數值左右為±10%的容差。當規定範圍時，所述範圍包括其間的所有值，例如增量為0.1%。
圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13及圖14示出剖視圖，其示出根據本發明概念一些示例性實施例的製作半導體封裝的重佈線基板的方法。
參照圖1，可在載體基板W1上形成黏合層ADL。載體基板W1可為玻璃基板或半導體基板。黏合層ADL可為例如包含介電材料的聚合物帶（polymer tape）。
可在黏合層ADL上形成第一介電層10，從而覆蓋導電接墊CP。可藉由執行沈積製程、圖案化製程、電鍍製程或無電鍍覆製程來形成導電接墊CP。在一些示例性實施例中，導電接墊CP可形成於在介電層中形成的溝槽中。導電接墊CP可由金屬或其合金形成，所述金屬或其合金中的每一者包括選自銅（Cu）、鋁（Al）、鎳（Ni）、銀（Ag）、金（Au）、鉑（Pt）、錫（Sn）、鉛（Pb）、鈦（Ti）、鉻（Cr）、鈀（Pd）、銦（In）、鋅（Zn）及碳（C）中的至少一者。
可藉由例如旋轉塗佈或狹縫塗佈等塗佈製程形成第一介電層10。第一介電層10可由感光成像介電質（photo-imageable dielectric，PID）形成。第一介電層10可包含例如感光性聚合物。感光性聚合物可包括例如感光性聚醯亞胺、聚苯並噁唑、酚醛聚合物及苯並環丁烯聚合物中的一或多者。在一些示例性實施例中，第一介電層10可由氧化矽層、氮化矽層或氮氧化矽層形成。
之後，可在第一介電層10中形成第一通孔孔洞VH1，從而暴露出導電接墊CP。
當第一介電層10包含感光性聚合物時，可藉由對第一介電層10的部分執行曝光及顯影製程來形成第一通孔孔洞VH1。在形成第一通孔孔洞VH1之後，可對第一介電層10執行固化製程。
參照圖2，可在其中形成有第一通孔孔洞VH1的第一介電層10上形成第一障壁層11。
可在其中形成有第一通孔孔洞VH1的第一介電層10上將第一障壁層11沈積成具有相同的厚度。舉例而言，第一障壁層11可共形地覆蓋第一通孔孔洞VH1的內壁及第一介電層10的頂表面。第一障壁層11可與導電接墊CP的暴露至第一通孔孔洞VH1的部分接觸。可使用物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）或原子層沈積（atomic layer deposition，ALD）來形成第一障壁層11。
所述形成第一障壁層11可包括依序沈積障壁金屬層及金屬晶種層。障壁金屬層可包括例如雙層或除雙層以外的混合層，所述雙層或混合層可包含鈦、氮化鈦、鉭、氮化鉭、釕、鈷、錳、氮化鎢、鎳、硼化鎳或鈦/氮化鈦。金屬晶種層可包含例如銅（Cu）。
在形成第一障壁層11之後，可在第一障壁層11上形成具有開口的第一光致抗蝕劑圖案PR1。可藉由在第一障壁層11上形成光致抗蝕劑層且然後執行曝光及顯影製程來形成第一光致抗蝕劑圖案PR1。
第一光致抗蝕劑圖案PR1的一些開口可與第一通孔孔洞VH1重疊。第一光致抗蝕劑圖案PR1可包括線與空間圖案（line-and-space pattern）。第一光致抗蝕劑圖案PR1可具有為約5.0微米至約10.0微米的線寬。
此後，可在其中形成有第一障壁層11的所述開口及第一通孔孔洞VH1中形成第一金屬圖案14。
第一金屬圖案14可完全填充其中形成有第一障壁層11的所述開口及第一通孔孔洞VH1。可在第一障壁層11的暴露至第一光致抗蝕劑圖案PR1的所述開口的頂表面上形成第一金屬圖案14。可藉由執行例如鍍覆或脈衝鍍覆（pulse plating）等電鍍製程來形成第一金屬圖案14。第一金屬圖案14可自金屬晶種層的表面生長。第一金屬圖案14可包含與金屬晶種層的金屬相同的金屬，例如銅（Cu）。
參照圖3，可移除第一光致抗蝕劑圖案PR1，且然後可蝕刻第一光致抗蝕劑圖案PR1下方的第一障壁層11，以暴露出第一介電層10的頂表面。可藉由執行灰化製程或剝除製程來移除第一光致抗蝕劑圖案PR1，且可藉由執行濕法蝕刻製程來蝕刻第一障壁層11。因此，可形成第一重佈線圖案RDL1，且第一重佈線圖案RDL1中的每一者可包括第一障壁圖案12及第一金屬圖案14。第一金屬圖案14可具有由第一光致抗蝕劑圖案PR1的側壁界定的側壁，且可具有垂直於第一介電層10的頂表面的線性側壁。在對第一障壁層11執行的濕法蝕刻製程期間，第一障壁圖案12的側壁可較第一金屬圖案14的側壁凹陷得更多。
第一重佈線圖案RDL1可包括穿透第一介電層10的第一通孔部RDL1a、位於第一介電層10上且連接至第一通孔部RDL1a的第一接墊部RDL1b以及自第一接墊部RDL1b在一個方向上延伸且設置於第一介電層10上的第一線部RDL1c。
參照圖4，可在第一介電層10上形成第二介電層20，從而覆蓋第一重佈線圖案RDL1。第二介電層20可厚於第一介電層10。
可藉由例如旋轉塗佈或狹縫塗佈等塗佈製程來形成第二介電層20。第二介電層20可由感光成像介電質形成。第二介電層20可包含例如感光性聚合物。感光性聚合物可包括例如感光性聚醯亞胺、聚苯並噁唑、酚醛聚合物及苯並環丁烯聚合物中的一或多者。第二介電層20可包含與第一介電層10的聚合材料相同或不同的聚合材料。在一些示例性實施例中，第二介電層20可由氧化矽層、氮化矽層或氮氧化矽層形成。
此後，可在第二介電層20中形成初步通孔孔洞PVH。初步通孔孔洞PVH可暴露出第一重佈線圖案RDL1的部分。可藉由對第二介電層20執行曝光及顯影製程來形成初步通孔孔洞PVH。之後，可對第二介電層20執行固化製程。
參照圖5，可在其中形成有初步通孔孔洞PVH的第二介電層20上形成硬遮罩層HML。硬遮罩層HML可共形地覆蓋初步通孔孔洞PVH的內壁及第二介電層20的頂表面。硬遮罩層HML可覆蓋第一重佈線圖案RDL1的暴露至初步孔洞PVH的頂表面。
硬遮罩層HML可由相對於第二介電層20具有蝕刻選擇性的材料形成。硬遮罩層HML可包含例如鈦、氮化鈦、鉭、氮化鉭或鎢等金屬材料。在一些示例性實施例中，硬遮罩層HML可為多晶矽層、氮化矽層或氮氧化矽層。可使用PVD、CVD或ALD來形成硬遮罩層HML。
參照圖6，可在硬遮罩層HML上形成第二光致抗蝕劑圖案PR2。可藉由在硬遮罩層HML上形成光致抗蝕劑層且然後執行曝光及顯影製程來形成第二光致抗蝕劑圖案PR2。
第二光致抗蝕劑圖案PR2可包括暴露出硬遮罩層HML的部分的開口。第二光致抗蝕劑圖案PR2的一些開口可與初步通孔孔洞PVH重疊。第二光致抗蝕劑圖案PR2可包括線與空間圖案。第二光致抗蝕劑圖案PR2可具有為約0.5微米至約2.5微米的線寬。
參照圖7，可使用第二光致抗蝕劑圖案PR2作為蝕刻遮罩，以對硬遮罩層HML執行各向異性蝕刻製程。因此，可在第二介電層20上形成硬遮罩圖案HMP。對硬遮罩層HML執行的各向異性蝕刻製程可包括反應離子蝕刻（reactive ion etching，RIE）、磁增強式反應離子蝕刻（magnetically enhanced reactive ion etching，MERIE）、電感耦合電漿（inductively coupled plasma，ICP）蝕刻、變壓器耦合電漿（transformer coupled plasma，TCP）蝕刻、中空陽極型電漿蝕刻或螺旋共振器電漿蝕刻。
可在對硬遮罩層HML執行的各向異性蝕刻製程中使用Cx Fy 蝕刻氣體。舉例而言，蝕刻氣體可包括CF4 、C3 F6 、C4 F6 、C4 F8 、C5 F8 、CH3 F、CHF3 、CH2 F2 或其任意組合。另外，在對硬遮罩層HML執行的各向異性蝕刻製程中可使用例如氬（Ar）等惰性氣體。
可在對硬遮罩層HML執行的各向異性蝕刻製程中局部地過蝕刻第二介電層20。因此，可在第二介電層20上形成初步溝槽（未示出）。
之後，可使用硬遮罩圖案HMP作為蝕刻遮罩，以對第二介電層20執行各向異性蝕刻製程。對第二介電層20執行的各向異性蝕刻製程可包括反應離子蝕刻（RIE）、磁增強式反應離子蝕刻（MERIE）、電感耦合電漿（ICP）蝕刻、變壓器耦合電漿（TCP）蝕刻、中空陽極型電漿蝕刻或螺旋共振器電漿蝕刻。
因此，可在第二介電層20上形成第一溝槽T1及第二溝槽T2，且可形成第二通孔孔洞VH2以暴露出第一重佈線圖案RDL1的第一接墊部RDL1b。可將第二通孔孔洞VH2連接至第一溝槽T1，且第一溝槽T1可具有其大於第二溝槽T2的寬度的寬度。
當形成具有彼此不同的寬度的第一溝槽T1與第二溝槽T2時，負載效應（loading effect）可能導致第二溝槽T2具有其不同於第一溝槽T1的深度的深度。在一些示例性實施例中，第一溝槽T1可具有其大於第二溝槽T2的深度的深度。
此外，由於第一溝槽T1是在形成初步通孔孔洞PVH之後形成，因此初步通孔孔洞PVH與第一溝槽T1之間可具有在對第二介電層20執行各向異性蝕刻製程的同時變為修圓的隅角區段（例如，寬度改變的位置）。另外，第二溝槽T2可能在其下部隅角處變為修圓的。
此外，當執行蝕刻製程以形成第一溝槽T1及第二溝槽T2時，弓彎現象（bowing phenomenon）可容許第一溝槽T1及第二溝槽T2具有其修圓側壁。舉例而言，第一溝槽T1及第二溝槽T2可具有其在側向上凸起的側壁。
參照圖8，在形成第二通孔孔洞VH2以及第一溝槽T1及第二溝槽T2之後，可移除第二光致抗蝕劑圖案PR2及硬遮罩圖案HMP。可藉由包括灰化及清潔步驟的剝除製程（strip process）來移除第二光致抗蝕劑圖案PR2。可採用濕法蝕刻製程來移除硬遮罩圖案HMP。
此後，可在上面形成有第二通孔孔洞VH2以及第一溝槽T1及第二溝槽T2的第二介電層20上依序形成第二障壁層21及第二金屬層23。
可在上面形成有第二通孔孔洞VH2以及第一溝槽T1及第二溝槽T2的第二介電層20上將第二障壁層21沈積成具有相同的厚度。舉例而言，第二障壁層21可共形地覆蓋第二通孔孔洞VH2的內壁、第一溝槽T1及第二溝槽T2的內壁以及第二介電層20的頂表面。可使用PVD、CVD或ALD來形成第二障壁層21。
所述形成第二障壁層21可包括依序沈積障壁金屬層及金屬晶種層。障壁金屬層可包括例如雙層或除雙層以外的混合層，所述雙層或混合層可包含鈦、氮化鈦、鉭、氮化鉭、釕、鈷、錳、氮化鎢、鎳、硼化鎳或鈦/氮化鈦。金屬晶種層可包含例如銅（Cu）。
第二金屬層23可完全填充其中形成有第二障壁層21的第二通孔孔洞VH2以及第一溝槽T1及第二溝槽T2。亦可在第二介電層20的頂表面上形成第二金屬層23。可藉由執行例如鍍覆或脈衝鍍覆等電鍍製程來形成第二金屬層23。可自金屬晶種層的表面生長第二金屬層23。
參照圖9，第二金屬層23及第二障壁層21可經歷平坦化製程以暴露出第二介電層20的頂表面。可執行化學機械研磨（chemical mechanical polishing，CMP）製程作為平坦化製程。平坦化製程可形成彼此分開的第二重佈線圖案RDL2。第二重佈線圖案RDL2中的每一者可包括第二障壁圖案22及第二金屬圖案24。
平坦化製程可容許第二重佈線圖案RDL2具有其實質上平坦的頂表面。另外，第二重佈線圖案RDL2的頂表面可與第二介電層20的頂表面共面。
第二重佈線圖案RDL2可包括穿透第二介電層20的部分的第二通孔部RDL2a及位於第二介電層20中且連接至第二通孔部RDL2a的第二接墊部RDL2b。另外，第二重佈線圖案RDL2可包括在第二介電層20中在一個方向上延伸且彼此分開的第二線部RDL2c。
參照圖10，可在第二介電層20上形成第三介電層30，從而覆蓋第二重佈線圖案RDL2的頂表面。
第三介電層30可由感光成像介電質（PID）形成。第三介電層30可包含例如感光性聚合物。感光性聚合物可包括例如感光性聚醯亞胺、聚苯並噁唑、酚醛聚合物及苯並環丁烯聚合物中的一或多者。舉例而言，第三介電層30可由與第二介電層20的聚合材料相同的聚合材料形成。作為另一實例，第三介電層30可包含與第一介電層10的聚合材料相同且與第二介電層20的聚合材料不同的聚合材料。作為另一實例，第三介電層30可由氧化矽層、氮化矽層或氮氧化矽層形成。
之後，可在第三介電層30中形成第三通孔孔洞VH3，從而暴露出第二重佈線圖案RDL2的部分。當第三介電層30包含感光性聚合物時，可藉由對第三介電層30的部分執行曝光及顯影製程來形成第三通孔孔洞VH3。在形成第三通孔孔洞VH3之後，可對第三介電層30執行固化製程。
參照圖11，相似於以上參照圖2及圖3所論述的第一重佈線圖案RDL1的形成，可在第三介電層30上形成第三重佈線圖案RDL3。
舉例而言，所述形成第三重佈線圖案RDL3可包括：形成覆蓋第三通孔孔洞VH3及第三介電層30的表面的第三障壁層；在第三障壁層上形成光致抗蝕劑圖案；形成填充光致抗蝕劑圖案的開口的第三金屬層；移除光致抗蝕劑圖案；以及然後蝕刻第三障壁層。因此，第三重佈線圖案RDL3中的每一者可包括第三障壁圖案32及第三金屬圖案34。第三重佈線圖案RDL3可具有與以上論述的第一重佈線圖案RDL1的性質相同的性質。
參照圖12，可在第三介電層30上形成第四介電層40，從而覆蓋第三重佈線圖案RDL3。第四介電層40可厚於第三介電層30，且可覆蓋包括於第三重佈線圖案RDL3中的接墊部及線部的側壁。
第四介電層40可包含例如感光性聚合物等感光成像介電質（PID）。舉例而言，第四介電層40可包含與第二介電層20的聚合物相同的聚合物。
此後，相似於以上參照圖4至圖9所論述的第二重佈線圖案RDL2的形成，可在第四介電層40中形成第四重佈線圖案RDL4。舉例而言，在第四介電層40上形成硬遮罩圖案HMP之後，可對第四介電層40進行圖案化以形成通孔孔洞及溝槽，且然後可在所述通孔孔洞及溝槽中形成第四障壁層及第四金屬層。因此，第四重佈線圖案RDL4中的每一者可包括第四障壁圖案42及第四金屬圖案44。第四重佈線圖案RDL4可具有與以上論述的第二重佈線圖案RDL2的性質相同的性質。
參照圖13，可在第四介電層40上形成第五介電層50，從而覆蓋第四重佈線圖案RDL4。第五介電層50可包含例如感光性聚合物等感光成像介電質。第五介電層50可包含與第三介電層30的聚合物相同的聚合物。
第五介電層50的部分可經歷曝光及顯影製程，以形成暴露出第四重佈線圖案RDL4的部分的第五通孔孔洞。
此後，可形成第五障壁層51以共形地覆蓋第五介電層50的其中形成有第五通孔孔洞的表面。可在第五障壁層51上形成具有開口的第三光致抗蝕劑圖案PR3。第三光致抗蝕劑圖案PR3的開口可與第五通孔孔洞重疊。
參照圖14，如以上參照圖2所論述，可執行例如鍍覆或脈衝鍍覆等電鍍製程，以形成填充第三光致抗蝕劑圖案PR3的開口的第五金屬圖案54。
此後，可在第五金屬圖案54上形成金屬接墊56。舉例而言，金屬接墊56可由金屬或其合金形成且可具有包含選自銅（Cu）、鎳（Ni）及金（Au）的多種金屬的多層結構，所述金屬或其合金中的每一者包括選自銅（Cu）、鎳（Ni）及金（Au）中的至少一者。
在形成金屬接墊56之後，可藉由包括灰化及清潔步驟的剝除製程移除第三光致抗蝕劑圖案PR3。然後，可使用濕法蝕刻製程來蝕刻第五介電層50的頂表面上的第五障壁層51，且因此第五障壁層51可被形成為第五障壁圖案（參見圖15所示52）。因此，如圖15中所示，可形成第五重佈線圖案RDL5，第五重佈線圖案RDL5中的每一者包括第五障壁圖案52、第五金屬圖案54及金屬接墊56。
根據一些示例性實施例，闡釋其中第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3、第四重佈線圖案RDL4及第五重佈線圖案RDL5垂直堆疊的實例，但本發明概念不限於此，且垂直堆疊的重佈線圖案的數目可為二至八。
此後，如圖15中所示，可將第一連接端子150附接至第五重佈線圖案RDL5的金屬接墊56，從而將第一半導體晶片100連接至重佈線基板300。
圖15示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。圖16A及圖16B示出平面圖，其示出根據本發明概念一些示例性實施例的包括於重佈線基板中的第一重佈線層及第二重佈線層的實例。
參照圖15，半導體封裝可包括重佈線基板300及設置於重佈線基板300上的第一半導體晶片100。
重佈線基板300可包括至少一個第一重佈線層及至少一個第二重佈線層。舉例而言，重佈線基板300可包括垂直堆疊的第一重佈線層至第五重佈線層。
第一重佈線層可包括第一介電層10及第一重佈線圖案RDL1。第一重佈線圖案RDL1可具有垂直於第一介電層10的頂表面的平的（例如，線性）側壁LS。第一重佈線圖案RDL1中的每一者可包括第一障壁圖案12及第一金屬圖案14。第一障壁圖案12可具有設置於第一介電層10的頂表面與第一金屬圖案14的底表面之間的部分。如至少圖15中所示，第一障壁圖案12與第一金屬圖案14可具有其彼此未對準的側壁，其中所述側壁在平行於重佈線基板300的底表面300a延伸的水平方向上彼此偏移。因此，如至少圖15中所示，第一金屬圖案14的側壁與第一障壁圖案12的側壁未對準（例如，在水平方向上自第一障壁圖案12的側壁偏移）。
參照圖15及圖16A，第一重佈線圖案RDL1可包括穿透第一介電層10的第一通孔部RDL1a、位於第一介電層10上且連接至第一通孔部RDL1a的第一接墊部RDL1b以及位於第一介電層10上（例如，位於第一介電層的頂表面上）且自第一接墊部RDL1b（例如，遠離第一接墊部RDL1b）在一個方向上延伸的第一線部RDL1c。第一重佈線圖案RDL1可在第一線部RDL1c處具有第一最小寬度W1（例如，第一線部RDL1c可具有第一最小寬度W1），且第一最小寬度W1的範圍可介於約3.0微米至約10.0微米。鄰近的第一線部RDL1c可以第一間隔S1彼此間隔開。第一間隔S1可等於或實質上等於或大於第一最小寬度W1。第一重佈線圖案RDL1可在第一線部RDL1c處具有範圍介於約3.0微米至約4.5微米的厚度。
第二重佈線層可包括第二介電層20及第二重佈線圖案RDL2。第二介電層20可設置於第一介電層10上且厚於第一介電層10。第二介電層20可覆蓋第一重佈線圖案RDL1的第一接墊部RDL1b及第一線部RDL1c的側壁。如至少圖15中所示，第二介電層20可位於第一介電層10上且可覆蓋第一重佈線圖案RDL1的第一金屬圖案14的側壁（例如，LS）且因此可覆蓋下伏第一重佈線層的下伏第一重佈線圖案的側壁。如至少圖15中所示，第二介電層20可具有夾置於第一金屬圖案14的底表面與第一介電層10的頂表面之間（例如，在垂直方向上）的部分（例如，基於第一金屬圖案與第一障壁圖案的未對準側壁）。
第二重佈線圖案RDL2中的每一者可包括第二障壁圖案22及第二金屬圖案24。第二障壁圖案22可設置於第二金屬圖案24與第二介電層20之間，藉此減少或防止第二介電層20接納自第二金屬圖案24擴散的金屬材料。第二障壁圖案22可覆蓋第二金屬圖案24的側壁及底表面。第二障壁圖案22及第二金屬圖案24可具有其與第二介電層20的頂表面共面的頂表面。因此，第二介電層20的頂表面可與第二重佈線圖案RDL2的頂表面共面或實質上共面。
參照圖15及圖16B，第二障壁圖案RDL2可包括穿透第二介電層20（例如，第二介電層20的部分）的第二通孔部RDL2a、位於第二介電層20中（例如，位於第二介電層20內）且連接（例如，直接連接）至第二通孔部RDL2a的第二接墊部RDL2b以及位於第二介電層20中（例如，位於第二介電層20內）且在遠離第二接墊部RDL2b的一個方向上延伸的第二線部RDL2c。
第二重佈線圖案RDL2可被配置成使得第二接墊部RDL2b及第二線部RDL2c具有其與第二介電層20的頂表面共面的頂表面。重申，且如圖15中所示，第二介電層20的頂表面可位於與第二重佈線圖案RDL2的頂表面相同的水平高度處（例如，在垂直方向上距底表面300a的距離與第二重佈線圖案RDL2的頂表面相同）。儘管第一重佈線圖案RDL1的第一金屬圖案14可具有平的（例如，線性）側壁LS，第二重佈線圖案RDL2（例如，第二金屬圖案24）可在第二接墊部RDL2b及第二線部RDL2c中的每一者處具有修圓（例如，非線性的彎曲）側壁RS。第二接墊部RDL2b及第二線部RDL2c可具有其在側向上凸起的側壁RS。
因此，應理解，在一些示例性實施例中，第一重佈線圖案RDL1的第一接墊部RDL1b可具有線性（例如，平的）側壁LS，且第二重佈線圖案RDL2的第二接墊部RDL2b可具有修圓（例如，非線性的彎曲）側壁RS。如至少圖15中所示，第二接墊部RDL2b及第二線部RDL2c中的每一者可具有修圓側壁RS。
第二重佈線圖案RDL2的第二接墊部RDL2b可在垂直方向（垂直於底表面300a）上具有第二厚度TH2，第二厚度TH2大於第二重佈線圖案RDL2的第二線部RDL2c處在垂直方向（垂直於底表面300a）上的第一厚度TH1，進而使得第一厚度TH1可在量值上小於第二厚度TH2。第一厚度TH1的範圍可介於約2.7微米至約3.5微米，且第二厚度TH2的範圍可介於約3.0微米至約4.3微米。第一厚度TH1與第二厚度TH2之間的差可為約0.3微米至約0.8微米。
如至少圖15中所示，第二線部RDL2c的頂表面可位於與第二接墊部RDL2b的頂表面實質上相同的水平高度處（例如，在垂直方向上距重佈線基板300的底表面300a的距離與第二接墊部RDL2b的頂表面相同），且第二線部RDL2c的底表面可位於不同於第二接墊部RDL2b的底表面的水平高度處（例如，在垂直方向上距重佈線基板的底表面的距離不同於第二接墊部RDL2b的底表面）。
第二重佈線圖案RDL2可在第二線部RDL2c處具有第二最小寬度W2，且第二最小寬度W2的範圍可介於約0.5微米至約2.0微米。鄰近的第二線部RDL2c可以第二間隔S2彼此間隔開。第二最小寬度W2可與第二最小寬度W2相同或實質上相同。舉例而言，第二重佈線圖案RDL2可在第二線部RDL2c的頂表面或底表面處具有第二最小寬度W2。另外，第二重佈線圖案RDL2可在位於第二線部RDL2c的頂表面與底表面之間的水平高度（例如，在垂直方向上距所述底表面特定距離的位置）處具有最大寬度。因此，第二線部RDL2c可在第二線部RDL2c的頂表面或底表面處具有最小寬度W2，且在第二線部RDL2c的頂表面與底表面之間的水平高度處具有最大寬度。第二重佈線圖案RDL2的前述第二最小寬度W2及最大寬度可對應於第二金屬圖案24的相應最小寬度及最大寬度。因此，應理解，第二金屬圖案24可在第二金屬圖案24的頂表面或第二金屬圖案24的底表面處具有最小寬度，且在位於第二金屬圖案24的頂表面與第二金屬圖案24的底表面之間的水平高度處具有最大寬度。在第二重佈線圖案RDL2的第二線部RDL2c處的最大寬度與最小寬度之間可存在為約0.3微米至約0.5微米的差DW。
第二重佈線圖案RDL2的第二通孔部RDL2a可具有小於第一重佈線圖案RDL1的第一通孔部RDL1a的寬度的寬度。如至少圖15中所示，第二重佈線圖案RDL2可在第二通孔部RDL2a的側壁與第二接墊部RDL2b的底表面之間具有修圓邊緣C。舉例而言，第二通孔部RDL2a可在相鄰於第二接墊部RDL2b的區處具有較在相鄰於第一接墊圖案RDL1的區處大的寬度。
第二介電層20上可設置有依序堆疊的第三介電層30、第四介電層40及第五介電層50，且第三重佈線圖案RDL3、第四重佈線圖案RDL4及第五重佈線圖案RDL5可分別設置於第三介電層30、第四介電層40及第五介電層50中。第三重佈線圖案RDL3及第五重佈線圖案RDL5可具有與第一重佈線圖案RDL1的性質相同的性質，且第四重佈線圖案RDL4可具有與第二重佈線圖案RDL2的性質相同的性質。舉例而言，第三重佈線圖案RDL3可各自包括設置於第三介電層30上的接墊部及線部，且第五重佈線圖案RDL5可各自包括設置於第五介電層50上的接墊部及線部。第四重佈線圖案RDL4可各自包括設置於第四介電層40上的接墊部及線部。
因此，在一些示例性實施例中，在至少圖15中示出的半導體封裝可被理解為包括在垂直於重佈線基板300的底表面300a的垂直方向上垂直地且交替地堆疊的多個第一重佈線層（分別包括至少RDL1及RDL3）與多個第二重佈線層（分別包括至少RDL2及RDL4）。如至少圖15中所示，第一重佈線層中的每一者可包括第一介電層（例如，第一介電層10或第三介電層30）以及包括第一通孔部及連接至第一通孔部的第一接墊部的第一重佈線圖案（例如，RDL1或RDL3），其中給定第一重佈線層的第一通孔部穿透給定第一重佈線層的第一介電層的至少部分，且給定第一重佈線層的第一接墊部不是第一介電層的頂表面。如至少圖15中所示，第二重佈線層中的每一者可包括位於下伏（例如，直接下伏）第一重佈線層的下伏（例如，直接下伏）第一介電層（例如，第一介電層10或第三介電層30）上的第二介電層（例如，第二介電層20或第四介電層40）以及包括第二通孔部及連接至第二通孔部的第二接墊部的第二重佈線圖案（例如，RDL2或RDL4），其中給定第二重佈線層的第二通孔部穿透給定第二重佈線層的第二介電層的部分且進一步位於第二介電層中。
如圖15中所示，第一半導體晶片100包括多個晶片接墊111，且半導體封裝可包括位於重佈線基板300與第一半導體晶片100的晶片接墊111之間的第一連接端子150。第五重佈線圖案RDL5可包括金屬接墊56，且金屬接墊56可藉由第一連接端子150連接至第一半導體晶片100的晶片接墊111。因此，晶片接墊111可電性連接至第一重佈線圖案至第五重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5中的至少兩者。
如圖15中所示，第一重佈線圖案至第五重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5各自位於在垂直於底表面300a延伸的垂直方向上距重佈線基板300的底表面300a不同距離處。結構（例如，其底表面、頂表面及/或其質心）在垂直方向上距底表面300a的距離可被稱為所述結構的「水平高度」。因此，應理解，第一重佈線圖案至第五重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5中的一些或全部可各自位於彼此不同的水平高度處，進而使得例如第一重佈線圖案至第五重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5中的一些或全部具有位於在垂直於重佈線基板300的底表面300a的垂直方向上距重佈線基板300的底表面300a不同距離處的相應的底表面。
在一些示例性實施例中，可向第一重佈線圖案RDL1或第三重佈線圖案RDL3提供電源電壓及/或接地電壓，第一重佈線圖案RDL1或第三重佈線圖案RDL3中的每一者包括在平行於重佈線基板300的底表面300a延伸的水平方向上具有第一最小寬度W1的線部。可向第二重佈線圖案RDL2或第四重佈線圖案RDL4提供資料訊號及/或控制訊號，第二重佈線圖案RDL2或第四重佈線圖案RDL4中的每一者包括在水平方向上具有第二最小寬度W2的線部，第二最小寬度W2小於（例如，在量值上小於）第一最小寬度W1。
圖17示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。圖18A示出放大圖，其示出圖17所示截面P1。圖18B示出放大圖，其示出圖18A所示截面P2。圖19、圖20及圖21示出圖17中所繪示截面P1的放大剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。
為說明簡潔起見，可省略與參照圖15、圖16A及圖16B論述的實施例的技術特徵相同的技術特徵。
參照圖17，根據一些示例性實施例的半導體封裝可包括第一半導體封裝1000a及設置於第一半導體封裝1000a上的第二半導體封裝1000b。
第一半導體封裝1000a可包括下部重佈線基板300L、上部重佈線基板300U、第一半導體晶片100、金屬柱360及模製層370。
如以上所論述，下部重佈線基板300L可包括其接墊部及線部位於第一介電層310上的第一重佈線圖案RDL1，且亦可包括其接墊部及線部位於第二介電層320中的第二重佈線圖案RDL2。
舉例而言，參照圖18A及圖18B，下部重佈線基板300L可包括第一介電層310、第二介電層320、第三介電層330、第四介電層340及第五介電層350，且亦可包括位於第一介電層310、第二介電層320、第三介電層330、第四介電層340及第五介電層350中的第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3、第四重佈線圖案RDL4及第五重佈線圖案RDL5。第一重佈線圖案RDL1、第三重佈線圖案RDL3及第五重佈線圖案RDL5可包括其分別設置於第一介電層310、第三介電層330及第五介電層350上的接墊部及線部。第二重佈線圖案RDL2及第四重佈線圖案RDL4可包括其分別設置於第二介電層320及第四介電層340中的接墊部及線部。
第一重佈線圖案RDL1、第三重佈線圖案RDL3及第五重佈線圖案RDL5可包括其各自具有第一最小寬度（參見圖16A所示W1）的線部。第一最小寬度的範圍可介於約5.0微米至約10.0微米。
第二重佈線圖案RDL2及第四重佈線圖案RDL4可包括其精細節距線部。第二重佈線圖案RDL2及第四重佈線圖案RDL4可包括其各自具有小於第一最小寬度的第二最小寬度（參見圖16B所示W2）的線部。第二最小寬度（例如，第二重佈線圖案的第二線部RDL2c的寬度）的範圍可介於約0.5微米至約2.5微米。
第一重佈線圖案RDL1、第三重佈線圖案RDL3及第五重佈線圖案RDL5可各自具有與以上參照圖15及圖16A所論述的性質相同的性質。第二重佈線圖案RDL2及第四重佈線圖案RDL4可各自具有與以上參照圖15及圖16B所論述的性質相同的性質。
第一重佈線圖案RDL1可包括第一障壁圖案12及第一金屬圖案14。如至少圖15中所示，第一金屬圖案14可位於第一介電層10上，且第一障壁圖案12可位於第一介電層10與第一金屬圖案14的底表面之間。第二重佈線圖案RDL2可包括第二障壁圖案22及第二金屬圖案24。如至少圖15中所示，第二金屬圖案24可位於第二介電層20中（例如，位於第二介電層20的頂表面及底表面內、第二介電層20的頂表面與底表面之間），且第二障壁圖案22可位於第二介電層20與第二金屬圖案24的底表面之間且進一步位於第二介電層20與第二金屬圖案24的側壁之間。第三重佈線圖案RDL3可包括第三障壁圖案32及第三金屬圖案34。第四重佈線圖案RDL4可包括第四障壁圖案42及第四金屬圖案44。第五重佈線圖案RDL5可包括第五障壁圖案52及第五金屬圖案54。
第二重佈線圖案RDL2可被配置成使得第二障壁圖案22覆蓋第二金屬圖案24的側壁，且第四重佈線圖案RDL4可被配置成使得第四障壁圖案42覆蓋第四金屬圖案44的側壁。第二重佈線圖案RDL2及第四重佈線圖案RDL4可具有其修圓側壁RS。第一金屬圖案14及第三金屬圖案34可具有其平的且實質上線性的側壁LS，且第一金屬圖案14及第三金屬圖案34的側壁LS可分別利用第二介電層320及第四介電層340來覆蓋。
根據一些示例性實施例（包括圖19中所示示例性實施例），第一重佈線圖案RDL1及第二重佈線圖案RDL2可相鄰於重佈線基板300的底表面上的導電接墊CP，且可分別包括其在第一介電層310及第二介電層320上具有第一最小寬度的線部。
相鄰於第一半導體晶片100的第三重佈線圖案RDL3及第四重佈線圖案RDL4可分別設置於第三介電層330及第四介電層340中。第三重佈線圖案RDL3及第四重佈線圖案RDL4可包括其各自具有小於第一最小寬度的第二最小寬度的線部。
根據一些示例性實施例（包括圖20中所示示例性實施例），依序堆疊於導電接墊CP上的第一重佈線圖案RDL1、第二重佈線圖案RDL2及第三重佈線圖案RDL3中的每一者可包括位於第一介電層310、第二介電層320及第三介電層330中對應的一者的頂表面上的線部。第四重佈線圖案RDL4可設置於第四介電層340中，且可包括其線寬小於第一重佈線圖案RDL1、第二重佈線圖案RDL2及第三重佈線圖案RDL3中的每一者中所包括的線部的線寬的線部。
根據一些示例性實施例（包括圖21中所示示例性實施例），第一重佈線圖案RDL1可包括位於第一介電層310上的線部。依序堆疊的第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4中的每一者可隱埋於第二介電層320、第三介電層330及第四介電層340中對應的一者中。第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4中的每一者可包括其線寬小於第一重佈線圖案RDL1中所包括的線部的線寬的線部。
第一重佈線圖案RDL1的第一金屬圖案14可具有與第二介電層320的側壁接觸的側壁，且包括於第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4中的第二障壁圖案22、第三障壁圖案32及第四障壁圖案42中的每一者可與第二介電層320、第三介電層330及第四介電層340中對應的一者接觸。
重新參照圖17，第一半導體晶片100可設置於下部重佈線基板300L上。當在平面圖中觀察時，第一半導體晶片100可設置於下部重佈線基板300L的中心區上。第一半導體晶片100可在其底表面上具有多個晶片接墊111。第一半導體晶片100可被設置成容許其底表面面對下部重佈線基板300L的頂表面，且第一半導體晶片100的晶片接墊111可連接至下部重佈線基板300L的第五重佈線圖案RDL5。第一連接端子150可附接於第一半導體晶片100的晶片接墊111與下部重佈線基板300L的第五重佈線圖案RDL5之間。
金屬柱360可設置於第一半導體晶片100周圍、可連接至下部重佈線基板300L且可將下部重佈線基板300L電性連接至上部重佈線基板300U。金屬柱360可穿透模製層370，且可具有其與模製層370的頂表面共面的頂表面。金屬柱360可具有其與下部重佈線基板300L的第五重佈線圖案RDL5直接接觸的底表面。
模製層370可設置於下部重佈線基板300L與上部重佈線基板300U之間且因此可位於下部重佈線基板300L上，且可覆蓋第一半導體晶片100。模製層370可設置於下部重佈線基板300L的頂表面上，且可覆蓋第一半導體晶片100的側壁及頂表面。模製層370可填充金屬柱360之間的間隙，且可具有與金屬柱360中的每一者的長度相同的厚度。模製層370可包含例如環氧樹脂系模製化合物等介電聚合物。
第二半導體封裝1000b可設置於上部重佈線基板300U上。上部重佈線基板300U可位於模製層370上且可電性連接至金屬柱360。根據一些示例性實施例，類似於下部重佈線基板300L，上部重佈線基板300U可包括上部重佈線圖案RDL以及上部介電層310U、320U及330U。
類似於下部重佈線基板300L，上部重佈線基板300U可被配置成使得上部重佈線圖案RDL包括第一上部重佈線圖案且亦包括第二重佈線圖案，所述第一上部重佈線圖案包括位於上部介電層310U上的接墊部及線部，所述第二重佈線圖案包括位於上部介電層320U中的接墊部及線部。
第二半導體封裝1000b可包括封裝基板710、第二半導體晶片200及上部模製層730。封裝基板710可為印刷電路板。在一些示例性實施例中，可使用重佈線基板作為封裝基板710。下部導電接墊705可設置於封裝基板710的底表面上。
第二半導體晶片200可設置於封裝基板710上。第二半導體晶片200可包括積體電路，且積體電路可包括記憶體電路、邏輯電路或其組合。第二半導體晶片200可包括晶片接墊221，晶片接墊221藉由接合引線電性連接至位於封裝基板710的頂表面上的上部導電接墊703。位於封裝基板710的頂表面上的上部導電接墊703可藉由封裝基板710中的內部引線線（interal wiring line）715電性連接至下部導電接墊705。
封裝基板710上可設置有覆蓋第二半導體晶片200的上部模製層730。上部模製層730可包含例如環氧樹脂系聚合物等介電聚合物。
第三連接端子750可設置於封裝基板710的下部導電接墊705與上部重佈線基板300U的重佈線圖案RDL之間。第三連接端子750可由包含錫（Sn）的低熔點金屬（low-melting metal）（例如焊料）形成，但此僅為實例，且未對第三連接端子750的材料強加限制。第三連接端子750可各自被形成為多層或單層。當第三連接端子750被形成為多層時，第三連接端子750可包含但不限於焊料，且當第三連接端子750被形成為單層時，第三連接端子750可包含但不限於錫銀、焊料或銅。
圖22示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。圖23示出放大圖，其示出圖22所示截面P3。為說明簡潔起見，可省略與以上參照圖17至圖21所論述的實施例的技術特徵相同的技術特徵。
參照圖22及圖23，不同於包括圖17中所示示例性實施例在內的一些示例性實施例，根據一些示例性實施例的半導體封裝可被配置成使得下部重佈線基板300L形成於第一半導體晶片100的主動表面上。
下部重佈線基板300L可被配置成使得第一介電層310、第二介電層320、第三介電層330、第四介電層340及第五介電層350依序堆疊於第一半導體晶片100的晶片接墊111上，且使得第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4分別設置於第一介電層310、第二介電層320、第三介電層330及第四介電層340中。第五介電層350可為鈍化層，且設置於下部重佈線基板300L的底表面上。
第一重佈線圖案RDL1可包括連接第一半導體晶片100的晶片接墊111的第一通孔部。另外，第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4可包括其相應的第二通孔部、第三通孔部及第四通孔部，所述第二通孔部、所述第三通孔部及所述第四通孔部較第三重佈線圖案RDL3及第四重佈線圖案RDL4的相應的第二接墊部、第三接墊部及第四接墊部更靠近於第一半導體晶片100。
舉例而言，第一重佈線圖案RDL1及第二重佈線圖案RDL2可較第三重佈線圖案RDL3及第四重佈線圖案RDL4更靠近於第一半導體晶片100。第一重佈線圖案RDL1及第二重佈線圖案RDL2中的每一者可包括其線寬小於包括於第三重佈線圖案RDL3及第四重佈線圖案RDL4中的一者中的線部的線寬的線部。第一重佈線圖案RDL1及第二重佈線圖案RDL2可包括其相應的第一障壁圖案12及第二障壁圖案22，第一障壁圖案12及第二障壁圖案22覆蓋重佈線圖案RDL1及第二重佈線圖案RDL2的相應的第一金屬圖案14及第二金屬圖案24的側壁。第三重佈線圖案RDL3及第四重佈線圖案RDL4可包括其相應的第三金屬圖案34及第四金屬圖案44，第三金屬圖案34及第四金屬圖案44的側壁分別與第四介電層340及第五介電層350接觸。如以上所論述，各自具有鑲嵌結構的第一重佈線圖案RDL1及第二重佈線圖案RDL2可具有其以各種方式變化的水平高度。
圖24、圖25、圖26及圖27示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。為說明簡潔起見，可省略與以上所論述的實施例的技術特徵相同的技術特徵。
參照圖24，不同於一些示例性實施例（包括圖17中所示示例性實施例），根據一些示例性實施例的半導體封裝可被配置成使得第二半導體封裝1000b包括第一上部半導體晶片200a及第二上部半導體晶片200b。舉例而言，第二半導體封裝1000b可包括封裝基板710、位於封裝基板710上的第一上部半導體晶片200a及第二上部半導體晶片200b以及上部模製層730。
第一上部半導體晶片200a及第二上部半導體晶片200b中的每一者可在其底表面上包括晶片接墊221，且晶片接墊221可藉由封裝基板710中的內部引線線715電性連接至下部導電接墊705。繪示出第一上部半導體晶片200a與第二上部半導體晶片200b並排設置於封裝基板710的頂表面上，但作為替代，第一上部半導體晶片200a及第二上部半導體晶片200b可依序堆疊於封裝基板710的頂表面上。
參照圖25，不同於一些示例性實施例（包括圖17中所示示例性實施例），根據一些示例性實施例的半導體封裝可被配置成使得自第一半導體封裝1000a省略上部重佈線基板。
舉例而言，模製層370上可設置有上部介電層380，且第三連接端子750可設置於封裝基板710的下部導電接墊705與第一半導體封裝1000a的金屬柱360之間。
第二半導體晶片200可設置於封裝基板710上，且第二半導體晶片200的晶片接墊221可相鄰於封裝基板710的頂表面。第二半導體晶片200的晶片接墊221可藉由封裝基板710中的內部引線線715電性連接至下部導電接墊705。
參照圖26，根據一些示例性實施例的半導體封裝可包括下部重佈線基板300L、上部重佈線基板300U、第一半導體晶片100、金屬柱360、模製層370及第二半導體晶片200。
下部重佈線基板300L、上部重佈線基板300U、第一半導體晶片100、金屬柱360及模製層370可與參照圖17所論述的第一半導體封裝1000a的該些元件相同或實質上相同。
根據一些示例性實施例，第二半導體晶片200可具有與上部重佈線基板300U的上部介電層330U直接接觸的底表面，且第二半導體晶片200的晶片接墊221可與上部重佈線圖案RDL的對應的最上接墊部直接接觸。第二半導體晶片200的晶片接墊221可對應於上部重佈線圖案RDL的最上接墊部，且可具有其與上部重佈線圖案RDL的最上接墊部的大小及佈置相同的大小及佈置。第二半導體晶片200的晶片接墊221可包含金屬，例如銅（Cu）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其任何合金。
參照圖27，根據一些示例性實施例的半導體封裝可包括第一半導體封裝1000a及設置於第一半導體封裝1000a上的第二半導體封裝1000b。
第一半導體封裝1000a可包括重佈線基板300、位於重佈線基板300上的連接基板400、第一半導體晶片100及模製層450。
如以上所論述，重佈線基板300可包括多個介電層及多個重佈線圖案。舉例而言，重佈線基板300可包括依序堆疊於第一半導體晶片100的底表面上的第一介電層310、第二介電層320、第三介電層330及第四介電層340，且亦可包括位於第一介電層310、第二介電層320、第三介電層330及第四介電層340中的第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4。如以上所論述，第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4中的每一者可包括通孔部、接墊部及線部，且第一重佈線圖案RDL1至第四重佈線圖案RDL4的通孔部可較第一重佈線圖案RDL1至第四重佈線圖案RDL4的接墊部更靠近於第一半導體晶片100。另外，第一重佈線圖案RDL1、第二重佈線圖案RDL2、第三重佈線圖案RDL3及第四重佈線圖案RDL4中的一或多者可包括具有鑲嵌結構的重佈線圖案。舉例而言，第三重佈線圖案RDL3可包括設置於第三介電層330中的第三金屬圖案34及夾置於第三金屬圖案34與第三介電層330之間的第三障壁圖案32。
連接基板400可具有暴露出重佈線基板300的頂表面的開口，且第一半導體晶片100可設置於連接基板400的開口中。連接基板400可在提供第一半導體晶片100之前或之後提供。舉例而言，可在印刷電路板中形成孔洞，且具有孔洞的印刷電路板可用作連接基板400。當在平面圖中觀察時，第一半導體晶片100可設置於重佈線基板300的中心區上。
連接基板400可包括基礎層410及導電結構420。基礎層410可包含介電材料。舉例而言，基礎層410可包含碳系材料、陶瓷或聚合物。導電結構420可包括引線圖案及將引線圖案彼此連接的引線通孔。連接基板400的導電結構420可連接至重佈線基板300的第一重佈線圖案RDL1。導電結構420可包含金屬。導電結構420可包含例如選自銅、鋁、金、鉛、不鏽鋼、銀、鐵及其任何合金中的至少一者。
模製層450可形成於第一半導體晶片100及連接基板400上。模製層450可延伸至第一半導體晶片100與連接基板400之間的間隙中且填充所述間隙。模製層450可包含例如環氧樹脂系聚合物等介電聚合物。模製層450可局部地暴露出連接基板400的導電結構420。
第二半導體封裝1000b可包括封裝基板710、第二半導體晶片200及上部模製層730。封裝基板710可為印刷電路板。在一些示例性實施例中，重佈線基板300可用作封裝基板710。封裝基板710可具有設置於其底表面上的下部導電接墊705。
第二半導體晶片200可設置於封裝基板710上。第二半導體晶片200可包括積體電路，且積體電路可包括記憶體電路、邏輯電路或其組合。第二半導體晶片200可包括藉由封裝基板710中的內部引線線715電性連接至下部導電接墊705的晶片接墊221。封裝基板710上可設置有覆蓋第二半導體晶片200的上部模製層730。上部模製層730可包含例如環氧樹脂系聚合物等介電聚合物。
模製層450的上部孔洞中可設置有第三連接端子750。第三連接端子750可設置於封裝基板710的下部導電接墊705與連接基板400的導電結構420之間。
圖28示出簡化平面圖，其示出根據本發明概念一些示例性實施例的半導體封裝。圖29示出沿圖28所示的線A-A’截取的剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。
參照圖28及圖29，半導體封裝可包括第一半導體晶片100、第二半導體晶片200、重佈線基板300、封裝基板500及熱輻射結構600。
第一半導體晶片100及第二半導體晶片200可設置於重佈線基板300的頂表面上。
第一半導體晶片100可在其底表面上包括晶片接墊111。第一半導體晶片100可為包括處理器的邏輯晶片，例如微機電系統（microelectromechanical system，MEMS）裝置、光電裝置、中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）、行動應用或數位訊號處理器（digital signal processor，DSP）。第一半導體晶片100可具有為約700微米至約775微米的厚度。
重佈線基板300上可設置有與第一半導體晶片100間隔開的第二半導體晶片200。第二半導體晶片200中的每一者可包括垂直地堆疊的多個記憶體晶片210。所述多個記憶體晶片210可藉由上部晶片接墊221及下部晶片接墊223、晶片穿孔（chip through via）225及連接凸塊230彼此電性連接。記憶體晶片210可堆疊於重佈線基板300上，以達成其側壁的對準。黏合層235可設置於記憶體晶片210之間。黏合層235可為例如包含介電材料的聚合物帶。黏合層235可夾置於連接凸塊230之間，且因此可減少或防止連接凸塊230之間的電性短路。
第一半導體晶片100及第二半導體晶片200可藉由第一連接端子150連接至重佈線基板300。第一連接端子150可附接至第一半導體晶片100及第二半導體晶片200的晶片接墊111及221。第一連接端子150可為焊球、導電凸塊及導電柱中的一或多者。第一連接端子150可包含銅、錫及鉛中的一或多者。第一連接端子150可各自具有為例如約30微米至約70微米的厚度。
重佈線基板300上可設置有覆蓋第一半導體晶片100及第二半導體晶片200的模製層370。模製層370可具有與重佈線基板300的側壁對準的側壁。模製層370可具有與第一半導體晶片100及第二半導體晶片200的頂表面共面的頂表面。模製層370可包含例如環氧模製化合物（epoxy molding compound，EMC）等介電聚合物。
第一半導體晶片100與重佈線基板300之間以及第二半導體晶片200與重佈線基板300之間可夾置有第一底部填充層。第一底部填充層160可填充第一連接端子150之間的間隙。第一底部填充層可包含例如可熱固化樹脂或可光固化樹脂。第一底部填充層可進一步包含無機填料或有機填料。在一些示例性實施例中，可省略第一底部填充層，且作為替代，模製層370可填充重佈線基板300與第一半導體晶片100及第二半導體晶片200的底表面之間的間隙。
重佈線基板300可設置於封裝基板500上，且可藉由第二連接端子390連接至封裝基板500。重佈線基板300可包括晶片區及位於晶片區的圓周上的邊緣區。第一半導體晶片100及第二半導體晶片200可設置於重佈線基板300的晶片區上。
重佈線基板300可包括多個介電層310、320、330、340及350，且亦可包括位於介電層310、320、330、340及350中的每一者中的重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5。如以上參照圖17所論述，重佈線圖案RDL1、RDL2、RDL3、RDL4及RDL5中的至少一者可具有鑲嵌結構。舉例而言，第一重佈線圖案RDL1可包括其側壁與第二介電層320接觸的第一金屬圖案14，且第二重佈線圖案RDL2可包括第二金屬圖案24及位於第二金屬圖案24與第二介電層320之間的第二障壁圖案22。
第二連接端子390可附接至重佈線基板300的導電接墊CP。第二連接端子390可為由錫、鉛及銅中的一或多者形成的焊球。第二連接端子390可各自具有為約40微米至約80微米的厚度。
封裝基板500可為例如印刷電路板、撓性基板或帶式基板（tape substrate）。舉例而言，封裝基板500可為撓性印刷電路板、剛性印刷電路板及其任意組合中的一者，所述板中的每一者包括形成於其中的內部引線線521。
封裝基板500可具有彼此相對的頂表面與底表面，且可包括上部接合接墊511、外部接合接墊513及內部引線線521。上部接合接墊511可佈置於封裝基板500的頂表面上，且外部接合接墊513可佈置於封裝基板500的底表面上。上部接合接墊511可藉由內部引線線521電性連接至外部接合接墊513。外部接合端子550可附接至外部接合接墊513。球柵陣列（ball grid array，BGA）可被提供作為外部接合端子550。
熱輻射結構600可包含導熱材料。所述導熱材料可包括金屬材料（例如，銅及/或鋁）或含碳材料（例如，石墨烯、石墨及/或碳奈米管）。熱輻射結構600可具有相對高的導熱率。舉例而言，單一金屬層或多個堆疊的金屬層可用作熱輻射結構600。作為另一實例，熱輻射結構600可包括熱匯（heat sink）或熱管（heat pipe）。作為另一實例，熱輻射結構600可被配置成使用水冷卻（water cooling）。
熱輻射結構600與第一半導體晶片100及第二半導體晶片200之間可夾置有導熱層650。導熱層650可與半導體封裝的頂表面及熱輻射結構600的底表面接觸。導熱層650可包含熱介面材料（thermal interface material，TIM）。所述熱介面材料可包括例如聚合物及導熱顆粒。導熱顆粒可分散於聚合物中。當半導體封裝進行操作時，自半導體封裝產生的熱量可藉由導熱層650傳遞至熱輻射結構600。
根據本發明概念的一些示例性實施例，重佈線基板可包括位於彼此不同的水平高度處的第一重佈線圖案與第二重佈線圖案。在形成其線寬大於第二重佈線圖案的線寬的第一重佈線圖案時，可省略平坦化製程，且因此可減少或防止第一重佈線圖案具有由下凹現象（dishing phenomenon）引起的不規則厚度。其線寬小於第一重佈線圖案的第二重佈線圖案可形成於藉由其中使用硬遮罩圖案來各向異性地蝕刻介電層的各向異性蝕刻製程形成的溝槽中，且因此第二重佈線圖案的金屬圖案可具有被利用障壁圖案進行覆蓋的側壁。因此，由於金屬圖案與介電層之間的接觸，可減少或防止第二重佈線圖案被氧化。因此，重佈線基板可增加積體度及可靠性。
儘管已結合附圖中所示出的本發明概念的一些示例性實施例闡述了本發明概念，然而熟習此項技術者應理解，在不背離本發明概念的技術精神及本質特徵的條件下，可作出各種改變及潤飾。對於熟習此項技術者而言將顯而易見，在不背離本發明概念的範圍及精神的條件下，可對其作出各種取代、潤飾及改變。
10:第一介電層 11:第一障壁層 12:第一障壁圖案 14:第一金屬圖案 20:第二介電層 21:第二障壁層 22:第二障壁圖案 23:第二金屬層 24:第二金屬圖案 30:第三介電層 32:第三障壁圖案 34:第三金屬圖案 40:第四介電層 42:第四障壁圖案 44:第四金屬圖案 50:第五介電層 51:第五障壁層 52:第五障壁圖案 54:第五金屬圖案 56:金屬接墊 100:第一半導體晶片 111:晶片接墊 150:第一連接端子 200:第二半導體晶片 200a:第一上部半導體晶片 200b:第二上部半導體晶片 210:記憶體晶片 221:上部晶片接墊/晶片接墊 223:下部晶片接墊 225:晶片穿孔 230:連接凸塊 235、ADL:黏合層 300:重佈線基板 300a:底表面 300L:下部重佈線基板 300U:上部重佈線基板 310:第一介電層/介電層 310U、320U、330U、380:上部介電層 320:第二介電層/介電層 330:第三介電層/介電層 340:第四介電層/介電層 350:第五介電層/介電層 360:金屬柱 370、450:模製層 390:第二連接端子 400:連接基板 410:基礎層 420:導電結構 500、710:封裝基板 511:上部接合接墊 513:外部接合接墊 521、715:內部引線線 550:外部接合端子 600:熱輻射結構 650:導熱層 703:上部導電接墊 705:下部導電接墊 730:上部模製層 750:第三連接端子 1000a:第一半導體封裝 1000b:第二半導體封裝 A-A’:線 C:修圓邊緣 CP:導電接墊 DW:差 HML:硬遮罩層 HMP:硬遮罩圖案 LS:側壁 P1、P2、P3:截面 PR1:第一光致抗蝕劑圖案 PR2:第二光致抗蝕劑圖案 PR3:第三光致抗蝕劑圖案 PVH:初步通孔孔洞 RDL:上部重佈線圖案/重佈線圖案 RDL1:第一重佈線圖案/重佈線圖案 RDL1a:第一通孔部 RDL1b:第一接墊部 RDL1c:第一線部 RDL2:第二重佈線圖案/重佈線圖案 RDL2a:第二通孔部 RDL2b:第二接墊部 RDL2c:第二線部 RDL3:第三重佈線圖案/重佈線圖案 RDL4:第四重佈線圖案/重佈線圖案 RDL5:第五重佈線圖案/重佈線圖案 RS:修圓側壁/側壁 S1:第一間隔 S2:第二間隔 T1:第一溝槽 T2:第二溝槽 TH1:第一厚度 TH2:第二厚度 VH1:第一通孔孔洞 VH2:第二通孔孔洞 VH3:第三通孔孔洞 W1:載體基板/第一最小寬度 W2:第二最小寬度/最小寬度
圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13及圖14示出剖視圖，其示出根據本發明概念一些示例性實施例的製作半導體封裝的重佈線基板的方法。 圖15示出剖視圖，其局部地示出根據本發明概念一些示例性實施例的半導體封裝。 圖16A及圖16B示出平面圖，其示出根據本發明概念一些示例性實施例的包括於重佈線基板中的第一重佈線層及第二重佈線層的實例。 圖17示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。 圖18A示出放大圖，其示出圖17所示截面P1。 圖18B示出放大圖，其示出圖18A所示截面P2。 圖19、圖20及圖21示出圖17中所繪示截面P1的放大剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。 圖22示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。 圖23示出放大圖，其示出圖22所示截面P3。 圖24、圖25、圖26及圖27示出剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。 圖28示出簡化平面圖，其示出根據本發明概念一些示例性實施例的半導體封裝。 圖29示出沿圖28所示的線A-A’截取的剖視圖，其示出根據本發明概念一些示例性實施例的半導體封裝。
10:第一介電層
12:第一障壁圖案
14:第一金屬圖案
20:第二介電層
22:第二障壁圖案
24:第二金屬圖案
30:第三介電層
32:第三障壁圖案
34:第三金屬圖案
40:第四介電層
42:第四障壁圖案
44:第四金屬圖案
50:第五介電層
52:第五障壁圖案
54:第五金屬圖案
56:金屬接墊
100:第一半導體晶片
111:晶片接墊
150:第一連接端子
300:重佈線基板
300a:底表面
390:第二連接端子
C:修圓邊緣
CP:導電接墊
DW:差
LS:側壁
RDL1:第一重佈線圖案/重佈線圖案
RDL1a:第一通孔部
RDL1b:第一接墊部
RDL1c:第一線部
RDL2:第二重佈線圖案/重佈線圖案
RDL2a:第二通孔部
RDL2b:第二接墊部
RDL2c:第二線部
RDL3:第三重佈線圖案/重佈線圖案
RDL4:第四重佈線圖案/重佈線圖案
RDL5:第五重佈線圖案/重佈線圖案
RS:修圓側壁/側壁
S2:第二間隔
TH1:第一厚度
TH2:第二厚度
W1:載體基板/第一最小寬度
W2:第二最小寬度/最小寬度

Claims (20)

  1. 一種半導體封裝，包括： 重佈線基板，包括第一重佈線圖案及第二重佈線圖案，所述第一重佈線圖案的底表面與所述第二重佈線圖案的底表面位於在垂直於所述重佈線基板的底表面的垂直方向上距所述重佈線基板的所述底表面不同距離處；以及 半導體晶片，位於所述重佈線基板上，所述半導體晶片包括電性連接至所述第一重佈線圖案及所述第二重佈線圖案的多個晶片接墊， 其中所述第一重佈線圖案包括： 第一金屬圖案，位於第一介電層上；以及 第一障壁圖案，位於所述第一介電層與所述第一金屬圖案的底表面之間，且 其中所述第二重佈線圖案包括： 第二金屬圖案，位於第二介電層中；以及 第二障壁圖案，所述第二障壁圖案 位於所述第二介電層與所述第二金屬圖案的底表面之間，且 位於所述第二介電層與所述第二金屬圖案的側壁之間。
  2. 如請求項1所述的半導體封裝，其中所述第二介電層位於所述第一介電層上且覆蓋所述第一金屬圖案的側壁。
  3. 如請求項1所述的半導體封裝，其中所述第二介電層的頂表面在所述垂直方向上距所述重佈線基板的所述底表面的距離與所述第二重佈線圖案的頂表面相同。
  4. 如請求項1所述的半導體封裝，其中 所述第一金屬圖案的側壁與所述第一障壁圖案的側壁未對準，進而使得所述第一金屬圖案的所述側壁在平行於所述重佈線基板的所述底表面的水平方向上自所述第一障壁圖案的所述側壁偏移，且 所述第二介電層的部分位於所述第一金屬圖案的所述底表面與所述第一介電層的頂表面之間。
  5. 如請求項1所述的半導體封裝，其中 所述第一重佈線圖案在平行於所述重佈線基板的所述底表面的水平方向上具有第一最小寬度， 所述第二重佈線圖案在所述水平方向上具有第二最小寬度，且 所述第二最小寬度在量值上小於所述第一最小寬度。
  6. 如請求項1所述的半導體封裝，其中所述第二重佈線圖案包括 通孔部，穿透所述第二介電層的部分； 接墊部，位於所述第二介電層中且連接至所述通孔部；以及 線部，位於所述第二介電層中且遠離所述接墊部延伸， 其中所述接墊部在所述垂直方向上具有第一厚度，且 其中所述線部在所述垂直方向上具有第二厚度，所述第二厚度在量值上小於所述第一厚度。
  7. 如請求項6所述的半導體封裝，其中 所述線部的頂表面在所述垂直方向上距所述重佈線基板的所述底表面的距離與所述接墊部的頂表面相同，且 所述線部的底表面在所述垂直方向上距所述重佈線基板的所述底表面的距離不同於所述接墊部的底表面。
  8. 如請求項6所述的半導體封裝，其中所述第二重佈線圖案在所述通孔部的側壁與所述接墊部的底表面之間具有修圓邊緣。
  9. 如請求項1所述的半導體封裝，其中 所述第一金屬圖案具有線性側壁，且 所述第二金屬圖案具有修圓側壁。
  10. 如請求項1所述的半導體封裝，其中所述第二金屬圖案 在所述第二金屬圖案的頂表面或所述第二金屬圖案的所述底表面處具有最小寬度，且 在所述第二金屬圖案的所述頂表面與所述第二金屬圖案的所述底表面之間的水平高度處具有最大寬度。
  11. 如請求項1所述的半導體封裝，其中所述第二重佈線圖案包括 通孔部，穿透所述第二介電層的部分； 接墊部，位於所述第二介電層中且連接至所述通孔部；以及 線部，位於所述第二介電層中且遠離所述接墊部延伸， 其中所述第二重佈線圖案的所述線部具有為約0.5微米至約2.5微米的寬度。
  12. 一種半導體封裝，包括： 重佈線基板，包括多個第一重佈線層及多個第二重佈線層，所述多個第一重佈線層及所述多個第二重佈線層在垂直於所述重佈線基板的底表面的垂直方向上垂直地且交替地堆疊；以及 半導體晶片，位於所述重佈線基板上， 其中所述第一重佈線層中的每一者包括 第一介電層；以及 第一重佈線圖案，包括第一通孔部及連接至所述第一通孔部的第一接墊部，所述第一通孔部穿透所述第一介電層，且所述第一接墊部位於所述第一介電層的頂表面上，且 其中所述第二重佈線層中的每一者包括 第二介電層，位於下伏第一重佈線層的下伏第一介電層上；以及 第二重佈線圖案，包括第二通孔部及連接至所述第二通孔部的第二接墊部，所述第二通孔部穿透所述第二介電層的部分，且所述第二接墊部位於所述第二介電層中。
  13. 如請求項12所述的半導體封裝，其中 所述第二介電層覆蓋所述下伏第一重佈線層的下伏第一重佈線圖案的側壁，且 所述第二介電層的頂表面與所述第二重佈線圖案的頂表面共面。
  14. 如請求項12所述的半導體封裝，其中 所述第一重佈線圖案包括 第一金屬圖案，位於所述第一介電層上，以及 第一障壁圖案，位於所述第一介電層與所述第一金屬圖案的底表面之間，且 所述第二重佈線圖案包括 第二金屬圖案，位於所述第二介電層中，以及 第二障壁圖案，所述第二障壁圖案 位於所述第二介電層與所述第二金屬圖案的底表面之間，且 位於所述第二介電層與所述第二金屬圖案的側壁之間。
  15. 如請求項12所述的半導體封裝，其中 所述第一重佈線圖案的所述第一接墊部具有線性側壁，且 所述第二重佈線圖案的所述第二接墊部具有修圓側壁。
  16. 如請求項12所述的半導體封裝，其中 所述第二重佈線圖案更包括位於所述第二介電層中且遠離所述第二接墊部延伸的線部，且 所述第二重佈線圖案的所述線部 在所述線部的頂表面或所述線部的底表面處具有最小寬度，且 在所述線部的所述頂表面與所述線部的所述底表面之間的水平高度處具有最大寬度。
  17. 如請求項16所述的半導體封裝，其中所述第二接墊部及所述線部中的每一者具有修圓側壁。
  18. 如請求項12所述的半導體封裝，其中 所述第二重佈線圖案更包括位於所述第二介電層中且遠離所述第二接墊部延伸的線部， 所述第二重佈線圖案的所述線部的頂表面在所述垂直方向上距所述重佈線基板的所述底表面的距離與所述第二重佈線圖案的所述第二接墊部的頂表面相同，且 所述第二重佈線圖案的所述線部的底表面在所述垂直方向上距所述重佈線基板的所述底表面的距離不同於所述第二重佈線圖案的所述第二接墊部的底表面。
  19. 如請求項12所述的半導體封裝，其中 所述第一重佈線圖案更包括位於所述第一介電層的所述頂表面上且遠離所述第一接墊部延伸的第一線部， 所述第二重佈線圖案更包括位於所述第二介電層中且遠離所述第二接墊部延伸的第二線部， 所述第一重佈線圖案的所述第一線部具有第一最小寬度， 所述第二重佈線圖案的所述第二線部具有第二最小寬度，且 所述第二最小寬度在量值上小於所述第一最小寬度。
  20. 一種半導體封裝，包括： 下部重佈線基板，包括位於第一介電層上的第一重佈線圖案及位於所述第一介電層上的第二介電層中的第二重佈線圖案； 第一半導體晶片，位於所述下部重佈線基板上，所述第一半導體晶片包括多個晶片接墊； 多個第一連接端子，位於所述下部重佈線基板與所述第一半導體晶片的所述多個晶片接墊之間； 模製層，位於所述下部重佈線基板上，所述模製層覆蓋所述第一半導體晶片；以及 多個金屬柱，圍繞所述第一半導體晶片且連接至所述下部重佈線基板，所述金屬柱穿透所述模製層， 其中所述第二介電層覆蓋所述第一重佈線圖案的側壁，且 其中所述第二介電層的頂表面與所述第二重佈線圖案的頂表面共面。
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