CN114068473A - 半导体封装件 - Google Patents

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redistribution
pattern
dielectric layer
substrate
semiconductor package
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崔朱逸
朴点龙
安振镐
吴东俊
李忠善
秦正起
千镇豪
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装件，包括：再分布基板，其包括位于彼此不同水平高度的第一再分布图案和第二再分布图案；以及半导体芯片，其位于该再分布基板上并包括电连接到该第一再分布图案和该第二再分布图案的多个芯片焊盘。该第一再分布图案包括位于第一介电层上的第一金属图案，以及位于该第一介电层与该第一金属图案的底表面之间的第一阻挡图案。该第二再分布图案包括在第二介电层中的第二金属图案，以及位于该第二介电层与该第二金属图案的底表面之间以及该第二介电层与该第二金属图案的侧壁之间的第二阻挡图案。

Description

半导体封装件
相关申请的交叉引用
本申请要求2020年7月31日在韩国知识产权局提交的韩国专利申请No.10-2020-0096147和2021年1月19日在韩国知识产权局提交的韩国专利申请No.10-2021-0007625的优先权，该韩国专利申请的全部内容通过引用的方式结合于本申请中。
技术领域
本发明构思涉及半导体封装件，更具体地，涉及包括具有高集成度和增加的可靠性的再分布基板的半导体封装件。
背景技术
提供一种半导体封装件来实现集成电路芯片，以符合在电子产品中使用的标准。典型地，半导体封装件被配置成使得半导体芯片被安装在印刷电路板(PCB)上，并且键合线或凸块被用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究来提高半导体封装件的可靠性和耐用性。
发明内容
本发明构思的一些示例实施例提供了具有高集成度和增加的可靠性的半导体封装件。
本发明构思的目的不限于上述内容，并且从以下描述中，本领域技术人员将清楚地理解上面没有提到的其他目的。
根据本发明构思的一些示例实施例，半导体封装件可以包括：再分布基板，所述再分布基板包括第一再分布图案和第二再分布图案，所述第一再分布图案和所述第二再分布图案各自的底表面在垂直于所述再分布基板的底表面的竖直方向上与所述再分布基板的底表面相距不同的距离；以及半导体芯片，所述半导体芯片位于所述再分布基板上，并且包括电连接到所述第一再分布图案和所述第二再分布图案的多个芯片焊盘。所述第一再分布图案可以包括：第一金属图案，所述第一金属图案位于第一介电层上，以及第一阻挡图案，所述第一阻挡图案位于所述第一介电层与所述第一金属图案的底表面之间。所述第二再分布图案可以包括：第二金属图案，所述第二金属图案在第二介电层中；以及第二阻挡图案，所述第二阻挡图案位于所述第二介电层与所述第二金属图案的底表面之间以及所述第二介电层与所述第二金属图案的侧壁之间。
根据本发明构思的一些示例实施例，半导体封装件可以包括：再分布基板，所述再分布基板包括多个第一再分布层和多个第二再分布层，所述多个第一再分布层和所述多个第二再分布层在垂直于所述再分布基板的底表面的竖直方向上竖直且交替地堆叠；以及半导体芯片，所述半导体芯片位于所述再分布基板上。所述多个第一再分布层的每一个均可以包括：第一介电层，以及第一再分布图案，所述第一再分布图案包括第一通路部分和连接到所述第一通路部分的第一焊盘部分。所述第一通路部分可以穿透所述第一介电层。所述第一焊盘部分可以位于所述第一介电层的顶表面上。所述多个第二再分布层的每一个均可以包括：第二介电层，所述第二介电层位于下方的第一再分布层的下方第一介电层上，以及第二再分布图案，所述第二再分布图案包括第二通路部分和连接到所述第二通路部分的第二焊盘部分。所述第二通路部分可以穿透所述第二介电层的一部分。所述第二焊盘部分可以在所述第二介电层中。
根据本发明构思的一些示例性实施例，半导体封装件可以包括：下再分布基板，所述下再分布基板包括位于第一介电层上的第一再分布图案和位于所述第一介电层上的第二介电层中的第二再分布图案；第一半导体芯片，所述第一半导体芯片位于所述下再分布基板上，并且包括多个芯片焊盘；多个第一连接端子，所述多个第一连接端子位于所述下再分布基板与所述第一半导体芯片的所述多个芯片焊盘之间；模制层，所述模制层位于所述下再分布基板上，并且覆盖所述第一半导体芯片；以及多个金属柱，所述多个金属柱围绕所述第一半导体芯片，并连接到所述下再分布基板，且穿透所述模制层。所述第二介电层可以覆盖所述第一再分布图案的侧壁。所述第二介电层的顶表面可以与所述第二再分布图案的顶表面共面。
其他示例实施例的细节包括在说明书和附图中。
附图说明
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14图示了示出根据本发明构思的一些示例性实施例的制造半导体封装件的再分布基板的方法的横截面视图。
图15图示了部分地示出根据本发明构思的一些示例实施例的半导体封装件的横截面视图。
图16A和图16B图示了示出根据本发明构思的一些示例实施例的包括在再分布基板中的第一再分布层和第二再分布层的示例的平面图。
图17图示了示出根据本发明构思的一些示例性实施例的半导体封装件的横截面视图。
图18A图示了示出图17的部分P1的放大视图。
图18B图示了示出图18A的部分P2的放大视图。
图19、图20和图21图示了图17中描绘的部分P1的放大横截面视图，其示出了根据本发明构思的一些示例实施例的半导体封装件。
图22图示了示出根据本发明构思的一些示例实施例的半导体封装件的横截面视图。
图23图示了示出图22的部分P3的放大视图。
图24、图25、图26和图27图示了示出根据本发明构思的一些示例实施例的半导体封装件的横截面视图。
图28图示了示出根据本发明构思的一些示例实施例的半导体封装件的简化平面图。
图29图示了沿着图28的线A-A’截取的横截面视图，其示出了根据本发明构思的一些示例实施例的半导体封装件。
具体实施方式
下面将结合附图描述根据本发明构思的一些示例实施例的半导体封装件及其制造方法。
如本文所述，“位于”另一个元件上的元件可以在另一个元件的上方或下方或与之相邻(例如，水平相邻)。位于另一个元件上的元件可以直接在另一个元件上，使得该元件与另一个元件直接接触。位于另一个元件上的元件可以间接地在另一个元件上，使得该元件通过一个或更多个介入空间和/或结构与另一个元件隔离而不直接接触。
应当理解，相对于其他元件和/或其特性(例如，结构、表面、方向等)，可以被称为“垂直”、“平行”、“共面”等的元件和/或其特性(例如，结构、表面、方向等)可以是“垂直”、“平行”、“共面”等，或者相对于其他元件和/或其特性可以分别是“基本垂直”、“基本平行”、“基本共面”等。
相对于其他元件和/或其特性“基本垂直”的元件和/或其特性(例如，结构、表面、方向等)将被理解为相对于制造公差和/或材料公差内的其他元件和/或其特性“垂直”，和/或相对于其他元件和/或其特性“垂直”等的大小和/或角度偏差等于或小于10％(例如，公差为±10％)。
相对于其他元件和/或其特性“基本平行”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于其他元件和/或其特性“平行”，和/或相对于其他元件和/或其特性“平行”等的大小和/或角度偏差等于或小于10％(例如，公差为±10％)。
相对于其他元件和/或其特性“基本共面”的元件和/或其特性(例如，结构、表面、方向等)将被理解为相对于制造公差和/或材料公差内的其他元件和/或其特性“共面”，和/或相对于其他元件和/或其特性“共面”等的大小和/或角度偏差等于或小于10％(例如，公差为±10％)。
应当理解，这里所述的元件和/或其特性可以与其他元件“相同”或“等同”，还应当理解，这里所述的元件和/或其特性与其他元件“同一”、“相同”或“等同”可以与其他元件和/或其特性“同一”、“相同”或“等同”，或“基本同一”、“基本相同”或“基本等同”。与其他元件和/或其特性“基本同一”、“基本相同”或“基本相等”的元件和/或其特性将被理解为包括在制造公差和/或材料公差内与其他元件和/或其特性同一、相同或相等的元件和/或其特性。与其他元件和/或其特性同一或基本同一和/或相同或基本相同的元件和/或其特性可以在结构上相同或基本相同、功能上相同或基本相同、和/或组成上相同或基本相同。
应当理解，在此描述为“基本上”相同和/或同一的元件和/或其特性包括其相对大小差等于或小于10％的元件和/或其特性。此外，不管元件和/或其特性是否被修改为“基本上”，应该理解，这些元件和/或其特性应该被解释为包括围绕所述元件和/或其特性的制造或操作公差(例如，±10％)。
当术语“大约”或“基本上”在本说明书中与数值结合使用时，其意图是相关的数值包括所述数值周围±10％的公差。当指定范围时，该范围包括其间的所有值，例如0.1％的增量。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14图示了示出根据本发明构思的一些示例性实施例的制造半导体封装件的再分布基板的方法的横截面视图。
参照图1，粘合层ADL可以形成在载体基板W1上。载体基板W1可以是玻璃基板或半导体基板。粘合层ADL可以是例如包括介电材料的聚合物带。
第一介电层10可以形成在粘合层AD1上，覆盖导电焊盘CP。可以通过执行沉积工艺、图案化工艺、电镀工艺或化学镀工艺来形成导电焊盘CP。在一些示例实施例中，导电焊盘CP可以形成在介电层中形成的沟槽中。导电焊盘CP可以由金属或其合金形成，每个金属或其合金包括选自铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)和碳(C)中的至少一种。
第一介电层10可以通过涂覆工艺形成，例如旋涂或狭缝涂覆。第一介电层10可以由光可成像介电质形成。第一介电层10可以包括例如光敏聚合物。光敏聚合物可以包括例如光敏聚酰亚胺、聚苯并噁唑、酚醛聚合物和苯并环丁烯聚合物中的一种或更多种。在一些示例实施例中，第一介电层10可以由氧化硅层、氮化硅层或氮氧化硅层形成。
之后，可以在第一介电层10中形成第一通孔VH1，其暴露导电焊盘CP。
当第一介电层10包括光敏聚合物时，可以通过在第一介电层10的部分上执行曝光和显影工艺来形成第一通孔VH1。在形成第一通孔VH1之后，可以在第一介电层10上执行固化工艺。
参考图2，第一阻挡层11可以形成在其中形成有第一通孔VH1的第一介电层10上。
第一阻挡层11可以沉积成在其中形成第一通孔VH1的第一介电层10上具有相同的厚度。例如，第一阻挡层11可以共形地覆盖第一通孔VH1的内壁和第一介电层10的顶表面。第一阻挡层11可以与导电焊盘CP暴露于第一通孔VH1的部分接触。第一阻挡层11可以通过使用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)来形成。
第一阻挡层11的形成可以包括顺序地沉积阻挡金属层和金属种子层。阻挡金属层可以包括例如双层或除双层之外的混合层，该双层或混合层可以包括钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍或钛/氮化钛。金属种子层可以包括例如铜(Cu)。
在形成第一阻挡层11之后，可以在第一阻挡层11上形成具有开口的第一光致抗蚀剂图案PR1。第一光致抗蚀剂图案PR1可以通过在第一阻挡层11上形成光致抗蚀剂层，然后执行曝光和显影工艺来形成。
第一光致抗蚀剂图案PR1的一些开口可以与第一通孔VH1重叠。第一光致抗蚀剂图案PR1可以包括线空间(line-and-space)图案。第一光致抗蚀剂图案PR1可以具有约5.0μm至约10.0μm的线宽。
此后，可以在开口和其中形成第一阻挡层11的第一通孔VH1中形成第一金属图案14。
第一金属图案14可以完全填充开口和其中形成第一阻挡层11的第一通孔VH1。第一金属图案14可以形成在第一阻挡层11的暴露于第一光致抗蚀剂图案PR1的开口的顶表面上。第一金属图案14可以通过执行电镀工艺形成，例如电镀或脉冲电镀。第一金属图案14可以从金属种子层的表面生长。第一金属图案14可以包括与金属种子层相同的金属，例如铜(Cu)。
参照图3，可以去除第一光致抗蚀剂图案PR1，然后可以蚀刻第一光致抗蚀剂图案PR1下方的第一阻挡层11，以暴露第一介电层10的顶表面。可以通过执行灰化工艺或剥离工艺来去除第一光致抗蚀剂图案PR1，并且可以通过执行湿法蚀刻工艺来蚀刻第一阻挡层11。因此，可以形成第一再分布图案RDL1，并且每个第一再分布图案RDL1可以包括第一阻挡图案12和第一金属图案14。第一金属图案14可以具有由第一光致抗蚀剂图案PR1的侧壁限定的侧壁，并且第一金属图案14的该侧壁可以是垂直于第一介电层10的顶表面的线性侧壁。在第一阻挡层11上执行的湿法蚀刻工艺期间，第一阻挡图案12的侧壁可以比第一金属图案14的侧壁凹陷更多。
第一再分布图案RDL1可以包括穿透第一介电层10的第一通路部分RDL1a、位于第一介电层10上并连接到第一通路部分RDL1a的第一焊盘部分RDL1b、以及从第一焊盘部分RDL1b沿一个方向延伸并设置在第一介电层10上的第一线部分RDL1c。
参照图4，第二介电层20可以形成在第一介电层10上，覆盖第一再分布图案RDL1。第二介电层20可以比第一介电层10厚。
第二介电层20可以通过涂覆工艺形成，例如旋涂或狭缝涂覆。第二介电层20可以由光可成像介电质形成。第二介电层20可以包括例如光敏聚合物。光敏聚合物可以包括例如光敏聚酰亚胺、聚苯并噁唑、酚醛聚合物和苯并环丁烯聚合物中的一种或更多种。第二介电层20可以包括与第一介电层10相同或不同的聚合材料。在一些示例实施例中，第二介电层20可以由氧化硅层、氮化硅层或氮氧化硅层形成。
此后，可以在第二介电层20中形成初步通孔PVH。初步通孔PVH可以暴露部分第一再分布图案RDL1。可以通过在第二介电层20上执行曝光和显影工艺来形成初步通孔PVH。之后，可以在第二介电层20上执行固化工艺。
参考图5，硬掩模层HML可以形成在第二介电层20上，在第二介电层20中形成初步通孔PVH。硬掩模层HML可以共形地覆盖初步通孔PVH的内壁和第二介电层20的顶表面。硬掩模层HML可以覆盖第一再分布图案RDL1暴露于初步通孔PVH的顶表面。
硬掩模层HML可以由相对于第二介电层20具有蚀刻选择性的材料形成。硬掩模层HML可以包括金属材料，例如钛、氮化钛、钽、氮化钽或钨。在一些示例实施例中，硬掩模层HML可以是多晶硅层、氮化硅层或氮氧化硅层。硬掩模层HML可以通过使用PVD、CVD或ALD形成。
参考图6，第二光致抗蚀剂图案PR2可以形成在硬掩模层HML上。第二光致抗蚀剂图案PR2可以通过在硬掩模层HML上形成光致抗蚀剂层，然后执行曝光和显影工艺来形成。
第二光致抗蚀剂图案PR2可以包括暴露部分硬掩模层HML的开口。第二光致抗蚀剂图案PR2的一些开口可以与初步通孔PVH重叠。第二光致抗蚀剂图案PR2可以包括线空间图案。第二光致抗蚀剂图案PR2可以具有大约0.5μm至大约2.5μm的线宽。
参考图7，第二光致抗蚀剂图案PR2可以用作蚀刻掩模，以在硬掩模层HML上执行各向异性蚀刻工艺。因此，可以在第二介电层20上形成硬掩模图案HMP。在硬掩模层HML上执行的各向异性蚀刻工艺可以包括反应离子蚀刻(RIE)、磁增强反应离子蚀刻(MERIE)、电感耦合等离子体(ICP)蚀刻、变压器耦合等离子体(TCP)蚀刻、中空阳极型等离子体蚀刻或螺旋谐振器等离子体蚀刻。
CxFy蚀刻气体可用于在硬掩模层HML上执行的各向异性蚀刻工艺中。例如，蚀刻气体可以包括CF4、C3F6、C4F6、C4F8、C5F8、CH3F、CHF3、CH2F2或其任意组合。此外，在硬掩模层HML上执行的各向异性蚀刻工艺中，可以使用惰性气体，例如氩(Ar)。
第二介电层20可以在对硬掩模层HML执行的各向异性蚀刻工艺中被部分地过蚀刻。因此，可以在第二介电层20上形成初步沟槽(未示出)。
之后，硬掩模图案HMP可以用作蚀刻掩模，以在第二介电层20上执行各向异性蚀刻工艺。在第二介电层20上执行的各向异性蚀刻工艺可以包括反应离子蚀刻(RIE)、磁增强反应离子蚀刻(MERIE)、电感耦合等离子体(ICP)蚀刻、变压器耦合等离子体(TCP)蚀刻、中空阳极型等离子体蚀刻或螺旋谐振器等离子体蚀刻。
因此，可以在第二介电层20上形成第一沟槽T1和第二沟槽T2，并且可以形成第二通孔VH2以暴露第一再分布图案RDL1的第一焊盘部分RDL1b。第二通孔VH2可以连接到第一沟槽T1，并且第一沟槽T1的宽度可以大于第二沟槽T2的宽度。
当形成具有彼此不同宽度的第一沟槽T1和第二沟槽T2时，负载效应可能导致第二沟槽T2具有与第一沟槽T1的深度不同的深度。在一些示例实施例中，第一沟槽T1的深度可以大于第二沟槽T2的深度。
此外，因为第一沟槽T1是在形成初步通孔PVH之后形成的，所以在对第二介电层20执行各向异性蚀刻工艺的同时，初步通孔PVH与第一沟槽T1之间可以具有变成弧形(rounded)的拐角部分(例如，宽度改变的位置)。此外，第二沟槽T2的下角可能变成弧形。
此外，当执行蚀刻工艺以形成第一沟槽T1和第二沟槽T2时，弓形现象可以使得第一沟槽T1和第二沟槽T2具有各自的弧形侧壁。例如，第一沟槽T1和第二沟槽T2可以具有其横向凸起的侧壁。
参考图8，在形成第二通孔VH2以及第一沟槽T1和第二沟槽T2之后，可以去除第二光致抗蚀剂图案PR2和硬掩模图案HMP。第二光致抗蚀剂图案PR2可以通过包括灰化和清洁步骤的剥离工艺去除。可以采用湿法蚀刻工艺来去除硬掩模图案HMP。
此后，第二阻挡层21和第二金属层23可以顺序地形成在其上形成了第二通孔VH2以及第一沟槽T1和第二沟槽T2的第二介电层20上。
第二阻挡层21可以沉积成在其上形成了第二通孔VH2以及第一沟槽T1和第二沟槽T2的第二介电层20上具有相同的厚度。例如，第二阻挡层21可以共形地覆盖第二通孔VH2的内壁、第一沟槽T1和第二沟槽T2的内壁以及第二介电层20的顶表面。第二阻挡层21可以通过使用PVD、CVD或ALD形成。
第二阻挡层21的形成可以包括顺序地沉积阻挡金属层和金属种子层。阻挡金属层可以包括例如双层或除双层之外的混合层，该双层或混合层可以包括钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍或钛/氮化钛。金属种子层可以包括例如铜(Cu)。
第二金属层23可以完全填充在其中形成第二阻挡层21的第二通孔VH2以及第一沟槽T1和第二沟槽T2。第二金属层23也可以形成在第二介电层20的顶表面上。第二金属层23可以通过执行电镀工艺形成，例如电镀或脉冲电镀。第二金属层23可以从金属种子层的表面生长。
参照图9，第二金属层23和第二阻挡层21可以经历平坦化工艺以暴露第二介电层20的顶表面。可以执行化学机械抛光(CMP)工艺作为平坦化工艺。平面化工艺可以形成彼此分离的第二再分布图案RDL2。每个第二再分布图案RDL2可以包括第二阻挡图案22和第二金属图案24。
平面化工艺可以使得第二再分布图案RDL2具有各自基本上平坦的顶表面。此外，第二再分布图案RDL2的顶表面可以与第二介电层20的顶表面共面。
第二再分布图案RDL2可以包括穿透第二介电层20的一部分的第二通路部分RDL2a和在第二介电层20中并且连接到第二通路部分RDL2a的第二焊盘部分RDL2b。此外，第二再分布图案RDL2可以包括在第二介电层20中沿一个方向延伸并且彼此分离的第二线部分RDL2c。
参照图10，第三介电层30可以形成在第二介电层20上，覆盖第二再分布图案RDL2的顶表面。
第三介电层30可以由光可成像介电质(PID)形成。第三介电层30可以包括例如光敏聚合物。光敏聚合物可以包括例如光敏聚酰亚胺、聚苯并噁唑、酚醛聚合物和苯并环丁烯聚合物中的一种或更多种。例如，第三介电层30可以由与第二介电层20相同的聚合材料形成。作为另一个示例，第三介电层30可以包括与第一介电层10相同但与第二介电层20不同的聚合材料。作为另一个示例，第三介电层30可以由氧化硅层、氮化硅层或氮氧化硅层形成。
之后，可以在第三介电层30中形成第三通孔VH3，暴露部分第二再分布图案RDL2。当第三介电层30包括光敏聚合物时，可以通过在第三介电层30的部分上执行曝光和显影工艺来形成第三通孔VH3。在形成第三通孔VH3之后，可以在第三介电层30上执行固化工艺。
参照图11，类似于以上参照图2和图3讨论的第一再分布图案RDL1的形成，第三再分布图案RDL3可以形成在第三介电层30上。
例如，第三再分布图案RDL3的形成可以包括形成覆盖第三通孔VH3和第三介电层30的表面的第三阻挡层，在第三阻挡层上形成光致抗蚀剂图案，形成填充光致抗蚀剂图案的开口的第三金属层，去除光致抗蚀剂图案，然后蚀刻第三阻挡层。因此，每个第三再分布图案RDL3可以包括第三阻挡图案32和第三金属图案34。第三再分布图案RDL3可以具有与上述第一再分布图案RDL1相同的属性。
参照图12，第四介电层40可以形成在第三介电层30上，覆盖第三再分布图案RDL3。第四介电层40可以比第三介电层30厚，并且可以覆盖包括在第三再分布图案RDL3中的焊盘和线部分的侧壁。
第四介电层40可以包括光可成像介电质(PID)，例如光敏聚合物。例如，第四介电层40可以包括与第二介电层20相同的聚合物。
此后，类似于以上参照图4至图9讨论的第二再分布图案RDL2的形成，第四再分布图案RDL4可以形成在第四介电层40中。例如，在硬掩模图案HMP形成在第四介电层40上之后，第四介电层40可以被图案化以形成通孔和沟槽，然后第四阻挡层和第四金属层可以形成在通孔和沟槽中。因此，每个第四再分布图案RDL4可以包括第四阻挡图案42和第四金属图案44。第四再分布图案RDL4可以具有与上述第二再分布图案RDL2相同的属性。
参照图13，第五介电层50可以形成在第四介电层40上，覆盖第四再分布图案RDL4。第五介电层50可以包括光可成像介电质，例如光敏聚合物。第五介电层50可以包括与第三介电层30相同的聚合物。
第五介电层50的部分可以经历曝光和显影工艺，以形成暴露第四再分布图案RDL4的部分的第五通孔。
此后，可以形成第五阻挡层51以共形地覆盖第五介电层50的在其中形成第五通孔的表面。具有开口的第三光刻胶图案PR3可以形成在第五阻挡层51上。第三光致抗蚀剂图案PR3的开口可以与第五通孔重叠。
参考图14，如上面参考图2所讨论的，可以执行电镀工艺，例如电镀或脉冲电镀，以形成填充第三光刻胶图案PR3的开口的第五金属图案54。
此后，金属焊盘56可以形成在第五金属图案54上。例如，金属焊盘56可以由金属或其合金形成，每个金属或其合金包括选自铜(Cu)、镍(Ni)和金(Au)中的至少一种，并且可以具有包括选自铜(Cu)、镍(Ni)和金(Au)中的多种金属的多层结构。
在形成金属焊盘56之后，可以通过包括灰化和清洁步骤的剥离工艺去除第三光致抗蚀剂图案PR3。然后，可以使用湿法蚀刻工艺来蚀刻第五介电层50的顶表面上的第五阻挡层51，因此第五阻挡层51可以形成为第五阻挡图案(参见图15的52)。因此，如图15所示，可以形成第五再分布图案RDL5，第五再分布图案RDL5中的每一个均包括第五阻挡图案52、第五金属图案54和金属焊盘56。
根据一些示例实施例，解释了其中第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3、第四再分布图案RDL4和第五再分布图案RDL5竖直堆叠的示例，但是本发明构思不限于此，并且竖直堆叠的再分布图案的数量可以是2至8个。
此后，如图15所示，第一连接端子150可以附连到第五再分布图案RDL5的金属焊盘56，将第一半导体芯片100连接到再分布基板300。
图15图示了示出根据本发明构思的一些示例性实施例的半导体封装件的横截面视。图16A和图16B图示了示出根据本发明构思的一些示例实施例的包括在再分布基板中的第一再分布层和第二再分布层的示例的平面图。
参考图15，半导体封装件可以包括再分布基板300和设置在再分布基板300上的第一半导体芯片100。
再分布基板300可以包括至少一个第一再分布层和至少一个第二再分布层。例如，再分布基板300可以包括竖直堆叠的第一再分布层至第五再分布层。
第一再分布层可以包括第一介电层10和第一再分布图案RDL1。第一再分布图案RDL1可以具有垂直于第一介电层10的顶表面的平坦(例如，线性)侧壁LS。每个第一再分布图案RDL1可以包括第一阻挡图案12和第一金属图案14。第一阻挡图案12可以具有设置在第一介电层10的顶表面与第一金属图案14的底表面之间的部分。至少如图15所示，第一阻挡图案12和第一金属图案14可以具有彼此不对准的侧壁，其中侧壁在平行于再分布基板300的底表面300a延伸的水平方向上彼此偏移。因此，至少如图15所示，第一金属图案14的侧壁与第一阻挡图案12的侧壁不对准(例如，在水平方向上偏移)。
参考图15和图16A，第一再分布图案RDL1可以包括穿透第一介电层10的第一通路部分RDL1a、位于第一介电层10上并连接到第一通路部分RDL1a的第一焊盘部分RDL1b、以及位于第一介电层10上(例如，位于第一介电层的顶表面上)并沿一个方向从第一焊盘部分RDL1b延伸(例如，远离第一焊盘部分RDL1b)的第一线部分RDL1c。第一再分布图案RDL1可以在第一线部分RDL1c处具有第一最小宽度W1(例如，第一线部分RDL1c可以具有第一最小宽度W1)，并且第一最小宽度W1可以在约3.0μm至约10.0μm的范围内。相邻的第一线部分RDL1c可以以第一间隔S1彼此间隔开。第一间隔S1可以等于或基本上等于或大于第一最小宽度W1。第一再分布图案RDL1可以在第一线部分RDL1c处具有范围从大约3.0μm至大约4.5μm的厚度。
第二再分布层可以包括第二介电层20和第二再分布图案RDL2。第二介电层20可以设置在第一介电层10上并且比第一介电层10厚。第二介电层20可以覆盖第一焊盘的侧壁和第一再分布图案RDL1的线部分RDL1b和RDL1c。至少如图15所示，第二介电层20可以位于第一介电层10上，并且可以覆盖第一再分布图案RDL1的第一金属图案14的侧壁(例如，LS)，并且因此可以覆盖下方的(underlying)第一再分布层的下方第一再分布图案的侧壁。至少如图15所示，第二介电层20可以具有介于(例如，在竖直方向上)第一金属图案14的底表面与第一介电层10的顶表面之间的部分(例如，基于第一金属图案和第一阻挡图案的不对准的侧壁)。
第二再分布图案RDL2中的每一个均可以包括第二阻挡图案22和第二金属图案24。第二阻挡图案22可以设置在第二金属图案24与第二介电层20之间，从而减少或防止第二介电层20接收从第二金属图案24扩散的金属材料。第二阻挡图案22可以覆盖第二金属图案24的侧壁和底表面。第二阻挡图案22和第二金属图案24的顶表面可以与第二介电层20的顶表面共面。因此，第二介电层20的顶表面可以与第二再分布图案RDL2的顶表面共面或基本共面。
参考图15和图16B，第二阻挡图案RDL2可以包括穿透第二介电层20(例如，第二介电层20的一部分)的第二通路部分RDL2a、在第二介电层20中(例如，内部)并且连接(例如，直接连接)到第二通路部分RDL2a的第二焊盘部分RDL2b、以及位于第二介电层20中(例如，内部)并且在远离第二焊盘部分RDL2b的一个方向上延伸的第二线部分RDL2c。
第二再分布图案RDL2可以被配置为使得第二焊盘部分RDL2b和第二线部分RDL2c的顶表面与第二介电层20的顶表面共面。重申一下，如图15所示，第二介电层20的顶表面可以与第二分布图案RDL2的顶表面处于相同的水平高度(例如，在竖直方向上与底表面300a的距离相同)。虽然第一再分布图案RDL1的第一金属图案14可以具有平坦(例如，线性)侧壁LS，但是第二再分布图案RDL2(例如，第二金属图案24)可以在第二焊盘部分RDL2b和第二线部分RDL2c中的每一个处具有弧形(例如，非线性、弯曲)侧壁RS。第二焊盘部分RDL2b和第二线部分RDL2c可以具有横向凸起的侧壁RS。
因此，应当理解，在一些示例实施例中，第一再分布图案RDL1的第一焊盘部分RDL1b可以具有线性(例如，平坦)侧壁LS，并且第二再分布图案RDL2的第二焊盘部分RDL2b可以具有弧形(例如，非线性、弯曲)侧壁RS。至少如图15所示，第二焊盘部分RDL2b和第二线部分RDL2c中的每一个可以具有弧形侧壁RS。
第二再分布图案RDL2的第二焊盘部分RDL2b在竖直方向(垂直于底表面300a)上的第二厚度TH2可以大于在第二再分布图案RDL2的第二线部分RDL2c处的竖直方向(垂直于底表面300a)上的第一厚度TH1，使得第一厚度TH1可以在大小上小于第二厚度TH2。第一厚度TH1可以在约2.7μm至约3.5μm的范围内，第二厚度TH2可以在约3.0μm至约4.3μm的范围内。第一厚度TH1与第二厚度TH2之间的差异可以是大约0.3μm至大约0.8μm。
至少如图15所示，第二线部分RDL2c的顶表面可以与第二焊盘部分RDL2b的顶表面处于基本相同的水平高度(例如，在竖直方向上与再分布基板300的底表面300a相距相同的距离)，并且第二线部分RDL2c的底表面可以与第二焊盘部分RDL2b的底表面处于不同的水平高度(例如，在竖直方向上与再分布基板的底表面相距不同的距离)。
第二再分布图案RDL2可以在第二线部分RDL2c处具有第二最小宽度W2，并且第二最小宽度W2可以在大约0.5μm至大约2.0μm的范围内。相邻的第二线部分RDL2c可以以第二间隔S2彼此间隔开。第二最小宽度W2可以与第二间隔S2相同或基本相同。例如，第二再分布图案RDL2可以在第二线部分RDL2c的顶表面或底表面处具有第二最小宽度W2。此外，第二再分布图案RDL2可以在第二线部分RDL2c的顶表面与底表面之间的水平高度(例如，在竖直方向上距底表面特定距离的位置)处具有最大宽度。因此，第二线部分RDL2c可以在第二线部分RDL2c的顶表面或底表面处具有最小宽度W2，并且在第二线部分RDL2c的顶表面与底表面之间的水平高度处具有最大宽度。第二再分布图案RDL2的前述第二最小宽度W2和最大宽度可以对应于第二金属图案24的相应最小宽度和最大宽度。因此，应当理解，第二金属图案24可以在第二金属图案24的顶表面或第二金属图案24的底表面处具有最小宽度，并且在第二金属图案24的顶表面与第二金属图案24的底表面之间的水平高度处具有最大宽度。第二再分布图案RDL2的第二线部分RDL2c的最大宽度与最小宽度之间可能存在约0.3μm至约0.5μm的差异DW。
第二再分布图案RDL2的第二通路部分RDL2a的宽度可以小于第一再分布图案RDL1的第一通路部分RDL1a的宽度。至少如图15所示，第二再分布图案RDL2可以在第二通路部分RDL2a的侧壁与第二焊盘部分RDL2b的底表面之间具有弧形边缘C。例如，第二通路部分RDL2a可以在邻近第二焊盘部分RDL2b的区域处具有比邻近第一焊盘图案RDL1的区域处更大的宽度。
第二介电层20上可以设置有顺序地堆叠的第三介电层30、第四介电层40和第五介电层50，并且第三再分布图案RDL3、第四再分布图案RDL4和第五再分布图案RDL5可以分别设置在第三介电层30、第四介电层40和第五介电层50中。第三再分布图案RDL3和第五再分布图案RDL5可以具有与第一再分布图案RDL1相同的属性，第四再分布图案RDL4可以具有与第二再分布图案RDL2相同的属性。例如，第三再分布图案RDL3可以均包括设置在第三介电层30上的焊盘部分和线部分，并且第五再分布图案RDL5可以均包括设置在第五介电层50上的焊盘部分和线部分。第四再分布图案RDL4可以均包括设置在第四介电层40上的焊盘部分和线部分。
因此，在一些示例实施例中，至少在图15中示出的半导体封装件可以被理解为包括多个第一再分布层(分别至少包括RDL1和RDL3)和多个第二再分布层(分别至少包括RDL2和RDL4)，它们在垂直于再分布基板300的底表面300a的竖直方向上竖直且交替地堆叠。至少如图15所示，每个第一再分布层可以包括第一介电层(例如，第一介电层10或第三介电层30)和第一再分布图案(例如，RDL1或RDL3)，该第一再分布图案包括第一通路部分和连接到第一通路部分的第一焊盘部分，其中给定第一再分布层的第一通路部分穿透给定第一再分布层的第一介电层的至少一部分，并且给定第一再分布层的第一焊盘部分不是第一介电层的顶表面。至少如图15所示，每个第二再分布层可以包括：第二介电层(例如，第二介电层20或第四介电层40)，其位于下方的(例如，直接下方)第一再分布层的下方(例如，直接下方)第一介电层(例如，第一介电层10或第三介电层30)上；以及第二再分布图案(例如，RDL2或RDL4)，其包括第二通路部分和连接到第二通路部分的第二焊盘部分，其中给定第二再分布层的第二通路部分穿透给定第二再分布层的第二介电层的一部分，并且进一步是在第二介电层中。
如图15所示，第一半导体芯片100包括多个芯片焊盘111，并且半导体封装件可以包括在再分布基板300和第一半导体芯片100的芯片焊盘111之间的第一连接端子150。第五再分布图案RDL5可以包括金属焊盘56，并且金属焊盘56可以通过第一连接端子150连接到第一半导体芯片100的芯片焊盘111。结果，芯片焊盘111可以电连接到第一再分布图案至第五再分布图案RDL1、RDL2、RDL3、RDL4和RDL5中的至少两个。
如图15所示，第一再分布图案至第五再分布图案RDL1、RDL2、RDL3、RDL4和RDL5各自在垂直于底表面300a延伸的竖直方向上位于距再分布基板300的底表面300a不同的距离处。结构(例如，底表面、顶表面和/或其质心)在竖直方向上距底表面300a的距离可被称为结构的“水平高度”。因此，应当理解，第一再分布图案至第五再分布图案RDL1、RDL2、RDL3、RDL4和RDL5中的一些或全部可以各自处于彼此不同的水平高度，使得例如，第一再分布图案至第五再分布图案RDL1、RDL2、RDL3、RDL4和RDL5中的一些或全部具有各自的底表面，这些底表面在垂直于再分布基板300的底表面300a的竖直方向上与再分布基板300的底表面300a相距不同的距离。
在一些示例性实施例中，电源电压和/或接地电压可以被提供给第一再分布图案RDL1或第三再分布图案RDL3，第一再分布图案RDL1和第三再分布图案RDL3中的每一个均包括在平行于再分布基板300的底表面300a延伸的水平方向上具有第一最小宽度W1的线部分。数据信号和/或控制信号可以被提供给第二再分布图案RDL2或第四再分布图案RDL4，第二再分布图案RDL2和第四再分布图案RDL4中的每一个均包括在水平方向上具有小于(例如，在幅度上小于)第一最小宽度W1的第二最小宽度W2的线部分。
图17图示了示出根据本发明构思的一些示例性实施例的半导体封装件的横截面视图。图18A图示了示出图17的部分P1的放大视图。图18B图示了示出图18A的部分P2的放大视图。图19、图20和图21图示了图17中描绘的部分P1的放大横截面视图，其示出了根据本发明构思的一些示例实施例的半导体封装件。
为了描述简洁，可以省略与参考图15、图16A和图16B讨论的实施例相同的技术特征。
参考图17，根据一些示例实施例的半导体封装件可以包括第一半导体封装件1000a和设置在第一半导体封装件1000a上的第二半导体封装件1000b。
第一半导体封装件1000a可以包括下再分布基板300L、上再分布基板300U、第一半导体芯片100、金属柱360和模制层370。
如上所述，下再分布基板300L可以包括第一再分布图案RDL1，其焊盘部分和线部分位于第一介电层310上，并且下再分布基板300L还可以包括第二再分布图案RDL2，其焊盘部分和线部分位于第二介电层320中。
例如，参考图18A和图18B，下再分布基板300L可以包括第一介电层310、第二介电层320、第三介电层330、第四介电层340和第五介电层350，并且还可以包括第一介电层310、第二介电层320、第三介电层330、第四介电层340和第五介电层350中的第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3、第四再分布图案RDL4和第五再分布图案RDL5。第一再分布图案RDL1、第三再分布图案RDL3和第五再分布图案RDL5可以包括分别设置在第一介电层310、第三介电层330和第五介电层350上的各自的焊盘部分和线部分。第二再分布图案RDL2和第四再分布图案RDL4可以包括分别设置在第二介电层320和第四介电层340中的各自的焊盘部分和线部分。
第一再分布图案RDL1、第三再分布图案RDL3和第五再分布图案RDL5可以包括各自均具有第一最小宽度的线部分(参见图16A的W1)。第一最小宽度可以在约5.0μm至约10.0μm的范围内。
第二再分布图案RDL2和第四再分布图案RDL4可以包括各自的精细节距线部分。第二再分布图案RDL2和第四再分布图案RDL4可以包括各自的线部分，每个线部分具有小于第一最小宽度的第二最小宽度(参见图16B的W2)。第二最小宽度(例如，第二再分布图案的第二线部分RDL2c的宽度)可以在约0.5μm至约2.5μm的范围内。
第一再分布图案RDL1、第三再分布图案RDL3和第五再分布图案RDL5可以均具有与上面参考图15和图16A讨论的那些相同的属性。第二再分布图案RDL2和第四再分布图案RDL4可以均具有与上面参考图15和图16B讨论的那些相同的属性。
第一再分布图案RDL1可以包括第一阻挡图案12和第一金属图案14。至少如图15所示，第一金属图案14可以位于第一介电层10上，第一阻挡图案12可以是在第一介电层10与第一金属图案14的底表面之间。第二再分布图案RDL2可以包括第二阻挡图案22和第二金属图案24。至少如图15所示，第二金属图案24可以在第二介电层20中(例如，在第二介电层20的顶表面与底表面之间)，并且第二阻挡图案22可以是在第二介电层20与第二金属图案24的底表面之间，并且进一步是在第二介电层20与第二金属图案24的侧壁之间。第三再分布图案RDL3可以包括第三阻挡图案32和第三金属图案34。第四再分布图案RDL4可以包括第四阻挡图案42和第四金属图案44。第五再分布图案RDL5可以包括第五阻挡图案52和第五金属图案54。
第二再分布图案RDL2可以被配置为使得第二阻挡图案22覆盖第二金属图案24的侧壁，并且第四再分布图案RDL4可以被配置为使得第四阻挡图案42覆盖第四金属图案44的侧壁。第二再分布图案RDL2和第四再分布图案RDL4可以具有各自的弧形侧壁RS。第一金属图案14和第三金属图案34可以具有各自的平坦且基本线性的侧壁LS，并且第一金属图案14和第三金属图案34的侧壁可以分别被第二介电层320和第四介电层340覆盖。
根据一些示例性实施例，包括图19所示的示例性实施例，第一再分布图案RDL1和第二再分布图案RDL2可以与再分布基板300的底表面上的导电焊盘CP相邻，并且可以分别包括各自在第一介电层310和第二介电层320上具有第一最小宽度的线部分。
与第一半导体芯片100相邻的第三再分布图案RDL3和第四再分布图案RDL4可以分别设置在第三介电层330和第四介电层340中。第三再分布图案RDL3和第四再分布图案RDL4可以包括各自均具有小于第一最小宽度的第二最小宽度的线部分。
根据一些示例性实施例，包括图20所示的示例性实施例，顺序地堆叠在导电焊盘CP上的第一再分布图案RDL1、第二再分布图案RDL2和第三再分布图案RDL3中的每一个可以包括第一介电层310、第二介电层320和第三介电层330中的相应一个的顶表面上的线部分。第四再分布图案RDL4可以设置在第四介电层340中，并且可以包括其线宽小于包括在第一再分布图案RDL1、第二再分布图案RDL2和第三再分布图案RDL3中的每一个中的线部分的线宽的线部分。
根据一些示例实施例，包括图21所示的示例实施例，第一再分布图案RDL1可以包括位于第一介电层310上的线部分。顺序地堆叠的第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4中的每一个可以被掩埋在第二介电层320、第三介电层330和第四介电层340中相应的一个中。第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4中的每一个可以包括其线宽小于第一再分布图案RDL1中包括的线部分的线宽的线部分。
第一再分布图案RDL1的第一金属图案14可以具有与第二介电层320的侧壁接触的侧壁，并且包括在第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4中的第二阻挡图案22、第三阻挡图案32和第四阻挡图案42中的每一个可以与第二介电层320、第三介电层330和第四介电层340中的相应一个接触。
参考回图17，第一半导体芯片100可以设置在下再分布基板300L上。当在平面图中观察时，第一半导体芯片100可以设置在下再分布基板300L的中心区域上。第一半导体芯片100可以在其底表面上具有多个芯片焊盘111。第一半导体芯片100可以被布置成使得其底表面面向下再分布基板300L的顶表面，并且第一半导体芯片100的芯片焊盘111可以连接到下再分布基板300L的第五再分布图案RDL5。第一连接端子150可以附连在第一半导体芯片100的芯片焊盘111与下再分布基板300L的第五再分布图案RDL5之间。
金属柱360可以设置为围绕第一半导体芯片100，可以连接到下再分布基板300L，并且可以将下再分布基板300L电连接到上再分布基板300U。金属柱360可以穿透模制层370，并且可以使它们的顶表面与模制层370的顶表面共面。金属柱360的底表面可以与下再分布基板300L的第五再分布图案RDL5直接接触。
模制层370可以设置在下再分布基板300L与上再分布基板300U之间，因此可以在下再分布基板300L上，并且可以覆盖第一半导体芯片100。模制层370可以设置在下再分布基板300L的顶表面上，并且可以覆盖第一半导体芯片100的侧壁和顶表面。模制层370可以填充金属柱360之间的间隙，并且可以具有与每个金属柱360的长度相同的厚度。模制层370可以包括介电聚合物，例如环氧基模塑化合物。
第二半导体封装件1000b可以设置在上再分布基板300U上。上再分布基板300U可以在模制层370上，并且可以电连接到金属柱360。根据一些示例实施例，同样地，下再分布基板300L、上再分布基板300U可以包括上再分布图案RDL和上介电层310U、320U和330U。
同样，下再分布基板300L、上再分布基板300U可以被配置为使得上再分布图案RDL包括第一上再分布图案，该第一上再分布图案包括位于上介电层310U上的焊盘部分和线部分，并且还包括第二再分布图案，该第二再分布图案包括位于上介电层320U中的焊盘部分和线部分。
第二半导体封装件1000b可以包括封装基板710、第二半导体芯片200和上模制层730。封装基板710可以是印刷电路板。在一些示例实施例中，再分布基板可以用作封装基板710。下导电焊盘705可以设置在封装基板710的底表面上。
第二半导体芯片200可以设置在封装基板710上。第二半导体芯片200可以包括集成电路，并且集成电路可以包括存储电路、逻辑电路或其组合。第二半导体芯片200可以包括芯片焊盘221，芯片焊盘221通过键合线电连接到封装基板710的顶表面上的上导电焊盘703。封装基板710的顶表面上的上导电焊盘703可以通过封装基板710中的内部布线715电连接到下导电焊盘705。
封装基板710上可以设置有覆盖第二半导体芯片200的上模制层730。上模制层730可以包括介电聚合物，例如环氧基聚合物。
第三连接端子750可以设置在封装基板710的下导电焊盘705与上再分布基板300U的再分布图案RDL之间。第三连接端子750可以由包括锡(Sn)的低熔点金属形成，例如焊料，但是这仅仅是示例，并且对第三连接端子750的材料没有限制。第三连接端子750可以各自形成为多层或单层。当第三连接端子750形成为多层时，第三连接端子750可以包括但不限于焊料，并且当第三连接端子750形成为单层时，第三连接端子750可以包括但不限于锡银、焊料或铜。
图22图示了示出根据本发明构思的一些示例实施例的半导体封装件的横截面视图。图23图示了示出图22的部分P3的放大视图。为了描述的简洁，可以省略与上面参照图17至图21讨论的实施例相同的技术特征。
参考图22和图23，不同于包括图17所示的示例性实施例的一些示例性实施例，根据一些示例性实施例的半导体封装件可以被配置成使得下再分布基板300L形成在第一半导体芯片100的有源表面上。
下再分布基板300L可以被配置为使得第一介电层310、第二介电层320、第三介电层330、第四介电层340和第五介电层350顺序地堆叠在第一半导体芯片100的芯片焊盘111上，并且第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4分别设置在第一介电层310、第二介电层320、第三介电层330和第四介电层340中。第五介电层350可以是钝化层，并且设置在下再分布基板300L的底表面上。
第一再分布图案RDL1可以各自包括连接到第一半导体芯片100的芯片焊盘111的第一通路部分。此外，第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4可以包括它们各自的第二通路部分、第三通路部分和第四通路部分，这些通路部分比它们各自的第二焊盘部分、第三焊盘部分和第四焊盘部分更靠近第一半导体芯片100。
例如，第一再分布图案RDL1和第二再分布图案RDL2可以比第三再分布图案RDL3和第四再分布图案RDL4更靠近第一半导体芯片100。第一再分布图案RDL1和第二再分布图案RDL2中的每一个可以包括其线宽小于包括在第三再分布图案RDL3和第四再分布图案RDL4之一中的线部分的线部分。第一再分布图案RDL1和第二再分布图案RDL2可以各自包括覆盖它们各自的第一金属图案14和第二金属图案24的侧壁的第一阻挡图案12和第二阻挡图案22。第三再分布图案RDL3和第四再分布图案RDL4可以包括它们各自的第三金属图案34和第四金属图案44，其侧壁分别与第四介电层340和第五介电层350接触。每个都具有镶嵌结构的第一再分布图案RDL1和第二再分布图案RDL2可以具有如上所述的不同变化的水平高度。
图24、图25、图26和图27图示了示出根据本发明构思的一些示例实施例的半导体封装件的横截面视图。为了描述的简洁，可以省略与上述实施例相同的技术特征。
参考图24，不同于包括图17所示的示例性实施例的一些示例性实施例，根据一些示例性实施例的半导体封装件可以被配置成使得第二半导体封装件1000b包括第一上半导体芯片200a和第二上半导体芯片200b。例如，第二半导体封装件1000b可以包括封装基板710、封装基板710上的第一上半导体芯片200a和第二上半导体芯片200b以及上模制层730。
第一上半导体芯片200a和第二上半导体芯片200b中的每一个可以在其底表面上包括芯片焊盘221，并且芯片焊盘221可以通过封装基板710中的内部布线715电连接到下导电焊盘705。描述了第一上半导体芯片200a和第二上半导体芯片200b并排设置在封装基板710的顶表面上，但是替代地，第一上半导体芯片200a和第二上半导体芯片200b可以顺序地堆叠在封装基板710的顶表面上。
参考图25，不同于包括图17所示的示例性实施例的一些示例性实施例，根据一些示例性实施例的半导体封装件可以被配置成使得从第一半导体封装件1000a中省略上再分布基板。
例如，上介电层380可以设置在模制层370上，并且第三连接端子750可以设置在封装基板710的下导电焊盘705与第一半导体封装件1000a的金属柱360之间。
第二半导体芯片200可以设置在封装基板710上，并且第二半导体芯片200的芯片焊盘221可以与封装基板710的顶表面相邻。第二半导体芯片200的芯片焊盘221可以通过封装基板710中的内部布线715电连接到下导电焊盘705。
参考图26，根据一些示例实施例的半导体封装件可以包括下再分布基板300L、上再分布基板300U、第一半导体芯片100、金属柱360、模制层370和第二半导体芯片200。
下再分布基板300L、上再分布基板300U、第一半导体芯片100、金属柱360和模制层370可以与参考图17讨论的第一半导体封装件1000a的那些相同或基本相同。
根据一些示例实施例，第二半导体芯片200可以具有与上再分布基板300U的上介电层330U直接接触的底表面，并且第二半导体芯片200的芯片焊盘221可以与上再分布图案RDL的相应最上面的焊盘部分直接接触。第二半导体芯片200的芯片焊盘221可以对应于上再分布图案RDL的最上面的焊盘部分，并且可以具有与上再分布图案RDL的最上面的焊盘部分相同的尺寸和布置。第二半导体芯片200的芯片焊盘221可以包括金属，例如铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、锡(Sn)或其任何合金。
参考图27，根据一些示例实施例的半导体封装件可以包括第一半导体封装件1000a和设置在第一半导体封装件1000a上的第二半导体封装件1000b。
第一半导体封装件1000a可以包括再分布基板300、再分布基板300上的连接基板400、第一半导体芯片100和模制层450。
如上所述，再分布基板300可以包括多个介电层和多个再分布图案。例如，再分布基板300可以包括顺序地堆叠在第一半导体芯片100的底表面上的第一介电层310、第二介电层320、第三介电层330和第四介电层340，并且还可以包括在第一介电层310、第二介电层320、第三介电层330和第四介电层340中的第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4。如上所述，第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4中的每一个可以包括通路部分、焊盘部分和线部分，并且第一再分布图案至第四再分布图案RDL1至RDL4的通路部分可以比第一再分布图案至第四再分布图案RDL1至RDL4的焊盘部分更靠近第一半导体芯片100。此外，第一再分布图案RDL1、第二再分布图案RDL2、第三再分布图案RDL3和第四再分布图案RDL4中的一个或更多个可以包括具有镶嵌结构的再分布图案。例如，第三再分布图案RDL3可以包括设置在第三介电层330中的第三金属图案34和介于第三金属图案34与第三介电层330之间的第三阻挡图案32。
连接基板400可以具有暴露再分布基板300的顶表面的开口，并且第一半导体芯片100可以设置在连接基板400的开口中。连接基板400可以在提供第一半导体芯片100之前或之后提供。例如，可以在印刷电路板中形成孔，并且具有孔的印刷电路板可以用作连接基板400。当在平面图中观察时，第一半导体芯片100可以设置在再分布基板300的中心区域上。
连接基板400可以包括基层410和导电结构420。基层410可以包括介电材料。例如，基层410可以包括碳基材料、陶瓷或聚合物。导电结构420可以包括布线图案和将布线图案彼此连接的布线通孔。连接基板400的导电结构420可以连接到再分布基板300的第一再分布图案RDL1。导电结构420可以包括金属。导电结构420可以包括例如从铜、铝、金、铅、不锈钢、银、铁及其任何合金中选择的至少一种。
模制层450可以形成在第一半导体芯片100和连接基板400上。模制层450可以延伸到并填充第一半导体芯片100与连接基板400之间的间隙。模制层450可以包括介电聚合物，例如环氧基聚合物。模制层450可以部分地暴露连接基板400的导电结构420。
第二半导体封装件1000b可以包括封装基板710、第二半导体芯片200和上模制层730。封装基板710可以是印刷电路板。在一些示例实施例中，再分布基板300可以用作封装基板710。封装基板710可以具有设置在其底表面上的下导电焊盘705。
第二半导体芯片200可以设置在封装基板710上。第二半导体芯片200可以包括集成电路，并且集成电路可以包括存储电路、逻辑电路或其组合。第二半导体芯片200可以包括通过封装基板710中的内部布线715电连接到下导电焊盘705的芯片焊盘221。封装基板710上可以设置有覆盖第二半导体芯片200的上模制层730。上模制层730可以包括介电聚合物，例如环氧基聚合物。
第三连接端子750可以设置在模制层450的上孔中。第三连接端子750可以设置在封装基板710的下导电焊盘705与连接基板400的导电结构420之间。
图28图示了示出根据本发明构思的一些示例实施例的半导体封装件的简化平面图。图29图示了沿着图28的线A-A’截取的横截面视图，其示出了根据本发明构思的一些示例实施例的半导体封装件。
参考图28和图29，半导体封装件可以包括第一半导体芯片100、第二半导体芯片200、再分布基板300、封装基板500和热辐射结构600。
第一半导体芯片100和第二半导体芯片200可以设置在再分布基板300的顶表面上。
第一半导体芯片100可以包括位于其底表面上的芯片焊盘111。第一半导体芯片100可以是包括处理器的逻辑芯片，例如微机电系统(MEMS)器件、光电器件、中央处理单元(CPU)、图形处理单元(GPU)、移动应用或数字信号处理器(DSP)。第一半导体芯片100可以具有约700μm至约775μm的厚度。
再分布基板300上可以设置有与第一半导体芯片100间隔开的第二半导体芯片200。每个第二半导体芯片200可以包括竖直堆叠的多个存储芯片210。多个存储器芯片210可以通过上下芯片焊盘221和223、芯片通孔225和连接凸块230彼此电连接。存储器芯片210可以堆叠在再分布基板300上，以实现其侧壁的对准。粘合剂层235可以设置在存储芯片210之间。粘合层235可以是例如包括介电材料的聚合物带。粘合层235可以插入连接凸块230之间，因此可以减少或防止连接凸块230之间的电短路。
第一半导体芯片100和第二半导体芯片200可以通过第一连接端子150连接到再分布基板300。第一连接端子150可以附连到第一半导体芯片100和第二半导体芯片200的芯片焊盘111和221。第一连接端子150可以是焊球、导电凸块和导电柱中的一个或更多个。第一连接端子150可以包括铜、锡和铅中的一种或更多种。第一连接端子150可以均具有例如约30μm至约70μm的厚度。
再分布基板300可以在其上提供覆盖第一半导体芯片100和第二半导体芯片200的模制层370。模制层370可以具有与再分布基板300的侧壁对齐的侧壁。模制层370可以具有与第一半导体芯片100和第二半导体芯片200的顶表面共面的顶表面。模制层370可以包括介电聚合物，例如环氧模塑化合物(EMC)。
第一底部填充层可以介于第一半导体芯片100与再分布基板300之间以及第二半导体芯片200与再分布基板300之间。第一底部填充层160可以填充第一连接端子150之间的间隙。第一底部填充层可以包括例如热固性树脂或光固化树脂。第一底部填充层可以进一步包括无机填料或有机填料。在一些示例性实施例中，可以省略第一底部填充层，而代替地，模制层370可以填充再分布基板300与第一半导体芯片100和第二半导体芯片200的底表面之间的间隙。
再分布基板300可以设置在封装基板500上，并且可以通过第二连接端子390连接到封装基板500。再分布基板300可以包括芯片区和芯片区圆周上的边缘区。第一半导体芯片100和第二半导体芯片200可以设置在再分布基板300的芯片区域上。
再分布基板300可以包括多个介电层310、320、330、340和350，并且还可以在每个介电层310、320、330、340和350中包括再分布图案RDL1、RDL2、RDL3、RDL4和RDL5。如上参考图17所述，再分布图案RDL1、RDL2、RDL3、RDL4和RDL5中的至少一个可以具有镶嵌结构。例如，第一再分布图案RDL1可以包括其侧壁与第二介电层320接触的第一金属图案14，第二再分布图案RDL2可以包括第二金属图案24和第二金属图案24与第二介电层320之间的第二阻挡图案22。
第二连接端子390可以附连到再分布基板300的导电焊盘CP。第二连接端子390可以是由锡、铅和铜中的一种或更多种形成的焊球。第二连接端子390可以均具有约40μm至约80μm的厚度。
封装基板500可以是例如印刷电路板、柔性基板或带状基板。例如，封装基板500可以是柔性印刷电路板、刚性印刷电路板及其任意组合中的一种，每个板包括形成在其中的内部布线521。
封装基板500可以具有彼此相对的顶表面和底表面，并且可以包括上焊盘511、外部焊盘513和内部布线521。上焊盘511可以布置在封装基板500的顶表面上，外部焊盘513可以布置在封装基板500的底表面上。上焊盘511可以通过内部布线521电连接到外部焊盘513。外部接合端子550可以附连到外部接合焊盘513。可以提供球栅阵列(BGA)作为外部接合端子550。
热辐射结构600可以包括导热材料。导热材料可以包括金属材料(例如，铜和/或铝)或含碳材料(例如，石墨烯、石墨和/或碳纳米管)。热辐射结构600可以具有相对高的热导率。例如，单个金属层或多个堆叠的金属层可以用作热辐射结构600。作为另一个示例，热辐射结构600可以包括散热器或热管。作为另一个示例，热辐射结构600可以被配置成使用水冷。
导热层650可以介于热辐射结构600与第一半导体芯片100和第二半导体芯片200之间。导热层650可以与半导体封装件的顶表面和热辐射结构600的底表面接触。导热层650可以包括热界面材料(TIM)。热界面材料可以包括例如聚合物和导热颗粒。导热颗粒可以分散在聚合物中。当半导体封装件工作时，从半导体封装件产生的热量可以通过导热层650传递到热辐射结构600。
根据本发明构思的一些示例性实施例，再分布基板可以包括彼此位于不同水平高度的第一再分布图案和第二再分布图案。在形成线宽大于第二再分布图案的线宽的第一再分布图案时，可以省略平坦化工艺，因此可以减少或防止第一再分布图案具有由凹陷现象引起的不规则厚度。线宽小于第一再分布图案的线宽的第二再分布图案可以形成在通过各向异性蚀刻工艺形成的沟槽中，在各向异性蚀刻工艺中，使用硬掩模图案来各向异性地蚀刻介电层，因此第二再分布图案的金属图案可以具有覆盖有阻挡图案的侧壁。因此，由于金属图案与介电层之间的接触，可以减少或防止第二再分布图案被氧化。因此，再分布基板可以增加集成度和可靠性。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域的技术人员来说显而易见的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
再分布基板，所述再分布基板包括第一再分布图案和第二再分布图案，所述第一再分布图案和所述第二再分布图案各自的底表面在垂直于所述再分布基板的底表面的竖直方向上与所述再分布基板的底表面相距不同的距离；以及
半导体芯片，所述半导体芯片位于所述再分布基板上，并且包括电连接到所述第一再分布图案和所述第二再分布图案的多个芯片焊盘，
其中，所述第一再分布图案包括：
第一金属图案，所述第一金属图案位于第一介电层上；以及
第一阻挡图案，所述第一阻挡图案在所述第一介电层与所述第一金属图案的底表面之间，并且
其中，所述第二再分布图案包括：
第二金属图案，所述第二金属图案在第二介电层中；以及
第二阻挡图案，所述第二阻挡图案位于所述第二介电层与所述第二金属图案的底表面之间以及所述第二介电层与所述第二金属图案的侧壁之间。
2.根据权利要求1所述的半导体封装件，其中，所述第二介电层位于所述第一介电层上，并且覆盖所述第一金属图案的侧壁。
3.根据权利要求1所述的半导体封装件，其中，所述第二介电层的顶表面和所述第二再分布图案的顶表面在所述竖直方向上与所述再分布基板的底表面的距离相同。
4.根据权利要求1所述的半导体封装件，其中，
所述第一金属图案的侧壁与所述第一阻挡图案的侧壁不对准，使得所述第一金属图案的侧壁在与所述再分布基板的底表面平行的水平方向上相对于所述第一阻挡图案的侧壁偏移，并且
所述第二介电层的一部分位于所述第一金属图案的底表面与所述第一介电层的顶表面之间。
5.根据权利要求1所述的半导体封装件，其中，
所述第一再分布图案在与所述再分布基板的底表面平行的水平方向上具有第一最小宽度，
所述第二再分布图案在所述水平方向上具有第二最小宽度，并且
所述第二最小宽度在大小上小于所述第一最小宽度。
6.根据权利要求1所述的半导体封装件，其中，所述第二再分布图案包括：
通路部分，所述通路部分穿透所述第二介电层的一部分；
焊盘部分，所述焊盘部分在所述第二介电层中，并且连接到所述通路部分；以及
线部分，所述线部分在所述第二介电层中，并且远离所述焊盘部分延伸，
其中，所述焊盘部分在所述竖直方向上具有第一厚度，并且
其中，所述线部分在所述竖直方向上具有第二厚度，并且所述第二厚度在大小上小于所述第一厚度。
7.根据权利要求6所述的半导体封装件，其中，
所述线部分的顶表面和所述焊盘部分的顶表面在所述竖直方向上与所述再分布基板的底表面的距离相同，并且
所述线部分的底表面和所述焊盘部分的底表面在所述竖直方向上与所述再分布基板的底表面的距离不同。
8.根据权利要求6所述的半导体封装件，其中，所述第二再分布图案具有位于所述通路部分的侧壁与所述焊盘部分的底表面之间的弧形边缘。
9.根据权利要求1所述的半导体封装件，其中，
所述第一金属图案具有线性侧壁，并且
所述第二金属图案具有弧形侧壁。
10.根据权利要求1所述的半导体封装件，其中，所述第二金属图案的最小宽度在所述第二金属图案的顶表面或所述第二金属图案的底表面处；并且
所述第二金属图案的最大宽度在所述第二金属图案的顶表面与所述第二金属图案的底表面之间的水平高度处。
11.根据权利要求1所述的半导体封装件，其中，所述第二再分布图案包括：
通路部分，所述通路部分穿透所述第二介电层的一部分；
焊盘部分，所述焊盘部分在所述第二介电层中，并且连接到所述通路部分；以及
线部分，所述线部分在所述第二介电层中，并且远离所述焊盘部分延伸，
其中，所述第二再分布图案的所述线部分具有0.5μm至2.5μm的宽度。
12.一种半导体封装件，所述半导体封装件包括：
再分布基板，所述再分布基板包括多个第一再分布层和多个第二再分布层，所述多个第一再分布层和所述多个第二再分布层在垂直于所述再分布基板的底表面的竖直方向上交替地堆叠；以及
半导体芯片，所述半导体芯片位于所述再分布基板上，
其中，每一个所述第一再分布层包括：
第一介电层；以及
第一再分布图案，所述第一再分布图案包括第一通路部分和连接到所述第一通路部分的第一焊盘部分，所述第一通路部分穿透所述第一介电层，并且所述第一焊盘部分位于所述第一介电层的顶表面上，并且
其中，每一个所述第二再分布层包括：
第二介电层，所述第二介电层位于下方的第一再分布层的第一介电层上，以及
第二再分布图案，所述第二再分布图案包括第二通路部分和连接到所述第二通路部分的第二焊盘部分，所述第二通路部分穿透所述第二介电层的一部分，并且所述第二焊盘部分在所述第二介电层中。
13.根据权利要求12所述的半导体封装件，其中，
所述第二介电层覆盖所述下方的第一再分布层的第一再分布图案的侧壁，并且
所述第二介电层的顶表面与所述第二再分布图案的顶表面共面。
14.根据权利要求12所述的半导体封装件，其中，
所述第一再分布图案包括：
第一金属图案，所述第一金属图案位于所述第一介电层上，以及
第一阻挡图案，所述第一阻挡图案位于所述第一介电层与所述第一金属图案的底表面之间，并且
所述第二再分布图案包括：
第二金属图案，所述第二金属图案在所述第二介电层中，以及
第二阻挡图案，所述第二阻挡图案位于所述第二介电层与所述第二金属图案的底表面之间以及所述第二介电层与所述第二金属图案的侧壁之间。
15.根据权利要求12所述的半导体封装件，其中，
所述第一再分布图案的所述第一焊盘部分具有线性侧壁，并且
所述第二再分布图案的所述第二焊盘部分具有弧形侧壁。
16.根据权利要求12所述的半导体封装件，其中，
所述第二再分布图案还包括在所述第二介电层中并且远离所述第二焊盘部分延伸的线部分，并且
所述第二再分布图案的所述线部分的最小宽度在所述线部分的顶表面或所述线部分的底表面处，以及
所述第二再分布图案的所述线部分的最大宽度在所述线部分的顶表面与所述线部分的底表面之间的水平高度处。
17.根据权利要求16所述的半导体封装件，其中，所述第二焊盘部分和所述线部分均具有弧形侧壁。
18.根据权利要求12所述的半导体封装件，其中，
所述第二再分布图案还包括在所述第二介电层中并远离所述第二焊盘部分延伸的线部分，
所述第二再分布图案的所述线部分的顶表面和所述第二再分布图案的所述第二焊盘部分的顶表面在所述竖直方向上与所述再分布基板的底表面的距离相同，并且
所述第二再分布图案的所述线部分的底表面和所述第二再分布图案的所述第二焊盘部分的底表面在所述竖直方向上与所述再分布基板的底表面的距离不同。
19.根据权利要求12所述的半导体封装件，其中，
所述第一再分布图案还包括位于所述第一介电层的顶表面上并远离所述第一焊盘部分延伸的第一线部分，
所述第二再分布图案还包括在所述第二介电层中并远离所述第二焊盘部分延伸的第二线部分，
所述第一再分布图案的所述第一线部分具有第一最小宽度，
所述第二再分布图案的所述第二线部分具有第二最小宽度，并且
所述第二最小宽度在大小上小于所述第一最小宽度。
20.一种半导体封装件，所述半导体封装件包括：
下再分布基板，所述下再分布基板包括位于第一介电层上的第一再分布图案和在第二介电层中的第二再分布图案，所述第二介电层位于所述第一介电层上；
第一半导体芯片，所述第一半导体芯片位于所述下再分布基板上，并且包括多个芯片焊盘；
多个第一连接端子，所述多个第一连接端子位于所述下再分布基板与所述第一半导体芯片的所述多个芯片焊盘之间；
模制层，所述模制层位于所述下再分布基板上，并且覆盖所述第一半导体芯片；以及
多个金属柱，所述多个金属柱设置在所述第一半导体芯片周围，连接到所述下再分布基板，且穿透所述模制层，
其中，所述第二介电层覆盖所述第一再分布图案的侧壁，并且
其中，所述第二介电层的顶表面与所述第二再分布图案的顶表面共面。
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