KR20210126188A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20210126188A
KR20210126188A KR1020200043334A KR20200043334A KR20210126188A KR 20210126188 A KR20210126188 A KR 20210126188A KR 1020200043334 A KR1020200043334 A KR 1020200043334A KR 20200043334 A KR20200043334 A KR 20200043334A KR 20210126188 A KR20210126188 A KR 20210126188A
Authority
KR
South Korea
Prior art keywords
pattern
width
metal
bump
support
Prior art date
Application number
KR1020200043334A
Other languages
English (en)
Inventor
서주빈
박수정
문광진
박명주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200043334A priority Critical patent/KR20210126188A/ko
Priority to US17/108,140 priority patent/US11538782B2/en
Publication of KR20210126188A publication Critical patent/KR20210126188A/ko
Priority to US18/076,529 priority patent/US11887957B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H01L2224/16503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81484—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8182—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics

Abstract

본 발명의 실시예들에 따르면, 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 배치되고, 제1 금속을 포함하는 언더 범프 패턴; 상기 언더 범프 패턴 상의 범프 패턴; 및 상기 반도체 기판 상에 배치되고, 상기 범프 패턴의 측벽과 접촉하는 유기 절연층을 포함할 수 있다. 상기 범프 패턴은 상기 언더 범프 패턴과 접촉하고, 제1 너비를 갖는 지지 패턴; 및 상기 지지 패턴 상에 배치되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되, 상기 제1 너비는 상기 제2 너비보다 더 크고, 상기 지지 패턴은 솔더 물질 및 금속간 화합물(intermetallic compound, IMC) 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속과 솔더 물질의 금속간 화합물을 포함할 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자, 보다 구체적으로 범프 패턴을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 이에 따라, 반도체 소자의 소형화에 대한 연구가 증가되고 있다. 반도체 소자는 다른 전자 소자 또는 인쇄회로기판과 전기적으로 연결되기 위해 솔더볼이나 범프와 같은 전기적 연결 단자를 갖는 것이 일반적이다. 반도체 소자의 연결 단자들이 보다 미세 피치를 갖는 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 미세 피치를 갖는 반도체 소자의 범프 패턴을 제공하는 것에 있다.
본 발명은 반도체 소자 및 반도체 패키지에 관한 것이다. 본 발명의 개념에 따르면, 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 배치되고, 제1 금속을 포함하는 언더 범프 패턴; 상기 언더 범프 패턴 상의 범프 패턴; 및 상기 반도체 기판 상에 배치되고, 상기 범프 패턴의 측벽과 접촉하는 유기 절연층을 포함할 수 있다. 상기 범프 패턴은 상기 언더 범프 패턴과 접촉하고, 제1 너비를 갖는 지지 패턴; 및 상기 지지 패턴 상에 배치되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되, 상기 제1 너비는 상기 제2 너비보다 더 크고, 상기 지지 패턴은 솔더 물질 및 금속간 화합물(intermetallic compound, IMC) 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속과 솔더 물질의 금속간 화합물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 배치되고, 제1 금속을 포함하는 언더 범프 패턴; 상기 언더 범프 패턴 상의 범프 패턴; 및 상기 반도체 기판 상에 배치되고, 상기 범프 패턴의 측벽과 접촉하는 유기 절연층을 포함할 수 있다. 상기 범프 패턴은 상기 언더 범프 패턴과 접촉하고, 제1 너비를 갖는 지지 패턴; 및 상기 지지 패턴 상에 배치되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되, 상기 제1 너비는 상기 제2 너비보다 더 크고, 상기 지지 패턴은 솔더 물질 및 금속간 화합물(intermetallic compound, IMC) 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속과 솔더 물질의 금속간 화합물을 포함할 수 있다.
본 발명의 개념에 따르면, 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 제공되고, 제1 금속을 포함하는 언더 범프 패턴; 및 상기 언더 범프 패턴 상의 범프 패턴을 포함하되, 상기 범프 패턴은: 상기 언더 범프 패턴과 접촉하고, 제2 금속 또는 상기 제1 금속과 상기 제2 금속의 금속간 화합물을 포함하는 지지 패턴; 및 상기 지지 패턴 상에 직접 배치되고, 상기 제2 금속을 포함하는 기둥 패턴을 포함하되, 상기 제2 금속은 상기 제1 금속과 다르고, 상기 지지 패턴의 너비는 상기 기둥 패턴의 너비보다 클 수 있다.
본 발명의 개념에 따르면, 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 제공된 회로층, 상기 회로층은 상기 반도체 기판의 제1 면 상의 집적 회로, 상기 집적 회로를 덮는 절연 패턴, 상기 절연 패턴 내에서 상기 집적 회로와 접속하는 도전 구조체, 및 상기 도전 구조체와 접속하는 단자 패드를 포함하는 것; 상기 회로층 상에 제공되고, 제1 금속을 포함하는 언더 범프 패턴들; 상기 회로층 상에 제공되고, 상기 언더 범프 패턴의 측벽을 덮는 보호층; 상기 언더 범프 패턴들 상에 각각 배치되는 범프 패턴들; 및 상기 보호층 상에 제공되고, 상기 범프 패턴들의 측벽을 덮는 유기 절연층을 포함하고, 상기 범프 패턴들 각각은 상기 언더 범프 패턴들 중 어느 하나와 접촉하고, 제1 너비를 갖는 지지 패턴; 및 상기 지지 패턴과 연결되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되, 상기 제1 너비는 상기 제2 너비보다 더 크고, 상기 제1 너비는 상기 언더 범프 패턴의 너비와 동일하거나 더 작고, 상기 솔더 기둥 패턴은 상기 제1 금속과 다른 제2 금속을 포함하고, 상기 지지 패턴은 상기 제2 금속 및 금속간 화합물 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속 및 상기 제2 금속의 금속간 화합물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 범프 패턴은 언더 범프 패턴 상에 배치되고, 지지 패턴 및 솔더 기둥 패턴을 포함할 수 있다. 지지 패턴은 언더 범프 패턴과 접촉할 수 있다. 지지 패턴의 너비는 솔더 기둥 패턴의 너비보다 더 크므로, 언더 범프 패턴 및 범프 패턴 사이의 접촉 면적이 증가될 수 있다. 이에 따라, 언더 범프 패턴 및 범프 패턴 사이의 결합력이 증가될 수 있다. 반도체 소자의 내구성 및 신뢰성이 향상될 수 있다.
솔더 기둥 패턴은 작은 너비 및 좁은 피치를 가질 수 있다. 이에 따라, 반도체 소자의 성능이 향상되고, 반도체 소자가 소형화될 수 있다.
도 1a는 실시예들에 따른 반도체 소자를 도시한 단면이다.
도 1b는 실시예들에 따른 반도체 소자의 범프 패턴을 설명하기 위한 평면도이다.
도 1c는 도 1a의 Ⅰ영역을 확대 도시한 도면으로, 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다.
도 2a 내지 도 2g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다.
도 3b는 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다.
도 4a 내지 도 4f는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5b는 도 5a의 A영역을 확대 도시한 도면이다.
도 5c는 실시예들에 따른 연결 범프 패턴의 형성 및 반도체 소자의 실장을 설명하기 위한 도면이다.
도 5d는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면이다.
도 5e는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면이다.
도 5f는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면이다.
도 6a는 실시예들에 따른 반도체 패키지를 나타낸 도면이다.
도 6b는 도 6a의 B영역을 확대 도시하였다.
도 7는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8b는 도 8a의 C영역을 확대 도시한 단면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 명세서에서, 어떤 구성 요소의 너비는 제1 방향에서 측정된 값일 수 있고, 제1 방향은 기판의 제1 면과 평행할 수 있다. 어떤 두 구성 요소들의 너비들의 대소 비교에 있어서, 상기 너비들은 제1 방향에서 측정된 너비들일 수 있다. 반도체 장치는 반도체 소자 또는 반도체 패키지를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 소자 및 반도체 소자의 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 소자를 도시한 단면이다. 도 1b는 실시예들에 따른 반도체 소자의 범프 패턴을 설명하기 위한 평면도이다. 도 1c는 도 1a의 Ⅰ영역을 확대 도시한 도면으로, 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 소자(100)는 기판, 회로층(120), 보호층(130), 언더 범프 패턴(140), 및 범프 패턴(150)을 포함할 수 있다. 반도체 소자(100)는 메모리칩, 로직칩, 또는 버퍼칩일 수 있다. 기판은 반도체 기판(110)일 수 있다. 반도체 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
회로층(120)은 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 회로층(120)은 도 1c와 같이 집적 회로(121), 절연층(123), 배선 구조체(125), 및 단자 패드(127)를 포함할 수 있다. 집적 회로(121)는 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 집적 회로(121)는 예를 들어, 트랜지스터들을 포함할 수 있다. 절연층(123)은 반도체 기판(110)의 제1 면(110a) 상에 제공되며, 집적 회로(121)를 덮을 수 있다. 절연층(123)은 복수의 층들을 포함할 수 있다. 절연층(123)은 실리콘 함유 절연 물질을 포함할 수 있다. 실리콘 함유 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트를 포함할 수 있다. 배선 구조체(125)는 절연층(123) 내에 제공될 수 있다. 배선 구조체(125)는 집적 회로(121)와 전기적으로 연결될 수 있다. 본 명세서에서 반도체 소자(100)와 전기적으로 연결된다는 것은 반도체 소자(100)의 집적 회로(121)와 전기적으로 연결되는 것을 의미할 수 있다. 전기적으로 연결된다는 것은 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 배선 구조체(125)는 배선 부분 및 상기 배선 부분과 연결된 비아 부분을 포함할 수 있다. 배선 부분은 반도체 기판(110)의 제1 면(110a)과 나란한 방향으로 연장되는 장축을 가질 수 있다. 비아 부분의 장축은 반도체 기판(110)의 제1 면(110a)과 교차하는 방향으로 연장될 수 있다. 배선 구조체(125)는 알루미늄 또는 구리와 같은 금속을 포함할 수 있다. 단자 패드(127)가 최상부 절연층(123) 내에 또는 최상부 절연층(123) 상에 배치되어, 배선 구조체(125)와 전기적으로 연결될 수 있다. 단자 패드(127)는 칩 패드일 수 있다. 단자 패드(127)는 알루미늄과 같은 금속을 포함할 수 있다.
언더 범프 패턴(140)은 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 예를 들어, 언더 범프 패턴(140)은 회로층(120) 상에 제공될 수 있다. 본 명세서에서, 어떤 구성 요소가 다른 구성 요소상에 있다고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성 요소가 개재될 수 있다. 언더 범프 패턴(140)은 단자 패드(127)의 상면 상에 제공될 수 있다. 언더 범프 패턴(140)은 단자 패드(127) 및 배선 구조체(125)를 통해 집적 회로(121)과 접속할 수 있다. 언더 범프 패턴(140)은 서로 대향하는 상면 및 하면을 가질 수 있다. 언더 범프 패턴(140)의 하면은 반도체 기판(110)을 향하고, 단자 패드(127)와 접촉할 수 있다. 도시되지 않았으나, 씨드 패턴이 단자 패드(127) 및 언더 범프 패턴(140) 사이에 더 개재될 수 있다. 상기 씨드 패턴을 사용하여 언더 범프 패턴(140)이 형성될 수 있다. 언더 범프 패턴(140)은 제1 금속을 포함할 수 있다. 제1 금속은 일 예로, 구리를 포함할 수 있다. 다른 예로, 제1 금속은 알루미늄 또는 텅스텐을 포함할 수 있다.
보호층(130)이 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 보호층(130)은 회로층(120)을 덮을 수 있다. 보호층(130)은 언더 범프 패턴(140)의 상면의 적어도 일부를 노출시킬 수 있다. 보호층(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 다른 예로, 보호층(130)은 절연성 폴리머를 포함할 수 있다. 보호층(130)은 단일층 또는 다중층일 수 있다.
범프 패턴(150)이 언더 범프 패턴(140) 상에 제공되어, 언더 범프 패턴(140)과 접속할 수 있다. 범프 패턴(150)은 반도체 소자(100)의 입출력 단자로 기능할 수 있다. 범프 패턴(150)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 범프 패턴(150)은 서로 대향하는 제1 면(150a) 및 제2 면(150b)을 가질 수 있다. 범프 패턴(150)의 제1 면(150a)은 솔더 기둥 패턴(155)의 상면(155a)에 해당할 수 있다. 범프 패턴(150)의 제2 면(150b)은 지지 패턴(151)의 하면(151b)에 해당할 수 있다. 지지 패턴(151)은 언더 범프 패턴(140)의 상면 상에 직접 배치될 수 있다. 예를 들어, 지지 패턴(151)의 하면(151b)은 언더 범프 패턴(140)의 상면과 접촉할 수 있다. 지지 패턴(151) 및 언더 범프 패턴(140) 사이에 씨드층과 같은 다른 구성 요소가 제공되지 않을 수 있다. 지지 패턴(151)은 제1 너비(W1)를 가질 수 있다. 지지 패턴(151)의 제1 너비(W1)는 지지 패턴(151)의 하면(151b)에서의 너비를 의미할 수 있다. 제1 너비(W1)는 언더 범프 패턴(140)의 너비(W3)와 동일하거나 더 작을 수 있다. 예를 들어, 제1 너비(W1)는 5μm 내지 10 μm일 수 있다. 언더 범프 패턴(140)의 너비(W3)는 5μm 내지 10 μm일 수 있다 제1 너비(W1)가 언더 범프 패턴(140)의 너비(W3)보다 큰 경우, 지지 패턴(151)이 보호층(130)과 물리적으로 접촉할 수 있다. 이 경우, 반도체 소자(100)의 동작이 반복되면, 범프 패턴(150)의 누설 전류(leakage current)가 발생할 수 있다. 실시예들에 따르면, 제1 너비(W1)는 언더 범프 패턴(140)의 너비(W3)와 동일하거나 더 작으므로, 지지 패턴(151)이 보호층(130)과 이격될 수 있다. 이에 따라, 범프 패턴(150)의 신뢰성이 향상될 수 있다.
솔더 기둥 패턴(155)은 지지 패턴(151) 상에 제공되어, 지지 패턴(151)과 직접 연결될 수 있다. 솔더 기둥 패턴(155)은 제2 너비(W2)를 가질 수 있다. 솔더 기둥 패턴(155)의 제2 너비(W2)는 임의의 레벨에서 솔더 기둥 패턴(155) 너비를 의미할 수 있다. 별도의 한정의 없는 한, 레벨은 반도체 기판(110)의 제1 면(110a)과 수직한 방향에서 측정된 레벨을 의미할 수 있다. 제2 너비(W2)는 제1 너비(W1)보다 작을 수 있다. 예를 들어, 제2 너비(W2)는 3 μm 내지 9 μm일 수 있다. 예를 들어, 제1 너비(W1) 및 제2 너비(W2)의 차이는 0.5 μm 내지 2.5 μm일 수 있다. 제1 너비(W1)가 제2 너비(W2)보다 더 크므로, 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 접촉 면적이 증가될 수 있다. 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 접촉 면적은 지지 패턴(151)의 하면(151b) 및 언더 범프 패턴(140)의 상면의 접촉 면적에 해당할 수 있다. 이에 따라, 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 결합력이 증가될 수 있다. 실시예들에 따르면, 제1 너비(W1) 및 제2 너비(W2) 차이가 0.5 μm보다 작거나 2.5μm 보다 큰 경우, 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 접촉 면적이 충분하지 않거나 솔더 기둥 패턴(155)이 과도하게 큰 크기를 가질 수 있다. 실시예들에 따르면, 제1 너비(W1) 및 제2 너비(W2) 차이가 0.5 μm 내지 2.5 μm 이므로, 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 결합력이 증가되고, 솔더 기둥 패턴(155)이 미세화될 수 있다. 제2 너비(W2)는 솔더 기둥 패턴(155)의 레벨에 따라 비교적 균일할 수 있다. 솔더 기둥 패턴(155)은 직사각형의 단면을 가질 수 있다. 제2 너비(W2)는 솔더 기둥 패턴(155)의 높이(H3)의 80% 내지 120%일 수 있다. 구체적으로, 제2 너비(W2)의 최소값은 솔더 기둥 패턴(155)의 높이(H3)의 80% 내지 120%일 수 있다. 제2 너비(W2)의 최대값은 솔더 기둥 패턴(155)의 높이(H3)의 80% 내지 120%일 수 있다.
솔더 기둥 패턴(155)은 제2 금속을 포함할 수 있고, 제2 금속은 제1 금속과 다를 수 있다. 상기 제2 금속은 솔더 물질을 포함할 수 있다. 제2 금속은 예를 들어, 주석(Sn), 은(Ag), 및/또는 이들의 합금을 포함할 수 있다.
지지 패턴(151)은 금속간 화합물층일 수 있다. 지지 패턴(151)은 제1 금속 및 제2 금속의 금속간 화합물(intermetallic compound, IMC)을 포함할 수 있다. 금속간 화합물은 제1 금속 및 제2 금속이 특정 화학량론비로 결합된 합금일 수 있다. 금속간 화합물은 제1 금속 및 제2 금속과 다른 물리화학적 성질을 가질 수 있다. 지지 패턴(151)이 금속간 화합물을 포함하여, 범프 패턴(150)이 언더 범프 패턴(140)에 더욱 견고하게 고정될 수 있다. 반도체 소자(100)는 향상된 내구성을 가질 수 있다. 지지 패턴(151)이 금속간 화합물을 포함하므로, 범프 패턴(150) 및 언더 범프 패턴(140) 사이에 별도의 접착층이 요구되지 않을 수 있다. 상기 접착층은 티타늄 함유층을 포함할 수 있다. 따라서, 지지 패턴(151)의 하면(151b)은 언더 범프 패턴(140)과 직접 접촉할 수 있다. 지지 패턴(151)은 언더 범프 패턴(140)과 다른 물질을 포함할 수 있고, 상기 다른 물질은 제2 금속이거나 앞서 설명한 금속간 화합물일 수 있다.
지지 패턴(151)의 높이(H1)가 0.1μm보다 작은 경우, 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 결합력이 비교적 약할 수 있다. 지지 패턴(151)의 높이(H1)가 0.5 μm보다 큰 경우, 범프 패턴(150)이 미세화되기 어려울 수 있다. 실시예들에 따르면, 지지 패턴(151)의 높이(H1)는 0.1μm 내지 0.5 μm일 수 있다. 언더 범프 패턴(140) 및 범프 패턴(150) 사이의 결합력이 향상되고, 범프 패턴(150)이 미세화될 수 있다. 범프 패턴(150)의 높이(H3)는 예를 들어, 5μm 내지 15μm 일 수 있다. 솔더 기둥 패턴(155)의 높이(H2)는 4.5μm 내지 14.9μm일 수 있다.
범프 패턴(150)은 복수로 제공될 수 있다. 복수의 범프 패턴들(150)의 솔더 기둥 패턴들(155)은 제1 피치(P1)를 가질 수 있다. 제1 피치(P1)는 솔더 기둥 패턴들(155)의 반복 주기일 수 있다. 예를 들어, 제1 피치(P1)는 인접한 두 솔더 기둥 패턴들(155)의 제1 측벽들 사이의 간격일 수 있다. 상기 솔더 기둥 패턴들(155)의 제1 측벽들은 제1 방향을 향할 수 있다. 제1 피치(P1)는 비교적 작을 수 있다. 예를 들어, 제1 피치(P1)는 5 μm 내지 25 μm일 수 있다. 제1 피치(P1)는 보다 상세하게, 10μm 내지 20μm일 수 있다. 솔더 기둥 패턴들(155)의 피치가 5μm보다 작은 경우, 솔더 기둥 패턴들(155)이 솔더링 공정에서 다른 도전성 구성 요소들과 접속되기 어려울 수 있다. 솔더 기둥 패턴들(155)의 피치가 25μm보다 큰 경우, 반도체 소자가 소형화 또는 고밀도화되기 어려울 수 있다. 실시예들에 따르면, 제1 피치(P1)는 5μm 내지 25μm이므로, 반도체 소자(100)가 소형화될 수 있다. 또한, 반도체 소자(100)의 입출력 단자들의 수가 증가하여, 반도체 소자(100)가 고밀도화될 수 있다. 이하, 단수의 범프 패턴(150)에 대해 기술한다.
유기 절연층(160)이 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 예를 들어, 유기 절연층(160)은 보호층(130)을 덮을 수 있다. 일반적으로 지지 패턴(151)의 크기가 감소할수록, 지지 패턴(151)의 내구성이 감소될 수 있다. 실시예들에 따르면, 유기 절연층(160)은 지지 패턴(151)의 엣지 부분의 상면(151a), 지지 패턴(151)의 측벽(151c), 및 솔더 기둥 패턴(155)의 측벽(155c)과 직접 접촉할 수 있다. 평면적 관점에서 지지 패턴(151)의 엣지 부분은 지지 패턴(151)의 센터 부분과 지지 패턴(151)의 측벽(151c) 사이에 개재될 수 있다. 유기 절연층(160)이 솔더 기둥 패턴(155)을 둘러싸므로, 솔더 기둥 패턴(155)의 손상 및 변형을 방지할 수 있다. 이에 따라, 솔더 기둥 패턴(155)이 비교적 작은 제2 너비(W2)를 갖더라도, 솔더 기둥 패턴(155)의 손상이 방지될 수 있다. 유기 절연층(160)은 폴리머층일 수 있다. 예를 들어, 유기 절연층(160)은 절연성 폴리머를 포함할 수 있다. 유기 절연층(160)은 비 도전성 필름(non-conductive film, NCF)을 포함할 수 있다. 유기 절연층(160)은 솔더 기둥 패턴(155)의 상면(155a)을 노출시킬 수 있다. 유기 절연층(160)의 상면(160a)은 솔더 기둥 패턴(155)의 상면(155a)과 실질적으로 동일한 레벨에 배치될 수 있다. 솔더 기둥 패턴(155)의 상면(155a), 즉, 범프 패턴(150)의 제1 면(150a)은 접촉면일 수 있다. 예를 들어, 후술할 솔더링 공정에서 상기 솔더 기둥 패턴(155)의 상면(155a)이 다른 도전성 구성 요소와 접촉할 수 있다.
도시된 바와 달리, 회로층(120)은 반도체 기판(110)의 제2 면 상에 제공될 수 있다. 반도체 기판(110)의 제2 면은 제1 면(110a)과 대향될 수 있다. 이 경우, 관통 전극(미도시)이 반도체 기판(110) 내에 더 제공되어, 배선 구조체(125) 및 언더 범프 패턴(140)과 접속할 수 있다. 언더 범프 패턴(140)은 관통 전극 및 배선 구조체(125)를 통해 집적 회로(121)와 전기적으로 연결될 수 있다. 이하, 도 1c를 제외한 도면들에 있어서, 편의를 위해 절연층(123), 집적 회로(121), 배선 구조체(125), 및 단자 패드(127)는 생략하여 도시한다.
도 1d는 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 1d의 설명에 있어서, 도 1a 및 도 1b를 함께 참조하고, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 및 범프 패턴(150)을 포함할 수 있다. 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 및 범프 패턴(150)은 앞서 도 1a 내지 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 범프 패턴(150)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다.
다만, 지지 패턴(151)은 제1 부분(1511) 및 제2 부분(1512)을 포함할 수 있다. 지지 패턴(151)의 제1 부분(1511)은 앞서 도 1c에서 설명한 지지 패턴(151)과 실질적으로 동일할 수 있다. 예를 들어, 지지 패턴(151)은 제1 너비(W1)를 가질 수 있다. 지지 패턴(151)의 제2 부분(1512)은 제1 부분(1511) 상에 제공될 수 있다. 지지 패턴(151)의 제2 부분(1512)은 제1 부분(1511)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 부분(1512)은 제1 금속 및 제2 금속의 금속간 화합물을 포함할 수 있다. 지지 패턴(151)의 제2 부분(1512)은 제1 부분(1511)과 경계면 없이 연결될 수 있다. 지지 패턴(151)의 제2 부분(1512)의 너비(W4)는 제1 너비(W1)보다 작을 수 있다. 제2 부분(1512)의 너비(W4)는 제2 너비(W2)와 동일하거나 더 작을 수 있다.
도 2a 내지 도 2g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ영역을 확대 도시한 도면들 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 회로층(120), 언더 범프 패턴(140), 및 보호층(130)이 반도체 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 반도체 기판(110), 회로층(120), 보호층(130), 및 언더 범프 패턴(140)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다.
제1 씨드층(171)이 언더 범프 패턴(140) 및 보호층(130) 상에 형성되어, 언더 범프 패턴(140) 및 보호층(130)을 덮을 수 있다. 제1 씨드층(171)은 제1 금속을 포함할 수 있다. 예를 들어, 제1 씨드층(171)은 언더 범프 패턴(140)과 동일한 물질을 포함할 수 있다.
레지스트 패턴(180)이 제1 씨드층(171) 상에 형성될 수 있다. 레지스트 패턴(180)은 포토 레지스트 물질을 포함할 수 있다. 레지스트 패턴(180)은 가이드 오프닝(189)을 가질 수 있다. 가이드 오프닝(189)은 제1 씨드층(171)의 상면을 노출시킬 수 있다. 가이드 오프닝(189)은 언더 범프 패턴(140)과 수직적으로 정렬될 수 있다. 가이드 오프닝(189)의 너비는 언더 범프 패턴(140)의 너비보다 더 작을 수 있다. 가이드 오프닝(189)의 너비는 실질적으로 균일할 수 있다. 예를 들어, 레지스트 패턴(180)의 상면에서 가이드 오프닝(189)의 너비는 레지스트 패턴(180)의 하면에서 가이드 오프닝(189)의 너비와 실질적으로 동일 또는 유사할 수 있다.
도 2b를 참조하면, 예비 범프 패턴(150P)이 가이드 오프닝(189) 내에 및 노출된 제1 씨드층(171)의 상면 상에 형성될 수 있다. 예비 범프 패턴(150P)을 형성하는 것은 제1 씨드층(171)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 예비 범프 패턴(150P)은 가이드 오프닝(189)을 채우며, 제1 씨드층(171)의 상면과 접촉할 수 있다. 예비 범프 패턴(150P)은 제2 금속을 포함할 수 있다.
도 2c를 참조하면, 레지스트 패턴(180)이 제거되어, 예비 범프 패턴(150P)의 측벽이 노출될 수 있다. 도 2c 및 도 2d를 차례로 참조하면, 예비 범프 패턴(150P) 상에 열처리 공정이 수행되어, 범프 패턴(150)을 형성할 수 있다. 상기 열처리 공정은 대략 160℃ 내지 220℃의 온도 조건에서 수행될 수 있다. 열처리 공정에 의해 예비 범프 패턴(150P) 내의 제2 금속이 도 2c의 화살표로 도시한 바와 같이 제1 씨드층(171) 내로 이동할 수 있다. 이동한 제2 금속이 제1 씨드층(171) 내의 제1 금속과 결합하여, 금속간 화합물을 형성할 수 있다. 제1 씨드층(171)의 일부가 금속간 화합물층으로 변화될 수 있다. 이에 따라, 제1 씨드층(171)의 일부로부터 도 2d의 지지 패턴(151)이 형성될 수 있다. 이에 따라, 지지 패턴(151)은 금속간 화합물을 포함할 수 있다. 제1 씨드층(171)의 다른 일부는 금속간 화합물층을 형성하지 않을 수 있다. 상기 제1 씨드층(171)의 다른 일부는 보호층(130) 및 레지스트 패턴(180) 사이에 남아 있을 수 있다.
도 2c에서 화살표로 도시한 바와 같이 제1 씨드층(171) 또는 언더 범프 패턴(140) 내의 제1 금속이 예비 범프 패턴(150P) 내로 더 확산될 수 있다. 확산된 제1 금속이 예비 범프 패턴(150P) 내의 제2 금속과 결합하여, 금속간 화합물층을 형성할 수 있다. 이 경우, 지지 패턴(151)은 도 1d과 같은 형상을 가질 수 있다.
도 2c의 예비 범프 패턴(150P)의 적어도 일부는 금속간 화합물 형성에 참여하지 않고 남아 있을 수 있다. 상기 남아 있는 예비 범프 패턴(150P)의 부분은 열처리 공정 종료 후, 도 2d와 같이 솔더 기둥 패턴(155)을 형성할 수 있다. 상기 솔더 기둥 패턴(155)은 제2 금속을 포함할 수 있다. 솔더 기둥 패턴(155)은 금속간 화합물을 포함하지 않을 수 있다. 솔더 기둥 패턴(155)은 지지 패턴(151)과 직접 연결될 수 있다. 지지 패턴(151)은 언더 범프 패턴(140)과 솔더 기둥 패턴(155) 사이에 제공될 수 있다. 지지 패턴(151)은 보호층(130)의 상면 상으로 연장되지 않을 수 있다.
열처리 공정이 160℃ 보다 낮은 온도에서 진행되면, 금속간 화합물이 형성되기 어려울 수 있다. 열처리 공정이 220℃ 보다 높은 온도에서 수행되면, 범프 패턴(150)이 녹아, 범프 패턴(150)의 형상이 변형될 수 있다. 실시예들에 따르면, 열처리 공정이 160℃ 내지 220℃의 온도 조건에서 수행되므로, 범프 패턴(150)이 양호하게 형성될 수 있다.
도 2e를 참조하면, 레지스트 패턴(180)이 제거되어, 제1 씨드층(171)의 상면, 솔더 기둥 패턴(155)의 측벽(155c), 및 지지 패턴(151)의 엣지 부분의 상면(151a)이 노출될 수 있다.
도 2f를 참조하면, 제1 씨드층(171)이 제거되어, 보호층(130)의 상면 및 지지 패턴(151)의 측벽(151c)이 노출될 수 있다. 제1 씨드층(171)의 제거는 식각 공정에 의해 수행될 수 있다. 솔더 기둥 패턴(155)이 제2 금속을 포함하고, 지지 패턴(151)은 제2 금속을 포함하는 금속간 화합물을 포함하므로, 솔더 기둥 패턴(155) 및 지지 패턴(151)은 상기 식각 공정 동안 식각 선택성을 가질 수 있다. 언더 범프 패턴(140)은 지지 패턴(151)에 의해 상기 식각 공정에 노출되지 않을 수 있다.
도 2g를 참조하면, 유기 절연층(160)이 보호층(130) 및 범프 패턴(150) 상에 형성되어, 보호층(130)의 상면, 지지 패턴(151)의 측벽(151c), 지지 패턴(151)의 엣지 부분의 상면(151a), 솔더 기둥 패턴(155)의 측벽(155c), 및 솔더 기둥 패턴(155)의 상면(155a)을 덮을 수 있다.
도 1c를 다시 참조하면, 유기 절연층(160) 상에 평탄화 공정이 수행되어, 솔더 기둥 패턴(155)의 상면(155a)을 노출시킬 수 있다. 평탄화 공정은 그라인딩 공정 또는 플라이컷(flycut) 공정에 의해 수행될 수 있다. 상기 평탄화 공정의 결과, 솔더 기둥 패턴(155)의 상면(155a)은 유기 절연층(160)의 상면(160a)과 공면(coplanar)을 이룰 수 있다. 실시예들에 따르면, 솔더 기둥 패턴(155)이 지지 패턴(151)에 의해 언더 범프 패턴(140)에 안정적으로 고정될 수 있다. 이에 따라, 평탄화 공정 동안, 솔더 기둥 패턴(155)이 언더 범프 패턴(140)으로부터 분리되는 현상이 방지될 수 있다.
도 3a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 3a의 설명에 있어서, 도 1a 및 도 1b를 함께 참조하고, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 및 범프 패턴(150)을 포함할 수 있다. 범프 패턴(150)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다.
지지 패턴(151)은 제1 지지부(152) 및 제2 지지부(153)를 포함할 수 있다. 제1 지지부(152)는 언더 범프 패턴(140)과 직접 접촉할 수 있다. 지지 패턴(151)의 제1 너비(W1)는 제1 지지부(152)의 너비에 해당할 수 있다.
제2 지지부(153)는 제1 지지부(152) 상에 제공될 수 있다. 제2 지지부(153)의 너비(W5)는 제1 너비(W1)보다 크되 제2 너비(W2)보다 작을 수 있다. 제2 지지부(153)가 제공되므로, 지지 패턴(151)의 측벽이 단차를 가질 수 있다. 예를 들어, 제2 지지부(153)의 측벽(153c)은 제1 지지부(152)의 측벽(152c)과 수직적으로 정렬되지 않을 수 있다. 제1 지지부(152)의 측벽(152c) 및 제2 지지부(153)의 측벽(153c)은 유기 절연층(160)과 직접 접촉할 수 있다. 제1 지지부(152)의 엣지 부분의 상면(152a) 및 제2 지지부(153)의 엣지 부분의 상면(153a)은 유기 절연층(160)과 직접 접촉할 수 있다. 제2 지지부(153)는 제1 지지부(152)과 동일한 물질을 포함하며, 제1 지지부(152)와 경계면 없이 연결될 수 있다. 제1 지지부(152) 및 제2 지지부(153)는 제2 금속을 포함할 수 있다. 제1 지지부(152) 및 제2 지지부(153)는 제1 금속 및 제2 금속의 금속간 화합물을 포함하지 않을 수 있으나, 이에 제약되지 않는다.
솔더 기둥 패턴(155)은 앞서 도 1a 내지 도 1c에서 설명한 솔더 기둥 패턴(155)과 실질적으로 포함할 수 있다. 다만, 솔더 기둥 패턴(155)은 지지 패턴(151)과 동일한 물질을 포함할 수 있다. 솔더 기둥 패턴(155)은 제2 지지부(153)와 경계면 없이 연결될 수 있다.
도 3b는 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 3b의 설명에 있어서, 도 1a 및 도 1b를 함께 참조한다.
도 3b를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 및 범프 패턴(150)을 포함할 수 있다. 범프 패턴(150)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 솔더 기둥 패턴(155)은 도 1a 내지 도 1c의 예 및 도 3a의 예에서 설명한 바와 실질적으로 동일할 수 있다 지지 패턴(151)의 형상은 도 3a에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 지지 패턴(151)은 제1 지지부(152') 및 제2 지지부(153')를 포함할 수 있다. 다만, 지지 패턴(151)은 제1 금속 및 제2 금속의 금속간 화합물을 포함할 수 있다.
도 3a의 반도체 소자(100) 및 도 3b의 반도체 소자에 있어서, 제1 너비(W1), 제2 너비(W2), 지지 패턴(151)의 높이, 솔더 기둥 패턴(155)의 높이, 범프 패턴(150)의 높이, 및 솔더 기둥 패턴들(155)의 제1 피치는 각각 도 1a 내지 도 1c의 제1 너비(W1), 제2 너비(W2), 지지 패턴(151)의 높이(H1), 솔더 기둥 패턴(155)의 높이(H3), 범프 패턴(150)의 높이(H2), 및 솔더 기둥 패턴들(155)의 제1 피치(P1)의 예들에서 설명한 조건을 만족할 수 있다.
도 4a 내지 도 4f는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ영역을 확대 도시한 도면들 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 회로층(120), 언더 범프 패턴(140), 및 보호층(130)이 반도체 기판(110) 상에 형성될 수 있다. 제2 씨드층(172)이 언더 범프 패턴(140) 및 보호층(130) 상에 형성되어, 언더 범프 패턴(140) 및 보호층(130)을 덮을 수 있다. 제2 씨드층(172)은 제1 금속 및 제2 금속과 다른 금속을 수 있다. 예를 들어, 제2 씨드층(172)은 티타늄을 포함할 수 있다. 제1 씨드층(171)이 제2 씨드층(172) 상에 형성될 수 있다. 제2 씨드층(172)은 접착층으로 기능할 수 있다. 예를 들어, 제2 씨드층(172)에 의해 제1 씨드층(171)이 언더 범프 패턴(140) 및 보호층(130)에 양호하게 결합될 수 있다. 제1 씨드층(171)은 제1 금속을 포함할 수 있다.
레지스트 패턴(180)이 제1 씨드층(171) 상에 형성될 수 있다. 레지스트 패턴(180)은 가이드 오프닝(189)을 가질 수 있다. 레지스트 패턴(180) 및 그 형성 방법은 앞서 도 2a에서 설명한 바와 실질적으로 동일할 수 있다.
도 4b를 참조하면, 제1 씨드층(171)의 일부 및 제2 씨드층(172)의 일부를 제거하여, 언더 범프 패턴(140)의 상면(140a)을 노출시킬 수 있다. 제1 씨드층(171)의 일부를 제거하는 것은 가이드 오프닝(189) 내에 식각 공정을 수행하여, 제1 씨드층(171) 내에 제1 오프닝(178)을 형성하는 것을 포함할 수 있다. 제1 오프닝(178)은 가이드 오프닝(189)과 연결될 수 있다. 제1 오프닝(178)의 너비는 가이드 오프닝(189)의 너비보다 더 클 수 있다. 이에 따라, 레지스트 패턴(180)의 바닥면의 일부 및 제1 씨드층(171)의 내측벽(171c)이 제1 오프닝(178)에 노출될 수 있다.
제2 씨드층(172)의 일부를 제거하는 것은 가이드 오프닝(189) 내에 식각 공정을 수행하여, 제2 씨드층(172) 내에 제2 오프닝(179)을 형성하는 것을 포함할 수 있다. 제2 오프닝(179)은 언더 범프 패턴(140)의 상면(140a) 및 제2 씨드층(172)의 내측벽(172c)을 노출시킬 수 있다. 제2 오프닝(179)은 제1 오프닝(178) 및 가이드 오프닝(189)과 연결될 수 있다. 제2 오프닝(179)의 너비는 제1 오프닝(178)의 너비보다 더 클 수 있다. 제2 오프닝(179)의 너비는 언더 범프 패턴(140)의 너비(W3)와 동일하거나 더 작을 수 있다.
일 예로, 제2 씨드층(172)의 식각 공정은 제1 씨드층(171)의 식각 공정과 다른 식각 조건에서 수행되는 별도의 식각 공정일 수 있다. 다른 예로, 제2 씨드층(172)의 식각 공정은 제1 씨드층(171)의 식각 공정과 단일 공정으로 수행될 수 있다.
도 4c를 참조하면, 범프 패턴(150)이 가이드 오프닝(189) 내에 및 노출된 언더 범프 패턴(140)의 상면(140a) 상에 형성될 수 있다. 범프 패턴(150)을 형성하는 것은 제1 씨드층(171), 제2 씨드층(172), 및 언더 범프 패턴(140) 중 적어도 하나를 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 범프 패턴(150)은 가이드 오프닝(189)을 채우며, 언더 범프 패턴(140)의 상면(140a), 제1 씨드층(171)의 내측벽(171c), 및 제2 씨드층(172)의 내측벽(172c)과 접촉할 수 있다. 범프 패턴(150)은 제2 금속을 포함할 수 있다.
도 4d를 참조하면, 레지스트 패턴(180)이 제거되어, 제1 씨드층(171)의 상면 및 솔더 기둥 패턴(155)의 측벽(155c)이 노출될 수 있다.
도 4e를 참조하면, 제1 씨드층(171) 및 제2 씨드층(172)이 제거되어, 보호층(130)의 상면이 노출될 수 있다. 제1 씨드층(171)을 제거하는 것은 제1 씨드층(171) 및 예비 범프 패턴(150P) 상에 식각 공정을 수행하는 것을 포함할 수 있다. 제1 씨드층(171)의 식각 공정 결과, 제2 씨드층(172)의 상면이 노출될 수 있다. 제2 씨드층(172)을 제거하는 것은 노출된 제2 씨드층(172)의 상면 상에 식각 공정을 수행하는 것을 포함할 수 있다. 제2 씨드층(172)의 식각 공정 결과, 보호층(130)의 상면이 노출될 수 있다.
제1 씨드층(171)의 식각 공정 및 제2 씨드층(172)의 식각 공정 동안, 범프 패턴(150)은 제1 씨드층(171) 및 제2 씨드층(172)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(171)의 식각 공정 및 제2 씨드층(172)의 식각 공정 동안, 언더 범프 패턴(140)은 범프 패턴(150)에 의해 식각 공정에 노출되지 않을 수 있다. 제2 씨드층(172)의 식각 공정은 제1 씨드층(171)의 식각 공정과 다른 식각 조건에서 수행되는 별도의 식각 공정일 수 있다. 다른 예로, 제2 씨드층(172)의 식각 공정은 제1 씨드층(171)의 식각 공정과 단일 공정으로 수행될 수 있다.
도 4f를 참조하면, 유기 절연층(160)이 보호층(130) 및 범프 패턴(150) 상에 형성되어, 보호층(130)의 상면, 범프 패턴(150)의 측벽, 및 범프 패턴(150)의 제1 면(150a)을 덮을 수 있다.
도 3a를 다시 참조하면, 유기 절연층(160) 상에 평탄화 공정이 수행되어, 솔더 기둥 패턴(155)의 상면(155a)을 노출시킬 수 있다. 상기 평탄화 공정의 결과, 범프 패턴(150)의 제1 면(150a)은 유기 절연층(160)의 상면(160a)과 공면(coplanar)일 수 있다. 지금까지 설명한 제조예에 의해 반도체 소자의 제조가 완성될 수 있다.
다른 예로, 도 4c에서 설명한 범프 패턴(150)의 형성은 범프 패턴(150) 상에 열처리 공정을 수행하는 것을 더 포함될 수 있다. 상기 열처리 공정은 도 2d의 예에서 설명한 바와 동일한 조건으로 수행될 수 있다. 상기 열처리 공정의 결과, 지지 패턴(151)은 금속간 화합물을 포함할 수 있다. 이후, 상기 범프 패턴(150) 상에 유기 절연층(160)이 형성되고, 평탄화 공정이 수행되어, 도 3b의 반도체 소자의 제조가 완성될 수 있다.
이하, 실시예들에 따른 반도체 패키지들 및 그 제조 방법을 설명한다. 반도체 패키지들의 설명에 있어서, 어떤 구성 요소의 상면은 도 1a 내지 도 4f에서 설명한 해당 구성 요소의 하면을 지칭하고, 어떤 구성 요소의 하면은 도 1a 내지 도 4f에서 설명한 해당 구성 요소의 상면을 지칭할 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 5b는 도 5a의 A영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(1)는 기판 및 반도체 소자(100)를 포함할 수 있다. 기판은 패키지 기판(200)을 포함할 수 있다. 일 예로, 패키지 기판(200)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 다른 예로, 재배선층이 패키지 기판(200)으로 사용될 수 있다. 패키지 기판(200)은 도전 패드(210), 내부 배선(220), 및 외부 단자(230)를 포함할 수 있다. 외부 단자(230)는 패키지 기판(200)의 하면 상에 제공될 수 있다. 외부 단자(230)는 솔더볼 또는 범프를 포함할 수 있다. 외부 단자(230)는 도전 물질을 포함할 수 있다. 내부 배선(220)은 패키지 기판(200) 내에 배치되고, 외부 단자(230)와 접속할 수 있다. 내부 배선(220)은 도전 물질을 포함할 수 있다. 도전 패드(210)는 패키지 기판(200)의 상면 상에 노출될 수 있다. 도전 패드(210)는 제3 금속을 포함할 수 있다. 제3 금속은 예를 들어, 구리를 포함할 수 있다. 다른 예로, 제3 금속은 알루미늄 또는 텅스텐을 포함할 수 있다. 제3 금속은 제1 금속과 동일한 금속을 포함할 수 있으나, 이에 제약되지 않는다. 도전 패드(210)는 내부 배선(220)을 통해 외부 단자(230)와 전기적으로 연결될 수 있다. 본 명세서에서 패키지 기판(200)과 전기적으로 연결된다는 것은 내부 배선(220)과 전기적으로 연결되는 것을 의미할 수 있다. 도 5a를 제외한 도면들에 있어서, 편의를 위해 내부 배선(220)의 도시는 생략한다.
반도체 소자(100)가 패키지 기판(200) 상에 실장될 수 있다. 반도체 소자(100)의 연결 범프 패턴(150Z)은 언더 범프 패턴(140) 및 도전 패드(210) 사이에 개재되어, 언더 범프 패턴(140) 및 도전 패드(210)와 접속할 수 있다. 반도체 소자(100)의 집적 회로들은 연결 범프 패턴(150Z)을 통해 패키지 기판(200)과 전기적으로 연결될 수 있다. 이하, 연결 범프 패턴(150Z)의 형성 및 반도체 소자(100)의 실장에 대하여 설명한다.
도 5c는 실시예들에 따른 연결 범프 패턴의 형성 및 반도체 소자의 실장을 설명하기 위한 도면으로, 도 5a의 영역을 확대 도시한 도면에 대응된다.
도 5c를 도 5a 및 도 5b와 함께 참조하면, 반도체 소자(100)가 준비될 수 있다. 반도체 소자(100)는 도 1a 내지 도 1c에서 설명한 반도체 소자(100)일 수 있다. 다른 예로, 도 1d의 반도체 소자를 사용하여 반도체 패키지(1)가 제조될 수 있다. 반도체 소자(100)의 범프 패턴(150)이 패키지 기판(200)을 향하도록, 반도체 소자(100)가 패키지 기판(200) 상에 배치될 수 있다. 범프 패턴(150)은 도전 패드(210)와 정렬될 수 있다. 범프 패턴(150)의 제1 면(150a)은 도전 패드(210)와 접촉할 수 있다. 범프 패턴(150)의 솔더링 공정이 수행될 수 있다. 솔더링 공정은 도 2d에서 설명한 예비 범프 패턴(150P)의 열처리 공정보다 더 높은 온도 조건에서 수행될 수 있다. 예를 들어, 솔더링 공정은 범프 패턴(150)을 대략 220℃ 내지 250℃에서 열처리하는 것을 포함할 수 있다. 솔더링 공정에 의해 도전 패드(210)에 포함된 제3 금속이 화살표로 도시된 바와 같이 솔더 기둥 패턴(155) 내로 확산될 수 있다. 제3 금속이 솔더 기둥 패턴(155) 내의 제2 금속과 만나 금속간 화합물을 형성할 수 있다. 이에 따라, 도 5b와 같이 연결 범프 패턴(150Z)이 형성될 수 있다. 연결 범프 패턴(150Z)의 제1 면(150a')은 도전 패드(210)와 접촉할 수 있다. 연결 범프 패턴(150Z)의 제1 면(150a')은 도 1a 내지 도 1c에서 설명한 범프 패턴(150)의 제1 면(150a)에 해당할 수 있다. 연결 범프 패턴(150Z)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 지지 패턴(151)은 도 1a 내지 도 1c에서 설명한 지지 패턴(151)과 실질적으로 동일할 수 있다. 솔더 기둥 패턴(155)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일한 형상을 가질 수 있다. 다만, 솔더 기둥 패턴(155)은 제2 금속 및 제3 금속의 금속간 화합물을 포함할 수 있다. 제3 금속이 제1 금속과 동일한 물질인 경우, 솔더 기둥 패턴(155)은 지지 패턴(151)과 동일한 금속간 화합물을 포함할 수 있다. 솔더 기둥 패턴(155)은 지지 패턴(151)과 경계면 없이 연결될 수 있다.
연결 범프 패턴(150Z)의 형성에 의해 반도체 소자(100)가 패키지 기판(200)에 실장되어, 반도체 패키지(1)가 제조될 수 있다. 유기 절연층(160)의 하면(160a)은 패키지 기판(200)의 상면과 물리적으로 접촉할 수 있다. 유기 절연층(160)은 패키지 기판(200) 및 반도체 소자(100)의 보호층(130) 사이에 개재되어, 연결 범프 패턴(150Z)을 밀봉할 수 있다. 이에 따라, 별도의 언더필막 형성 공정이 생략될 수 있다. 솔더링 공정에서 솔더 기둥 패턴(155)이 흘러내리는 경우, 솔더 기둥 패턴(155) 및 도전 패드(210)의 접속이 불량할 수 있다. 언더필막과 달리 유기 절연층(160)은 솔더링 공정 동안, 솔더 기둥 패턴(155)을 둘러쌀 수 있다. 유기 절연층(160)은 솔더링 공정에서 솔더 기둥 패턴(155)이 흘러내려, 솔더 기둥 패턴(155)의 형상이 변형되는 것을 방지할 수 있다. 이에 따라, 연결 범프 패턴(150Z) 및 도전 패드(210)의 접속이 양호할 수 있다. 더불어, 솔더 기둥 패턴(155)의 제2 너비(W2) 및 제1 피치(P1)는 비교적 좁을 수 있다. 예를 들어, 도 5a와 같이 제1 피치(P1)는 복수의 외부 단자들(230)의 피치들(P2)보다 작을 수 있다.
다시 도 5a를 참조하면, 몰딩막(300)이 패키지 기판(200)의 상면 상에 더 제공될 수 있다. 몰딩막(300)은 반도체 소자(100)의 상면 및 측벽을 덮을 수 있다. 몰딩막(300)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 5d는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면으로, 도 5a의 A영역을 확대 도시한 단면에 대응된다. 이하, 5d 및 도 5f의 설명에 있어서 도 5a를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5d를 참조하면, 연결 범프 패턴(150Z)은 언더 범프 패턴(140) 및 도전 패드(210) 사이에 개재되어, 언더 범프 패턴(140) 및 도전 패드(210)와 접속할 수 있다. 연결 범프 패턴(150Z)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 지지 패턴(151)은 도 1d에서 설명한 바와 같은 제1 부분(1511) 및 제2 부분(1512)을 포함할 수 있다. 제1 부분(1511) 및 제2 부분(1512)은 제1 금속 및 제2 금속의 금속간 화합물을 포함할 수 있다. 연결 범프 패턴(150Z)을 포함하는 반도체 패키지(1)는 도 1d의 반도체 소자를 사용하여 제조될 수 있다. 다른 예로, 도 1a 내지 도 1c의 반도체 소자(100)를 사용하여, 연결 범프 패턴(150Z)을 포함하는 반도체 패키지가 제조될 수 있다. 도 5c에서 설명한 솔더링 공정 동안 언더 범프 패턴(140) 내의 제1 금속이 솔더 기둥 패턴(155) 내로 이동하여, 솔더 기둥 패턴(155) 내의 제1 금속과 만날 수 있다. 이에 따라, 제1 금속 및 제2 금속의 금속간 화합물이 더 형성되고, 지지 패턴(151)의 제2 부분(1512)이 형성될 수 있다.
솔더 기둥 패턴(155)은 제1 부분(1551) 및 제2 부분(1552)을 포함할 수 있다. 솔더 기둥 패턴(155)의 제1 부분(1551)은 도전 패드(210) 상에 직접 배치될 수 있다. 솔더 기둥 패턴(155)의 제1 부분(1551)의 하면(155a')이 도전 패드(210)와 접촉할 수 있다. 솔더 기둥 패턴(155)의 제1 부분(1551)의 하면(155a')은 연결 범프 패턴(150Z)의 제1 면(150a')에 해당할 수 있다. 솔더 기둥 패턴(155)의 제1 부분(1551)은 제2 금속 및 제3 금속의 금속간 화합물을 포함할 수 있다.
솔더 기둥 패턴(155)의 제2 부분(1552)은 제1 부분(1551)과 지지 패턴(151) 사이에 개재될 수 있다. 솔더 기둥 패턴(155)의 제2 부분(1552)은 제2 금속을 포함하되, 금속간 화합물을 포함하지 않을 수 있다. 솔더 기둥 패턴(155)의 제2 부분(1552)은 솔더링 공정에서 금속간 화합물 형성에 참여하지 않은 부분에 해당할 수 있다. 솔더 기둥 패턴(155)의 형상은 도 1a 내지 도 1d에서 설명한 바와 같다.
도시된 바와 달리, 솔더 기둥 패턴(155)의 제2 부분(1552) 또는 지지 패턴(151)의 제2 부분(1512)은 형성되지 않을 수 있다.
도 5e는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면으로, 도 5a의 A영역을 확대 도시한 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5e를 참조하면, 연결 범프 패턴(150Z)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 지지 패턴(151)은 제1 지지부(152) 및 제2 지지부(153)를 포함할 수 있다. 제1 지지부(152) 및 제2 지지부(153)는 도 3a에서 설명한 바와 같은 형상을 가질 수 있다. 지지 패턴(151)은 제1 금속 및 제2 금속의 금속간 화합물을 포함할 수 있다. 솔더 기둥 패턴(155)은 제2 금속 및 제3 금속의 금속간 화합물을 포함할 수 있다. 제3 금속이 제1 금속과 동일한 물질인 경우, 솔더 기둥 패턴(155)은 지지 패턴(151)과 동일한 금속간 화합물을 포함할 수 있다. 솔더 기둥 패턴(155)은 지지 패턴(151)과 경계면 없이 연결될 수 있다. 솔더 기둥 패턴(155)은 도 3a에의 솔더 기둥 패턴(155)의 예에서 설명한 바와 실질적으로 동일한 형상을 가질 수 있다.
도 3a에서 설명한 반도체 소자 및 도 3b에서 설명한 반도체 소자를 사용하여, 반도체 패키지가 제조될 수 있다. 상기 반도체 패키지는 도시된 바와 같은 연결 범프 패턴(150Z)을 포함할 수 있다.
도 5f는 실시예들에 따른 연결 범프 패턴을 설명하기 위한 도면으로, 도 5a의 A영역을 확대 도시한 단면에 대응된다.
도 5f를 참조하면, 연결 범프 패턴(150Z)은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 지지 패턴(151)은 제1 부분(1511) 및 제2 부분(1512)을 포함할 수 있다. 지지 패턴(151)의 제1 부분(1511)은 제1 지지부(152) 및 제2 지지부(153)를 포함할 수 있고, 제1 지지부(152) 및 제2 지지부(153)는 도 3b에서 설명한 바와 실질적으로 동일할 수 있다. 지지 패턴(151)의 제2 부분(1512)의 형성 및 물질은 도 5d에서 설명한 바와 실질적으로 동일할 수 있다. 제1 지지부(152), 제2 지지부(153), 및 제2 부분(1512)은 제1 금속 및 제2 금속의 금속간 화합물을 포함할 수 있다. 지지 패턴(151)의 제2 부분(1512)은 제2 지지부(153)와 경계면 없이 연결될 수 있다.
솔더 기둥 패턴(155)은 제1 부분(1551) 및 제2 부분(1552)을 포함할 수 있다. 솔더 기둥 패턴(155)의 제1 부분(1551) 및 제2 부분(1552)은 도 5d에서 설명한 바와 같다.
도 3a에서 설명한 반도체 소자 및 도 3b에서 설명한 반도체 소자를 사용하여, 도시된 바와 같은 연결 범프 패턴(150Z)을 포함하는 반도체 패키지가 제조될 수 있다.
도 5b, 도 5d, 도 5e, 및 도 5f의 연결 범프 패턴들(150Z)에 있어서, 지지 패턴(151)의 너비, 솔더 기둥 패턴(155)의 너비, 지지 패턴(151)의 높이, 솔더 기둥 패턴(155)의 높이, 연결 범프 패턴(150Z)의 높이, 및 솔더 기둥 패턴들(155)의 제1 피치는 각각 도 1a 내지 도 1c의 제1 너비(W1), 제2 너비(W2), 지지 패턴(151)의 높이(H1), 솔더 기둥 패턴(155)의 높이(H3), 범프 패턴(150)의 높이(H2), 및 솔더 기둥 패턴들(155)의 제1 피치(P1)의 예들에서 설명한 조건을 만족할 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 나타낸 도면이다. 도 6b는 도 6a의 B영역을 확대 도시하였다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(1A)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(20)를 포함할 수 있다. 제1 반도체 패키지(10)는 기판, 반도체 소자(100), 연결 기판(400), 및 몰딩막(300)을 포함할 수 있다. 기판은 재배선 기판(201)일 수 있다. 재배선 기판(201)은 절연 패턴(240), 재배선 패턴(250), 및 도전 패드(210')를 포함할 수 있다. 재배선 패턴(250)은 도 5a에서 설명한 내부 배선(220)과 실질적으로 동일한 기능을 수행할 수 있다. 재배선 패턴(250)은 금속과 같은 도전 물질을 포함할 수 있다. 절연 패턴(240)은 감광성 폴리머를 포함할 수 있다. 도전 패드(210')은 제3 금속을 포함할 수 있다.
재배선 기판(201)의 형성은 캐리어 기판 상에 절연 패턴(240)을 도포하는 것, 상기 절연 패턴(240) 내에 오프닝을 형성하는 것, 상기 절연 패턴(240) 상에 및 상기 오프닝 내에 도전층을 형성하는 것, 및 상기 도전층을 패터닝하여 재배선 패턴(250)을 형성하는 것을 포함할 수 있다. 상기 절연 패턴(240)의 형성 및 재배선 패턴(250)의 형성은 반복하여 수행될 수 있다. 이에 따라, 재배선 기판(201)은 복수의 절연 패턴들(240)을 포함할 수 있다. 재배선 패턴(250)은 절연 패턴들(240) 내에 또는 절연 패턴들(240) 사이에 배치될 수 있다. 재배선 패턴(250)은 배선 부분 및 비아 부분을 포함할 수 있다. 최상부 절연 패턴(240) 상에 또는 최상부 절연 패턴(240) 내에 도전 패드(210')가 형성되어, 재배선 패턴(250)과 접속할 수 있다. 재배선 기판(201)이 제조된 후, 캐리어 기판이 제거되어, 재배선 기판(201)의 하면을 노출시킬 수 있다. 노출된 재배선 기판(201)의 하면 상에 외부 단자들(230)이 형성되어, 재배선 패턴(250)과 접속할 수 있다.
연결 기판(400)이 재배선 기판(201) 상에 배치될 수 있다. 연결 기판(400)은 그 내부를 관통하는 홀(490)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 홀(490)을 형성하여, 연결 기판(400)이 제조될 수 있다. 평면적 관점에서, 홀(490)은 재배선 기판(201)의 센터 부분에 형성될 수 있다. 연결 기판(400)은 베이스층(410) 및 도전 구조체(420)를 포함할 수 있다. 베이스층(410)은 적층된 베이스층들(410)을 포함할 수 있다. 베이스층들(410)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(410)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 홀(490)은 베이스층들(410)을 관통할 수 있다. 도전 구조체(420)는 베이스층들(410) 내에 제공될 수 있다. 도 6b와 같이 도전 구조체(420)는 제1 패드(421), 도전 배선(423), 비아들(424), 및 제2 패드(422) 포함할 수 있다. 제1 패드(421)는 연결 기판(400)의 하면(400b) 상에 노출될 수 있다. 도전 배선(423)은 베이스층들(410) 사이에 개재될 수 있다. 비아들(424)은 베이스층들(410)을 관통하며, 도전 배선(423)과 접속할 수 있다. 제2 패드(422)는 연결 기판(400)의 상면(400a) 상에 노출되며, 비아들(424) 중에서 어느 하나와 접속할 수 있다. 제2 패드(422)는 비아들(424) 및 도전 배선(423)을 통해 제1 패드(421)와 전기적으로 연결될 수 있다. 제2 패드(422)는 제1 패드(421)와 수직적으로 정렬되지 않을 수 있다. 제2 패드(422)의 개수는 제1 패드(421)의 개수와 다를 수 있다. 도전 구조체(420)는 금속을 포함할 수 있다. 도전 구조체(420)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
도전 범프(450)가 재배선 기판(201) 및 연결 기판(400) 사이에 개재될 수 이 있다. 도전 범프(450)는 도전 패드들(210') 중 대응되는 것 및 제1 패드(421) 사이에 개재되어, 제1 패드(421) 및 상기 대응되는 도전 패드(210')와 접속할 수 있다. 도전 구조체(420)는 도전 범프(450)에 의해 재배선 기판(201)과 전기적으로 연결될 수 있다. 본 명세서에서 재배선 기판(201)과 전기적으로 연결된다는 것은 재배선 패턴(250)과 전기적으로 연결된다는 것을 의미할 수 있다. 도전 범프(450)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 도전 범프(450)는 금속 물질을 포함할 수 있다. 언더필 패턴(310)이 재배선 기판(201) 및 연결 기판(400) 사이의 갭에 제공되어, 도전 범프(450)를 밀봉할 수 있다.
도 6a와 같이 반도체 소자(100)가 재배선 기판(201) 상에 실장될 수 있다. 반도체 소자(100)는 연결 기판(400)의 홀(490) 내에 제공될 수 있다. 반도체 소자(100)는 연결 기판(400)의 내측벽과 이격 배치될 수 있다. 반도체 소자(100)의 실장은 도 5c에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 예를 들어, 반도체 소자(100)가 패키지 기판(200) 상에 배치되어, 범프 패턴(150)의 노출된 제1 면이 도전 패드(210')와 접촉할 수 있다. 범프 패턴(150)의 솔더링 공정이 수행되어, 연결 범프 패턴(150Z)을 형성할 수 있다. 연결 범프 패턴(150Z)은 도전 패드(210')와 접속할 수 있다. 반도체 소자(100)의 집적 회로들은 연결 범프 패턴(150Z)을 통해 재배선 패턴(250)과 전기적으로 연결될 수 있다. 연결 범프 패턴(150Z)은 도 5b의 예, 도 5d의 예, 도 5e의 예, 또는 도 5f의 예에서 설명한 바와 같은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 유기 절연층(160)이 재배선 기판(201)의 상면과 물리적으로 접촉할 수 있다. 예를 들어, 유기 절연층(160)의 하면은 최상부 절연 패턴(240)의 상면과 물리적으로 접촉할 수 있다. 유기 절연층(160)은 재배선 기판(201) 및 보호층(130) 사이에서 연결 범프 패턴(150Z)을 밀봉할 수 있다.
외부 단자들(230)이 재배선 기판(201)의 하면 상에 복수로 제공될 수 있다. 몇몇의 외부 단자들(230)은 재배선 패턴(250)을 통해 반도체 소자(100)와 접속하고, 다른 몇몇의 외부 단자들(230)은 재배선 패턴(250)을 통해 도전 구조체(420)와 전기적으로 연결될 수 있다.
몰딩막(300)이 반도체 소자(100) 및 연결 기판(400) 상에 제공될 수 있다. 몰딩막(300)은 반도체 소자(100) 및 연결 기판(400) 사이의 갭으로 연장되어, 상기 갭을 채울 수 있다. 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 연결 기판(400)의 상면, 반도체 소자(100)의 상면, 및 반도체 소자(100)의 측벽 상에 접착성 절연 필름이 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 언더필 패턴(310)이 생략되고, 몰딩막(300)이 재배선 기판(201) 및 연결 기판(400) 사이의 갭으로 더 연장될 수 있다.
제1 반도체 패키지(10)는 상부 재배선층(500)을 더 포함할 수 있다. 상부 재배선층(500)은 몰딩막(300) 상에 배치될 수 있다. 상부 재배선층(500)은 상부 절연 패턴들(540), 상부 재배선 패턴(550), 및 상부 도전 패드(510)를 포함할 수 있다. 상부 절연 패턴들(540)은 연결 기판(400) 및 몰딩막(300) 상에 적층될 수 있다. 상부 절연 패턴들(540)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴(550)은 상부 절연 패턴들(540) 내의 비아 부분들 및 상부 절연 패턴들(540) 사이의 배선 부분들을 포함할 수 있다. 상부 재배선 패턴(550)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴(550)은 몰딩막(300) 내로 연장되어, 제2 패드(422)와 접속할 수 있다. 상부 도전 패드(510)는 상부 절연 패턴들(540) 중 최상부층 상에 배치되며, 상부 재배선 패턴(550)과 접속할 수 있다. 상부 도전 패드(510)는 상부 재배선 패턴(550) 및 도전 구조체(420)를 통해 외부 단자(230) 또는 반도체 소자(100)와 전기적으로 연결될 수 있다. 상부 재배선 패턴(550)이 제공되므로, 상부 도전 패드(510)는 제2 패드(422)와 수직적으로 정렬되지 않을 수 있다.
제2 반도체 패키지(20)는 제1 반도체 패키지(10) 상에 배치될 수 있다. 예를 들어, 제2 반도체 패키지(20)는 상부 재배선층(500) 상에 배치될 수 있다. 제2 반도체 패키지(20)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 앞서 설명한 재배선 기판(201)의 예와 같이 제조될 수 있다. 연결 패드(705)가 상부 기판(710)의 하면 상에 배치될 수 있다. 연결 패드(705)는 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 반도체 소자(100)와 다른 종류의 반도체칩일 수 있다. 범프 단자(716)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재될 수 있다. 상부 반도체칩(720)의 칩 패드(725)는 범프 단자(716) 및 상부 기판(710) 내의 배선(715)을 통해 연결 패드(705)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 칩 패드(725)가 상부 기판(710) 상의 패드와 직접 접속할 수 있다. 도 6e에서 배선(715)은 모식적으로 도시한 것으로, 배선(715)의 형상 및 배치는 다양하게 변형될 수 있다. 상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 반도체 패키지(20)는 열 방출 구조체(780)를 더 포함할 수 있다. 열 방출 구조체(780)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(780)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 측면 또는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다.
연결 단자(600)가 상부 도전 패드(510) 및 연결 패드(705) 사이에 개재되어, 상부 도전 패드(510) 및 연결 패드(705)와 접속할 수 있다. 이에 따라, 제2 반도체 패키지(20)가 연결 단자(600)를 통해 반도체 소자(100) 및 외부 단자(230)와 전기적으로 연결될 수 있다. 제2 반도체 패키지(20)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 포함할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(600)는 상부 도전 패드(510) 및 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 연결 단자(600)는 도 5b, 도 5d, 도 5e, 또는 도 5f의 연결 범프 패턴(150Z)과 실질적으로 동일할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(500)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 재배선층(500)이 생략되고, 연결 단자(600)는 제2 패드(520)과 직접 접속할 수 있다.
도 7는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7를 참조하면, 반도체 패키지(1B)는 제1 반도체 패키지(11) 및 제2 반도체 패키지(20)를 포함할 수 있다. 제1 반도체 패키지(11)는 재배선 기판(201), 반도체 소자(100), 및 몰딩막(300)에 더하여 도전 구조체(420’)을 포함할 수 있다. 반도체 소자(100)는 연결 범프 패턴(150Z)을 통해 재배선 기판(201)과 접속할 수 있다. 언더 범프 패턴(140)은 도 5b의 예, 도 5d의 예, 도 5e의 예, 또는 도 5f의 예에서 설명한 바와 같은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다. 유기 절연층(160)이 재배선 기판(201)의 상면과 물리적으로 접촉할 수 있다. 도시된 바와 달리, 반도체 소자(100)는 복수 개로 제공될 수 있다 이 경우, 반도체 소자들(100)은 서로 옆으로 이격 배치될 수 있다.
도 6a 및 도 6b에서 설명한 연결 기판(400)은 제공되지 않을 수 있다. 연결 기판(400)의 제공 대신, 금속 기둥이 재배선 기판(201) 상에 제공되어, 도전 구조체(420’)를 형성할 수 있다. 즉, 도전 구조체(420’)는 금속 기둥을 포함할 수 있다. 도전 구조체(420’)는 반도체 소자(100)와 이격될 수 있다. 도전 구조체(420’)는 재배선 기판(201)과 전기적으로 연결될 수 있다.
몰딩막(300)이 재배선 기판(201) 상에 제공되어, 반도체 소자(100)를 덮을 수 있다. 몰딩막(300)은 도전 구조체(420’)의 측벽을 밀봉하되, 도전 구조체(420’)의 상면을 노출시킬 수 있다.
상부 재배선층(500)은 도 5a 및 도 5b의 상부 재배선층(500)과 실질적으로 동일할 수 있다. 예를 들어, 상부 재배선층(500)은 상부 절연 패턴들(540), 상부 재배선 패턴(550), 및 상부 도전 패드(510)를 포함할 수 있다. 상부 재배선 패턴(550)은 도전 구조체(420)의 상면과 접촉하고, 도전 구조체(420’)와 전기적으로 연결될 수 있다. 다른 예로, 제1 반도체 패키지(11)는 상부 재배선층(500)을 포함하지 않을 수 있다.
제2 반도체 패키지(20)는 상부 반도체칩(720) 및 상부 몰딩막(730)을 포함할 수 있다. 제2 반도체 패키지(20)는 상부 기판(710)을 더 포함할 수 있다. 도 6a에서 설명한 열 방출 구조체(780)가 상부 몰딩막(730) 상에 더 제공될 수 있다. 연결 단자(600)는 제1 반도체 패키지(11) 및 제2 반도체 패키지(20) 사이에 개재될 수 있다. 연결 단자(600)는 앞서 도 5a에서 설명한 바와 실질적으로 동일할 수 있다.
도 8a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 8b는 도 8a의 C영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 패키지(1C)는 기판(2000), 인터포저 기판(1000), 제1 반도체칩(800), 복수의 반도체 소자들(100), 및 제2 반도체칩(900)을 포함할 수 있다. 반도체 패키지(1C)는 고대역 메모리 (High Bandwidth Memory, HBM) 패키지일 수 있다.
기판(2000)은 인쇄회로기판을 포함할 수 있다. 기판(2000)은 그 내부에 금속 배선(2200)을 포함할 수 있다. 외부 도전 단자들(2300)이 기판(2000)의 하면 상에 제공되어, 금속 배선(2200)과 접속할 수 있다. 외부의 전기적 신호들은 외부 도전 단자들(2300)을 통해 금속 배선(2200)으로 전달될 수 있다. 솔더볼들이 외부 도전 단자들(2300)로 사용될 수 있다. 외부 도전 단자들(2300)은 솔더 물질과 같은 금속을 포함할 수 있다.
인터포저 기판(1000)이 기판(2000) 상에 배치될 수 있다. 인터포저 기판(1000)은 그 내부에 도전 배선(1200)을 포함할 수 있다. 어떤 구성 요소가 인터포저 기판(1000)가 접속한다는 것은 상기 구성 요소가 도전 배선(1200)과 접속하는 것을 의미할 수 있다. 인터포저 단자(1500)가 인터포저 기판(1000) 및 기판(2000) 사이에 제공될 수 있다. 인터포저 단자(1500)는 금속 배선(2200) 및 도전 배선(1200)과 접속할 수 있다. 인터포저 단자(1500)는 솔더볼 또는 범프를 포함할 수 있다. 인터포저 단자(1500)는 금속 물질을 포함할 수 있다.
제1 반도체칩(800)이 인터포저 기판(1000)의 상면 상에 배치될 수 있다. 제1 반도체칩(800)의 집적 회로들(미도시)은 로직 회로들을 포함하고, 제1 반도체칩(800)은 로직 칩으로 기능할 수 있다. 제1 반도체칩(800)은 베이스 기판(810), 제1 관통 비아들(870), 연결 구조체들(825), 및 제1 도전 패드들(210A)을 포함할 수 있다. 베이스 기판(810)은 반도체 기판일 수 있다. 제1 관통 비아들(870)은 베이스 기판(810)을 관통할 수 있다. 제1 관통 비아들(870) 중 적어도 하나는 제1 반도체칩(800)의 집적 회로들과 접속할 수 있다. 제1 도전 패드들(210A)은 제1 반도체칩(800)의 상면 상에 노출될 수 있다. 연결 구조체들(825)이 제1 관통 비아들(870) 및 제1 도전 패드들(210A) 사이에 개재될 수 있다. 연결 구조체들(825)은 비아 부분 및 배선 부분을 포함할 수 있다. 연결 구조체들(825)는 금속과 같은 도전 물질을 포함할 수 있다. 제1 도전 패드들(210A)은 연결 구조체들(825)을 통해 상기 제1 관통 비아들(870)과 각각 접속할 수 있다. 제1 도전 패드들(210A)은 예를 들어, 제3 금속을 포함할 수 있다.
도전 단자들(850)이 제1 반도체칩(800) 및 인터포저 기판(1000) 사이에 제공될 수 있다. 제1 반도체칩(800)의 집적 회로들 및 제1 관통 비아들(870)은 도전 단자들(850)을 통해 인터포저 기판(1000)과 접속할 수 있다. 도전 단자들(850)은 솔더볼 또는 범프를 포함할 수 있다. 도전 단자들(850)은 금속과 같은 도전 물질을 포함할 수 있다.
반도체 소자들(100)은 제1 반도체칩(800) 상에 적층될 수 있다. 실시예에 따르면, 반도체 소자들(100) 각각의 집적 회로들은 메모리 회로들을 포함할 수 있다. 반도체 소자들(100) 각각은 고대역 메모리 칩일 수 있다. 반도체 소자들(100) 각각은 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 유기 절연층(160), 및 연결 범프 패턴(150Z)을 포함할 수 있다. 반도체 기판(110), 회로층(120), 보호층(130), 언더 범프 패턴(140), 유기 절연층(160), 및 연결 범프 패턴(150Z)은 도 5a 내지 도 5f에서 설명한 바와 실질적으로 동일할 수 있다. 편의를 위해 도 5b의 연결 범프 패턴(150Z)을 도시하였으나, 본 발명의 연결 범프 패턴(150Z)은 이에 제약되지 않는다. 예를 들어, 연결 범프 패턴(150Z)은 도 5d의 예, 도 5e의 예, 또는 도 5f의 예에서 설명한 바와 같은 지지 패턴(151) 및 솔더 기둥 패턴(155)을 포함할 수 있다.
반도체 소자들(100) 각각은 제2 관통 비아(170) 및 제2 도전 패드(210B)를 더 포함할 수 있다. 제2 관통 비아(170)는 반도체 기판(110)을 관통할 수 있다. 제2 관통 비아(170)는 회로층(120)의 적어도 일부를 더 관통할 수 있다. 제2 도전 패드(210B)는 각 반도체 소자(100)의 상면 상에 배치되고, 제2 관통 비아(170)와 접속할 수 있다. 제2 도전 패드(210B)는 제3 금속을 포함할 수 있다. 도시된 바와 달리, 최상부 반도체 소자(100)는 제2 관통 비아(170) 및 제2 도전 패드(210B)를 포함하지 않을 수 있다.
최하부 반도체 소자(100)의 연결 범프 패턴(150Z)은 제1 반도체칩(800)의 제1 도전 패드(210A)와 접속할 수 있다. 구체적으로, 최하부 반도체 소자(100)의 연결 범프 패턴(150Z)의 솔더 기둥 패턴(155)의 하면이 제1 도전 패드(210A)와 접촉할 수 있다. 최하부 반도체 소자(100)의 연결 범프 패턴(150Z)은 제2 금속 및 제3 금속의 금속간 화합물을 포함할 수 있다. 최하부 반도체 소자(100)의 유기 절연층(160)은 제1 반도체칩(800)의 상면과 접촉하며, 최하부 반도체 소자(100)의 연결 범프 패턴(150Z)을 밀봉할 수 있다.
반도체 소자들(100) 각각은 복수의 연결 범프 패턴들(150Z)을 포함할 수 있다. 연결 범프 패턴들(150Z)은 인접한 두 반도체 소자들(100)의 전기적 통로로 기능할 수 있다. 예를 들어, 반도체 소자들(100)은 서로 이웃한 하부 반도체 소자 및 상부 반도체 소자를 포함할 수 있다. 여기에서, 상부 반도체 소자는 하부 반도체 소자의 상면 상에 배치될 수 있다. 상부 반도체 소자의 연결 범프 패턴들(150Z)은 하부 반도체 소자의 제2 도전 패드(210B)와 접속할 수 있다. 상부 반도체 소자의 연결 범프 패턴들(150Z)의 솔더 기둥 패턴들(155)은 제2 금속 및 제3 금속의 금속간 화합물을 포함할 수 있다. 상부 반도체 소자의 유기 절연층(160)은 연결 범프 패턴들(150Z)을 밀봉할 수 있다. 상부 반도체 소자의 유기 절연층(160)은 하부 반도체 소자의 반도체 기판(110)의 상면과 접촉할 수 있다.
연결 범프 패턴들(150Z) 사이의 제1 피치(P1)는 도전 단자들(850) 사이의 피치(P3)보다 더 작을 수 있다. 도전 단자들(850) 사이의 피치(P3)는 외부 도전 단자들(2300)의 피치보다 더 작을 수 있다.
제2 반도체칩(900)이 인터포저 기판(1000) 상에서 제1 반도체칩(800)과 옆으로 이격 배치될 수 있다. 제2 반도체칩(900)은 중앙처리장치(CPU, Central Processing Unit) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 제2 반도체칩(900)은 인터포저 기판(1000)의 도전 배선(1200)을 통해 제1 반도체칩(800) 또는 반도체 소자들(100)과 전기적으로 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되고, 제1 금속을 포함하는 언더 범프 패턴;
    상기 언더 범프 패턴 상의 범프 패턴; 및
    상기 반도체 기판 상에 배치되고, 상기 범프 패턴의 측벽과 접촉하는 유기 절연층을 포함하고,
    상기 범프 패턴은:
    상기 언더 범프 패턴과 접촉하고, 제1 너비를 갖는 지지 패턴; 및
    상기 지지 패턴 상에 배치되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되,
    상기 제1 너비는 상기 제2 너비보다 더 크고,
    상기 지지 패턴은 솔더 물질 및 금속간 화합물(intermetallic compound, IMC) 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속과 솔더 물질의 금속간 화합물을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 너비 및 상기 제2 너비의 차이는 0.5μm 내지 2.5μm 인 반도체 소자.
  3. 제 1항에 있어서,
    상기 제1 너비는 상기 언더 범프 패턴의 너비와 동일하거나 더 작은 반도체 소자.
  4. 제 1항에 있어서,
    상기 솔더 기둥 패턴의 상면은 상기 유기 절연층의 상면과 공면(coplanar)을 이루고,
    상기 솔더 기둥 패턴의 하면은 상기 반도체 기판을 향하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 제1 금속은 상기 솔더 물질과 다르고,
    상기 솔더 기둥 패턴은 주석, 은, 및/또는 이들의 합금을 포함하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 지지 패턴은 상기 금속간 화합물을 포함하고,
    상기 솔더 기둥 패턴은 솔더 물질을 포함하되, 상기 금속간 화합물을 포함하지 않는 반도체 소자.
  7. 제 1항에 있어서,
    상기 지지 패턴은:
    상기 제1 너비를 갖는 제1 지지부; 및
    상기 제1 지지부 및 상기 언더 범프 패턴 사이의 제2 지지부를 포함하고,
    상기 제2 지지부의 너비는 상기 제1 너비보다 작고, 상기 제2 너비보다 큰 반도체 소자.
  8. 제 1항에 있어서,
    상기 지지 패턴은 솔더 물질을 포함하고,
    상기 솔더 기둥 패턴은 상기 지지 패턴과 동일한 솔더 물질을 포함하는 반도체 소자.
  9. 반도체 기판;
    상기 반도체 기판 상에 제공되고, 제1 금속을 포함하는 언더 범프 패턴; 및
    상기 언더 범프 패턴 상의 범프 패턴을 포함하되,
    상기 범프 패턴은:
    상기 언더 범프 패턴과 접촉하고, 제2 금속 또는 상기 제1 금속과 상기 제2 금속의 금속간 화합물을 포함하는 지지 패턴; 및
    상기 지지 패턴 상에 직접 배치되고, 상기 제2 금속을 포함하는 기둥 패턴을 포함하되,
    상기 제2 금속은 상기 제1 금속과 다르고,
    상기 지지 패턴의 너비는 상기 기둥 패턴의 너비보다 큰 반도체 장치.
  10. 반도체 기판;
    상기 반도체 기판 상에 제공된 회로층, 상기 회로층은 상기 반도체 기판의 제1 면 상의 집적 회로, 상기 집적 회로를 덮는 절연 패턴, 상기 절연 패턴 내에서 상기 집적 회로와 접속하는 도전 구조체, 및 상기 도전 구조체와 접속하는 단자 패드를 포함하는 것;
    상기 회로층 상에 제공되고, 제1 금속을 포함하는 언더 범프 패턴들;
    상기 회로층 상에 제공되고, 상기 언더 범프 패턴의 측벽을 덮는 보호층;
    상기 언더 범프 패턴들 상에 각각 배치되는 범프 패턴들; 및
    상기 보호층 상에 제공되고, 상기 범프 패턴들의 측벽을 덮는 유기 절연층을 포함하고,
    상기 범프 패턴들 각각은:
    상기 언더 범프 패턴들 중 어느 하나와 접촉하고, 제1 너비를 갖는 지지 패턴; 및
    상기 지지 패턴과 연결되고, 제2 너비를 갖는 솔더 기둥 패턴을 포함하되, 상기 제1 너비는 상기 제2 너비보다 더 크고,
    상기 제1 너비는 상기 언더 범프 패턴의 너비와 동일하거나 더 작고,
    상기 솔더 기둥 패턴은 상기 제1 금속과 다른 제2 금속을 포함하고,
    상기 지지 패턴은 상기 제2 금속 및 금속간 화합물 중에서 적어도 하나를 포함하고, 상기 금속간 화합물은 상기 제1 금속 및 상기 제2 금속의 금속간 화합물을 포함하고 반도체 소자.
KR1020200043334A 2020-04-09 2020-04-09 반도체 소자 KR20210126188A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200043334A KR20210126188A (ko) 2020-04-09 2020-04-09 반도체 소자
US17/108,140 US11538782B2 (en) 2020-04-09 2020-12-01 Semiconductor device
US18/076,529 US11887957B2 (en) 2020-04-09 2022-12-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200043334A KR20210126188A (ko) 2020-04-09 2020-04-09 반도체 소자

Publications (1)

Publication Number Publication Date
KR20210126188A true KR20210126188A (ko) 2021-10-20

Family

ID=78006550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200043334A KR20210126188A (ko) 2020-04-09 2020-04-09 반도체 소자

Country Status (2)

Country Link
US (2) US11538782B2 (ko)
KR (1) KR20210126188A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11316086B2 (en) * 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176583B2 (en) 2004-07-21 2007-02-13 International Business Machines Corporation Damascene patterning of barrier layer metal for C4 solder bumps
KR100639703B1 (ko) 2005-08-09 2006-10-30 삼성전자주식회사 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법
US7456090B2 (en) 2006-12-29 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method to reduce UBM undercut
US9524945B2 (en) * 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
KR101009110B1 (ko) 2008-11-12 2011-01-18 삼성전기주식회사 매립 솔더 범프를 갖는 인쇄회로기판 및 그 제조방법
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8299616B2 (en) * 2010-01-29 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. T-shaped post for semiconductor devices
US8318596B2 (en) * 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8803319B2 (en) * 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US9048135B2 (en) * 2010-07-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Copper pillar bump with cobalt-containing sidewall protection
US8227334B2 (en) * 2010-07-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Doping minor elements into metal bumps
US8598030B2 (en) 2010-08-12 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Process for making conductive post with footing profile
US8823166B2 (en) 2010-08-30 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar bumps and process for making same
US8298930B2 (en) 2010-12-03 2012-10-30 International Business Machines Corporation Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof
KR101221257B1 (ko) 2011-09-15 2013-01-11 한국과학기술원 단차를 가진 중공 구조가 형성된 전도성 범프 수용 구조체 제조 방법과 전도성 범프 구조체 제조 방법, 이에 의하여 제조된 전도성 범프 수용 구조체 및 이를 이용한 칩간 접속 방법
US9425136B2 (en) * 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9111817B2 (en) * 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
KR20140130915A (ko) 2013-05-02 2014-11-12 삼성전자주식회사 범프를 갖는 반도체 소자를 제조하는 방법
JP2014241320A (ja) 2013-06-11 2014-12-25 ソニー株式会社 半導体装置、半導体装置の製造方法
CN104952735B (zh) 2014-03-25 2018-10-16 中芯国际集成电路制造(上海)有限公司 具有金属柱的芯片封装结构及其形成方法
US9842825B2 (en) 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
KR20200036981A (ko) 2018-09-28 2020-04-08 삼성전자주식회사 범프 구조체 및 범프 제조방법

Also Published As

Publication number Publication date
US20230108516A1 (en) 2023-04-06
US20210320077A1 (en) 2021-10-14
US11887957B2 (en) 2024-01-30
US11538782B2 (en) 2022-12-27

Similar Documents

Publication Publication Date Title
KR101479512B1 (ko) 반도체 패키지의 제조방법
US10580747B2 (en) Semiconductor package and method for fabricating base for semiconductor package
US20160372448A1 (en) Semiconductor structure and a method of making thereof
JP4916241B2 (ja) 半導体装置及びその製造方法
US9312213B2 (en) Bump structures having an extension
US20130075907A1 (en) Interconnection Between Integrated Circuit and Package
JP2011142185A (ja) 半導体装置
US11735571B2 (en) Semiconductor package including a redistribution structure
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
US11587897B2 (en) Semiconductor device
US8723319B2 (en) BGA package structure and method for fabricating the same
KR20240017393A (ko) 반도체 장치 및 이의 제조 방법
US11887957B2 (en) Semiconductor device
CN117594566A (zh) 半导体封装件
KR20220150093A (ko) 반도체 패키지
KR20210121999A (ko) 반도체 소자
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
US20240074049A1 (en) Printed circuit board
US20240038642A1 (en) Semiconductor package
US20230369268A1 (en) Electronic package and electronic structure thereof
US20220367331A1 (en) Semiconductor package
TW202406036A (zh) 半導體封裝
TW202306092A (zh) 半導體封裝
KR20230041860A (ko) 반도체 패키지
TWI605544B (zh) 基板結構及其製法

Legal Events

Date Code Title Description
A201 Request for examination