JP2009176849A - 積層型半導体装置と半導体記憶装置 - Google Patents

積層型半導体装置と半導体記憶装置 Download PDF

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Abstract

【課題】複数の半導体素子を配線基板上に階段状に積層するにあたって、半導体素子の厚さやオーバーハング構造に基づく不都合を解消する。
【解決手段】配線基板上２には第１の半導体素子群１１を構成する複数の半導体素子９Ａ〜９Ｄが階段状に積層されている。第１の半導体素子群１１上には第２の半導体素子群１４を構成する複数の半導体素子９Ｅ〜９Ｈが第１の半導体素子群１１の階段方向とは逆方向に向けて階段状に積層されている。各半導体素子９は金属ワイヤ１３、１５を介して配線基板２の接続パッド７と電気的に接続されている。階段状に積層された複数の半導体素子９Ａ〜９Ｈのうち、最上段に位置する半導体素子９Ｈはその下段に位置する半導体素子９Ｇより厚い厚さを有する。
【選択図】図２

Description

本発明は積層型半導体装置と半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。半導体素子の電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。さらに、メモリカードの高容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。
メモリ素子の積層数は増加しており、メモリカードの記憶容量に応じて４段、さらには８段もしくはそれ以上に積層することが検討されている。多段に積層された半導体素子（メモリ素子）に対してワイヤボンディングを行うためには、例えば短辺片側パッド構造の半導体素子の電極パッドをそれぞれ露出させるように、複数の半導体素子を階段状に積層することが考えられる（例えば、特許文献１，２参照）。配線基板上に階段状に積層された半導体素子は電極パッドを配線基板の接続パッドとボンディングワイヤ（金属ワイヤ等）を介して電気的に接続した後にモールド樹脂で封止される。
メモリ素子等の半導体素子の厚さは、配線基板上に多段に積層するために年々薄肉化される傾向にある。さらに、複数の半導体素子を階段状に積層した場合、上段側の半導体素子の端部が下段側の半導体素子から庇状に突出した状態、いわゆるオーバーハング状態となる。このように、薄肉化された半導体素子を階段状に積層すると、半導体素子の厚さやオーバーハング構造等に基づいて様々な問題が生じることが懸念される。
特開２００１−２１７３８３号公報 特開２００５−３０２８７１号公報
本発明の目的は、複数の半導体素子を配線基板上に階段状に積層するにあたって、半導体素子の厚さやオーバーハング構造に基づく不都合を解消することを可能にした積層型半導体装置と半導体記憶装置を提供することにある。
本発明の態様に係る積層型半導体装置は、素子搭載部と接続パッドとを有する配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板の前記素子搭載部上に階段状に積層されている素子群と、前記素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する金属ワイヤと、前記素子群を前記金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備し、前記素子群を構成する前記複数の半導体素子のうち、最上段の前記半導体素子の厚さはその下段に位置する前記半導体素子の厚さより厚いことを特徴としている。
本発明の態様に係る半導体記憶装置は、外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１のメモリ素子群と、外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記第１のメモリ素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて階段状に積層されている第２のメモリ素子群と、前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、前記第２のメモリ素子群を構成する前記複数のメモリ素子のうち、最上段の前記メモリ素子の厚さはその下段に位置する前記メモリ素子の厚さより厚いことを特徴としている。
本発明の態様に係る積層型半導体装置および半導体記憶装置によれば、メモリ素子等の半導体素子を配線基板上に階段状に積層するにあたって、半導体素子の反り等の素子厚やオーバーハング構造に基づく不都合を解消することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１および図２は本発明の実施形態による半導体記憶装置（積層型半導体装置）の構成を示す図であって、図１は半導体記憶装置の平面図、図２はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。図１および図２に示される半導体記憶装置（積層型半導体装置）１は、複数の半導体素子を配線基板上に階段状に積層するにあたって、半導体素子の厚さやオーバーハング構造に基づく不都合を解消するものである。
すなわち、複数の半導体素子を階段状に積層した場合、上段側の半導体素子の端部が下段側の半導体素子から庇状に突出した状態、いわゆるオーバーハング状態となるため、半導体素子の庇状に突出した端部に反りが生じやすい。また、最上段の半導体素子の上部には反りを抑える素子等が存在していない。階段状に積層した半導体素子の反りはその厚さが５０μｍ以下、さらには３０μｍ以下というように薄肉化された場合に顕著となり、特に最上段の半導体素子に反りが生じやすいことが判明した。半導体記憶装置（積層型半導体装置）１は、このような半導体素子の厚さやオーバーハング構造に基づく反り等を抑制するものである。以下に、半導体記憶装置１の具体的な構成について説明する。
半導体記憶装置１は半導体メモリカードを構成している。すなわち、半導体記憶装置１はケースレスの半導体メモリカード（例えばマイクロＳＤTM規格のメモリカード）として使用される。半導体記憶装置１は素子搭載基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の主面２ａと、素子搭載面となる第２の主面２ｂとを備えている。配線基板２の第２の主面２ｂには、第１ないし第３のチップコンデンサＣ１〜Ｃ３等が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。
配線基板２の第１の主面２ａには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第１の主面２ａはメモリカードの表面に相当するものである。さらに、配線基板２の第１の主面２ａには、外部接続端子５の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカードのテストパッドを有している。第１の主面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の主面２ｂは、素子搭載部６と接続パッド７を含む第２の配線網とを備えている。なお、配線基板２の第２の主面２ｂはメモリカードの裏面に対応するものである。接続パッド７を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第１の配線網と電気的に接続されている。接続パッド７は、短辺３Ａに沿った第１のパッド領域８Ａ、短辺３Ｂに沿った第２のパッド領域８Ｂおよび長辺４Ａに沿った第３のパッド領域８Ｃのそれぞれに配置されている。
配線基板２の第２の主面２ｂの素子搭載部６には、複数のメモリ素子（半導体素子）９が積層されて搭載されている。複数のメモリ素子（半導体素子）９は階段状に積層されており、メモリ素子群（素子群）を構成している。メモリ素子９としては、例えばＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子が用いられる。メモリ素子９上にはコントローラ素子（半導体素子）１０が積層されている。コントローラ素子１０は、複数のメモリ素子９からデータの書き込みや読み出しを行う素子を選択し、選択したメモリ素子９へのデータの書き込み、また選択したメモリ素子９に記憶されたデータの読み出し等を行う。
配線基板２の第２の主面２ｂ上には、第１のメモリ素子群（第１の半導体素子群）１１を構成する第１のメモリ素子９Ａ、第２のメモリ素子９Ｂ、第３のメモリ素子９Ｃおよび第４のメモリ素子９Ｄが順に積層されている。第１ないし第４のメモリ素子９Ａ〜９Ｄは矩形状の同一形状を有し、それぞれ電極パッド１２Ａ〜１２Ｄを備えている。第１ないし第４の電極パッド１２Ａ〜１２Ｄは、第１ないし第４のメモリ素子９Ａ〜９Ｄの外形の一辺、具体的には一方の短辺に沿って配列されている。このように、第１ないし第４のメモリ素子９Ａ〜９Ｄは短辺片側パッド構造を有している。
第１のメモリ素子９Ａは、第１の電極パッド１２Ａを有する面（電極形成面）を上方に向けて、配線基板２の素子搭載部６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他のメモリ素子９の接着層も同様である。第１のメモリ素子９Ａはパッド配列辺（一方の短辺）を配線基板２の短辺３Ａに向けて配置されている。すなわち、第１のメモリ素子９Ａは電極パッド１２Ａが配線基板２の第１のパッド領域８Ａの近傍に位置するように配置されている。
第２のメモリ素子９Ｂは、第２の電極パッド１２Ｂを有する面（電極形成面）を上方に向けて、第１の電極パッド１２Ａを露出させつつ、第１のメモリ素子９Ａ上に接着層（図示せず）を介して接着されている。同様に、第３のメモリ素子９Ｃは第２のメモリ素子９Ｂ上に、また第４のメモリ素子９Ｄは第３のメモリ素子９Ｃ上にそれぞれ接着層（図示せず）を介して接着されている。第２ないし第４のメモリ素子９Ｂ〜９Ｄは、それぞれ第１のメモリ素子９Ａとパッド配列辺を同方向に向け、かつ下段側のメモリ素子９の電極パッド１２が露出するように、第１のメモリ素子９Ａ上に順に階段状に積層されている。
このように、第１ないし第４のメモリ素子９Ａ〜９Ｄは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１２が露出するように短辺を長辺方向にずらして階段状に積層されている。従って、第１ないし第４のメモリ素子９Ａ〜９Ｄの電極パッド１２Ａ〜１２Ｄは、いずれも上方に向けて露出させた状態で、第１のパッド領域８Ａの近傍に位置している。第１ないし第４のメモリ素子９Ａ〜９Ｄの電極パッド１２Ａ〜１２Ｄは、第１のパッド領域８Ａに配置された接続パッド７と第１の金属ワイヤ１３を介して電気的に接続されている。
第１ないし第４の電極パッド１２Ａ〜１２Ｄの電気特性や信号特性等が等しい場合には、第１の金属ワイヤ１３で順に接続することができる。すなわち、第４の電極パッド１２Ｄと第３の電極パッド１２Ｃとの間を金属ワイヤ１３で接続する。同様に、第３の電極パッド１２Ｃと第２の電極パッド１２Ｂとの間、第２の電極パッド１２Ｂと第１の電極パッド１２Ａとの間を金属ワイヤ１３で接続する。最後に、第１の電極パッド１２Ａと接続パッド７とを金属ワイヤ１３で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。
第１のメモリ素子群１１上には、第２のメモリ素子群（第２のメモリ素子群）１４を構成する第５のメモリ素子９Ｅ、第６のメモリ素子９Ｆ、第７のメモリ素子９Ｇおよび第８のメモリ素子９Ｈが順に積層されている。第５ないし第８のメモリ素子９Ｅ〜９Ｈは矩形状の同一形状を有し、それぞれ電極パッド１２Ｅ〜１２Ｈを有している。第５ないし第８の電極パッド１２Ｅ〜１２Ｈは、第５ないし第８のメモリ素子９Ｅ〜９Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。このように、第５ないし第８のメモリ素子９Ｅ〜９Ｈは短辺片側パッド構造を有している。
第５のメモリ素子９Ｅは、第５の電極パッド１２Ｅを有する面（電極形成面）を上方に向けて、第１のメモリ素子群１１の最上段に位置する第４のメモリ素子９Ｄ上に接着層（図示せず）を介して接着されている。第５のメモリ素子９Ｅは第４のメモリ素子９Ｄの電極パッド１２Ｄが露出するように長辺方向にずらして積層されている。第５のメモリ素子９Ｅはパッド配列辺を配線基板２の短辺３Ｂに向けて配置されている。第５のメモリ素子９Ｅは、第１のメモリ素子９Ａとパッド配列辺を逆方向に向け、第５の電極パッド１２Ｅが配線基板２の第２のパッド領域８Ｂの近傍に位置するように配置されている。
第６のメモリ素子９Ｆは、第６の電極パッド１２Ｆを有する面（電極形成面）を上方に向けて、第５の電極パッド１２Ｅを露出させつつ、第５のメモリ素子９Ｅ上に接着層（図示せず）を介して接着されている。同様に、第７のメモリ素子９Ｇは第６のメモリ素子９Ｆ上に、第８のメモリ素子９Ｈは第７のメモリ素子９Ｇ上にそれぞれ接着層（図示せず）を介して接着されている。第６ないし第８のメモリ素子９Ｆ〜９Ｈは、それぞれ第５のメモリ素子９Ｅとパッド配列辺を同方向に向け、かつ下段側のメモリ素子９の電極パッド１２が露出するように、第５のメモリ素子９Ｅ上に順に階段状に積層されている。
このように、第２のメモリ素子群１４はパッド配列辺を第１のメモリ素子群１１と逆方向に向け、かつ第１のメモリ素子群１１の階段方向（階段状に積層された素子の上段に向かう方向）とは逆方向に階段状に積層されている。すなわち、第５ないし第８のメモリ素子９Ｅ〜９Ｈは、それらのパッド配列辺を第１のメモリ素子群１１と逆方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１２が露出するように、短辺を第１のメモリ素子群１１とは逆方向にずらして階段状に積層されている。
第５ないし第８のメモリ素子９Ｅ〜９Ｈの電極パッド１２Ｅ〜１２Ｈは、いずれも上方に向けて露出させた状態を維持しつつ、配線基板２の第２のパッド領域８Ｂの近傍に位置している。第５ないし第８のメモリ素子９Ｅ〜９Ｈの電極パッド１２Ｅ〜１２Ｈは、それぞれ第２のパッド領域８Ｂに配置された接続パッド７と第２の金属ワイヤ１５を介して電気的に接続されている。金属ワイヤ１３、１５には一般的なＡｕ線やＣｕ線等の金属細線が用いられる。後述する金属ワイヤ１７も同様である。
第５ないし第８の電極パッド１２Ｅ〜１２Ｈの電気特性や信号特性等が等しい場合には第２の金属ワイヤ１５で順に接続することができる。すなわち、第８の電極パッド１２Ｈと第７の電極パッド１２Ｇとの間を金属ワイヤ１５で接続する。同様に、第７の電極パッド１２Ｇと第６の電極パッド１２Ｆとの間、第６の電極パッド１２Ｆと第５の電極パッド１２Ｅとの間を金属ワイヤ１５で接続する。最後に、第５の電極パッド１２Ｅと接続パッド７とを金属ワイヤ１５で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。
第２のメモリ素子群１４上にはコントローラ素子１０が接着層（図示せず）を介して接着されている。コントローラ素子１０はＬ型パッド構造を有し、１つの短辺と１つの長辺のそれぞれに沿って配列された電極パッド１６を備えている。コントローラ素子１０の電極パッド１６Ａは第１のパッド領域８Ａに配置された接続パッド７と第３の金属ワイヤ１７を介して電気的に接続されており、電極パッド１６Ｂは第３のパッド領域８Ｃに配置された接続パッド７と第３の金属ワイヤ１７を介して電気的に接続されている。
メモリ素子９やコントローラ素子１０が実装された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層１８がモールド成形されている。メモリ素子９やコントローラ素子１０は、金属ワイヤ１３、１５、１７等と共に封止樹脂層１８で一体的に封止されている。封止樹脂層１８の先端には、メモリカードの前方を示す傾斜部１９が設けられている。封止樹脂層１８の後方には封止樹脂を一部盛り上げた取手部２０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置１が構成されている。なお、図１では封止樹脂層１８の図示を省略している。
半導体記憶装置１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTM規格のメモリカード）を構成するものである。従って、封止樹脂層１８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置１は封止樹脂層１８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述した半導体メモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部１９は半導体記憶装置１自体に設けられている。
この実施形態の半導体記憶装置１においては、第１のメモリ素子群１１と第２のメモリ素子群１４の階段方向を逆方向にすることによって、各電極パッド１２Ａ〜１２Ｈを露出させた上で、配線基板２に対するメモリ素子９Ａ〜９Ｈの占有面積の増大を抑制している。すなわち、８個のメモリ素子を全て階段状に積層した場合、メモリ素子の占有面積は１個の半導体メモリ素子の面積に７個分のずらした面積を加えた面積となる。
これに対し、半導体記憶装置１の素子占有面積は第１のメモリ素子群１１の占有面積（１個のメモリ素子９の面積に３個分のずらした面積を加えた面積）に、第５のメモリ素子９Ｅを第４の電極パッド１２Ｄが露出するようにずらした分の面積を加えた面積となる。このように、第１のメモリ素子群１１の階段方向と第２のメモリ素子群１４の階段方向とを逆にしてメモリ素子９を積層することによって、配線基板２に対するメモリ素子９の占有面積の増大を抑制することが可能となる。
第１および第２のメモリ素子群１１、１４を構成するメモリ素子９の厚さは積層数の増大を図る上で薄くすることが好ましい。ただし、全てのメモリ素子９の厚さを一律に薄くすると、メモリ素子９の積層位置によっては問題が生じる場合がある。例えば、第２のメモリ素子群１４は複数のメモリ素子９Ｅ〜９Ｈを階段状に積層して構成しているため、上段側のメモリ素子９の端部が下段側のメモリ素子９から庇状に突出した状態（オーバーハング状態）となっている。このため、メモリ素子９に反りが生じやすい。
階段状に積層された複数のメモリ素子９Ａ〜９Ｈのうち、最上段に位置する第８のメモリ素子９Ｈの上部、特に庇状に突出した端部の上には半導体素子等が存在していない。このため、最上段のメモリ素子９Ｈは反りやすく、庇状に突出した端部（オーバーハング部分）の反り量が大きくなりやすい。第８のメモリ素子９Ｈのオーバーハング部分の上方にはコントローラ素子１０に接続された金属ワイヤ１７がワイヤリングされているため、第８のメモリ素子９Ｈのオーバーハング部分の反り量が大きくなると、金属ワイヤ１７と接触してショート等を発生させるおそれがある。
そこで、第１および第２のメモリ素子群１１、１４を構成する複数のメモリ素子９Ａ〜９Ｈのうち、最上段に位置する第８のメモリ素子９Ｈの厚さを、その下段（直下）に位置するメモリ素子９Ｇの厚さより厚くしている。このように、階段状に積層された複数のメモリ素子９Ａ〜９Ｈのうち、最上段に位置するメモリ素子９Ｈの厚さを厚くすることで、オーバーハング部分の影響で反りが生じやすい第８のメモリ素子９Ｈの反り量を低減することができる。これによって、第８のメモリ素子９Ｈのオーバーハング部分の反りに基づく金属ワイヤ１７との接触によるショート等を抑制することが可能となる。
さらに、第２のメモリ素子群１４を構成する複数のメモリ素子９Ｅ〜９Ｈのうち、最下段に位置する第５のメモリ素子９Ｅは第１のメモリ素子群１１に対してずらして配置されているため、電極パッド１２Ｅを有する端部は第４のメモリ素子９Ｄからはみ出すことになる。従って、第５のメモリ素子９Ｅの電極パッド１２Ｅの下方は中空状態となり、電極パッド１２Ｅにワイヤボンディングした際にたわむおそれがある。メモリ素子９のたわみは金属ワイヤ１５の接続不良や素子クラック等の発生原因となる。
そこで、第５のメモリ素子９Ｅの厚さは、その上段（直上）に位置するメモリ素子９Ｆの厚さより厚くすることが好ましい。これによって、第５の電極パッド１２Ｅにワイヤボンディングする際の接続不良や素子クラックの発生を防ぐことが可能となる。最下段および最上段に位置するメモリ素子９Ｅ、９Ｈ以外のメモリ素子９Ｆ、９Ｇの厚さについては、メモリ素子９の積層厚の増大、それによる積層数の減少を防ぐ上で、メモリ素子９の製造性やワイヤボンディング性等を損なわない範囲で薄くすることが好ましい。
また、第１のメモリ素子群１１を構成する複数のメモリ素子９Ａ〜９Ｄのうち、最下段に位置する第１のメモリ素子９Ａは、配線基板２の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差等に起因する凹凸部）上に配置されるため、封止樹脂層１８のモールド成形時に局所的に大きな圧力が付加される場合がある。このため、第１のメモリ素子９Ａの厚さを薄くしすぎると、モールド成形時の局所的な圧力で割れが生じるおそれがある。
そこで、第１のメモリ素子９Ａの厚さは、その上段（直上）に位置するメモリ素子９Ｂの厚さより厚くすることが好ましい。これによって、封止樹脂層１８のモールド成形時における局所的な圧力による第１のメモリ素子９Ａの割れを防ぐことが可能となる。最下段に位置するメモリ素子９Ａ以外のメモリ素子９Ｂ、９Ｃ、９Ｄの厚さについては、メモリ素子９の積層厚の増大、それによる積層数の減少を防ぐ上で、メモリ素子９の製造性やワイヤボンディング性等を損なわない範囲で薄くすることが好ましい。
第１のメモリ素子群１１のうちの最下段のメモリ素子９Ａ以外のメモリ素子９Ｂ〜９Ｄの厚さＴ、および第２のメモリ素子群１４のうちの最下段と最上段のメモリ素子９Ｅ、９Ｈ以外のメモリ素子９Ｆ〜９Ｇの厚さＴは、具体的には１０〜５０μｍの範囲とすることが好ましい。メモリ素子９Ｂ〜９Ｄ、９Ｆ〜９Ｇの厚さＴが５０μｍを超えるとメモリ素子９の積層厚が厚くなりすぎる。一方、厚さＴを１０μｍ未満とすることは素子製造工程の観点から困難であり、製造時や取り扱い時に割れも生じやすくなる。
第２のメモリ素子群１４の最上段に位置するメモリ素子９Ｈの厚さＴ１は、他のメモリ素子９Ｂ〜９Ｄ、９Ｆ〜９Ｇの厚さＴより厚くする（Ｔ１＞Ｔ）。さらに、最上段のメモリ素子９Ｈの厚さＴ１は、他のメモリ素子９の厚さＴに対して１．１〜１．５Ｔの範囲とすることが好ましい。最上段のメモリ素子９Ｈの厚さＴ１が１．１Ｔ未満であると、最上段のメモリ素子９Ｈの反りを効果的に抑制することができない。一方、最上段のメモリ素子９Ｈの反りの抑制に関しては、厚さＴ１を厚くした方が効果的であるものの、厚さＴ１を厚くしすぎるとメモリ素子９の積層厚の増大を招くことから、実用的には最上段のメモリ素子９Ｈの厚さＴ１は１．５Ｔ以下とすることが好ましい。
第２のメモリ素子群１４の最下段に位置するメモリ素子９Ｅの厚さＴ２は、他のメモリ素子９Ｂ〜９Ｄ、９Ｆ〜９Ｇの厚さＴより厚くする（Ｔ２＞Ｔ）ことが好ましい。第５のメモリ素子９Ｅの厚さＴ２は、他のメモリ素子９の厚さＴに対して２．５〜３．５Ｔの範囲とすることがより好ましい。第５のメモリ素子９Ｅの厚さＴ２が２．５Ｔ未満であると、ワイヤボンディング時の接続不良や素子クラック等を抑制できないおそれがある。第５のメモリ素子９Ｅに対するワイヤボンディング性の改善に関しては、厚さＴ２を厚くした方が有効であるものの、厚さＴ２を厚くしすぎると積層厚の増大を招くことから、実用的には第５のメモリ素子９Ｅの厚さＴ２は３．５Ｔ以下とすることが好ましい。
第１のメモリ素子群１１の最下段に位置するメモリ素子９Ａの厚さＴ３は、他のメモリ素子９Ｂ〜９Ｄ、９Ｆ〜９Ｇの厚さＴより厚くする（Ｔ３＞Ｔ）ことが好ましい。第１のメモリ素子９Ａの厚さＴ３は、他のメモリ素子９の厚さＴに対して１．５〜２．５Ｔの範囲とすることがより好ましい。第１のメモリ素子９Ａの厚さＴ３が１．５Ｔ未満であると、モールド成形時の局所的な圧力による素子割れを抑制できないおそれがある。第１のメモリ素子９Ａの割れの抑制に関しては、厚さＴ３を厚くした方が効果的であるものの、厚さＴ３を厚くしすぎると積層厚の増大を招くことから、実用的には第１のメモリ素子９Ａの厚さＴ３は２．５Ｔ以下とすることが好ましい。
上述したように、第８のメモリ素子９Ｈの厚さＴ１を１．１〜１．５Ｔの範囲とし、第５のメモリ素子９Ｅの厚さＴ２を２．５〜３．５Ｔの範囲とすることによって、階段状に積層されたメモリ素子９のうちの最上段に位置する第８のメモリ素子９Ｈの反りによる金属ワイヤ１７との接触、および第５のメモリ素子９Ｅにワイヤボンディングする際の接続不良や素子クラックの発生を防いだ上で、メモリ素子９の積層厚の増大を抑制することができる。さらに、第１のメモリ素子９Ａの厚さＴ３を１．５〜２．５Ｔの範囲とすることによって、モールド成形時の局所的な圧力による最下段のメモリ素子９Ａの割れを防いだ上で、メモリ素子９の積層厚の増大を抑制することができる。
これらによって、半導体記憶装置１の信頼性や製造歩留りを維持しつつ、薄型化と高容量化を実現することが可能となる。例えば、半導体記憶装置１でメモリカードを構成する場合、メモリ素子９とコントローラ素子１０の積層厚（素子厚）は、それに配線基板２の厚さや封止樹脂層１８のコントローラ素子１０上の厚さ（素子上樹脂厚）を加えて、メモリカードの厚さ規格（例えば７００μｍ）内とする必要がある。上述したようなメモリ素子９Ａ〜９の厚さを満足させることによって、複数のメモリ素子９を積層して高容量化を図った上で、素子厚の削減と不良発生の抑制とを両立させることができる。言い換えると、薄型で高容量の半導体記憶装置１の製造歩留りや信頼性を高めることが可能となる。
例えば、配線基板２の厚さを１２５μｍ、第１のメモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第４のメモリ素子９Ｂ〜９Ｄの厚さをそれぞれ３０μｍ、それらの接着層の厚さを５μｍ、第５のメモリ素子９Ｅの厚さを９０μｍ、その接着層の厚さを５μｍ、第６ないし第７の半導体素子９Ｅ〜９Ｇの厚さをそれぞれ３０μｍ、それらの接着層の厚さを５μｍ、第８のメモリ素子９Ｈの厚さを４０μｍ、その接着層の厚さを５μｍ、コントローラ素子１０の厚さを３０μｍ、その接着層の厚さを５μｍ、封止樹脂層１８の素子上樹脂厚を１４５μｍとしたとき、これらの合計厚は７００μｍとなり、メモリカードの厚さ規格を満足させることが可能となる。
ここで、厚さが１０〜５０μｍというような極薄のメモリ素子９は、例えば以下に示すような製造方法を適用して作製することが好ましい。すなわち、まず表面に素子領域を有する半導体ウェーハを用意する。このような半導体ウェーハの表面からブレード等を用いて所定の深さの溝を形成する。溝の深さは完成時の素子厚さより深く設定する。次いで、溝が形成された半導体ウェーハの表面に保護テープを貼り付けた後、半導体ウェーハの裏面を所望の素子厚まで研削並びに研磨する。溝に達する研削、研磨工程によって、半導体ウェーハを保護テープで保持しつつ、半導体素子をそれぞれ個片化する。
次に、半導体ウェーハの裏面に接着剤フィルム（ダイアタッチフィルム等）を一体化した保護テープを貼り付け、保護テープのみを剥離する。この後、溝で分割した半導体素子の形状に沿ってレーザ光を照射し、半導体ウェーハの裏面に貼り付けた接着剤フィルムを半導体素子の形状に応じて切断することによって、個片化された接着剤フィルムを有する半導体素子を得ることができる。このように、半導体ウェーハの先ダイシングと接着剤フィルムのレーザ光による切断とを組み合せることによって、接着剤フィルムが貼り付けられた極薄の半導体素子を再現性よく得ることが可能となる。
この実施形態の半導体記憶装置１において、メモリ素子９の搭載数（積層数）は８個に限られるものではなく、第１および第２のメモリ素子群１１、１４を構成するメモリ素子９の数がそれぞれ複数個であればよい。ただし、半導体記憶装置１の高容量化を図る上で、第１および第２のメモリ素子群１１、１４を構成するメモリ素子９の数はそれぞれ４個もしくはそれ以上（合計で８個もしくはそれ以上）であることが好ましい。例えば、記憶容量が１ＧＢのメモリ素子９を８個使用することによって、８ＧＢの半導体メモリカードを実現することができる。すなわち、半導体記憶装置１によれば薄型で高容量のメモリカード等を高信頼性の下で提供することが可能となる。
上述した実施形態では配線基板２上に階段方向が逆方向の第１のメモリ素子群１１と第２のメモリ素子群１４とを積み重ねた構造について説明したが、本発明の積層型半導体装置および半導体記憶装置の構成はこれに限られるものではない。複数のメモリ素子（半導体素子）９は図３および図４に示すように配線基板２上に順に階段状に積層してもよい。図３および図４において、図１および図２と同一部分には同一の符号が付されている。第１ないし第８のメモリ素子９Ａ〜９Ｈは矩形状の同一形状を有し、電極パッド１２Ａ〜１２Ｈはメモリ素子９Ａ〜９Ｈの一方の短辺に沿って配列されている。
第１のメモリ素子９Ａは、第１の電極パッド１２Ａがパッド領域８Ｂの近傍に位置するように、パッド配列辺を配線基板２の短辺３Ｂに向けて配置されている。第２ないし第８のメモリ素子９Ｂ〜９Ｈも同様であり、第１のメモリ素子９Ａとパッド配列辺を同方向に向けて、各電極パッド１２Ａ〜１２Ｈが上方に向けて露出するように第１のメモリ素子９Ａ上に順に階段状に積層されている。第１ないし第８のメモリ素子９Ａ〜９Ｈはメモリ素子群２０を構成しており、パッド配列辺を同方向に向け、かつ下段側のメモリ素子９の電極パッド１２が露出するように短辺を長辺方向にずらして階段状に積層されている。
第１ないし第８のメモリ素子１２Ａ〜１２Ｈは順に階段状に積層させており、電極パッド１２が配列された一方の短辺と対向する他方の短辺側は順にひさし状に張り出している。このため、メモリ素子１２の積層体によるひさし部分の長さが長くなり、特にメモリ素子群２０の最上段に位置する第８のメモリ素子１２Ｈの反り量が大きくなりやすい。このため、封止樹脂層１８によるメモリ素子９の封止不良を招いたり、また封止樹脂層１８をモールド成形する際に加わる圧力でメモリ素子９に不良が生じるおそれがある。
このような場合にも、メモリ素子群２０を構成する複数のメモリ素子９Ａ〜９Ｈのうち、最上段に位置する第８のメモリ素子９Ｈの厚さを、その下段（直下）に位置するメモリ素子９Ｇの厚さより厚くすることが有効である。これによって、第８のメモリ素子９Ｈの反りに基づく封止不良や素子不良の発生等を抑制することが可能となる。なお、最下段の位置する第１のメモリ素子９Ａの厚さについては、前述した実施形態と同様に、その上段（直上）に位置するメモリ素子９Ｂの厚さより厚くすることが好ましい。これら以外のメモリ素子９Ｂ〜９Ｇの厚さは、メモリ素子９の積層厚の増大を防ぐ上で、メモリ素子９の製造性やワイヤボンディング性等を損なわない範囲で薄くすることが好ましい。
最下段および最上段のメモリ素子９Ａ、９Ｈ以外のメモリ素子９Ｂ〜９Ｇの厚さＴは、前述した実施形態と同様に１０〜５０μｍの範囲とすることが好ましい。最上段に位置するメモリ素子９Ｈの厚さＴ１は、他のメモリ素子９Ｂ〜９Ｇの厚さＴに対して１．１〜１．５Ｔの範囲とすることが好ましい。最下段に位置するメモリ素子９Ａの厚さＴ３は、他のメモリ素子９Ｂ〜９Ｇの厚さＴに対して１．５〜２．５Ｔの範囲とすることが好ましい。厚さの規定理由は前述した実施形態と同様である。これらによって、半導体記憶装置１の信頼性や製造歩留りを維持しつつ、薄型化と高容量化を実現することが可能となる。
上述した実施形態の半導体記憶装置１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。具体的には、実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置にも適用可能である。半導体パッケージは配線基板２の第１の主面２ａに半田ボール等からなる外部接続端子（ボール端子）が設けられることを除いて、基本的な構造は半導体記憶装置１と同様とされる。
なお、本発明の積層型半導体装置および半導体記憶装置は上記した実施形態に限定されるものではなく、配線基板上に複数の半導体素子を階段状に積層した各種の積層型半導体装置および半導体記憶装置等に適用可能である。本発明の積層型半導体装置および半導体記憶装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による半導体記憶装置を示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す半導体記憶装置の変形例を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。
符号の説明
１…半導体記憶装置、２…配線基板、５…外部接続端子、６…素子搭載部、７…接続パッド、８…パッド領域、９…メモリ素子（半導体素子）、１０…コントローラ素子（半導体素子）、１１…第１のメモリ素子群、１２…電極パッド、１３，１５，１７…金属ワイヤ、１４…第２のメモリ素子群、１８…封止樹脂層、２０…メモリ素子群。

Claims (5)

  1. 素子搭載部と接続パッドとを有する配線基板と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板の前記素子搭載部上に階段状に積層されている素子群と、
    前記素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する金属ワイヤと、
    前記素子群を前記金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備し、
    前記素子群を構成する前記複数の半導体素子のうち、最上段の前記半導体素子の厚さはその下段に位置する前記半導体素子の厚さより厚いことを特徴とする積層型半導体装置。
  2. 請求項１記載の積層型半導体装置において、
    前記素子群は、前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層された複数の前記半導体素子を備える第１の半導体素子群と、前記第１の半導体素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１の半導体素子群の階段方向とは逆方向に向けて階段状に積層された複数の前記半導体素子を備える第２の半導体素子群とを有することを特徴とする積層型半導体装置。
  3. 請求項２記載の積層型半導体装置において、
    前記第２の半導体素子群を構成する前記複数の半導体素子のうち、最上段の半導体素子の厚さをＴ１、最下段の半導体素子の厚さをＴ２、他の半導体素子の厚さをＴとし、前記第１の半導体素子群を構成する前記複数の半導体素子のうち、最下段の半導体素子の厚さをＴ３、他の半導体素子の厚さをＴとしたとき、前記第１および第２の半導体素子群はＴ１＝１．１〜１．５Ｔ、Ｔ２＝２．５〜３．５Ｔ、Ｔ３＝１．５〜２．５Ｔの条件を満足することを特徴とする積層型半導体装置。
  4. 外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
    外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１のメモリ素子群と、
    外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記第１のメモリ素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて階段状に積層されている第２のメモリ素子群と、
    前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
    前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、
    前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、
    前記第２のメモリ素子群を構成する前記複数のメモリ素子のうち、最上段の前記メモリ素子の厚さはその下段に位置する前記メモリ素子の厚さより厚いことを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、
    前記第２のメモリ素子群を構成する前記複数のメモリ素子のうち、最上段のメモリ素子の厚さをＴ１、最下段のメモリ素子の厚さをＴ２、他のメモリ素子の厚さをＴとし、前記第１のメモリ素子群を構成する前記複数のメモリ素子のうち、最下段のメモリ素子の厚さをＴ３、他の半導体素子の厚さをＴとしたとき、前記第１および第２のメモリ素子群はＴ１＝１．１〜１．５Ｔ、Ｔ２＝２．５〜３．５Ｔ、Ｔ３＝１．５〜２．５Ｔの条件を満足することを特徴とする半導体記憶装置。
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