JP2019186468A - ウエーハの加工方法 - Google Patents

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Abstract

【課題】複数のフラッシュメモリーチップが形成されたウエーハを適正に分割することができるウエーハの加工方法を提供する。【解決手段】ウエーハの加工方法は、分割予定ライン１４を切削ブレード２８で切削し第二の記憶層１０に切削溝３０を形成する切削溝形成工程と、半導体基板４に対して透過性を有する波長のレーザー光線ＬＢの集光点を分割予定ライン１４に対応する半導体基板４の内部に位置づけて半導体基板４にレーザー光線ＬＢを照射し改質層４２を形成する改質層形成工程と、半導体基板４の裏面を研削して改質層４２からクラック６０を成長させてウエーハ２を個々のフラッシュメモリーチップ１２に分割する分割工程と、個々のフラッシュメモリーチップ１２に分割されたウエーハ２の裏面２ｂにＤＡＦ６２を配設してＤＡＦ６２を支持する支持テープ６６を拡張してＤＡＦ６２をフラッシュメモリーチップ１２毎に分割するＤＡＦ分割工程とから少なくとも構成される。【選択図】図８

Description

本発明は、半導体基板の表面に金属膜と絶縁膜とが交互に複数積層された第一の記憶層と、この第一の記憶層の上面に絶縁層を結合層として金属膜と絶縁膜とが交互に複数積層された第二の記憶層とが連結されて構成される複数のフラッシュメモリーチップが分割予定ラインによって区画されたウエーハを個々のフラッシュメモリーチップに分割するウエーハの加工方法に関する。
ＩＣ、ＬＳＩ、フラッシュメモリー等のデバイスは、シリコン等の半導体基板の表面に積層されると共に分割予定ラインによって区画されてウエーハの形態で生成される。そしてウエーハは、レーザー加工装置、ダイシング装置等の加工装置によって個々のデバイスに分割され、分割された各デバイスは携帯電話、パソコン等の電気機器に利用される。
また、半導体基板に対して透過性を有する波長のレーザー光線の集光点を半導体基板の内部に位置づけて半導体基板にレーザー光線を照射して、分割予定ラインに沿って半導体基板の内部に改質層を形成し、その後、半導体基板の裏面を研削して薄化すると共に改質層からクラックを成長させてウエーハを個々のデバイスに分割する技術も提案されている（たとえば特許文献１参照。）。
特開２０１４−７３３０号公報
上記した技術は、個々のデバイスに分割されたウエーハの裏面にＤＡＦ（ダイアタッチフィルムと称される接着シート）を配設して拡張することでデバイスに対応した大きさにＤＡＦを分割することができるメリットがある。
しかし、半導体基板の表面に金属膜と絶縁膜とが交互に複数積層された第一の記憶層と、この第一の記憶層の上面に絶縁層を結合層として金属膜と絶縁膜とが交互に複数積層された第二の記憶層とが連結されて構成される複数のフラッシュメモリーチップが分割予定ラインによって区画されたウエーハを個々のフラッシュメモリーチップに分割する際に上記した技術を使用すると改質層から成長するクラックが結合層で屈折して第二の記憶層に至り、第二の記憶層を損傷させてしまい、ウエーハを個々のフラッシュメモリーチップに適正に分割できないという問題がある。
上記事実に鑑みてなされた本発明の課題は、複数のフラッシュメモリーチップが形成されたウエーハを適正に分割することができるウエーハの加工方法を提供することである。
上記課題を解決するために本発明が提供するのは以下のウエーハの加工方法である。すなわち、半導体基板の表面に金属膜と絶縁膜とが交互に複数積層された第一の記憶層と、該第一の記憶層の上面に絶縁層を結合層として金属膜と絶縁膜とが交互に複数積層された第二の記憶層とが連結されて構成される複数のフラッシュメモリーチップが分割予定ラインによって区画されたウエーハを個々のフラッシュメモリーチップに分割するウエーハの加工方法であって、分割予定ラインを切削ブレードで切削し該第二の記憶層に切削溝を形成する切削溝形成工程と、半導体基板に対して透過性を有する波長のレーザー光線の集光点を分割予定ラインに対応する半導体基板の内部に位置づけて半導体基板にレーザー光線を照射し改質層を形成する改質層形成工程と、半導体基板の裏面を研削して改質層からクラックを成長させてウエーハを個々のフラッシュメモリーチップに分割する分割工程と、個々のフラッシュメモリーチップに分割されたウエーハの裏面にＤＡＦを配設してＤＡＦを支持する支持テープを拡張してＤＡＦをフラッシュメモリーチップ毎に分割するＤＡＦ分割工程と、から少なくとも構成されるウエーハの加工方法である。
該切削溝形成工程において、切削溝は該結合層に至るのが好ましい。
本発明が提供するウエーハの加工方法は、分割予定ラインを切削ブレードで切削し第二の記憶層に切削溝を形成する切削溝形成工程と、半導体基板に対して透過性を有する波長のレーザー光線の集光点を分割予定ラインに対応する半導体基板の内部に位置づけて半導体基板にレーザー光線を照射し改質層を形成する改質層形成工程と、半導体基板の裏面を研削して改質層からクラックを成長させてウエーハを個々のフラッシュメモリーチップに分割する分割工程と、個々のフラッシュメモリーチップに分割されたウエーハの裏面にＤＡＦを配設してＤＡＦを支持する支持テープを拡張してＤＡＦをフラッシュメモリーチップ毎に分割するＤＡＦ分割工程と、から少なくとも構成されているので、改質層から成長するクラックが屈折することなく切削溝に導かれ、ウエーハを個々のフラッシュメモリーチップに適正に分割することができる。
（ａ）ダイシング装置のチャックテーブルにウエーハが載置される状態を示す斜視図、（ｂ）ウエーハの断面図。 切削溝形成工程が実施されている状態を示す斜視図。 切削溝が形成されたウエーハの断面図。 ウエーハの表面に保護テープが配設され、レーザー加工装置のチャックテーブルにウエーハが載置される状態を示す斜視図。 改質層形成工程が実施されている状態を示す斜視図。 切削溝および改質層が形成されたウエーハの断面図。 分割工程が実施されている状態を示す斜視図。 （ａ）個々のフラッシュメモリーチップに分割されたウエーハの斜視図、（ｂ）個々のフラッシュメモリーチップに分割されたウエーハの断面図。 個々のフラッシュメモリーチップに分割されたウエーハの裏面にＤＡＦが配設される状態を示す斜視図。 個々のフラッシュメモリーチップに分割されたウエーハの表面から保護テープが除去された状態を示す斜視図。 フラッシュメモリーチップ毎にＤＡＦが分割されている状態を示す斜視図。
以下、本発明に係るウエーハの加工方法の実施形態について図面を参照しつつ説明する。
図１には、本発明に係るウエーハの加工方法によって加工され得るウエーハ２が示されている。円盤状のウエーハ２は、半導体基板４の表面に金属膜と絶縁膜とが交互に複数積層された第一の記憶層６と、第一の記憶層６の上面に絶縁層を結合層８として金属膜と絶縁膜とが交互に複数積層された第二の記憶層１０とが連結されて構成される複数のフラッシュメモリーチップ１２を有している。これら複数のフラッシュメモリーチップ１２は、格子状の分割予定ライン１４によって区画されている。
ウエーハ２の半導体基板４としては、たとえば、厚み４００μｍ程度のシリコン基板を用いることができる。第一の記憶層６および第二の記憶層１０としては、金属膜と絶縁膜とが交互に合計４８層積層された厚み１０μｍ程度のものや、あるいは金属膜と絶縁膜とが交互に合計３２層積層された厚み８μｍ程度のものでよい。また、結合層８としては、厚み１μｍ程度の窒化膜やＳｉＯ２膜等を用いることができる。
図示の実施形態では、まず、分割予定ライン１４を切削ブレードで切削し第二の記憶層１０に切削溝を形成する切削溝形成工程を実施する。切削溝形成工程は、たとえば図１および図２に一部を示すダイシング装置１６を用いて実施することができる。ダイシング装置１６は、ウエーハ２を吸引保持するチャックテーブル１８と、チャックテーブル１８に吸引保持されたウエーハ２を切削する切削手段２０（図２参照。）とを備える。
図１に示すとおり、チャックテーブル１８の上端部分には、吸引手段（図示していない。）に接続された多孔質の円形の吸着チャック２２が配置され、チャックテーブル１８においては、吸引手段で吸着チャック２２の上面に吸引力を生成し、上面に載せられたウエーハ２を吸引保持するようになっている。また、チャックテーブル１８は上下方向に延びる軸線を中心としてチャックテーブル用モータ（図示していない。）によって回転され、かつ図１に矢印Ｘで示すＸ軸方向にＸ軸送り手段（図示していない。）によって進退される。
図２に示すとおり、切削手段２０は、Ｘ軸方向に直交するＹ軸方向（図２に矢印Ｙで示す方向）に延びるスピンドルハウジング２４と、Ｙ軸方向を軸心として回転自在にスピンドルハウジング２４に支持されたスピンドル２６と、スピンドル２６を回転させるスピンドル用モータ（図示していない。）と、スピンドル２６の先端に装着された環状の切削ブレード２８とを含む。スピンドルハウジング２４は、Ｙ軸方向にＹ軸送り手段（図示していない。）によって進退され、上下方向に昇降手段（図示していない。）によって昇降されるようなっている。なお、Ｘ軸方向およびＹ軸方向が規定する平面は実質上水平である。
図１（ａ）に示すとおり、切削溝形成工程では、まず、ウエーハ２の表面２ａを上に向けて、チャックテーブル１８の上面でウエーハ２を吸引保持する。次いで、ダイシング装置１６の撮像手段（図示していない。）で上方からウエーハ２を撮像し、撮像手段で撮像したウエーハ２の画像に基づいて、分割予定ライン１４をＸ軸方向に整合させると共に、Ｘ軸方向に整合させた分割予定ライン１４の上方に切削ブレード２８を位置づける。次いで、図２に矢印Ａで示す方向に切削ブレード２８を回転させる。次いで、スピンドルハウジング２４を下降させ、Ｘ軸方向に整合させた分割予定ライン１４に切削ブレード２８の刃先を切り込ませると共に、切削手段２０に対してチャックテーブル１８を相対的に所定の送り速度でＸ軸方向に加工送りすることによって、分割予定ライン１４に沿って第二の記憶層１０に切削溝３０を形成する切削加工を施す。この切削溝３０の幅は、たとえば２０μｍ程度である。また、切削溝３０の深さは、少なくとも第二の記憶層１０の厚みと同じ深さ（たとえば８μｍ程度や１０μｍ程度）とし、好ましくは結合層８に至る深さ（たとえば９μｍ程度や１１μｍ程度）とする。あるいは図３に示すとおり、切削溝３０は結合層８を越えて第一の記憶層６にまで至っていてもよい。
次いで、分割予定ライン１４のＹ軸方向の間隔の分だけ、チャックテーブル１８に対してスピンドルハウジング２４を相対的にＹ軸方向に割り出し送りする。そして、切削加工と割り出し送りとを交互に繰り返すことにより、Ｘ軸方向に整合させた分割予定ライン１４のすべてに沿って切削溝３０を形成する。また、チャックテーブル１８を９０度回転させた上で、切削加工と割り出し送りとを交互に繰り返すことにより、先に切削溝３０を形成した分割予定ライン１４と直交する分割予定ライン１４のすべてに沿って切削溝３０を形成する。このようにして切削溝形成工程を実施し、格子状の分割予定ライン１４に沿って格子状に切削溝３０を形成する。
切削溝形成工程を実施した後、半導体基板４に対して透過性を有する波長のレーザー光線の集光点を分割予定ライン１４に対応する半導体基板４の内部に位置づけて半導体基板４にレーザー光線を照射し改質層を形成する改質層形成工程を実施する。改質層形成工程は、たとえば図４および図５に一部を示すレーザー加工装置３２を用いて実施することができる。レーザー加工装置３２は、ウエーハ２を吸引保持するチャックテーブル３４と、チャックテーブル３４に吸引保持されたウエーハ２にパルスレーザー光線ＬＢを照射する集光器３６（図５参照。）とを備える。図４に示すとおり、チャックテーブル３４の上端部分には、吸引手段（図示していない。）に接続された多孔質の円形の吸着チャック３８が配置されている。また、チャックテーブル３４は、回転自在に構成されていると共に、Ｘ軸方向およびＹ軸方向に進退自在に構成されている。
図４を参照して説明を続けると、改質層形成工程では、まず、格子状に切削溝３０を形成したウエーハ２の表面２ａに、フラッシュメモリーチップ１２を保護する円形の保護テープ４０を貼着して配設する。次いで、ウエーハ２の裏面２ｂを上に向けて、チャックテーブル３４の上面でウエーハ２を吸引保持する。次いで、レーザー加工装置３２の撮像手段（図示していない。）で上方からウエーハ２を撮像し、撮像手段で撮像したウエーハ２の画像に基づいて、分割予定ライン１４をＸ軸方向に整合させると共に、Ｘ軸方向に整合させた分割予定ライン１４の上方に集光器３６を位置づける。このとき、ウエーハ２の裏面２ｂが上を向き、分割予定ライン１４が形成されている表面２ａは下を向いているが、レーザー加工装置３２の撮像手段が、ウエーハ２に赤外線を照射する赤外線照射手段と、赤外線照射手段により照射された赤外線を捕らえる光学系と、光学系が捕らえた赤外線に対応する電気信号を出力する撮像素子（赤外線ＣＣＤ）とを含むことにより、ウエーハ２の裏面２ｂから透かして表面２ａの分割予定ライン１４を撮像することができる。
次いで、レーザー加工装置３２の集光点位置調整手段（図示していない。）で集光器３６を昇降させ、分割予定ライン１４に対応する半導体基板４の内部にパルスレーザー光線ＬＢの集光点を位置づける。次いで図５に示すとおり、集光器３６に対してチャックテーブル３４を相対的に所定の送り速度でＸ軸方向に加工送りしながら、半導体基板４に対して透過性を有する波長のパルスレーザー光線ＬＢを集光器３６から照射することによって、分割予定ライン１４に沿って半導体基板４の内部に改質層４２を形成する改質層形成加工を施す。なお、改質層４２は半導体基板４の内部に形成され実質的に裏面に現れないがイメージを鎖線で表現した。改質層４２は、周囲よりも強度が小さく、また図６に示すとおり、半導体基板４の厚み方向に延びている。次いで、分割予定ライン１４のＹ軸方向の間隔の分だけ、集光器３６に対してチャックテーブル３４を相対的にＹ軸方向に割り出し送りする。そして、改質層形成加工と割り出し送りとを交互に繰り返すことにより、Ｘ軸方向に整合させた分割予定ライン１４のすべてに沿って半導体基板４の内部に改質層４２を形成する。また、チャックテーブル３４を９０度回転させた上で、改質層形成加工と割り出し送りとを交互に繰り返すことにより、先に改質層４２を形成した分割予定ライン１４と直交する分割予定ライン１４のすべてに沿って半導体基板４の内部に改質層４２を形成する。このようにして改質層形成工程を実施し、格子状の分割予定ライン１４に沿って半導体基板４の内部に格子状に改質層４２を形成する。このような改質層形成工程は、たとえば以下の加工条件で実施することができる。
パルスレーザー光線の波長 ：１０６４ｎｍ
繰り返し周波数 ：８０ｋＨｚ
平均出力 ：１．０Ｗ
送り速度 ：４００ｍｍ／ｓ
改質層形成工程を実施した後、半導体基板４の裏面（ウエーハ２の裏面２ｂ）を研削して改質層４２からクラックを成長させてウエーハ２を個々のフラッシュメモリーチップ１２に分割する分割工程を実施する。分割工程は、たとえば、図７に一部を示す研削装置４４を用いて実施することができる。研削装置４４は、ウエーハ２を吸引保持するチャックテーブル４６と、チャックテーブル４６に吸引保持されたウエーハ２を研削する研削手段４８とを備える。
チャックテーブル４６は、上面でウエーハ２を吸引保持するように構成されていると共に回転自在に構成されている。研削手段４８は、スピンドル用モータ（図示していない。）に連結され、かつ上下方向に延びるスピンドル５０と、スピンドル５０の下端に固定された円板状のホイールマウント５２とを含む。ホイールマウント５２の下面にはボルト５４により環状の研削ホイール５６が固定されている。研削ホイール５６の下面の外周縁部には、周方向に間隔をおいて環状に配置された複数の研削砥石５８が固定されている。
図７を参照して説明を続けると、分割工程では、まず、ウエーハ２の裏面２ｂを上に向けて、チャックテーブル４６の上面でウエーハ２を吸引保持する。次いで、上方からみて反時計回りに所定の回転速度（たとえば３００ｒｐｍ）でチャックテーブル４６を回転させる。また、上方からみて反時計回りに所定の回転速度（たとえば６０００ｒｐｍ）でスピンドル５０を回転させる。次いで、研削装置４４の昇降手段（図示していない。）でスピンドル５０を下降させ、ウエーハ２の裏面２ｂに研削砥石５８を接触させる。その後、所定の研削送り速度（たとえば１．０μｍ／ｓ）でスピンドル５０を下降させる。これによって、ウエーハ２の裏面２ｂを研削してウエーハ２を所定の厚み（たとえば１００μｍ程度）に仕上げることができる。
また、ウエーハ２の研削時には、研削送りによる所定の押圧力がウエーハ２に作用するため、半導体基板４の内部に形成された改質層４２からクラック６０がウエーハ２の厚み方向に成長する。図示の実施形態では図８（ｂ）に示すとおり、切削溝形成工程において結合層８を越えて第一の記憶層６にまで至る切削溝３０が形成されているので、改質層４２から成長して第一の記憶層６に至るクラック６０は屈折することなく切削溝３０に導かれる。したがって図８（ａ）に示すとおり、格子状に形成された改質層４２から成長した格子状のクラック６０を分割起点として、ウエーハ２を個々のフラッシュメモリーチップ１２に分割予定ライン１４に沿って適正に分割することができる。また、改質層４２から成長したクラック６０が分割起点であるので、隣接するフラッシュメモリーチップ１２同士の間隔は実質上ゼロである。なお、切削溝３０の深さが少なくとも第二の記憶層１０の厚みと同じ深さであれば、改質層４２から成長するクラック６０が結合層８で屈折することはない。また、図示の実施形態では、研削によって改質層４２が除去されている例を示しているが、改質層４２が除去されておらず分割起点が改質層４２を含んでいてもよい。
分割工程を実施した後、個々のフラッシュメモリーチップ１２に分割されたウエーハ２の裏面２ｂにＤＡＦを配設して、ＤＡＦを支持する支持テープを拡張してＤＡＦをフラッシュメモリーチップ１２毎に分割するＤＡＦ分割工程を実施する。ＤＡＦ分割工程では、まず、ウエーハ２と同じ直径を有する円形のＤＡＦ６２を準備する。図示の実施形態では図９に示すとおり、ＤＡＦ６２は、周縁が環状のフレーム６４に固定された円形の支持テープ６６の中央部分に支持されている。そして、個々のフラッシュメモリーチップ１２に分割されたウエーハ２の裏面２ｂにＤＡＦ６２を貼着して配設する。この際、ウエーハ２は個々のフラッシュメモリーチップ１２に分割されているが、保護テープ４０によって円盤状のウエーハ２の形態が維持されている。次いで図１０に示すとおり、個々のフラッシュメモリーチップ１２に分割されたウエーハ２の表面２ａから保護テープ４０を除去する。なお、図１０には、切削溝３０やクラック６０等から構成される分割ラインを符号６８で示している。
次いで、ＤＡＦ６２を支持する支持テープ６６を拡張してＤＡＦ６２をフラッシュメモリーチップ１２毎に分割する。このＤＡＦ６２の分割は、たとえば図１１に一部を示す拡張装置７０を用いて実施することができる。拡張装置７０は、円筒状の拡張ドラム７２と、拡張ドラム７２の径方向外方に昇降自在に配置された環状の保持部材７４と、保持部材７４の上端外周縁に周方向に間隔をおいて付設された複数のクランプ７６とを含む。拡張ドラム７２の直径は、ウエーハ２の直径よりも大きく、かつフレーム６４の内径よりも小さい。また、保持部材７４の内径および外径はフレーム６４の内径および外径に対応して形成され、保持部材７４の上面にフレーム６４を載置できるようになっている。
図１１を参照して説明を続けると、まず、個々のフラッシュメモリーチップ１２に分割されたウエーハ２を上に向けて、フレーム６４を保持部材７４の上面に載置する。この際、保持部材７４の上面は、図１１において実線で示す拡張ドラム７２の上端とほぼ同じ高さに位置づけられている。次いで、フレーム６４を複数のクランプ７６で固定する。次いで保持部材７４をエアシリンダ等の昇降手段（図示していない。）によって下降させる。そうすると、保持部材７４と共にフレーム６４も下降するので、フレーム６４に固定されている支持テープ６６は相対的に上昇する拡張ドラム７２によって拡張され、支持テープ６６には放射状張力が作用することになる。これによって、図１１に二点鎖線で示すとおり、隣接するフラッシュメモリーチップ１２同士の間隔が広がると共に、分割されたウエーハ２の裏面２ｂに配設されたＤＡＦ６２は、個々のフラッシュメモリーチップ１２に追随して、個々のフラッシュメモリーチップ１２の周縁に沿って適正に（きれいに）分割される。そして、裏面にＤＡＦ６２が装着された個々のフラッシュメモリーチップ１２は、接着シートであるＤＡＦ６２を介してプリント基板（図示していない。）等に実装される。
以上のとおり図示の実施形態では、分割工程において改質層４２から成長するクラック６０が屈折することなく切削溝３０に導かれるので、ウエーハ２を個々のフラッシュメモリーチップ１２に分割予定ライン１４に沿って適正に分割することができる。また、図示の実施形態では、改質層４２から成長したクラック６０を分割起点としているので、隣接するフラッシュメモリーチップ１２同士の間隔を実質上ゼロにすることができる。さらに、図示の実施形態では、ＤＡＦ分割工程において個々のフラッシュメモリーチップ１２の周縁に沿ってＤＡＦ６２を適正に（きれいに）分割することができる。
なお、切削溝形成工程を実施する前に、ウエーハ２の裏面２ｂにＤＡＦ６２を配設し、切削溝形成工程において第二の記憶層１０だけでなく第一の記憶層６および半導体基板４と共にＤＡＦ６２も切削することが考えられるところ、ウエーハ２の裏面２ｂにＤＡＦ６２を配設した状態では、切削の際にＤＡＦ６２の接着層の弾性によってウエーハ２が揺らいでしまうので、ウエーハ２の裏面２ｂ側においてウエーハ２の内部にクラックが生じてしまい、フラッシュメモリーチップ１２の品質に悪影響を及ぼすおそれがある。しかし、図示の実施形態では、切削溝形成工程においてウエーハ２の裏面２ｂにＤＡＦ６２を配設せず、かつ第二の記憶層１０に切削溝３０を形成するので、ウエーハ２の裏面２ｂ側においてウエーハ２の内部にクラックが生じることはない。
２：ウエーハ
４：半導体基板
６：第一の記憶層
８：結合層
１０：第二の記憶層
１２：フラッシュメモリーチップ
３０：切削溝
４２：改質層
６０：クラック
６２：ＤＡＦ

Claims (2)

  1. 半導体基板の表面に金属膜と絶縁膜とが交互に複数積層された第一の記憶層と、該第一の記憶層の上面に絶縁層を結合層として金属膜と絶縁膜とが交互に複数積層された第二の記憶層とが連結されて構成される複数のフラッシュメモリーチップが分割予定ラインによって区画されたウエーハを個々のフラッシュメモリーチップに分割するウエーハの加工方法であって、
    分割予定ラインを切削ブレードで切削し該第二の記憶層に切削溝を形成する切削溝形成工程と、
    半導体基板に対して透過性を有する波長のレーザー光線の集光点を分割予定ラインに対応する半導体基板の内部に位置づけて半導体基板にレーザー光線を照射し改質層を形成する改質層形成工程と、
    半導体基板の裏面を研削して改質層からクラックを成長させてウエーハを個々のフラッシュメモリーチップに分割する分割工程と、
    個々のフラッシュメモリーチップに分割されたウエーハの裏面にＤＡＦを配設してＤＡＦを支持する支持テープを拡張してＤＡＦをフラッシュメモリーチップ毎に分割するＤＡＦ分割工程と、
    から少なくとも構成されるウエーハの加工方法。
  2. 該切削溝形成工程において、切削溝は該結合層に至る請求項１記載のウエーハの加工方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240004698A (ko) 2021-05-28 2024-01-11 니뽄 다바코 산교 가부시키가이샤 정보 처리 방법, 정보 처리 단말, 및 정보 처리 시스템

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115770960A (zh) * 2021-11-25 2023-03-10 湖南大学 一种含背金层半导体材料的复合切割工艺
CN114986358B (zh) * 2022-05-27 2024-04-09 深圳市奥伦德元器件有限公司 芯片划片方法、设备、控制器及计算机可读存储介质

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176849A (ja) * 2008-01-23 2009-08-06 Toshiba Corp 積層型半導体装置と半導体記憶装置
JP2011066417A (ja) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
JP2013080972A (ja) * 2005-11-10 2013-05-02 Renesas Electronics Corp 半導体装置の製造方法
JP2013258236A (ja) * 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd 接着フィルムの破断方法
JP2015133435A (ja) * 2014-01-15 2015-07-23 株式会社ディスコ ウエーハの加工方法
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
JP2016111293A (ja) * 2014-12-10 2016-06-20 株式会社東京精密 ウェハ分割方法及びウェハ分割装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134454A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置の製造方法
JP5155030B2 (ja) * 2008-06-13 2013-02-27 株式会社ディスコ 光デバイスウエーハの分割方法
JP2010010595A (ja) * 2008-06-30 2010-01-14 Oki Data Corp 複合半導体装置、プリントヘッド及び画像形成装置
JP6029347B2 (ja) 2012-06-26 2016-11-24 株式会社ディスコ ウエーハの加工方法
US9460966B2 (en) * 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
JP2015207604A (ja) * 2014-04-17 2015-11-19 株式会社ディスコ ウェーハの加工方法
JP6305853B2 (ja) * 2014-07-08 2018-04-04 株式会社ディスコ ウエーハの加工方法
JP2016115800A (ja) * 2014-12-15 2016-06-23 株式会社ディスコ ウエーハの加工方法
JP6716263B2 (ja) * 2016-01-22 2020-07-01 株式会社ディスコ ウエーハの加工方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080972A (ja) * 2005-11-10 2013-05-02 Renesas Electronics Corp 半導体装置の製造方法
JP2009176849A (ja) * 2008-01-23 2009-08-06 Toshiba Corp 積層型半導体装置と半導体記憶装置
JP2011066417A (ja) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd ３次元半導体メモリ装置及びその製造方法
JP2013258236A (ja) * 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd 接着フィルムの破断方法
JP2015133435A (ja) * 2014-01-15 2015-07-23 株式会社ディスコ ウエーハの加工方法
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
JP2016111293A (ja) * 2014-12-10 2016-06-20 株式会社東京精密 ウェハ分割方法及びウェハ分割装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240004698A (ko) 2021-05-28 2024-01-11 니뽄 다바코 산교 가부시키가이샤 정보 처리 방법, 정보 처리 단말, 및 정보 처리 시스템

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