JP2002033449A - 半導体記憶装置モジュールおよびモジュールシステム - Google Patents

Abstract

(57)【要約】 【課題】 信号伝送路に付随する寄生容量および寄生イ
ンダクタンスを低減して、信号波形の歪みを低減した半
導体記憶装置モジュールを提供する。 【解決手段】 メモリモジュール２１は、多層配線基板
１上に４個のＤＲＡＭ２２が、それらの外部端子の配設
方向に合わせて一列に配設され、多層配線基板１の２つ
の長辺に沿って、モジュールの基板端子群ＴＧＡおよび
ＴＧＢが対をなすように配設されている。そして、ＤＲ
ＡＭ２２は、一方の長辺から延在する外部端子ＯＴ１〜
ＯＴ４と、他方の長辺から延在する外部端子ＯＴ２１〜
ＯＴ２４を有している。そして、ＤＲＡＭ２２に対して
は、モジュールの基板端子群ＴＧＡのうち、基板端子Ｔ
Ａ１〜ＴＡ４および基板端子ＴＡ２１〜ＴＡ２４が接続
され、また、基板端子群ＴＧＢのうち、基板端子ＴＢ１
〜ＴＢ４および基板端子ＴＢ２１〜ＴＢ２４が接続され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置モジ
ュールに関し、特に高速動作に対応した半導体記憶装置
モジュールの構成に関する。

【０００２】

【従来の技術】半導体装置の高速化に伴い、半導体装置
相互の間で授受される信号速度も高速化される。特に、
信号がデジタル信号である場合には、信号の立上がりお
よび立下がり時間が短くなる。

【０００３】信号の立上がりおよび立下がり時間が短く
なると、半導体装置が搭載されるプリント基板上の信号
に歪みが生じやすくなる。この歪みの例としては、オー
バーシュート電圧やアンダーシュート電圧が大きくなる
場合や、信号波形が所定のレベルまで上昇する際に、波
形が階段状になる場合がある。

【０００４】ここで、複数の半導体記憶装置が搭載され
る半導体記憶装置モジュールを複数個実装する場合を例
に採れば、通常は複数の半導体記憶装置モジュールに共
通して入力される信号を出力するドライバ回路の出力イ
ンピーダンスと、当該信号が伝送される伝送路の特性イ
ンピーダンスとを整合させる。しかし、伝送路の各モジ
ュールへの分岐線に付随する寄生容量および寄生インダ
クタンスによって、ドライバ回路と伝送路との間でイン
ピーダンスの不整合が生じ、信号の反射が発生して信号
が歪む場合がある。

【０００５】そして、信号の反射が生じると、信号波形
にオーバーシュートやアンダーシュートが生じやすくな
り、オーバーシュート電圧やアンダーシュート電圧が大
きくなると、それに伴って発生するリンギングが、当該
信号を受ける回路の閾値を超えた場合、偽信号となって
スプリアス（擬似）スイッチングを引き起こす。

【０００６】なお、寄生容量および寄生インダクタンス
の値が大きい場合はその歪みがより大きくなり、また、
同一伝送線路上に分岐が多い場合にも歪みは大きくな
る。

【０００７】

【発明が解決しようとする課題】以上説明したように、
半導体装置の高速化に伴って、信号伝送路に付随する寄
生容量および寄生インダクタンスによって、ドライバ回
路と伝送路との間でインピーダンスの不整合が生じ、信
号の反射が発生して信号が歪み、信号波形にオーバーシ
ュートやアンダーシュートが生じやすくなるという問題
があった。

【０００８】本発明は上記のような問題点を解消するた
めになされたもので、信号伝送路に付随する寄生容量お
よび寄生インダクタンスを低減して、信号波形の歪みを
低減した半導体記憶装置モジュールを提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体記憶装置モジュールは、配線基板と、前記配
線基板の少なくとも１の主面上に配設され、複数の外部
端子を有する少なくとも１の半導体記憶装置と、前記複
数の外部端子のそれぞれに対応して、前記配線基板の対
向する２辺に線対称に配設された、複数の第１の基板端
子および複数の第２の基板端子と、前記複数の外部端子
の１つと、これに対応する前記複数の第１および第２の
基板端子の１対とを電気的に接続する配線とを備えてい
る。

【００１０】本発明に係る請求項２記載の半導体記憶装
置モジュールは、前記少なくとも１の半導体記憶装置が
複数であって、前記複数の半導体記憶装置の前記複数の
外部端子および前記複数の第１および第２の基板端子
は、同一方向に沿って配設される。

【００１１】本発明に係る請求項３記載の半導体記憶装
置モジュールは、前記複数の半導体記憶装置が互いに平
行に複数列で配設される。

【００１２】本発明に係る請求項４記載の半導体記憶装
置モジュールは、前記配線基板が第１および第２の主面
を有し、前記第１の主面には、前記複数の半導体記憶装
置のうち少なくとも１つを含む第１群の半導体記憶装置
と、前記第１群の半導体記憶装置の前記複数の外部端子
に対応する前記複数の第１および第２の基板端子とが配
置されるとともに、前記第１の主面に設けられた前記第
１および第２の基板端子を接続する前記配線が配置さ
れ、前記第２の主面には、前記複数の半導体記憶装置の
うち少なくとも１つを含む第２群の半導体記憶装置と、
前記第２群の半導体記憶装置の前記複数の外部端子に対
応する前記複数の第１および第２の基板端子とが配置さ
れるとともに、前記第２の主面に設けられた前記第１お
よび第２の基板端子を接続する前記配線が配置されてい
る。

【００１３】本発明に係る請求項５記載のモジュールシ
ステムは、請求項１記載の半導体記憶装置モジュールを
複数搭載するモジュールシステムであって、前記複数の
半導体記憶装置モジュールどうしを電気的に接続する前
記少なくとも１の第１のコネクタと、前記少なくとも１
の第１のコネクタおよび該少なくとも１の第１のコネク
タに接続された前記複数の半導体記憶装置モジュールと
を搭載する支持台とを備え、前記少なくとも１の第１の
コネクタは、前記複数の第１および第２の基板端子が配
列された方向に平行な２辺の側面のそれぞれに、前記第
１および第２の基板端子を接続する接続部を有してい
る。

【００１４】本発明に係る請求項６記載のモジュールシ
ステムは、前記支持台が前記複数の半導体記憶装置モジ
ュールの配列方向の両端部に固定して配設された２つの
第２のコネクタを有し、前記２つの第２のコネクタのう
ち少なくとも一方は、前記複数の半導体記憶装置モジュ
ールのうち、少なくとも１の第１のコネクタに接続され
ていない前記複数の第１および第２の基板端子の何れか
に接続されている。

【００１５】本発明に係る請求項７記載のモジュールシ
ステムは、それぞれ一方端が前記複数の第１および第２
の基板端子の何れかに、他方端が前記複数の第１および
第２の基板端子の何れかに前記少なくとも１の第１のコ
ネクタを介して電気的に接続される抵抗素子を複数搭載
した抵抗モジュールをさらに備えている。

【００１６】本発明に係る請求項８記載のモジュールシ
ステムは、請求項１記載の半導体記憶装置モジュールを
複数有し、複数の前記半導体記憶装置モジュールの前記
主面どうしが対面するように配設されたモジュールシス
テムであって、前記モジュールシステムは、基板と接続
構造とを有し、前記複数の半導体記憶装置モジュール
は、前記基板に搭載された少なくとも１の第１のコネク
タに前記複数の第１の基板端子が接続される少なくとも
１の第１のモジュールと、前記基板に搭載された少なく
とも１の第２のコネクタに前記複数の第２の基板端子が
接続される少なくとも１の第２のモジュールとに分けら
れ、前記少なくとも１の第１のモジュールの、前記複数
の第２の基板端子は、少なくとも１の第３のコネクタに
接続され、前記少なくとも１の第２のモジュールの、前
記複数の第１の基板端子は、少なくとも１の第４のコネ
クタに接続され、前記少なくとも１の第３および第４の
コネクタは、前記接続構造によって電気的に接続され、
前記少なくとも１の第１および第２のモジュールは交互
に配設されるものである。

【００１７】本発明に係る請求項９記載のモジュールシ
ステムは、前記接続構造が、前記少なくとも１の第３お
よび第４のコネクタを搭載し、その主面表面または内部
に配設された配線によって前記少なくとも１の第３およ
び第４のコネクタを電気的に接続する接続基板である。

【００１８】本発明に係る請求項１０記載のモジュール
システムは、前記少なくとも１の第１および第２のモジ
ュールが、前記少なくとも１の半導体記憶装置が配設さ
れた側のそれぞれの主面が、相反する方向を向くように
対をなして配設される。

【００１９】本発明に係る請求項１１記載のモジュール
システムは、前記第１および第２のモジュールが、前記
少なくとも１の半導体記憶装置が配設された側のそれぞ
れの主面が、同一方向を向くように配設される。

【００２０】本発明に係る請求項１２記載のモジュール
システムは、前記第１および第２のモジュールが、それ
ぞれの主面が、前記基板の主面に対して垂直に配設され
る。

【００２１】本発明に係る請求項１３記載のモジュール
システムは、前記第１および第２のモジュールは、それ
ぞれの主面が、前記基板の主面に対して傾斜して配設さ
れる、請求項８記載のモジュールシステム。

【００２２】

【発明の実施の形態】＜Ａ．実施の形態＞ ＜Ａ−１．基本構成＞図１は、本発明に係る半導体記憶
装置モジュールの基本構成を示す平面図であり、多層配
線基板（Multilayer Printed Circuit Board）１上に、
４個のＤＲＡＭ（Dynamic Random Access Memory）２２
が搭載されたメモリモジュール２１を示している。

【００２３】多層配線基板１は、ガラスエポキシを材料
とする基板を複数層（例えば６〜８層）積層した基板で
あり、４個のＤＲＡＭ２２を、それらの外部端子の配設
方向に合わせて一列に配設するように、細長い矩形状と
なっている。そして、多層配線基板１の２つの長辺に沿
って、モジュールの基板端子群ＴＧＡおよびＴＧＢが対
をなすように配設されている。

【００２４】ここで、ＤＲＡＭ２２は、いわゆるＴＳＯ
Ｐ（Thin Small Outline Package）のタイプ２と呼称さ
れるパッケージであり、長辺の２方向に外部端子が配設
されている。なお、ＤＲＡＭ２２は、実際のパッケージ
を模式的に示しており、外部端子の個数や形状は簡略化
されている。

【００２５】また、ＤＲＡＭ２２は何れも同じ構造であ
り、以下の説明においては最端部のＤＲＡＭ２２を採り
上げて説明し、他のＤＲＡＭ２２については説明を省略
する。

【００２６】図１に示すＤＲＡＭ２２は、その一方の長
辺から延在する外部端子ＯＴ１〜ＯＴ４と、その他方の
長辺から延在する外部端子ＯＴ２１〜ＯＴ２４を有して
いる。

【００２７】なお、外部端子ＯＴ１〜ＯＴ４および外部
端子ＯＴ２１〜ＯＴ２４は、何れも、多層配線基板１上
にそれぞれに対応して配設された電極（図示せず）上に
電気的に接続される。

【００２８】そして、ＤＲＡＭ２２に対しては、モジュ
ールの基板端子群ＴＧＡのうち、基板端子ＴＡ１〜ＴＡ
４および基板端子ＴＡ２１〜ＴＡ２４が接続され、ま
た、基板端子群ＴＧＢのうち、基板端子ＴＢ１〜ＴＢ４
および基板端子ＴＢ２１〜ＴＢ２４が接続される構成と
なっている。

【００２９】以下、各端子間の接続について説明する。
図１に示すように、モジュールの基板端子ＴＡ１はＤＲ
ＡＭ２２の外部端子ＯＴ１およびモジュールの基板端子
ＴＢ１に、多層配線基板１の上主面上に配設されたプリ
ント配線ＰＬ１によって電気的に接続される構成となっ
ている。

【００３０】より具体的には、基板端子ＴＡ１と外部端
子ＯＴ１が接続される電極（図示せず）との間、および
外部端子ＯＴ１が接続される電極と基板端子ＴＢ１との
間が、多層配線基板１の上主面上に配設されたプリント
配線ＰＬ１によって接続される。

【００３１】同様に、基板端子ＴＡ２１は外部端子ＯＴ
２１および基板端子ＴＢ２１にプリント配線ＰＬ２１に
よって電気的に接続され、基板端子ＴＡ２は外部端子Ｏ
Ｔ２および基板端子ＴＢ２にプリント配線ＰＬ２によっ
て電気的に接続され、基板端子ＴＡ２２は外部端子ＯＴ
２２および基板端子ＴＢ２２にプリント配線ＰＬ２２に
よって電気的に接続され、基板端子ＴＡ３は外部端子Ｏ
Ｔ３および基板端子ＴＢ３にプリント配線ＰＬ３によっ
て電気的に接続され、基板端子ＴＡ２３は外部端子ＯＴ
２３および基板端子ＴＢ２３にプリント配線ＰＬ２３に
よって電気的に接続され、基板端子ＴＡ４は外部端子Ｏ
Ｔ４および基板端子ＴＢ４にプリント配線ＰＬ４によっ
て電気的に接続され、基板端子ＴＡ２４は外部端子ＯＴ
２４および基板端子ＴＢ２４にプリント配線ＰＬ２４に
よって電気的に接続されている。

【００３２】そして、各プリント配線ＰＬ１〜ＰＬ４お
よびＰＬ２１〜ＰＬ２４は何れも短い距離で各端子間を
接続するように配設されている。

【００３３】なお、以上の説明においては、メモリモジ
ュール２１には複数のＤＲＡＭ２２が配設されることを
前提としたが、半導体記憶装置を１つだけ配設するメモ
リモジュールに対しても、本発明の適用は可能であるこ
とは言うまでもない。

【００３４】＜Ａ−１−１．配線レイアウトの変形例１
＞以上の説明においては、基板端子ＴＡ１〜ＴＡ４とＴ
Ｂ１〜ＴＢ４との間、および基板端子ＴＡ２１〜ＴＡ２
４とＴＢ２１〜ＴＢ２４との間は、何れも多層配線基板
１上に配設されるプリント配線ＰＬ１〜ＰＬ４およびプ
リント配線ＰＬ２１〜ＰＬ２４によって接続されるもの
として説明したが、これに限定されるものではない。

【００３５】図２は、図１に示すメモリモジュール２１
を、基板端子ＴＡ１とＴＢ１とを結ぶＸ−Ｘ線で切断し
た状態に対応する断面図である。図２に示すように、基
板端子ＴＡ１は多層配線基板１の上主面上に配設された
プリント配線ＰＬ１によって、外部端子ＯＴ１が接続さ
れる電極ＥＰ１に接続されるが、電極ＥＰ１と基板端子
ＴＢ１との間は、多層配線基板１内の下層の基板（図示
せず）上に配設されたプリント配線ＰＬ１Ａによって接
続されている。

【００３６】ここで、プリント配線ＰＬ１とＰＬ１Ａと
の接続は、多層配線基板１の主面表面から内部にかけて
形成され、プリント配線ＰＬ１Ａに達するコンタクトホ
ールによって接続すれば良い。なお、当該コンタクトホ
ール内に導体を充填し、当該導体によりプリント配線Ｐ
Ｌ１とＰＬ１Ａとを接続しても良いが、コンタクトホー
ルの内壁を導体層で覆い、当該導体層によってプリント
配線ＰＬ１とＰＬ１Ａとを接続しても良い。また、コン
タクトホールは図２のように未貫通ホールであっても良
いが、貫通ホールであっても良い。

【００３７】また、プリント配線ＰＬ１は、基板端子Ｔ
Ａ１と電極ＥＰ１との間を接続すれば足り、ＤＲＡＭ２
２の下方において多層配線基板１上に配設される必要は
ない。

【００３８】なお、プリント配線ＰＬ１Ａは基板端子Ｔ
Ｂ１の近傍において多層配線基板１上に表れ、基板端子
ＴＢ１に接続されている。

【００３９】また、外部端子ＯＴ２１が接続される電極
ＥＰ２１を併せて示すが、簡単化のため、電極ＥＰ２１
に接続されるプリント配線は省略している。

【００４０】このように、メモリモジュール２１が多層
配線基板１上に配設されることを利用して、各端子間を
接続するプリント配線の一部を、多層配線基板１を構成
する下層基板上に配設することが可能となり、全てのプ
リント配線を上主面上に配設する場合に比べて、配線密
度が低減し、配線が容易となる。また、全てのプリント
配線を主面上に配設する場合に比べて、配線密度を低減
することができる。

【００４１】また、多層配線基板１の下主面には配線は
配設されないので、下主面側にもＤＲＡＭを配設するこ
とができる。

【００４２】＜Ａ−１−２．配線レイアウトの変形例２
＞また、図３に示すような構成も可能である。図３も、
図２と同様の部分でメモリモジュール２１を切断した状
態に対応する断面図である。図３に示すように、基板端
子ＴＡ１は多層配線基板１の主面上に配設されたプリン
ト配線ＰＬ１によって、外部端子ＯＴ１が接続される電
極ＥＰ１に接続されるが、電極ＥＰ１と基板端子ＴＢ１
との間は、多層配線基板１の下主面上に配設されたプリ
ント配線ＰＬ１Ｂによって接続されている。

【００４３】ここで、プリント配線ＰＬ１とＰＬ１Ｂと
の接続は、多層配線基板１を貫通するように配設された
コンタクトホールによって接続すれば良い。

【００４４】また、プリント配線ＰＬ１は、基板端子Ｔ
Ａ１と電極ＥＰ１との間を接続すれば足り、ＤＲＡＭ２
２の下方において多層配線基板１上に配設される必要は
ない。

【００４５】なお、プリント配線ＰＬ１Ｂは基板端子Ｔ
Ｂ１の近傍において多層配線基板１上に表れ、基板端子
ＴＢ１に接続されている。

【００４６】このように、各端子間を接続するプリント
配線の一部を、多層配線基板１の下主面上に配設するこ
とにより、全てのプリント配線を上主面上に配設する場
合に比べて、配線密度が低減し、配線が容易となる。

【００４７】また、全てのプリント配線を上主面上に配
設する場合に比べて、配線密度を低減することができ、
配線間の短絡等の不具合を防止できる。

【００４８】また、プリント配線の一部を多層配線基板
１の下主面上に配設することは容易であり、プリント配
線の一部を多層配線基板１の内部に配設する場合のよう
に、予め作り込んでおく必要がないので、製造工程も単
純化できる。

【００４９】＜Ａ−１−３．配線レイアウトの変形例３
＞また、図４に示すような構成も可能である。図４は、
図１に示すメモリモジュール２１と異なり、図５に示す
メモリモジュール２１１の、基板端子ＴＡ２１とＴＢ２
１とを結ぶＹ−Ｙ線で切断した状態に対応する断面図で
ある。

【００５０】図５に平面図を示すメモリモジュール２１
１は、モジュールの基板端子ＴＡ２１〜ＴＡ２４、およ
びＴＢ２１〜ＴＢ２４が多層配線基板１の下主面側に配
設されており、それに伴って、プリント配線ＰＬ２１〜
ＰＬ２４も多層配線基板１の下主面側に配設されてい
る。なお、図５においては、簡略化のため１つのＤＲＡ
Ｍ２２の搭載領域だけを示している。

【００５１】そして、その断面構成は、図４に示すよう
に、基板端子ＴＡ１はＤＲＡＭ２２の外部端子ＯＴ１お
よびモジュールの基板端子ＴＢ１に、多層配線基板１の
上主面上に配設されたプリント配線ＰＬ１によって電気
的に接続され、基板端子ＴＡ２１は、多層配線基板１の
下主面上に配設されたプリント配線ＰＬ２１によって基
板端子ＴＢ２１に接続されるとともに、多層配線基板１
を貫通するように配設されたコンタクトホールＣＨによ
って、外部端子ＯＴ２１が接続される電極ＥＰ２１に接
続されている。

【００５２】このように、モジュールの基板端子の半数
および、各端子間を接続するプリント配線のうち半数
を、多層配線基板１の下主面上に配設することにより、
全てのプリント配線を上主面上に配設する場合に比べ
て、配線密度が低減し、配線が容易となる。

【００５３】また、プリント配線を多層配線基板１の下
主面上に配設することは容易であり、プリント配線の一
部を多層配線基板１の内部に配設する場合のように、予
め作り込んでおく必要がないので、製造工程も単純化で
きる。

【００５４】また、全てのプリント配線を上主面上に配
設する場合に比べて、配線密度を低減することができ
る。

【００５５】＜Ａ−２．実用例＞以上説明したように、
多層配線基板１に配設された基板端子群ＴＧＡの何れの
１つの基板端子、および基板端子群ＴＧＢの何れの１つ
の基板端子も、大きく迂回することなくＤＲＡＭの外部
端子の１つに対して接続されるので、メモリモジュール
２１と同様のメモリモジュールを電気的に複数接続する
ような場合に、信号伝送路（信号配線）と各メモリモジ
ュールの所定のＤＲＡＭの所定の外部端子どうしを短い
距離で接続することができる。

【００５６】そこで、本発明に係る半導体記憶装置モジ
ュールの実用例として、図１に示したメモリモジュール
２１を複数有するモジュールシステムの構成を、図６を
用いて説明する。

【００５７】図６は、図１に示したメモリモジュール２
１を複数有するモジュールシステム５１を示す平面図で
あり、当該モジュールシステムをメモリモジュール２１
の上主面側から見た構成を示している。

【００５８】図６に示すように、モジュールシステム５
１は、複数のメモリモジュール２１を搭載し、その短辺
方向、すなわち基板端子群ＴＧＡおよびＴＧＢとを結ぶ
方向（図１参照）において配列される。そして、メモリ
モジュール２１の位置を規制するための支持台５２と、
各メモリモジュール２１間に配設され、メモリモジュー
ル２１どうしを電気的に接続するコネクタ５３と、支持
台５２の長手方向（すなわちメモリモジュール２１の配
列方向）の一方の端部に固定して配設され、メモリモジ
ュール２１とモジュールシステム５１を搭載するマザー
ボード（図示せず）との電気的接続を行うコネクタ５４
１を有している。

【００５９】なお、支持台５２の長手方向の他方の端部
には、移動自在のコネクタ５４２が配設され、コネクタ
５４２には多層配線基板１上に複数の終端抵抗３２を搭
載した抵抗モジュール３１が接続される構成となってい
る。

【００６０】抵抗モジュール３１の構成例については後
に図１９および図２０を用いて説明するが、その一方の
長辺に沿って配設された基板端子群（図示せず）を備
え、当該基板端子群がコネクタ５３に接続され、他方の
長辺がコネクタ５４２に挿入されて、その位置が規制さ
れる構成となっている。

【００６１】終端抵抗３２は、各メモリモジュール２１
に入力する信号を出力するドライバ回路（図示しないマ
ザーボード上に配設）の出力インピーダンスと、当該信
号が伝送される伝送路（信号配線）の特性インピーダン
スとを整合させて、信号の歪みを低減するために信号配
線を終端させるために配設され、信号配線の特性インピ
ーダンスと同程度のインピーダンスを有しており、チッ
プ抵抗を使用する。

【００６２】ここで、図６に示すモジュールシステム５
１のＡ−Ａ線での断面図を図７に示し、Ｂ−Ｂ線での断
面図を図８に示し、Ｃ−Ｃ線での断面図を図９に示す。

【００６３】図７に示すように、最左端部のメモリモジ
ュール２１は、その２つの長辺に沿って配設された基板
端子群（図示せず）が、コネクタ５４１およびコネクタ
５３に接続され、他のメモリモジュール２１は両基板端
子群がコネクタ５３に接続され、何れも、コネクタによ
りその位置が規制される構成となっている。

【００６４】また、図８に示すように、モジュールシス
テム５１の支持台５２は樹脂で構成され、マザーボード
ＭＢとメモリモジュール２１との間に空間ＳＰを有する
ように構成されるとともに、支持台５２の両長辺の下部
には、開口部ＯＰが設けられている。開口部ＯＰは支持
台５２の下部を貫通し、空間ＳＰに通じるように構成さ
れている。

【００６５】なお、マザーボードＭＢの特性インピーダ
ンスは、メモリモジュール２１や抵抗モジュール３１の
特性インピーダンスと同じになるように構成されてい
る。

【００６６】図１０にモジュールシステム５１を長辺側
から見た外観図を図１０に示す。図１０において、開口
部ＯＰは支持台５２の長辺に沿って複数配設されてい
る。

【００６７】このように、開口部ＯＰを設けることで、
支持台５２で囲まれた空間ＳＰ内の空気の流通ができる
ので、ＤＲＡＭ２２が発する熱の放熱効率を高めること
ができる。

【００６８】また、図８および図９に示すように、支持
台５２は、その長辺の断面形状がＬ字型となるように内
側に切欠き部ＮＰを有し、コネクタ５３および５４２は
当該切欠き部ＮＰに載置される。なお、後に図１３を用
いて説明するが、コネクタ５３および５４２は基本的に
は切欠き部ＮＰに載置されるだけであるが、モジュール
システム５１を組み立てた後は、ネジ止めにより固定す
るようにしても良い。

【００６９】次に、図１１および図１２を用いて、コネ
クタ５３およびコネクタ５４１の構成について説明す
る。

【００７０】図１１はコネクタ５３の構成を示す断面図
であり、図７の領域Ｄの詳細図に相当する。コネクタ５
３の、プラスチック等の樹脂で構成された細長形状の本
体部６４には、ＤＲＡＭ２２が配列された方向に延在す
る２つの長辺に、凹部となった接続部ＣＰをそれぞれ有
している。

【００７１】接続部ＣＰには、本体部６４を貫通して配
設され、メモリモジュール２１の各基板端子に対応して
電気的に独立して複数対設けられるコンタクタ６３を有
している。例えば図４を用いて説明したメモリモジュー
ル２１Ａの基板端子ＴＡ１およびＴＡ２１が右側のＣＰ
に、メモリモジュール２１Ａの基板端子ＴＢ１およびＴ
Ｂ２１が左側のＣＰにそれぞれ挿入される。

【００７２】これにより、図中左側のメモリモジュール
２１Ａの基板端子ＴＢ１と、右側のメモリモジュール２
１Ａの基板端子ＴＡ１とが、上側のコンタクタ６３を介
して電気的に接続され、図中左側のメモリモジュール２
１Ａの基板端子ＴＢ２１と、右側のメモリモジュール２
１Ａの基板端子ＴＡ２１とが、下側のコンタクタ６３を
介して電気的に接続される。

【００７３】１対のコンタクタ６３は向かい合って配設
され、基板端子ＴＡ１およびＴＡ２１との接触を確実な
ものとするため、弾性を有する材料で構成され、メモリ
モジュール２１Ａを挟み込むように構成されている。な
お、コンタクタ６３の材質としては、ベリリウム銅合金
などが使用される。

【００７４】また、メモリモジュール２１Ａの基板端子
群ＴＧＡおよびＴＧＢは、対腐食性を持たせるため、銅
電極に金メッキを施した構成となっている。

【００７５】なお、図１に示したメモリモジュール２１
のように、その片側主面にのみ基板端子を有する構成で
あっても、多層配線基板１を挟み込み、基板端子との接
触を確実に行うという観点から１対のコンタクタ６３が
あることが望ましい。

【００７６】また、図１２はコネクタ５４１の構成を示
す断面図であり、図７の領域Ｅの詳細図に相当する。プ
ラスチック等の樹脂で構成された細長形状の本体部６４
２には、ＤＲＡＭ２２が配列された方向に延在する２つ
の長辺の一方に、凹部となった接続部ＣＰ２を有してい
る。

【００７７】接続部ＣＰ２には、例えば図４を用いて説
明したメモリモジュール２１Ａの基板端子ＴＡ１および
ＴＡ２１にそれぞれ接続される一方の端部を有する１対
のコンタクタ６５を有している。１対のコンタクタ６５
は、断面形状がＬ字型の本体部６４２内でマザーボード
側に屈曲して延在し、図示しない他方の端部がマザーボ
ード上の所定の配線に接続されている点を除けば、コネ
クタ５３のコンタクタ６３と同じである。

【００７８】次に、図１３に示すモジュールシステム５
１の部分斜視図を用いて、その組み立て方法について説
明する。

【００７９】図１３はモジュールシステム５１の抵抗モ
ジュール３１が搭載された部分を示す斜視図である。

【００８０】まず、複数のチップ抵抗３２が搭載された
抵抗モジュール３１の基板端子群が配設されていない長
辺をコネクタ５４２の接続口ＣＰに挿入した後、コネク
タ５３を支持台５２の切欠き部ＮＰ上をスライドさせて
抵抗モジュール３１に近づけ、コネクタ５３の一方の接
続口（図示せず）に抵抗モジュール３１の基板端子群が
配設された長辺を挿入する。

【００８１】ここで、先に説明したようにコネクタ５４
２はコネクタ５３と同様に移動自在のコネクタであり、
コネクタ５３と同様に支持台５２の切欠き部ＮＰに載置
される。

【００８２】なお、先に説明したように抵抗モジュール
３１には基板端子群は片側の長辺にのみ配設され、当該
基板端子群がコネクタ５３の接続口ＣＰに挿入され、抵
抗モジュール３１の反対側の長辺には基板端子群は有さ
ないが、コネクタ５４２の接続口ＣＰに挿入されて抵抗
モジュール３１を支えることになる。もちろん、抵抗モ
ジュール３１の反対側の端縁部にも端子群を設けても良
いが、それらはチップ抵抗と電気的に接続する必要はな
い。

【００８３】また、コネクタ５４２はコネクタ５３のよ
うに２つの長辺に接続口ＣＰを有している必要はなく、
一方の長辺だけに接続口ＣＰを有していれば良いが、コ
ネクタ５４２の代わりにコネクタ５３を代用しても良
く、その場合は、抵抗モジュール３１が接続される接続
口ＣＰとは反対側の接続口ＣＰには、何も挿入されな
い。

【００８４】なお、コネクタ５３に抵抗モジュール３１
を接続した状態で切欠き部ＮＰ上をスライドさせて、抵
抗モジュール３１の一方の端縁部をコネクタ５４２の接
続口ＣＰに挿入するようにしても良いことは言うまでも
ない。

【００８５】次に、コネクタ５３の他方の接続口ＣＰ
に、その一方の基板端子群を接続するようにメモリモジ
ュール２１を配設するといった動作を繰り返すことで、
モジュールシステム５１を組み立てることができる。

【００８６】なお、コネクタ５４２およびコネクタ５３
が移動自在であるので、抵抗モジュール３１とは反対側
の端部に位置するメモリモジュール２１をコネクタ５４
１に接続することは容易にできる。

【００８７】ここで、図１３に示すチップ抵抗３２の構
成を図１４に斜視図で示す。チップ抵抗３２は直方体の
抵抗体３２１と、抵抗体３２１の両端部に配設された電
極３２２とを有し、電極３２２を所定のプリント配線間
にハンダ付け等で接続して使用し、一般的に市販される
ものである。なお、電極３２２をハンダ材で構成するこ
とで、ハンダ付け作業を容易にする構成が採られること
もある。

【００８８】以上説明したように、モジュールシステム
５１においては、各メモリモジュール２１どうしはコネ
クタ５３を介して電気的に接続されているが、複数のメ
モリモジュールが全て同時に動作するのではなく、通常
はメモリモジュール単位で動作する。従って、モジュー
ルシステム５１の記憶動作においては、複数のメモリモ
ジュール２１の中から１つを選択するという動作が必要
となるが、そのためには予め各ＤＲＡＭ２２の内部に、
ＤＲＡＭ２２ごとの固有情報（ＤＲＡＭ番号）などとと
もに、搭載されているモジュールの情報（モジュール番
号など）を記憶させておく。そして、メモリ動作サイク
ルの最初に、ＣＰＵ（Central Processing Unit）等
が、メモリ動作に際して指定されたＤＲＡＭ番号に基づ
いてメモリ動作を行うＤＲＡＭ２２の固有情報にアクセ
スし、その際にモジュールの情報についてのデータを知
得し、メモリ動作を行うＤＲＡＭ２２が搭載されたメモ
リモジュールを選ぶようにすれば良い。

【００８９】なお、コネクタ５４１、５４２および５３
の特性インピーダンスは、マザーボードＭＢと同様、メ
モリモジュール２１や抵抗モジュール３１の特性インピ
ーダンスと同じになるように構成されている。

【００９０】＜Ａ−３．作用効果＞以上説明したよう
に、モジュールシステム５１は、複数のＤＲＡＭ２２を
有した複数のメモリモジュール２１を有し、各メモリモ
ジュール２１どうしは、多層配線基板１の主面の両端部
に配設された基板端子群ＴＧＡおよびＴＧＢにコネクタ
５３を接続することで、短い距離で電気的に接続される
ので、同一伝送線路上の分岐長さを減らし、信号伝送路
に付随する寄生容量および寄生インダクタンスを低減す
ることができる。従って、各メモリモジュール２１に入
力される信号を出力するドライバ回路と伝送路との間で
インピーダンスの不整合が生じることを防止でき、信号
波形にオーバーシュートやアンダーシュートが生じると
いった信号の歪みを防止することができる。

【００９１】また、複数のメモリモジュール２１の電気
的接続が容易となり、大容量のモジュールシステムを容
易に実現できる。

【００９２】＜Ａ−４．メモリモジュールの変形例１＞
以上説明した本発明に係る実施の形態においては、一列
にＤＲＡＭ２２を配設したメモリモジュール２１を示し
たが、ＤＲＡＭ２２の配列は一列に限定されるものでは
ない。

【００９３】例えば、図１５に示すメモリモジュール２
１０のように、４個のＤＲＡＭ２２を、それらの外部端
子の配設方向に合わせて一列に配設するとともに、当該
配列に平行に、同様に４個のＤＲＡＭ２２を配列しても
良い。

【００９４】なお、以後の説明においては、最端部の２
つのＤＲＡＭ２２を採り上げて説明し、他のＤＲＡＭ２
２については説明を省略する。

【００９５】図１５に示すＤＲＡＭ２２何れも同じ構成
であり、同じ構成には同じ符号を付すが、便宜的に図面
に向かって左側をＤＲＡＭ２２Ｌ、右側をＤＲＡＭ２２
Ｒと呼称する。

【００９６】図１５に示すように、ＤＲＡＭ２２の各外
部端子と、多層配線基板１の各基板端子との電気的な接
続関係は、図１に示したメモリモジュール２１と基本的
に同じであるが、ＤＲＡＭ２２の列が平行に配設されて
いるので、配線経路が若干異なることになる。

【００９７】具体的な接続としては、メモリモジュール
２１０の基板端子ＴＡ１とＤＲＡＭ２２Ｌの外部端子Ｏ
Ｔ１が接続される電極（図示せず）との間、ＤＲＡＭ２
２Ｌの外部端子ＯＴ１が接続される電極とＤＲＡＭ２２
Ｒの外部端子ＯＴ１が接続される電極との間、およびＤ
ＲＡＭ２２Ｒの外部端子ＯＴ１が接続される電極と基板
端子ＴＢ１との間は、多層配線基板１の上主面上に配設
されたプリント配線ＰＬ１によって電気的に接続され
る。

【００９８】同様に、基板端子ＴＡ２１はＤＲＡＭ２２
Ｌの外部端子ＯＴ２１、ＤＲＡＭ２２Ｒの外部端子ＯＴ
２１および基板端子ＴＢ２１にプリント配線ＰＬ２１に
よって電気的に接続され、基板端子ＴＡ２はＤＲＡＭ２
２Ｌの外部端子ＯＴ２、ＤＲＡＭ２２Ｒの外部端子ＯＴ
２および基板端子ＴＢ２にプリント配線ＰＬ２によって
電気的に接続され、基板端子ＴＡ２２はＤＲＡＭ２２Ｌ
の外部端子ＯＴ２２、ＤＲＡＭ２２Ｒの外部端子ＯＴ２
２および基板端子ＴＢ２２にプリント配線ＰＬ２２によ
って電気的に接続され、基板端子ＴＡ３はＤＲＡＭ２２
Ｌの外部端子ＯＴ３、ＤＲＡＭ２２Ｒの外部端子ＯＴ３
および基板端子ＴＢ３にプリント配線ＰＬ３によって電
気的に接続され、基板端子ＴＡ２３はＤＲＡＭ２２Ｌの
外部端子ＯＴ２３、ＤＲＡＭ２２Ｒの外部端子ＯＴ２３
および基板端子ＴＢ２３にプリント配線ＰＬ２３によっ
て電気的に接続され、基板端子ＴＡ４はＤＲＡＭ２２Ｌ
の外部端子ＯＴ４、ＤＲＡＭ２２Ｒの外部端子ＯＴ４お
よび基板端子ＴＢ４にプリント配線ＰＬ４によって電気
的に接続され、基板端子ＴＡ２４はＤＲＡＭ２２Ｌの外
部端子ＯＴ２４、ＤＲＡＭ２２Ｒの外部端子ＯＴ２４お
よび基板端子ＴＢ２４にプリント配線ＰＬ２４によって
電気的に接続されている。

【００９９】このように、１枚の多層配線基板１にＤＲ
ＡＭ２２を複数列で配設することで、ＤＲＡＭ２２の実
装密度を高めることができ、モジュールシステムのメモ
リ容量を飛躍的に高めることができる。

【０１００】なお、以上の説明においては、メモリモジ
ュール２１０にはＤＲＡＭ２２を２列で配設する構成を
示したが、ＤＲＡＭ２２の配列は２列よりも多くても良
く、また、２つのＤＲＡＭ２２を、互いの外部端子が平
行になるように横方向に一列に配設した構成であっても
良い。すなわち、図１５に示すＤＲＡＭ２２ＲおよびＤ
ＲＡＭ２２Ｌだけを多層配線基板１上に配設した構成で
あっても良い。

【０１０１】＜Ａ−５．メモリモジュールの変形例２＞
また、以上説明した本発明に係る実施の形態において
は、メモリモジュール２１は片側の主面にのみＤＲＡＭ
２２を配設した構成であったが、図１６に示すメモリモ
ジュール２１Ｂのように、その両主面にＤＲＡＭ２２を
搭載するようにしても良い。

【０１０２】その場合、両主面の構成は、何れも図１を
用いて説明したような構成としても良いし、図２を用い
て説明したように、プリント配線の一部を、多層配線基
板１を構成する下層基板上に配設することで、配線密度
を低減することが可能となる。

【０１０３】＜Ａ−６．メモリモジュールの変形例３＞
また、以上説明した本発明に係る実施の形態において
は、モジュールシステム５１上にメモリモジュール２１
を配設し、当該メモリモジュール２１上のみにＤＲＡＭ
２２を搭載する例を示したが、図１７に示すような構成
としても良い。

【０１０４】すなわち、図１７は、図９と同様に、図６
に示すモジュールシステム５１のＣ−Ｃ線での断面図を
示しているが、支持台５２で囲まれた領域のマザーボー
ドＭＢ上にもＤＲＡＭ２２が配設されている。

【０１０５】このような構成により、ＤＲＡＭ２２の実
装密度をさらに高めることができ、モジュールシステム
のメモリ容量を高めることができる。

【０１０６】＜Ａ−７．メモリモジュールの変形例４＞
また、以上説明した本発明に係る実施の形態において
は、メモリモジュール２１には、いわゆるＴＳＯＰのタ
イプ２と呼称されるＤＲＡＭ２２を搭載する構成につい
てのみ説明したが、ＤＲＡＭパッケージの形態はこれに
限定されるものではなく、図１８に示すように、パッケ
ージ本体の下主面にボール状の外部端子ＢＧを複数配設
したＢＧＡ（Ball Grid Array）パッケージ９０を使用
することもできる。

【０１０７】また、半導体記憶装置としてはＤＲＡＭに
限定されるものではなく、ＳＲＡＭ（Static Random Ac
cess Memory）でも良いし、ＲＯＭ（Read Only Memor
y）等、あらゆる半導体記憶装置への適用が可能であ
る。

【０１０８】＜Ａ−８．抵抗モジュールの構成＞終端抵
抗３２を用いて信号配線を終端させる構成としては、例
えば図１９および図２０に示すような構成が考えられ
る。

【０１０９】すなわち、図１９に示す抵抗モジュール３
１においては、基板端子ＴＡＸとＴＡＺとの間に直列に
接続された終端抵抗Ｒ１およびＲ２が配設され、終端抵
抗Ｒ１およびＲ２の接続ノードに基板端子ＴＡＹが接続
されている。なお、基板端子ＴＡＸはメモリモジュール
２１の電源（Ｖcc）端子である基板端子ＴＢＸに（図示
しないコネクタ５３を介して）電気的に接続され、基板
端子ＴＢＸはメモリモジュール２１の接地（ＧＮＤ）端
子であるに基板端子ＴＢＺに（図示しないコネクタ５３
を介して）電気的に接続され、基板端子ＴＡＹはメモリ
モジュール２１の信号端子である基板端子ＴＢＹに（図
示しないコネクタ５３を介して）電気的に接続されてい
る。

【０１１０】また、図２０に示す抵抗モジュール３１に
おいては、基板端子ＴＡＶとＴＡＷとの間に接続された
終端抵抗Ｒ３が配設され、基板端子ＴＡＶはメモリモジ
ュール２１の基準電圧源（Ｖref）端子である基板端子
ＴＢＶに（図示しないコネクタ５３を介して）電気的に
接続され、基板端子ＴＡＷはメモリモジュール２１の信
号端子である基板端子ＴＢＷに（図示しないコネクタ５
３を介して）電気的に接続されている。

【０１１１】以上のような構成を採ることで信号配線を
モジュールシステム５１上で終端させることができ、抵
抗モジュール３１を、その一方の長辺だけに外部端子群
を備えた構成にできる。

【０１１２】＜Ａ−９．モジュールシステムの変形例１
＞図６を用いて説明したモジュールシステム５１は、複
数のメモリモジュール２１を、その短辺方向、すなわち
基板端子群ＴＧＡおよびＴＧＢとを結ぶ方向（図１参
照）において配列していた。すなわち、メモリモジュー
ル２１を平面的に並べていたが、図２１に示すモジュー
ルシステム６０のように、メモリモジュール２１の主面
どうしが対面するような構成としても良い。

【０１１３】図２１に示すメモリモジュールシステム６
０は、一例として、３枚のメモリモジュール２１Ｘ、２
１Ｙおよび２１Ｚと１枚の抵抗モジュール３１を組み込
む構成となっている。なお、メモリモジュール２１Ｘ〜
２１Ｚとしては図１に示すメモリモジュール２１と同じ
ものであるが、便宜的に符号を変えている。また、以下
の説明では、便宜的に一方の主面だけにＤＲＡＭ２２が
配設されたメモリモジュール２１Ｘ〜２１Ｚを例に採っ
て説明するが、図１６に示すように両主面にＤＲＡＭ２
２が配設されたメモリモジュール２１Ｂのような構成で
あっても良いし、複数列のＤＲＡＭ２２が配設された図
１５示すようなメモリモジュール２１０のような構成で
あっても良い。

【０１１４】図２１は、モジュールシステム６０の側面
を示しており、マザーボードＭＢ上に接続口を上に向け
てコネクタ７１〜７４が配設されている。コネクタ７１
〜７４は、間隔を開けて平行に配設されている。それぞ
れ、コネクタ８１〜８４はコネクタ７１〜７４と同様の
構成を有し、コネクタ８１および８２は接続基板ＣＢ１
上に配設され、コネクタ８３および８４は接続基板ＣＢ
２上に配設されている。そして、コネクタ７１および８
１にはメモリモジュール２１Ｘ（第１のモジュール）
が、コネクタ７２および８２にはメモリモジュール２１
Ｙ（第２のモジュール）が、コネクタ７３および８３に
はメモリモジュール２１Ｚが、コネクタ７３および８３
には抵抗モジュール３１が挿入されている。

【０１１５】メモリモジュール２１Ｘ〜２１Ｚは図１を
用いて説明したメモリモジュール２１と同様に、２つの
長辺に沿って基板端子群が配設されており、コネクタ７
１〜７３には、そのうちの一方の長辺が挿入され、他方
の長辺はコネクタ８１〜８３に挿入されている。

【０１１６】なお、先に説明したように抵抗モジュール
３１の基板端子群は片側の長辺にのみ配設されており、
図２１においては、基板端子群を有さない方の長辺がコ
ネクタ７４に挿入され、基板端子群を有する方の長辺は
８４に挿入されている。

【０１１７】なお、接続基板ＣＢ１およびＣＢ２の特性
インピーダンスは、マザーボードＭＢと同様、メモリモ
ジュール２１や抵抗モジュール３１の特性インピーダン
スと同じになるように構成されている。

【０１１８】ここで、図２２を用いてコネクタ７１の構
成について説明する。図２２はコネクタ７１の構成を示
す断面図であり、プラスチック等の樹脂で構成された細
長形状の本体部ＢＤには、メモリモジュール２１ＸのＤ
ＲＡＭが配列された方向に延在する長辺に、凹部となっ
た接続部ＣＰ３を有している。

【０１１９】接続部ＣＰ３には、本体部ＢＤを貫通して
配設され、メモリモジュール２１Ｘの各基板端子に対応
して電気的に独立して複数対設けられるコンタクタＣＴ
を有している。そして、メモリモジュール２１Ｘの何れ
かの基板端子群（図１のメモリモジュール２１の基板端
子群ＴＧＡ、ＴＧＢの一方）が接続部ＣＰ３に挿入さ
れ、コンタクタＣＴに何れかの基板端子が接触すること
になる。

【０１２０】なお、図２２においては基板端子群ＴＧＡ
が接続部ＣＰ３に挿入され、コンタクタＣＴに基板端子
ＴＡ１が接触した構成を示している。

【０１２１】本体部ＢＤのコンタクタＣＴとは反対側の
長辺からは、当該主面に垂直に各コンタクタＣＴと電気
的に接続される複数の外部リードＯＬが延在している。

【０１２２】この外部リードＯＬを、マザーボードＭＢ
の主面に垂直に配設されたスルーホールに挿入し、ハン
ダ付けを行うことで、コネクタ７１が固定されるととも
に、多層配線基板で構成されるマザーボードＭＢの内部
の配線に外部リードＯＬが電気的に接続されることにな
る。

【０１２３】以上はコネクタ７１について説明したが、
コネクタ７２〜７４およびコネクタ８１〜８４において
も同じ構成であり、外部リードＯＬを、接続基板ＣＢ１
およびＣＢ２の主面に垂直に配設されたスルーホールに
挿入し、当該スルーホールから突出した外部リードＯＬ
の先端部をハンダ付けすることで、コネクタ８１〜８４
が固定されるとともに、多層配線基板で構成される接続
基板ＣＢ１およびＣＢ２の内部の配線に外部リードＯＬ
が電気的に接続されることになる。

【０１２４】図２１の説明に戻ると、メモリモジュール
２１Ｘおよび２１Ｙは、ＤＲＡＭ２２が配設された主面
どうしが相反する方向を向くように対をなして配設さ
れ、メモリモジュール２１Ｚおよび抵抗モジュール３１
は、ＤＲＡＭ２２およびチップ抵抗３２が配設された主
面どうしが相反する方向を向くように配設されている。
このため、対をなさないメモリモジュール２１Ｙおよび
２１Ｚにおいては、ＤＲＡＭ２２が配設された主面どう
しが向き合っている。

【０１２５】このように配設した場合、コネクタ７１の
ＤＲＡＭ２２側の外部リードＯＬがマザーボードＭＢの
内部において配線ＷＬ１と接続されるように、また、コ
ネクタ７２のＤＲＡＭ２２側の外部リードＯＬと、コネ
クタ７３のＤＲＡＭ２２側の外部リードＯＬとがマザー
ボードＭＢの内部の配線ＷＬ２により電気的に接続され
るように、マザーボードＭＢを構成する。

【０１２６】また、コネクタ８１のＤＲＡＭ２２側の外
部リードＯＬと、コネクタ８２のＤＲＡＭ２２側の外部
リードＯＬとが、多層配線基板で構成される接続基板Ｃ
Ｂ１の内部の配線ＷＲ１により電気的に接続されるよう
に、接続基板ＣＢ１を構成する。

【０１２７】また、コネクタ８３のＤＲＡＭ２２側の外
部リードＯＬと、コネクタ８４のチップ抵抗３２側の外
部リードＯＬとが、多層配線基板で構成される接続基板
ＣＢ２の内部の配線ＷＲ２により電気的に接続されるよ
うに、接続基板ＣＢ２を構成する。

【０１２８】図２１に示すモジュールシステム６０のよ
うに、マザーボードＭＢの主面に対して垂直になるよう
にメモリモジュール２１を配設し、各メモリモジュール
２１の主面どうしが対面するような構成とすることで、
マザーボードＭＢ上におけるモジュールシステムの占有
面積を小さくすることができ、小型化された大容量のモ
ジュールシステムを得ることができる。

【０１２９】なお、以上の説明においては、接続基板Ｃ
Ｂ１およびＣＢ２には、２枚のメモリモジュール２１を
接続する構成であったが、これに限定されるものではな
く、さらに多くのメモリモジュール２１を接続するよう
にしても良いことは言うまでもない。また、接続基板１
枚だけで、全てのメモリモジュール２１や抵抗モジュー
ル３１を接続するようにしても良い。

【０１３０】接続基板ＣＢ１およびＣＢ２のように、最
低限２枚のメモリモジュール２１を接続する接続基板で
あれば、メモリモジュールの増設において小刻みな増設
が可能となる。

【０１３１】以下、図２３〜図２６にコネクタ７１の外
部リードＯＬと配線ＷＬ１との接続部分の詳細構成を例
示する。

【０１３２】図２３に示すように、マザーボードＭＢの
主面に垂直に配設されたスルーホールＴＨと配線ＷＬ１
とは、スルーホールＴＨの内壁を覆うように配設された
導体層ＣＤによって電気的に接続されており、外部リー
ドＯＬを挿入すると、導体層ＣＤに密着して電気的に接
続され、配線ＷＬ１と外部リードＯＬとが電気的に接続
される。

【０１３３】そして、マザーボードＭＢの裏面側のスル
ーホールＴＨの周囲には、導体層ＣＤに接続されるパッ
ド電極ＰＤが設けられており、スルーホールＴＨから突
出した外部リードＯＬの先端部は、ハンダＳＬによって
パッド電極ＰＤに固定され、導体層ＣＤとの電気的な接
続をより確実なものとする。

【０１３４】図２４は、外部リードを直接にスルーホー
ルＴＨに挿入する構成ではなく、マザーボードＭＢ上の
スルーホールＴＨに隣接する位置に配設されたターミナ
ルＴＥに、コネクタ７１の外部リードＯＬ１を載置する
構成となっている。

【０１３５】そして、マザーボードＭＢ内の配線ＷＬ１
はスルーホールＴＨの内壁を覆うように配設された導体
層ＣＤに電気的に接続され、また、ターミナルＴＥは導
体層ＣＤに電気的に接続するように配設されている。

【０１３６】なお、外部リードＯＬ１はターミナルＴＥ
との接続を確実にするため、先端が折れ曲がった形状と
なっている。外部リードＯＬ１とターミナルＴＥとは、
ハンダ付けにより固定され、外部リードＯＬ１と配線Ｗ
Ｌ１とは電気的に接続される。

【０１３７】図２５は、図２４と同様の構成であるが、
図２５においては、ターミナルＴＥはスルーホールでは
なく非貫通ホールＨＬに隣接する位置に配設され、非貫
通ホールＨＬの内壁を覆うように導体層ＣＤが配設さ
れ、ターミナルＴＥは導体層ＣＤに電気的に接続するよ
うに配設されている。その他の構成は図２４と同じ構成
である。

【０１３８】図２６は、配線ＷＬ１はマザーボードＭＢ
の内部ではなく、主面上に配設されていおり、マザーボ
ードＭＢ上のターミナルＴＥに接続され、ターミナルＴ
Ｅに外部リードＯＬ１が接続される構成となっている。

【０１３９】以上の説明はコネクタ７１の外部リードＯ
ＬとマザーボードＭＢの配線ＷＬ１との接続について説
明したが、コネクタ７２〜７４においても同様であり、
また接続基板ＣＢ１およびＣＢ２と、コネクタ８１〜８
４においても同様の構成を採る。

【０１４０】＜Ａ−１０．モジュールシステムの変形例
２＞図２１を用いて説明したモジュールシステム６０
は、メモリモジュール２１Ｘおよび２１Ｙは、ＤＲＡＭ
２２が配設された主面どうしが相反する方向を向くよう
に配設され、メモリモジュール２１Ｚおよび抵抗モジュ
ール３１は、ＤＲＡＭ２２およびチップ抵抗３２が配設
された主面どうしが相反する方向を向くように配設さ
れ、メモリモジュール２１Ｙおよび２１Ｚにおいては、
ＤＲＡＭ２２が配設された主面どうしが向き合っていた
が、図２７に示すモジュールシステム６０Ａのように、
メモリモジュール２１Ｘ〜２１Ｚおよび抵抗モジュール
３１が、ＤＲＡＭ２２およびチップ抵抗３２が配設され
た主面が同一方向を向くように配設された構成としても
良い。

【０１４１】このように配設した場合、コネクタ７１の
ＤＲＡＭ２２側の外部リードＯＬがマザーボードＭＢの
内部において配線ＷＬ１と接続される構成はモジュール
システム６０と同様であるが、コネクタ７２のＤＲＡＭ
２２側の外部リードＯＬと、コネクタ７３のＤＲＡＭ２
２側の外部リードＯＬとがマザーボードＭＢの内部の配
線ＷＬ１２により電気的に接続されるように、マザーボ
ードＭＢを構成する。

【０１４２】また、コネクタ８１のＤＲＡＭ２２側の外
部リードＯＬと、コネクタ８２のＤＲＡＭ２２側の外部
リードＯＬとが、多層配線基板で構成される接続基板Ｃ
Ｂ１の内部の配線ＷＲ１１により電気的に接続されるよ
うに、接続基板ＣＢ１を構成する。

【０１４３】また、コネクタ８３のＤＲＡＭ２２側の外
部リードＯＬと、コネクタ８４のチップ抵抗３２側の外
部リードＯＬとが、多層配線基板で構成される接続基板
ＣＢ２の内部の配線ＷＲ１２により電気的に接続される
ように、接続基板ＣＢ２を構成する。

【０１４４】なお、その他、図２１に示したモジュール
システム６０と同一の構成については同一の符号を付
し、重複する説明は省略する。

【０１４５】モジュールシステム６０Ａの特徴は、コネ
クタ７１〜７４の配設間隔を同等にした場合、配線ＷＬ
１２、ＷＲ１１およびＷＲ１２の長さを等しくでき、例
えばアドレス信号の伝播遅延時間を等しくでき、全ての
アドレス信号のセットアップ時間あるいはホールド時間
を等しくして、メモリモジュールの動作マージンの減少
を防ぐことができる。

【０１４６】＜Ａ−１１．モジュールシステムの変形例
３＞図２１および図２７を用いて説明したモジュールシ
ステム６０および６０Ａにおいては、メモリモジュール
２１Ｘ〜２１Ｚおよび抵抗モジュール３１を、各々の主
面がマザーボードＭＢの主面に対して垂直になるように
配設した構成を示したが、図２８に示すモジュールシス
テム６０Ｂのように、メモリモジュール２１Ｘ〜２１Ｚ
および抵抗モジュール３１の各主面が、マザーボードＭ
Ｂに対して傾いて配設された構成としても良い。

【０１４７】図２８において、マザーボードＭＢの主面
に対して、接続口が斜め上方を向いたコネクタ７１１、
７２１、７３１および７４１が配設されている。コネク
タ７１１、７２１、７３１および７４１は、何れも、間
隔を開けて平行に配設された基部ＢＳと、基部ＢＳに対
してほぼ等しい角度で斜め方向に傾いた頭部ＨＤとを有
し、頭部ＨＤにモジュール基板との接続口が設けられ、
それぞれ、メモリモジュール２１Ｘ〜２１Ｚおよび抵抗
モジュール３１の一方の長辺が挿入されている。

【０１４８】また、メモリモジュール２１Ｘ〜２１Ｚお
よび抵抗モジュール３１の他方の長辺は、コネクタ８１
１、８２１、８３１および８４１にそれぞれ挿入され、
コネクタ８１１および８２１は接続基板ＣＢ１上に配設
され、コネクタ８３１および８４１は接続基板ＣＢ２上
に配設されている。

【０１４９】これらのコネクタは単純な直方体形状をな
すが、コネクタ８１１および８３１の基板からの高さは
コネクタ８２１および８４１よりも高くなるように構成
され、斜めに配設されたメモリモジュール２１Ｘおよび
２１Ｙの続基板ＣＢ１の主面までの距離の違い、メモリ
モジュール２１Ｚおよび抵抗モジュール３１の接続基板
ＣＢ２の主面までの距離の違いを補正する構成となって
いる。

【０１５０】なお、その他、図２１に示したモジュール
システム６０と同一の構成については同一の符号を付
し、重複する説明は省略する。

【０１５１】以上のような構成とすることによっても、
マザーボードＭＢ上におけるモジュールシステムの占有
面積を小さくすることができ、小型化された大容量のモ
ジュールシステムを得ることができる。

【０１５２】なお、以上説明したモジュールシステムの
変形例１〜３においては、接続基板ＣＢ１およびＣＢ２
を用いて、メモリモジュール２１Ｘ〜２１Ｚおよび抵抗
モジュール３１の各基板端子を電気的に接続する構成を
示したが、メモリモジュール２１Ｘ〜２１Ｚおよび抵抗
モジュール３１の各基板端子を電気的に接続できるので
あれば、接続基板による接続に限定されず、いかなる接
続のための構成を採用しても良い。

【０１５３】例えば、図２８を例に採れば、配線ＷＲ１
およびＷＲ２の代わりに、コネクタ８１と８２との間お
よびコネクタ８３と８４との間をフレキシブル配線で接
続するなどの構成を採っても良い。フレキシブル配線で
接続する場合には、コネクタ８１１および８３１と、コ
ネクタ８２１および８４１のように高さの異なるコネク
タを使用する必要がなくなり、同一種類のコネクタを使
用して、配線長さで距離の違いを補正することができる
ので、メモリモジュールの配設形態の自由度を増すこと
ができる。

【０１５４】なお、接続基板を使用する場合には、コネ
クタ間の配線長が変化せず、また、コネクタ間が固定さ
れるので、メモリモジュールを確実に固定できるという
利点がある。

【０１５５】

【発明の効果】本発明に係る請求項１記載の半導体記憶
装置モジュールによれば、配線基板に配設され複数の第
１および第２の基板端子と、少なくとも１の半導体記憶
装置の複数の外部端子の１つとが配線によって電気的に
接続されるので、同様の構成のモジュールを、信号伝送
路に電気的に複数接続するような場合に、信号伝送路と
各モジュールの少なくとも１の半導体記憶装置の複数の
外部端子のうち、所定の外部端子どうしを短い距離で接
続することができる。その結果、同一伝送線路上の分岐
長さを減らし、信号伝送路に付随する寄生容量および寄
生インダクタンスを低減して、信号波形の歪みを低減す
ることができる。

【０１５６】本発明に係る請求項２記載の半導体記憶装
置モジュールによれば、複数の第１および第２の基板端
子が、複数の半導体記憶装置の外部端子と平行に配設さ
れるので、効率的な配線のレイアウトが可能となる。

【０１５７】本発明に係る請求項３記載の半導体記憶装
置モジュールによれば、複数の半導体記憶装置は互いに
平行に複数列で配設されるので、半導体記憶装置の実装
密度を高めることができる。

【０１５８】本発明に係る請求項４記載の半導体記憶装
置モジュールによれば、半導体記憶装置を配線基板の第
１および第２の主面に配設するので、モジュールあたり
の半導体記憶装置の実装個数を増やすことができる。

【０１５９】本発明に係る請求項５記載のモジュールシ
ステムによれば、複数の半導体記憶装置モジュールどう
しを、複数の第１および第２の基板端子に第１のコネク
タを接続することで、短い距離で電気的に接続すること
ができる。その結果、同一伝送線路上の分岐長さを減ら
し、信号伝送路に付随する寄生容量および寄生インダク
タンスを低減して、信号波形の歪みを低減することがで
きる。また、第１のコネクタによって配線基板の主面が
同一平面内に存在するように複数の半導体記憶装置モジ
ュールどうしを接続することができ、複数の半導体記憶
装置モジュールの接続が容易にでき、大容量のモジュー
ルシステムを容易に実現できる。

【０１６０】本発明に係る請求項６記載のモジュールシ
ステムによれば、支持台の一方の端部に固定して配設さ
れた第２のコネクタを有するので、配列された複数の半
導体記憶装置モジュールの位置を確実に規制することが
できる。

【０１６１】本発明に係る請求項７記載のモジュールシ
ステムによれば、半導体記憶装置モジュールに入力する
信号を出力する信号出力手段、例えばドライバ回路の出
力インピーダンスと、当該信号が伝送される伝送路の特
性インピーダンスとを整合させて信号の歪みを低減する
終端抵抗の配置場所が確保できる。

【０１６２】本発明に係る請求項８記載のモジュールシ
ステムによれば、複数の半導体記憶装置モジュールの主
面どうしが対面するように配設し、第３および第４のコ
ネクタを接続構造によって電気的に接続して、第１のモ
ジュールの複数の第１の基板端子から、第２のモジュー
ルの複数の第２の基板端子までを電気的に接続すること
により、基板上におけるモジュールシステムの占有面積
を小さくすることができ、小型化された大容量のモジュ
ールシステムを実現できる。

【０１６３】本発明に係る請求項９記載のモジュールシ
ステムによれば、接続構造として、その主面表面または
内部に配設された配線によって少なくとも１の第３およ
び第４のコネクタを電気的に接続する接続基板を用いる
ので、配線長が変化せず、また、第３および第４のコネ
クタ間が固定され、第１および第２のモジュールを確実
に固定できる。

【０１６４】本発明に係る請求項１０記載のモジュール
システムによれば、第１および第２のモジュールの少な
くとも１の半導体記憶装置が配設された側のそれぞれの
主面が、相反する方向を向いて対をなすように配設され
ているので、第１および第２のモジュールの複数の組が
存在する場合、何れも第１および第２のコネクタ間隔を
等しくすれば、接続構造によって電気的に接続される第
３および第４のコネクタ間の信号経路長を何れも同じ長
さにできる。

【０１６５】本発明に係る請求項１１記載のモジュール
システムによれば、第１および第２のモジュールの少な
くとも１の半導体記憶装置が配設された側のそれぞれの
主面が、同一方向を向くように配設されているので、第
１および第２のモジュールの複数の組が存在する場合、
何れも第１および第２のコネクタ間隔を等しくすれば、
接続構造によって電気的に接続される第３および第４の
コネクタ間の信号経路長および、基板によって電気的に
接続される隣り合う第１および第２のモジュールの組の
第１および第２のコネクタ間の信号経路長を何れも同じ
長さにできる。

【０１６６】本発明に係る請求項１２記載のモジュール
システムによれば、第１および第２のモジュールのそれ
ぞれの主面が、基板の主面に対して垂直に配設されるの
で、基板上におけるモジュールシステムの占有面積を最
も効果的に小さくすることができる。

【０１６７】本発明に係る請求項１３記載のモジュール
システムによれば、第１および第２のモジュールのそれ
ぞれの主面が、基板の主面に対して傾斜して配設される
ので、基板上におけるモジュールシステムの占有面積を
効果的に小さくすることができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体記憶装置モジュールの基
本構成を説明する平面図である。

【図２】 本発明に係る半導体記憶装置モジュールの基
本構成の配線レイアウトの変形例を示す断面図である。

【図３】 本発明に係る半導体記憶装置モジュールの基
本構成の配線レイアウトの変形例を示す断面図である。

【図４】 本発明に係る半導体記憶装置モジュールの基
本構成の配線レイアウトの変形例を示す断面図である。

【図５】 本発明に係る半導体記憶装置モジュールの基
本構成の変形例を示す部分平面図である。

【図６】 本発明に係る半導体記憶装置モジュールの実
用例の構成を説明する平面図である。

【図７】 本発明に係る半導体記憶装置モジュールの実
用例の構成を説明する断面図である。

【図８】 本発明に係る半導体記憶装置モジュールの実
用例の構成を説明する断面図である。

【図９】 本発明に係る半導体記憶装置モジュールの実
用例の構成を説明する断面図である。

【図１０】 本発明に係る半導体記憶装置モジュールの
実用例の構成を説明する外観図である。

【図１１】 メモリモジュール間を接続するコネクタの
構成を示す断面図である。

【図１２】 モジュールシステムの端部を構成するコネ
クタの構成を示す断面図である。

【図１３】 モジュールシステムの組み立て方法を説明
する斜視図である。

【図１４】 チップ抵抗の構成を示す斜視図である。

【図１５】 本発明に係る半導体記憶装置モジュールの
基本構成の変形例を示す平面図である。

【図１６】 本発明に係る半導体記憶装置モジュールの
基本構成の変形例を示す平面図である。

【図１７】 メモリモジュールの実装個数を増加させる
構成を示す図である。

【図１８】 ＢＧＡパッケージの構成を説明する図であ
る。

【図１９】 抵抗モジュールの構成を示す図である。

【図２０】 抵抗モジュールの構成を示す図である。

【図２１】 モジュールシステムの変形例１の構成を示
す側面図である。

【図２２】 メモリモジュールを接続するコネクタの構
成を示す断面図である。

【図２３】 コネクタとマザーボードとの接続部の構成
の一例を説明する図である。

【図２４】 コネクタとマザーボードとの接続部の構成
の一例を説明する図である。

【図２５】 コネクタとマザーボードとの接続部の構成
の一例を説明する図である。

【図２６】 コネクタとマザーボードとの接続部の構成
の一例を説明する図である。

【図２７】 モジュールシステムの変形例２の構成を示
す側面図である。

【図２８】 モジュールシステムの変形例３の構成を示
す側面図である。

【符号の説明】

２１ メモリモジュール、２２ ＤＲＡＭ、ＯＴ１〜Ｏ
Ｔ４，ＯＴ２１〜ＯＴ２４ 外部端子、ＴＡ１〜ＴＡ
４，ＴＡ２１〜ＴＡ２４，ＴＢ１〜ＴＢ４，ＴＢ２１〜
ＴＢ２４，ＰＬ１〜ＰＬ４，ＰＬ２１〜ＰＬ２４ プリ
ント配線、ＭＢマザーボード、ＣＢ１，ＣＢ２ 接続基
板。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 配線基板と、 前記配線基板の少なくとも１の主面上に配設され、複数
   の外部端子を有する少なくとも１の半導体記憶装置と、 前記複数の外部端子のそれぞれに対応して、前記配線基
   板の対向する２辺に線対称に配設された、複数の第１の
   基板端子および複数の第２の基板端子と、 前記複数の外部端子の１つと、これに対応する前記複数
   の第１および第２の基板端子の１対とを電気的に接続す
   る配線と、 を備える、半導体記憶装置モジュール。
2. 【請求項２】 前記少なくとも１の半導体記憶装置は複
   数であって、 前記複数の半導体記憶装置の前記複数の外部端子および
   前記複数の第１および第２の基板端子は、同一方向に沿
   って配設される、請求項１記載の半導体記憶装置モジュ
   ール。
3. 【請求項３】 前記複数の半導体記憶装置は互いに平行
   に複数列で配設される、請求項２記載の半導体記憶装置
   モジュール。
4. 【請求項４】 前記配線基板は第１および第２の主面を
   有し、 前記第１の主面には前記複数の半導体記憶装置のうち少
   なくとも１つを含む第１群の半導体記憶装置と、 前記第１群の半導体記憶装置の前記複数の外部端子に対
   応する前記複数の第１および第２の基板端子とが配置さ
   れるとともに、前記第１の主面に設けられた前記第１お
   よび第２の基板端子を接続する前記配線が配置され、 前記第２の主面には前記複数の半導体記憶装置のうち少
   なくとも１つを含む第２群の半導体記憶装置と、 前記第２群の半導体記憶装置の前記複数の外部端子に対
   応する前記複数の第１および第２の基板端子とが配置さ
   れるとともに、前記第２の主面に設けられた前記第１お
   よび第２の基板端子を接続する前記配線が配置される、
   請求項２記載の半導体記憶装置モジュール。
5. 【請求項５】 請求項１記載の半導体記憶装置モジュー
   ルを複数搭載するモジュールシステムであって、 前記複数の半導体記憶装置モジュールどうしを電気的に
   接続する少なくとも１の第１のコネクタと、 前記少なくとも１の第１のコネクタおよび該少なくとも
   １の第１のコネクタに接続された前記複数の半導体記憶
   装置モジュールとを搭載する支持台と、を備え、 前記少なくとも１の第１のコネクタは、 前記複数の第１および第２の基板端子が配列された方向
   に平行な２辺の側面のそれぞれに、前記第１および第２
   の基板端子を接続する接続部を有する、モジュールシス
   テム。
6. 【請求項６】 前記支持台は、 前記複数の半導体記憶装置モジュールの配列方向の一方
   の端部に固定して配設された第２のコネクタを有し、 前記第２のコネクタは、前記複数の半導体記憶装置モジ
   ュールのうち、前記少なくとも１の第１のコネクタに接
   続されていない前記複数の第１および第２の基板端子の
   何れかに接続される、請求項５記載のモジュールシステ
   ム。
7. 【請求項７】 前記モジュールシステムは、 それぞれ一方端が前記複数の第１および第２の基板端子
   の何れかに、それぞれ他方端が前記複数の第１および第
   ２の基板端子の何れかに、前記少なくとも１の第１のコ
   ネクタを介して電気的に接続される抵抗素子を複数搭載
   した抵抗モジュールをさらに備える、請求項６記載のモ
   ジュールシステム。
8. 【請求項８】 請求項１記載の半導体記憶装置モジュー
   ルを複数有し、複数の前記半導体記憶装置モジュールの
   前記主面どうしが対面するように配設されたモジュール
   システムであって、 前記モジュールシステムは、 基板と接続構造とを有し、 前記複数の半導体記憶装置モジュールは、 前記基板に搭載された少なくとも１の第１のコネクタに
   前記複数の第１の基板端子が接続される少なくとも１の
   第１のモジュールと、 前記基板に搭載された少なくとも１の第２のコネクタに
   前記複数の第２の基板端子が接続される少なくとも１の
   第２のモジュールとに分けられ、 前記少なくとも１の第１のモジュールの、前記複数の第
   ２の基板端子は、少なくとも１の第３のコネクタに接続
   され、 前記少なくとも１の第２のモジュールの、前記複数の第
   １の基板端子は、少なくとも１の第４のコネクタに接続
   され、 前記少なくとも１の第３および第４のコネクタは、前記
   接続構造によって電気的に接続され、 前記少なくとも１の第１および第２のモジュールは交互
   に配設されるモジュールシステム。
9. 【請求項９】 前記接続構造は、前記少なくとも１の第
   ３および第４のコネクタを搭載し、その主面表面または
   内部に配設された配線によって前記少なくとも１の第３
   および第４のコネクタを電気的に接続する接続基板であ
   る、請求項８記載のモジュールシステム。
10. 【請求項１０】 前記少なくとも１の第１および第２の
    モジュールは、前記少なくとも１の半導体記憶装置が配
    設された側のそれぞれの主面が、相反する方向を向くよ
    うに対をなして配設される請求項８記載のモジュールシ
    ステム。
11. 【請求項１１】 前記第１および第２のモジュールは、
    前記少なくとも１の半導体記憶装置が配設された側のそ
    れぞれの主面が、同一方向を向くように配設される、請
    求項８記載のモジュールシステム。
12. 【請求項１２】 前記第１および第２のモジュールは、
    それぞれの主面が、前記基板の主面に対して垂直に配設
    される、請求項８記載のモジュールシステム。
13. 【請求項１３】 前記第１および第２のモジュールは、
    それぞれの主面が、前記基板の主面に対して傾斜して配
    設される、請求項８記載のモジュールシステム。