JPH02174185A

JPH02174185A - メモリ・モジュール

Info

Publication number: JPH02174185A
Application number: JP63328648A
Authority: JP
Inventors: Toshio Kanno; 利夫管野; Seiichiro Tsukui; 誠一郎津久井; Osamu Sakai; 修酒井
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1990-07-05
Anticipated expiration: 2012-09-03
Also published as: JP2650742B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、配線基板およびこれを用いた集積回路装置技
術に関し、例えば、メモリ・モジュールに適用して有効
な技術に関するものである。

〔従来の技術〕

配線基板上に電子部品を実装した集積回路装置について
は、例えば、特開昭６２−１９５１５９号公報に記載が
あり、この公報には、配線基板に接合されたモジュール
端子の゛接合強度を向上させる技術について説明されて
いる。

ところで、メモリ・モジュール等の集積回路装置を製造
する場合、それを構成する配線基板は、そのモジュール
の用途や目的に応じて個別に作成するのが一般的であっ
た。

〔発明が解決しようとする課題〕

ところが、上記従来技術においては以下のような問題点
があることを本発明者は見出した。

すなわち、この種の集積回路装置においては、製品が完
成した後においては、その製品の仕様変更に基づく配線
変更は困難であるため、たとえわずかな仕様変更が生じ
ても、その都度、配線基板を再作成せねばならず、配線
基板の設計の効率化を図ることができなかった。

例えば、メモリ・モジュールにおいては、配線基板に形
成された複数のモジュール端子のうち、所定のモジュー
ル端子をＧＮＤ　（グランド）電位、またはＮＣ（ノン
・コネクション）にすることによって、メモリのアクセ
スタイムや実装方式などを電気的に識別する製品がある
。このような場合、従来技術においては、メモリ・モジ
ュールの搭載素子が全て同一であっても、アクセスタイ
ムや実装方式が異なる度に、それ専用の配線基板を作成
しなければならなかった。

また、ワード・ビット構成や各メモリのデータ人出力方
式などが異なる場合や、素子は同一でもモジュール端子
の信号配置が若干具なる場合においても、その度に専用
の配線基板を作成しなければならなかった。

したがって、従来の技術においては、製品の完成までに
多大な時間を要する上、製品コストの低減を計ることが
できなかった。

また、その他の問題点としてさらにメモリ・モジュール
においては、配線基板上の所定のメモリが故障した場合
、その故障したメモリを取り外し、その取り外した位置
に新しいメモリを実装していた。

しかし、近年は、メモリの実装密度が向上し、メモリ間
の間隔が非常に狭くなっているため、従来のように故障
したメモリを取り外す−とは配線、及び配線基板の破壊
の原因ともなり非常に困難になっている。

このため、故障したメモリを取り外す従来の欠陥救済技
術によると、メモリ・モジュールの信頼性が低下する恐
れがあり、製品の歩留りが低下する問題が生じる。

本発明は上記課題に着目してなされたものであり、その
目的は、同一の素子を搭載した配線基板を種々の回路機
能に対応させ、汎用性の高い配線基板を提供することの
できる技術を提供することにある。

本発明の他の目的は、集積回路装置における信頼性の高
い欠陥救済技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち第１に、基板面上に互いに独立した２以上の端
子電極を備え、該端子電極間を導通ずる導通手段を選択
的に着脱することによって、配線経路の切り換えを可能
とした配線基板構造とするものである。

第２に、配線基板上に形成された外部端子が素子のいず
れのリード端子と導通されているかによって外部よりア
クセス時間の識別可能な集積回路装置について、素子の
所定のリード端子に導通された端子電極と、配線基板の
外部端子に導通された端子電極とを導通ずる導通手段を
選択的に着脱することにより、異なるアクセスグレード
の製品への変更を可能としたものである。

第３に、配線基板上に形成された外部端子が素子のいず
れのリード端子と導通されているかによって片面実装仕
様であるか両面実装仕様であるかの実装方式の識別可能
な集積回路装置について、素子の所定のリード端子に導
通された端子電極と、配線基板の外部端子に導通された
端子電極とを導通ずる導通手段を選択的に着゛脱するこ
とにより、識別される実装方式の変更を可能としたもの
である。

第４に、配線基板上に素子のデータ入力端子およびデー
タ出力端子と導通された端子電極と、配線基板上の外部
端子と導通された端子電極とを有しており、これらの端
子電極間を導通ずる導通手段を選択的に着脱することに
より、データの入力および出力を共通の外部端子で行う
か、独立した外部端子で行うかの仕様変更を可能にした
ものである。

第５に、配線基板上に所定の信号入力を固定的に共通化
した２以上の素子を備え、素子における共通化されてい
ない信号端子と導通された端子電極と、配線基板上の外
部端子と導通された端子電極とを有しており、これらの
端子電極間を導通ずる導通手段を選択的に着脱すること
により、モジュールとしての全体のワード・ビット構成
の仕様変更を可能としたものである。

第６に、配線基板上に所定の信号入力を固定的に共通化
した２以上の素子と少なくとも１個の救済用素子とを装
着し、素子における共通化されていない信号端子と導通
された端子電極と、救済用素子と導通された端子電極と
、外部端子と導通された端子電極とを備え、これらの端
子電極間を導通ずる導通手段を選択的に着脱することに
より、いずれかの素子における欠陥発生時には欠陥の発
生した素子から救済用素子に配線系統の切り換えを可能
としたものである。

〔作用〕

上記した第１の手段によれば、導電手段の選択的な着脱
のみによって配線経路の切り換えが極めて容易に可能と
なるために、汎用性の高い配線基板を提供することがで
きる。また、配線基板を標準化できるため、配線基板製
造の効率化、及び低コスト化を実現できる。

上記した第２〜第５の手段によれば、端子電極間の導電
手段の選択的な着脱により、同一の素子群を装着した集
積回路装置において、異なるアクセスグレードの製品へ
の変更、識別される実装方式の変更、入出力端子機能の
変更、ワード・ビット構成の変更等の回路機能の仕様変
更を容易に実現できる。

上記した第６の手段によれば、モジュール上のいずれか
の素子に欠陥を生じた場合においても、当該欠陥素子を
配線基板上から取り外すことなく、救済用素子に配線経
路を切り換えることができるため、素子の取り外しに起
因する配線の損傷による断線、あるいは配線基板の損傷
等を防止でき、欠陥救済に起因するモジュールの歩留り
低下を確実に防止できろ。

〔実施例１〕第１図は本発明の一実施例である配線基板の主面を示す
平面図、第２図（ａ）〜（Ｃ）はアクセスタイムに応じ
た導通手段の実装状態を示す配線基板の要部平面図、第
３図（ａ）〜（ｄ）はこの配線基板を構成する各配線層
の平面図、第４図（ａ）、（ｂ）は導通手段であるジャ
ンパチップの構造を示す図、第５図はこの配線基板を用
いた集積回路装置の主面を示す平面図である。

第５図に示す本実施例１の集積回路装置であるメモリ・
モジュール１ａは、例えば、アクセスタイム１００　ｎ
ｓの２５６ＫＸ３６ビツト構成のダイナミックＲＡ　Ｍ
　（Ｄ　ＲＡ　Ｍ　）モジュールである。

なお、アクセスタイムは、例えば、ＲＡＳ（Ｒｏｗ八ｄ
へｒｅｓｓ　５ｔｒｏｂｅ）　　信号を基準にした場合
である。

メモリ・モジュール１ａを構成する配線基板２ａの主面
には、電子部品である大小２種類の半導体メモリ３ａ、
３ｂと、これら半導体メモリ３ａ３ｂの下面側に配置さ
れ図示されないが、同じく電子部品であるバイパス・コ
ンデンサと、導通手段であるジャンパチップ４とが実装
されている。

また、配線基板２ａの長辺の一方には、例えば、７２個
のモジュール端子（外部端子）５が配線基板２ａの長手
方向に沿って配置されている。なお、各モジュール端子
５の幅は、例えば、１．０４　ｍｍ程度、隣り合うモジ
ュール端子５．５の間隔は、例えば、１．２７　ｓ程度
である。

本実施例１においては、上記したモジュール端子５のう
ち、例えば、左から６９．７０番目のモジュール端子５
ａ、５ｂは、アクセスタイムを識別するための端子とし
て構成されている。

上記した大形の半導体メモＩＪ　３　ａは、配線基板２
ａの長手方向に、例えば、８個配列して実装されており
、これを構成する、例えば、ＳＯＪ（Ｓｍａｌｌ　０ｕ
ｔｌｉｎｅ　Ｊ−１ｅａｄ）　　形のパッケージの内部
には、２５６ＫＸ４ビツト構成のＤＲＡＭチップ（図示
せず）が収容されている。

また、小形の半導体メモＩＪ　３　ｂは、配線基板２ａ
面の両端側にそれぞれ２個ずつ実装されており、これを
構成する、例えば、Ｐ　Ｌ　ＣＣ（Ｐｌａｓｔｉｃ　Ｌ
ｅａｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）　　形のパッ
ケージの内部には、２５６ｘｌビツト構成のＤＲＡＭチ
ップ（図示せず）が収容されている。

なお、半導体メモ１Ｊ３ａ、３ａのリード端子間、及び
半導体メモ１Ｊ３ａ、３ｂのリード端子間の間隔は、例
えば、０．２　ｍｍ程度である。

図示しないバイパス・コンデンサは、例えば、０．２μ
Ｆのセラミック・コンデンサであり、ノイズ等を防止す
る観点から、半導体メモ１Ｊ３ａ、３ｂの各々の電源電
圧（Ｖｅｅ）端子とＧＮＤ端子との間に電気的に接続さ
れている。

本実施例１に用いられるジャンパチップ４を第４図（ａ
）および（ｂ）に示す。第４図（ｂ）は第４図（ａ）の
Ｘ−Ｘ”線に沿う断面図である。ジャンパチップ４は、
例えばセラミックからなるチップ本体基板６の両端に、
導電性金属（例えばパラジウム銀糸厚膜）からなる第一
次電極７ｃが印刷形成されている。その上に、導体８ａ
（例えば銀）が印刷形成され、電気的に接続される。そ
して、導体の上には保護ガラス８ｂが形成されている。

更に、前記第一次電極７Ｃの上には、第二次層１７ｂ（
例えばニッケル、半田等）、外部電極？ａ（例えば賜−
鉛、半田等）がメンキされている。

上記した配線基板２ａは、例えば、ガラスエポキシ樹脂
からなり、第３図（ａ）〜（ｄ）に示すように、例えば
、４層配線構造となっている。このような多層配線基板
２ａの形成は、まずガラスエポキシ樹脂からなる板状部
材の全面に銅箔を圧着した後、エツチング処理により内
層パターン９を形成し、板状部材を積層プレスする。次
に、ドリル、あるいはパンチ加工により多層配線層間を
導通するスルーホールｌＯを形成した後、スルーホール
メツキ、表面のパターン形成することにより得られるも
のである。

配線基１２ａの主面側（第３図（ａ）〉と裏面側（第３
図（ｄ））との配線層には、上記のように主に内層パタ
ーン９が形成されている。

また、配線基板２ａの内側２層（第３図（ｂ）、　（Ｃ
））のうち、１層は、ノイズ等を防止する観点からＧＮ
Ｄ配線専用となっており、他の１層は可能な限りＶ　ｃ
ｃ配線に用いられている。

そして、第１図に示すように、配線基板２ａの主面には
、上記した半導体メモ！ｊ３ａ、３ｂを実装する複数の
ランドＩｌａが、各半導体メモリ３ａ、３ｂのリード端
子に対応するように配置されており、また、上記したバ
イパス・コンデンサを実装する複数のランドｌｌｂが配
置されている。

なお、ランドｌｌａは、上記した内層パターン９　（第
３図（ａ）、（ｄ））などを介してモジュール端子５と
電気的に接続されている。

また、本実施例１においては、配線基板２ａの主面右側
、小形の半導体メモＩＪ　３　ｂを実装する複数のラン
ドｌｌａの下方に、互いに独立する端子電極であるラン
ド１２ａ、１２ｂと、同じく互いに独立する端子電極で
あるランド１２ｃ、１２ｄとが配置されている。

ランド１２ａとランド１２Ｃとは、それぞれ配線１３．
１４を介してアクセスタイムを識別するための電極であ
るモジュール端子５ａ、５ｂにそれぞれ電気的に接続さ
れている。

また、ランド１２ｂとランド１２ｄとは、スルーホール
１０を介してＧＮＤ電極と電気的に接続されている。

なお、配線基板２ａの寸法は、２５．４　Ｘ　１０８ｍ
ｍ程度である。

ところで、従来、アクセスタイムを識別するには、例え
ば、メモリ・モジュールのモジュール端子の所定の２つ
をアクセスタイム識別用の端子として、それら端子が、
ＮＣ，ＧＮＤ電位の時は８５ｎｓ、ともにＧＮＤ電位の
時は１０．０ｎｓ、ともにＮＣの時は１２０　ｎｓとい
うように予め決めておくことにより行っていた。

したがって、従来は、メモリ・モジュールの回路機能が
同一であっても、アクセスタイムが、例えば、８５ｎｓ
〜１２０　ｎｓの間で変更される度に、識別用のモジュ
ール端子部分の配線のみを変えるために、異なる別個の
配線基板を作成しなければならなかった。

しかし、本実施例１の配線基板２ａにおいては、第２図
（ａ）に示すように、ランド１２ｃとランド１２ｄとの
間に、ジャンパチップ４を半田により実装し、これらラ
ンド１２Ｃ，１２ｄ間を導通させることによって、モジ
ュール端子５ｂをＧＮＤ電位とすることができる。

したがって、第２図（ａ）によれば、モジュール端子５
ａ、５ｂをＮＣ，ＧＮＤ電位にすることができるため、
アクセスタイム８５ｎｓのメモリ・モジュールに対応さ
せることができる。

また、配線基板２ａは、第２図（ｂ）に示すように、ジ
ャンパチップ４，４の実装によって、ランド１２ａ、１
２ｂ間、及びランド１２ｃ、１２ｄ間を導通させ、モジ
ュール端子５ａ、５ｂをともにＧＮＤ電位とすることが
できるため、回路機能としてアクセスタイム１００　ｎ
ｓのメモリ・モジコール１ａに対応させることができる
。

さらに、配線基板２ａは、第２図（Ｃ）に示すように、
ジャンパチップ４の実装を行わないことにより、モジュ
ール端子５ａ、５ｂともにＮＣにすることができるため
、アクセスタイム１２０　ｎｓのメモリ・モジュールに
対応させることができる。

すなわち、本実施例１の配線基板２ａは、ジャンパチッ
プを選択的に着脱することによって、同一の配線基板２
ａで上記した３種類のアクセスタイムの変更に対応する
ことができる。

このように本実施例によれば、メモリ・モジュールｌａ
のアクセスタイムが、種々変更された場合であってもジ
ャンパチップ４の選択的な着脱によって、これに対応す
ることができるため、配線基板２ａを標準化することが
できる。

このため、メモリ・モジュール１ａの製造時間を大幅に
短縮することができる上、その設計コスト、及び製造コ
スト等を低減させ、メモリ・モジュール１ａを安価に提
供することができる。

〔実施例２〕第６図（ａ）、（ｂ）は本発明の他の実施例である集積
回路装置の主面と裏面とを示す平面図、第７図は第６図
（ａ）、ら）に示した集積回路装置の側面図である。

第６図（ａ）、ら）、及び第７図に示す本実施例２の集
積回路装置であるメモリ・モジュール１ｂは、例えば、
５１２Ｋｘ３６ビツト構成のＤＲＡＭモジュールである
。

メモリ・モジュール１ｂを構成する配線基板２ｂの主面
（第６図（ａ））、及び裏面（第６図ら））には、半導
体メモ１Ｊ３ａ、３ｂが実施例１と同様に実装されてい
る。

なお、このメモリ・モジュールｌｂにおいては、データ
のアクセスに際しては、−面側の半導体メモＵ３ａ、３
ｂが動作している間は、他面側の半導体メモ’Ｊ３ａ、
３ｂは動作しないようなっている。

したがって、実施例１で説明したバイパス・コンデンサ
は、配線基板２ｂの主面側と裏面側との半導体メモ’Ｊ
３ａ、３ａ、または半導体メモリ３ｂ、３ｂの間で共有
されるようになっている。

ところで、本実施例２においては、モジュール端子５の
うち、例えば、左から６９．７０番目のモジュール端子
５ａ、５ｂを、例えば、半導体メモ１Ｊ３ａ、３ｂの実
装方式を識別するための端子とする。

従来、実装方式を識別するには、実施例１で説明したア
クセスタイムと同様に、例えば、モジュール端子の所定
の２端子を実装方式の識別用端子にして、それら端子が
、ＮＣ，ＧＮＤ電位の時は片面実装、ともにＧ　Ｎ　Ｄ
電位の時は両面実装というように予め決めておくことに
より行っていた。

したがって、従来は、実装方式が変更される度に、識別
用のモジュール端子部分の配線のみを変えるために、配
線基板を作成しなければならなかった。

しかし、本実施例２の配線基板２ｂにおいては、実施例
１の第２図（ａ）〜（Ｃ）で示したように、配線基板２
ｂを作成した後からでも、ジャンパチップ４の実装の仕
方によって、モジュール端子５ａ　　５ｂをＮＣ，ＧＮ
Ｄ電位にしたり、ともにＧＮＤ電位にしたりすることが
できるため、同一の配線基板２ｂで上記した識別される
実装方式の変更に対応することができる。

このように本実施例２によれば、半導体メモリ３ａ、３
ｂの実装方式が、片面実装、両面実装というように変更
されても、同一の配線基板２ｂでそれに対応することが
できる。

〔実施例３〕第８図は本発明のさらに他の実施例である集積回路装置
の回路構成を示す回路ブロック図、第９図（ａ）〜（Ｃ
）は入出力方式に応じた導通手段の実装状態を示す第８
図に示した配線基板の要部平面図である。

本実施例３においては説明を簡単にするため、第８図に
示すように、例えば、主要素子として４つのＤＲＡＭ１
５〜ＤＲＡＭ１８によりメモリ・モジュールｌｃを説明
する。

各ＤＲＡＭ１５〜１８のＣＡ　Ｓ　（Ｃｏｌｕ＋ｎｎ　
Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）信号端子は、制御信号
配線１９ａを介して配線基板２ｃに形成されたモジュー
ル端子５Ｃと電気的に接続されており、外部からＣＡＳ
信号が与えられるようになっている。

また、各ＤＲＡＭ１５〜１８のＲＡ　Ｓ　（Ｒｏｗ　Ａ
ｄｄｒｅｓｓ　５ｔｒｏｂｅ）　信号端子は、制御信号
配線１９ｂを介してモジュール端子５ｄと電気的に接続
され、外部からＲＡＳ信号が与えられるようになってい
る。

さらに、各ＤＲＡＭ１５〜１８のＷＥ（Ｗｒｉｔｅ　ｅ
ｎａｂｌｅ）端子は、制御信号配線１９ｃを介してモジ
ュール端子５ｅと電気的に接続され、外部からデータの
書き込み、あるいは読み出しの制御が行われるようにな
っている。

そして、これらＲＡＳ、及びＣＡＳ信号と、ＷＥ倍信号
によってＤＲＡＭ１５〜１８のデータのアクセスが制御
されている。

マタ、各ＤＲＡＭ１５〜１８のアドレス端子は、アドレ
ス信号配線２０を介してモジュール端子５「と電気的に
接続され、外部からメモリセルのアドレスが指定される
ようになっている。なお、アドレス指定に際しては、例
えば、マルチプレクス方式により、行と列のアドレスが
所定数の同一のモジュール端子５ｆから入力されるよう
になっている。

本実施例３におけるメモリ・モジュールＩＣの各ＤＲＡ
Ｍ１５〜１８は、データ入力端子Ｄ　ｌ　、、とデータ
出力端子Ｄ　６　ｕ　Ｌ　とを備えている。

データ入力端子Ｄ　ｌ　ｈは、データ線２１を介してモ
ジュール端子５ｇと電気的に接続され、かつ、配線２２
を介して実施例１．２で説明したジャンパチップ４を実
装する実装領域Ａ（第９図参照）のランド１２ｅと電気
的に接続されている。

また、データ出力端子り。ｕＬ　は、配線２３を介して
ランド１２ｅと電気的に独立して形成されたランド１２
ｆと電気的に接続されている。

そして、これらランド１２ｅ、１２ｆと電気的に独立し
て実装領域へに形成されたランド１２ｇは、配線２４を
介してモジュール端子５ｈと電気的に接続されている。

次に、本実施例３の作用を第８図、及び第９図（ａ）〜
（Ｃ）により説明する。

第９図（ａ）は、実装領域へにおけるランド１２ｅ〜１
２ｇに実施例１．２で説明したジャンパチップ４が実装
されていない状態を示しており、データ出力端子り。い
は開放状態、モジュール端子５ｈはＮＣの状態である。

ここで、第９図ら）に示すように、ランド１２ｆ。

１２ｇにジャンパチップ４を実装することによって、こ
れらランド１２ｆ、１２ｇ間を導通させると、データ出
力端子り。ｕＬ　とモジュール端子５ｈとが電気的に接
続される。

すなわち、モジュール端子５ｈはデータ出力用の端子と
なり、また、モジュール端子５ｇはデータ入力用の端子
となる。

したがって、各ＤＲＡＭ１５〜１８において、データの
人出力＜ｌ１０）方式は、Ｉ１０セパレート方式となる
。

一方、第９図（Ｃ）に示すように、ランド１２ｆ。

１２ｅにジャンパチップ４を実装することによって、こ
れらランド１２ｆ、１２ｅ間を導通させると、データ入
力端子Ｄ　ｌ　ｎとデータ出力端子り。Ｕ。

とが電気的に接続される。

すなわち、モジュール端子５ｇは、ｆ１０共通の電極と
なる。なお、その際、モジュール端子５ｈはＮＣとなる
。

したがって、各ＤＲＡＭ１５〜１８において、データの
Ｉ１０方式は、Ｉ１０コモン方式となる。

このように本実施例３によれば、メモリ・モジュールＩ
Ｃの各ＤＲＡＭ１５〜１８のデータ人出力方式が、Ｉ１
０コモン方式やＩ１０セパレート方式に変更されても、
同一の配線基板２Ｃでそれに対応する、−とができる。

〔実施例４〕第１０図は本発明のさらに他の実施例である集積回路装
置の回路構成を示す回路ブロック図、第１１図、及び第
１２図はワード・ビット構成に応じた導通手段の実装状
態を示す第１０図に示した集積回路装置の回路ブロック
図である。

第１０図に示す本実施例４のメモリ・モジュール１ｄに
おける各ＤＲＡＭ１５〜１８は、例えば、各々が１ＭＸ
１ビツト構成であり、これらＤＲＡＭ１５〜１８の選択
は、ＲＡＳ信号により制御されるようになっている。

本実施例４においては、実装領域Ａに電気的に互いに独
立する端子電極であるランド１２ｈ〜１２ｍが配置され
ている。

各実装領域Ａにおけるランド１２ｈは、配線２５を介し
て、ＤＲＡＭ１５のＲＡＳ信号端子とモジュール端子５
ｄとを電気的に接続する制御信号配線１９ｂに電気的に
接続されている。

また、各実装領域へにおけるランド１２１は、各ＤＲＡ
Ｍ１６〜１８のＲＡＳ信号端子に電気的に接続されてい
る。

各実装領域Ａにおけるランド１２Ｊ、ランド１２には、
それぞれモジュール端子５１１モジユール端子５ｊに電
気的に接続されている。

さらに、各実装領域Ａにおけるランド１２１は、配線２
６を介して、ＤＲΔＭ１５のデータ入力端子Ｄ　ｌ　ｈ
、及びデータ出力端子Ｄ　ｏ　ｕ　ｔ　とモジュール端
子５にとを電気的に接続する配線２７と電気的に接続さ
れている。

また、各実装領域Ａにおけるランド１２ｍは、各ＤＲＡ
Ｍ１６〜１８のデータ入力端子りい、及びデータ出力端
子Ｄ０１．と電気的に接続されている。

ところで、このようなメモリ・モジュール１ｄを、例え
ば、１ＭＸ４ビツト構成として用いる場合、第１１図に
示すように、各実装領域Ａにおけるランド１２ｈとラン
ド１２１とをジャンパチップ４により導通させ、各ＤＲ
ＡＭ１５〜１８のπに子信号を共通にする。

さらに、これとともに、各実装領域Ａにおけるランド１
２にとランド１２ｍとをジャンパチップ４により導通さ
せ、Ｉ１０信号が各ＤＲＡＭ１５〜１８から人出力され
るようにする。

すなわち、データのアクセスに際して各ＤＲＡＭ１５〜
１８は、モジュール端子５ｄから入力された°Ｔ７ｒＩ
信号に同期して同時に動作し、各ＤＲＡＭ１５〜１８か
らそれぞれ■１０・０〜Ｉ１０・３の４ビツトのデータ
が人出力される。

一方、メモリ・モジュール１ｄを、例えば、４ＭＸ１ビ
ツト構成として用いる場合、第１２図に示すように、各
実装領域へにおけるランド１２＋とランド１２ｊとをジ
ャンパチップ４により導通させ、各ＤＲＡＭ１５〜１８
をＲＡＳＯ〜ＲＡＳ３信号により個別に選択できるよう
にする。

さらに、これとともに、各実装領域Ａにおけるランド１
２ｆとランド１２ｍとをジャンパチップ４により導通さ
せ、各ＤＲＡＭ１５〜１８のＩ１０信号がモジュール端
子５にのみから人出力されるようにする。

すなわち、データのアクセスに際して、ＲＡＳＯ〜ＲＡ
Ｓ３信号により、各ＤＲＡＭ１５〜１８のうち所定のＤ
ＲＡＭが選択され、その選択されたＤＲＡＭからＩｌｏ
の１ビツトのデータが入出力される。

このように本実施例４によれば、メモリ・モジュール１
ｄのワード・ビット構成が、例えば、４ＭＸ１ビツト構
成、あるいは１ＭＸ４ビツト構成というように変更され
ても、同一の配線基板２ｄでそれに対応することができ
る。

〔実施例５〕第１３図は本発明のさらに他の実施例である集積回路装
置の回路構成を示す回路ブロック図、第１４図は欠陥救
済時における導通手段の実装状態を示す第１３図に示し
た集積回路装置の回路ブロック図である。

第１３図に示す本実施例５のメモリ・モジュール１ｅの
配線基板２ｅには、配線基板２ｅ上のＤＲＡＭ１５〜１
８のいずれかに故障が生じた場合、その故障したＤＲＡ
Ｍの代替素子を実装するためのＤＲＡＭ実装領域Ｂ領域
けられている。なお、ＤＲＡＭ実装領域Ｂ領域配線基板
２ｅの主面、裏面のどちらに設けられていても良い。

Ｄ　ＲＡ　Ｍ実装領域Ｂには、ＣＡＳ信号用ランド２３
ａ、ＲＡＳ信号用ランド２８　ｂ、ＷＥ信号用ランド２
８Ｃ１及びアドレス指定用ランド２９、データ入出力用
ランド３０ａ、３０ｂなどが配置されている。

上記したＲＡＳ信号用のランド２８ｂは、配線３１を介
して各実装領域Ａｌ−Ａ４　のランド１２ｐ、及びモジ
ュール端子５ｄと電気的に接続されている。

また、上記したデータ入力用のランド３０ａ、及びデー
タ出力用のランド３０ｂは、配線３２を介して各実装領
域Ａ１〜Ａ４　のランド１２ｑと電気的に接続されてい
る。

ところで、本実施例５のメモリ・モジュール１ｄにおい
て、例えば、ＤＲＡＭ１８が故障した場合のメモリ・モ
ジュール１ｄの欠陥救済技術を第１４図により説明する
と以下のとおりである。

すなわち、ＤＲＡＭ実装領域已に正常な回路動作を行う
冗長用ＤＲＡＭ３３を実装し、各実装領域Ａ１〜Ａ、に
おけるランド１２１とランド１２ｐ１及びランド１２に
とランドｍとをジャンパチップ４により導通させ、かつ
、実装領域Ａ４　におけるランド１２にとランド１２Ｑ
とをジャンパチップ４により導通させる。

これにより、故障したＤＲＡＭ１８は、メモリ・モジュ
ール１ｄの回路系から電気的に独立した状態となり、そ
の代わり冗長用ＤＲＡＭ３３がメモリ・モジュール１ｄ
の回路系に電気的に接続される。

このように本実施例５によれば、故障したＤＲＡ　Ｍ　
ｌ　８を取り外すことなく、ジャンパチップ４の実装の
仕方によって、故障したＤＲＡＭ１８と冗長用ＤＲＡＭ
３３とを配線系統上で容易に交換できる。

このため、メモリ・モジュール１ｄにおけるＤＲＡＭ１
５〜１８が高密度に実装されていても信頼性の高い欠陥
救済を行うことができ、欠陥救済によるメモリ・モジュ
ール１ｄの歩留り低下を確実に防止することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例１においては、識別の対象としてア
クセスタイムを、また、前記実施例２においては、半導
体メモリの実装方式を説明したが、これに限定されるも
のではなく、製品の他の識別においても適用できる。

また、前記実施例１〜５においては、導通手段がジャン
パチップであり、このジャンパチップの実装の仕方によ
って、配線経路を選択的に切り換える場合について説明
したが、これに限定されるものではなく、例えば、導通
手段を論理回路が構成された集積回路チップとし、この
集積回路チップ内部の論理回路のスイッチング動作によ
り、所定ランド間の導通、非導通を選択的に切り換える
ようにしても良い。

また、前記実施例１〜５においては、それぞれアクセス
タイムの識別、実装方式の識別、Ｉ１０１００変換、ワ
ード・ビット構成の変換、冗長構成について説明したが
、これに限定されるものではなく、例えば、配線基板上
のモジュール端子の信号配置（あるいは電源電圧配置）
が標準タイプと若干具なる場合においても適用すること
ができる。

また、前記実施例１〜５においては、配線経路の変換技
術をそれぞれ分けて説明したが、これに限定されるもの
ではなく、例えば、実施例１と実施例２とを組み合わせ
たり、実施例３と実施例４とを組み合わせたり、あるい
は実施例１〜５を同一の配線基板上で実現したりするこ
ともできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリ・モジュール
に適用した場合について説明したが、これに限定されず
種々適用可能であり他の集積回路装置に適用することも
できる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、導電手段の選択的な着脱のみによって配線経
路の切り換えが容易に可能となるために、汎用性の高い
配線基板を提供することができる。

これにより、配線基板を標準化できるため、配線基板製
造の効率化および低コスト化を実現できる。

また、端子電極間の導電手段の選択的な着脱により、同
一の素子群を装着した集積回路装置において、回路機能
の仕様変更を容易に実現できる。

さらに、配線基板上のいずれかの素子に欠陥が生じた場
合においても、当該欠陥素子を配線基板上から取り外す
ことなく、救済用素子に配線経路を切り換えることがで
きるため、素子の取り外しに起因する配線の損傷による
断線、あるいは配線基板の損傷等を防止でき、欠陥救済
に起因するモジュールの歩留り低下を確実に防止できる
。

【図面の簡単な説明】

第１図は本発明の一実施例である配線基板の主面を示す
平面図、第２図（ａ）〜（Ｃ）はアクセスタイムに応じた導通手
段の実装状態を示す配線基板の要部平面図、第３図（ａ
）〜（ｄ）はこの配線基板を構成する各配線層の平面図
、第４図（ａ）は導通手段であるジャンパチップの構造を
示す平面図、第４図０））は第４図（ａ）のｘ−ｘ’線に沿う断面図
、第５図はこの配線基板を用いた集積回路装置の主面を
示す平面図、第６図（ａ）、（ｂ）は本発明の他の実施例である集積
回路装置の主面と裏面とを示す平面図、第７図は第６図
（ａ）、　（ｂ）に示した集積回路装置の側面図、第８図は本発明のさらに他の実施例である集積回路装置
の回路構成を示す回路ブロック図、第９図（ａ）〜（Ｃ
）は入出力方式に応じた導通手段の実装状態を示す第８
図に示した配線基板の要部平面図、第１０図は本発明のさらに他の実施例である集積回路装
置の回路構成を示す回路ブロック図、第１１図及び第１
２図はワード・ビット構成に応じた導通手段の実装状態
を示す第１Ｏ図に示した集積回路装置の回路ブロック図
、第１３図は本発明のさらに他の実施例である集積回路装
置の回路構成を示す回路ブロック図、第１４図は欠陥救
済時における導通手段の実装状態を示す第１３図に示し
た集積回路装置の回路ブロック図である。１ａ〜１ｅ・・・メモリ・モジュール（集［１路装置）
、２ａ〜２ｅ・・・配線基板、３ａ、３ｂ・・・半導体
メモリ、４・・・ジャンパチップ（導通手段）、５〜５
ｋ・・・モジュール端子、６・・・チップ本体、７ａ、
７ｂ・・・チップ電極、８・・・導体、９・・・内層パ
ターン、１０・・・スルーホール、ｌｌａ、ｌｌｂ・・
・ランド、１２ａ　〜１２ｎ、１２Ｐ、１２Ｑ　・・・
ランド（端子電極）、１３，１４．２１〜２７．３１゜
３２・・・配線、１５〜１８・・・ＤＲＡＭ、１９ａ〜
１９Ｃ・・・制御信号配線、２０・・・アドレス信号配
線、２８ａ・・・ＣＡＳ信号用ランド、２８ｂ・・・Ｒ
ＡＳ信号用ランド、２８Ｃ・・・７下信号用ランド、２
９・・・アドレス指定用ランド、３０ａ・・・データ入
力用ランド、３０ｂ・・・データ出力用ランド、３３・
・・冗長用ＤＲＡＭ０代理人　弁理士　筒　井　大　和

Claims

【特許請求の範囲】

１．少なくとも２以上の電子部品をその基板面上に搭載
した配線基板であって、基板面上に互いに独立した２以
上の端子電極を備え、該端子電極間を導通する導通手段
を選択的に着脱することによって、配線経路の切り換え
が可能であることを特徴とする配線基板。
２．上記導通手段が導電体で形成されたジャンパチップ
であることを特徴とする請求項１記載の配線基板。
３．配線基板上に２以上の素子を装着したモジュールで
構成され、配線基板上に形成された外部端子が素子のい
ずれのリード端子と導通されているかによって外部より
アクセス時間の識別可能な集積回路装置であって、素子
の所定のリード端子に導通された端子電極と、配線基板
の外部端子に導通された端子電極とを導通する導通手段
を選択的に着脱することにより、異なるアクセスグレー
ドの製品への変更を可能としたことを特徴とする集積回
路装置。
４．配線基板の主面と他面とにそれぞれ２以上の素子を
装着したモジュールで構成され、配線基板上に形成され
た外部端子が素子のいずれのリード端子と導通されてい
るかによって片面実装の仕様であるか両面実装の仕様で
あるかの実装方式の識別可能な集積回路装置であって、
素子の所定のリード端子に導通された端子電極と、配線
基板の外部端子に導通された端子電極とを導通する導通
手段を選択的に着脱することにより、識別される実装方
式の変更を可能としたことを特徴とする集積回路装置。
５．配線基板上に所定の信号入力を固定的に共通化した
２以上の素子を装着したモジュールで構成され、素子の
データ入力端子およびデータ出力端子と導通された端子
電極と、配線基板上の外部端子と導通された端子電極と
を有しており、これらの端子電極間を導通する導通手段
を選択的に着脱することにより、データの入力および出
力を共通の外部端子で行うか、独立した外部端子で行う
かの仕様変更が可能であることを特徴とする集積回路装
置。
６．配線基板上に所定の信号入力を固定的に共通化した
２以上の素子を装着したモジュールで構成され、素子に
おける共通化されていない信号端子と導通された端子電
極と、配線基板上の外部端子と導通された端子電極とを
有しており、これらの端子電極間を導通する導通手段を
選択的に着脱することにより、モジュールとしての全体
のワード・ビット構成の仕様変更が可能であることを特
徴とする集積回路装置。
７．配線基板上に所定の信号入力を固定的に共通化した
２以上の素子と少なくとも１個の救済用素子とを装着し
たモジュールで構成され、素子における共通化されてい
ない信号端子と導通された端子電極と、救済用素子と導
通された端子電極と、外部端子と導通された端子電極と
を備えており、これらの端子電極間を導通する導通手段
を選択的に着脱することにより、いずれかの素子におけ
る欠陥発生時には欠陥の発生した素子から救済用素子に
配線系統の切り換えを可能としたことを特徴とする集積
回路装置。