KR100287547B1 - 반도체 메모리장치 - Google Patents

Abstract

개시된 내용은 각 메모리셀 어레이에 대해 리던던트 메모리셀을 구비하는 복수의 메모리셀 어레이를 포함하는 반도체 메모리장치에 관한 것이다. 각 메모리셀 어레이와 데이터 입출력 단자들간의 접속은, 복수의 입출력 데이터폭에 대응해서 외부로부터 입력된 신호에 의해 용이하게 교환될 수 있다. 각 리던던트 메모리셀은 외부로부터 입력된 외부 어드레스의 각 비트와 저장되어 있는 메모리셀의 내부 어드레스의 각 비트를 비교한다. 양 어드레스간의 일치를 검출하는 리던던시 판정회로의 검출신호에 따라, 그 어드레스를 포함하는 메모리셀이 치환된다. 이 치환은 리던던트 메모리셀을 구비하는 메모리셀 어레이에서뿐만 아니라 다른 메모리셀 어레이 사이에서도 행해질 수 있다.

Description

반도체 메모리장치

본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 불량 메모리셀의 구제수단에 관한 것이다.

도 1 및 도 2는 종래의 반도체 메모리 장치의 구성을 나타내는 회로도이다.

어떤 반도체 메모리 장치는 동일 용량이면서 다른 입출력 데이터폭을 구비하는 복수의 품종을 가진다. 예를 들면, 16-M비트 DRAMs에서, 4M×4-비트, 2M×8-비트, 1M×16-비트형 등이 존재한다. 도 1 및 2는 동일 메모리셀 어레이 구조이면서도, 각각이 4비트 및 8비트인 입출력 데이터폭을 구비한 DRAMs의 경우를 도시하고 있다.

도 1에 도시한 4-비트 구성의 DRAM에 있어서, 메모리셀 어레이인, 어레이 0 및 어레이 1(이하에서는 ARRAY0 ARRAY1이라 함)은, 각각 4라인으로 구성되는, 국소 IO선군(IO00∼IO01 및 IO01∼IO31)을 공유한다. 각각의 로디코더 YDEC00∼YDECn0 및 YDEC01∼YDECn1에는, 4개의 각각의 센스증폭기가 접속되어 있다. 또한, 이러한 4개의 센스증폭기도 4개의 IO선군인 IO00∼IO30 및 IO01∼IO31(이하 IO00∼IO31이라 약칭함)에 각각 접속되어 있다.

데이터의 읽어내기 및 기입하기 시에는, 로디코더 YDEC00∼YDECn0 및 YDEC01∼YDECn1 중 1개가 선택된다. 로디코더 YDEC00∼YDECn0 및 YDEC01∼YDECn1 중 하나를 선택하여 활성화하는 것은, 외부로부터 입력되는 어드레스 신호에 의존한다. 로디코더 중 어느 것이 활성화되던 간에, 활성화된 로디코더(이하에서는 YDEC라 함)를 포함하는 메모리셀 어레이에 접속되어 있는 데이터 증폭기군 DA00∼DA30 및 DA01∼DA31(이하 DA00∼DA31이라 함) 중 하나가 활성화되면, 다른 하나는 활성화되지 않는다. 이러한 방식으로, 총 4-비트 데이터가, 광역 내부 입출력선군 RWB1∼RWB4(이하에서 RWB1∼RWB4라 함)를 매개해서, 선택된 메모리셀을 포함하는 ARRAY 0 또는 ARRAY 1과 입출력단자 DQ1∼DQ4 사이에서 입출력된다.

도 2에 도시하는 8-비트 구성의 DRAM에 있어서는, ARRAY 0 및 ARRAY 1의 센스증폭기가, 도 1에 도시하는 4-비트 구성의 DRAM과 같이, 각각 4개의 선으로서 구성되는 국소 IO선군 IO00∼IO30 및 IO01∼IO31을 공유한다. 각각의 YDEC00∼YDECn0 및 YDEC01∼YDECn1에는 4개의 센스증폭기가 접속되어 있다. 이러한 4개의 센스증폭기들은 각각의 IO선군(IO00∼IO30 및 IO01∼IO31)에 각각 접속되어 있다.

데이터의 읽어내기 및 기재 시에는, 동일 로어드레스를 가진 YDEC00∼YDECn0 및 YDEC01∼YDECn1 중 하나를 선택한다. DA00∼DA30 및 DA01∼DA31의 두 그룹이 동시에 활성화된다. 이러한 방식으로, 총 4-비트의 데이트가 ARRAY 0과 입출력단자 DQ1∼DQ4(이하에서 DQ1∼DQ4라 함)사이 및 ARRAY 1과 입출력단자 DQ5∼DQ8(이하에서 DQ5∼DQ8이라 함)사이에서 동시에 입출력된다. 결과적으로, 전체 칩으로서 총 8-비트 데이터는 광역 내부 입출력선군 RWB1∼RWB8(이하에서 RWB1∼RWB8이라 함)을 매개해서, DQ1∼DQ8과 ARRAY 0, ARRAY 1사이에서 입출력된다.

일반적인 반도체 메모리 장치에 있어서는, 일부의 셀이 불량이 된 경우에도, 미리 설치한 리던던트셀로 불량 셀을 치환하는 것에 의해, 적합한 칩을 획득하는 기능을 구비하고 있다. 이러한 치환은 치환 어드레스 비교회로에 의해 행해진다. 치환 어드레스 비교회로는, 외부로부터 입력되는 로어드레스 신호와 내부에 저장되어 있는 치환 어드레스를 비교한다. 쌍방이 일치하는 경우에는, 로어드레스 신호에 대응하는 리던던트 메모리셀에 접속한 로디코더를 선택하는 것에 의해 치환을 행한다, 도 1 및 2에 있어서는, 리던던시 판정회로 YRED0 및 YRED1(이하 YRED0 및 YRED1이라 함)이 치환 어드레스 비교회로이며, 리던던트셀 로디코더 RYDEC0 및 RYDEC1(이하 RYDEC0 및 RYDEC1이라 함)이 리던던트셀을 선택한다.

도 1에 도시하는 4-비트 구성품에서는, ARRAY 0 또는 ARRAY 1중 어느 하나가 활성화되고, 데이터의 입출력이 IO00∼IO30 또는 IO01∼IO31중 어느 하나를 사용하여 수행된다.

예를 들어, ARRAY 1내의 RYDEC1을 사용해서 ARRAY 0내의 YDEC00을 치환하는 경우에는, YRED0 및 YRED1에서 외부로부터 입력되는 로어드레스 신호와 저장되어 있는 각각의 치환 어드레스를 비교한다. 이 경우에, YRED1이 일치를 나타내는 경우에만 RYDEC1을 선택하고, 그리고 나서 DA00∼DA30의 활성화를 멈추는 반면(이 때 YDEC00은 활성화되지 않음), 대신에 DA01∼DA31을 활성화한다.

이러한 방식으로, YDEC00에 접속되어 있는 센스 증폭기와 외부와의 사이에서 입출력되는 데이터는, RYDEC1에 접속되어 있는 리던던트 센스증폭기와 외부와의 사이에서 입출력되며, 그래서 치환이 행해진다. 4-비트 구성의 DRAM에 있어서, 각각의 RYDEC0 및 RYDEC1은, 양 ARRAY 0 및 ARRAY 1에서 통상의 셀을 치환하는 것이 가능하다.

한편, 도 2에 도시하는 8-비트 구성의 DRAM에 있어서는, 양 메모리셀 어레이 ARRAY 0 및 ARRAY 1이 동시에 활성화되며, 데이터 입출력도 IO00∼IO30 및 IO01∼IO31 모두를 동시에 사용해서 행한다. 이 때문에, ARRAY 0내의 RYDEC0을 사용해서 ARRAY 1내의 YDEC01∼YDECn1을 치환하거나, 이와 반대로 치환하는 것은, 복수의 센스 증폭기의 데이터가 IO00∼IO30 또는 IO01∼IO31상에서 충돌하기 때문에 불가능하다. 따라서, RYDEC0 또는 RYDEC1이 메모리셀을 치환할 수 있는 범위는, 각각이 포함하는 메모리셀 어레이 내로 한정된다.

상술한 바와 같이, 동일의 메모리셀 어레이 구조에서도, 입출력 데이터폭에 따라, 각 리던던트 비트선이 치환할 수 있는 불량 비트선의 범위가 다르다.

반도체 메모리장치의 설계작업의 효율화 및 수요에 응한 품종의 다양성을 향상하기 위해, 복수의 품종을 동일의 다이(die)로 실현하고, 품종은 본딩 와이어 또는 상층의 금속배선에 의해 서로 교체하는 것이 일반적이다. 도 3에 도시한 제 3의 종래 반도체 메모리장치는 이 교체 기능을 구비하는 DRAM의 일 예이다.

도 4는 도 3에 도시하는 리던던시 판정회로 YDECD0 및 YDECD1의 회로도의 일 예이다. 도 4에서, 절단 가능한 퓨즈소자 FON와 FOT사이는, 치환 어드레스의 최하 위치 비트가 0인 경우에는 퓨즈소자 FON만을 절단하는 반면, 최하위 비트가 1인 경우에는 퓨즈소자 FOT만을 절단한다. 절단 가능한 다른 퓨즈소자들 F1N·F1T∼F(n-1)N·F(n-1)T도 치환한 어드레스의 각 비트의 레벨에 따라서 배타적으로 절단된다. 즉, 미리 이러한 퓨즈소자들을 적절하게 절단하는 것에 의해, 치환 셀의 로어드레스를 저장할 수 있다. 한편, 외부로부터 입력되는 상보신호 YON 및 YOT는 로어드레스의 최하위 비트를 나타낸다. 다른 상보신호들인, Y1N·Y1T∼Y(n-1)N·Y(n-1)T도 외부로부터 입력되며, 각 메모리셀의 로어드레스의 각 비트를 나타낸다.

다음에는 상기 회로의 동작을 설명한다. 신호 RP는 통상적으로는 로레벨이며 치환 어드레스의 비교 시에 일시적으로 하이레벨이 된다. 따라서, 접점(100)은 통상적으로 하이레벨이다. 치환 어드레스의 비교 시에는, 퓨즈에 저장되어 있는 치환 어드레스와 최하 비트가 제거되어 있는 외부 어드레스인 각 메모리셀 어레이의 로어드레스가 일치한 경우에, 접점(100)이 하이레벨을 유지하며, 그 외의 경우에는 로레벨로 된다. 그 결과, 외부로부터 입력되는 로어드레스가 치환 어드레스와 일치하는 경우에만, YRSEL신호가 출력되고, 상응하는 리던던트셀이 활성화된다. 도 1∼도 3 중의 YRSEL신호에 관해서는, 이 신호가 생성되는 메모리셀 어레이인 ARRAY 0 또는 ARRAY 1과 동일한 접미사가 부가된다.

도 5는 도 3에 도시된 종래의 DRAM에 설치된 멀티플렉스 MUX(이하 MUX라 함)의 구성을 나타내는 회로도이다. 도 5에서, Yn신호는 4-비트 구성의 경우에 ARRAY 1로부터 ARRAY 0을 구별하며, 여기에서 외부로부터 입력되는 로어드레스의 최상위 비트를 나타낸다. 이것들의 상보신호는 YnN 및 YnT로서 나타낸다. 최상위 비트인 것은 본 발명의 본질과는 관련이 없다. MDX4 신호는 비트 구성을 나타내며, 4-비트의 경우에는 하이레벨이 되며, 8-비트의 경우에는 로레벨이 된다. MDX4 신호는, 예를 들어, 패드로의 본딩을 이용하는 것에 의해 논리 레벨을 선택할 수 있는 회로로 형성되지만, 이 회로는 도 5에는 명백하게 도시하지는 않는다. 또, 신호생성 과정은 본 발명의 본질과는 관련이 없다.

MUX는 8-비트 구성품인 경우, 즉 MDX4 신호가 로레벨인 경우에는, RWB1∼RWB8과 DQ1∼DQ8을 1대 1로 접속한다. 그 결과, 도 2에 도시한 종래의 8-비트 구성품과 동일의 동작이 행해진다.

한편, 4-비트 구성품의 경우, 즉 MDX4 신호가 하이레벨인 경우에는, YnT신호가 로레벨일 때, 즉 ARRAY 0이 활성화되고 있는 경우에는, MUX는 RWB1∼RWB4와 입출력단자 DQ1∼DQ4를 1대 1로 접속한다. 또, YnT신호가 하이레벨인 때, 즉 ARRAY 1이 활성화되어 있는 때는, MUX는 RWB5∼RWB8과 입출력단자 DQ1∼DQ4를 1대 1로 접속한다.

이러한 방식으로, MDX4 신호의 논리레벨을 변경하는 것에 의해, 비트 구성의 변경을 행할 수 있다. 그래서, 칩 설계가 기본적으로 동일한 경우에도, 복수의 비트 구성의 복수의 품종을 만들 수 있다.

메모리셀 어레이에서 발생하는 불량 셀의 위치는, 균일하게 분포되어 있지 않으나, 일반적으로 편중된 포아송 분포를 취한다. 따라서, 칩 내의 리던던트셀의 총 수가 동일하다고 해도, 각 리던던트셀이 치환할 수 있는 통상의 셀의 범위가 넓어지는 만큼, 편중된 분포에서 불량 셀의 치환을 더 잘 행할 수 있다. 결과적으로, 모든 불량 셀을 치환해서 적절한 칩을 획득하는 확률이 향상된다.

도 1 및 2에 도시한 종래 예에서는, 4-비트 구성의 각 리던던트셀이 8-비트 구성에서 보다 2배의 영역의 통상 셀을 치환할 수 있으며, 그래서 적절한 칩을 획득할 확률이 4-비트의 경우보다 더 높다.

도 3의 종래 예에서는, 불량 셀 치환에 관한 어레이 구성이 4-비트 및 8-비트 구성 모두에서와 동일하다. 이 때문에, 양 경우에서, 리던던트셀이 존재하는 동일한 영역에서의 통상의 셀 만이 종래의 8-비트 구성의 경우와 같이 선택된다. 그래서, 적절한 칩을 획득할 확률이 도 1에 도시하는 종래의 4-비트 구성품보다 낮게된다.

본 발명은 상기 문제점들을 고려한 것으로서, 본 발명의 목적은, 복수의 입출력 데이터 폭을 구비한 반도체 메모리장치의 경우에, 리던던트 메모리셀을 가장 효율 좋게 사용할 수 있도록 불량 셀 구제수단의 효율을 향상시키고, 일드를 향상시키며, 그리고 입출력 데이터 폭의 용이한 교환을 행할 수 있는 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래의 반도체 메모리장치의 구성을 나타내는 회로도이며;

도 2는 또 다른 종래의 반도체 메모리장치의 구성을 나타내는 회로도이며;

도 3은 제 3의 종래의 반도체 메모리장치의 구성을 나타내는 회로도이며;

도 4는 도 3의 리던던시 판단회로의 구성의 일 예를 나타내는 회로도이며;

도 5는 도 3의 멀티플렉스의 구성의 일 예를 나타내는 회로도이며;

도 6은 본 발명의 반도체 메모리장치의 제 1실시형태의 구성을 나타내는 회로도이며;

도 7은 도 6의 리던던시 판단회로의 구성의 일 예를 나타내는 회로도이며;

도 8은 도 6에 도시한 메모리셀 어레이의 데이터 증폭기 선택회로의 구성의 일 예를 나타내는 회로도이며;

도 9는 도 6의 멀티플렉스의 구성의 일 예를 나타내는 회로도이며;

도 10은 본 발명의 반도체 메모리 장치의 제 2실시형태의 구성의 일 예를 나타내는 회로도이며;

도 11a는 도 10의 데이터 증폭기 선택회로 DAE0의 일 예를 나타내는 회로도이며;

도 11b는 도 10의 데이터 증폭기 선택회로 DAE1의 일 예를 나타내는 회로도이다.

본 발명의 반도체 메모리장치는 다음:

각 메모리셀 어레이에 대한 적어도 하나의 리던던트 메모리셀을 포함하는 적어도 2개의 메모리셀 어레이와;

외부로부터 입력되는 외부 어드레스 신호를 내부 어드레스와 비교해서, 양 어드레스가 일치하는지의 여부를 나타내는 검출신호를 출력하고, 어드레스들이 일치하는 경우에는 해당하는 리던던트 메모리셀을 활성화하는 비교수단과;

메모리셀 어레이의 입출력 데이터폭을 선택하는 입출력 데이터폭 변경수단; 및

상기 입출력 데이터폭 변경수단에 의한 입출력 데이터폭의 선택 및 상기 비교수단의 검출신호의 출력에 기초해서 해당하는 메모리셀 어레이를 활성 또는 불활성 하는 선택수단을 포함하며;

상기에서 입출력 데이터폭이 입출력 데이터폭 변경수단에 의해 변경될 때, 비교수단에 의해 비교될 외부 어드레스 신호의 디지털 수를 변경한다.

각 메모리셀 어레이는 메모리셀과 그 곳의 리던던트 메모리셀 사이에 국소 데이터 입출력선을 포함하며, 이 국소 데이터 입출력선들은 광역 데이터 입출력선에 선택적으로 접속되어 있다. 이 광역 데이터 입출력선은 각각의 메모리셀 어레이와 반도체 메모리장치의 데이터 입출력단자 사이의 접속을 교환하는 교환 수단을 매개해서 입출력 데이터폭 변경수단에 의해 데이터 입출력단자에 접속되어 있다. 이 교환수단은 몇몇의 메모리셀 어레이의 국소 및 광역 데이터 입출력선 사이에 삽입할 수 있다.

상기 입출력 데이터폭 변경수단은, 조립공정에 있어서 와이어 본딩을 변경하거나 또는 일부의 배선 층을 변경하는 것에 의해 내부신호의 상태를 변경해서 실현한다. 또, 입출력 데이터폭 변경수단은 외부신호를 입력해서 내부신호의 상태를 변경해서 실현할 수도 있다.

본 발명의 반도체 장치의 경우에는, 입출력 데이터폭 변경수단(도 6의 MDX4 신호)을 사용하는 것에 의해 선택수단과 접속하는 교환수단을 제어하는 것에 의해, 각각의 메모리셀 어레이와 데이터 입출력단자간의 접속을 적절하게 선택할 수 있다. 또한, 메모리셀 어레이의 리던던트 메모리셀을 사용하는 것에 의해서도, 한 메모리셀 어레이의 메모리셀뿐만 아니라 또 다른 메모리셀 어레이의 메모리셀도 치환할 수 있다.

본 발명의 상기 및 다른 목적들, 특징, 및 장점은, 실시의 방법으로 본 발명의 바람직한 실시형태들을 나타내는, 첨부 도면과 관련한, 다음의 설명에 의해 분명해질 것이다.

[1] 제 1실시형태

다음에서, 본 발명의 반도체 메모리장치의 제 1실시형태를 도 6∼9와 관련하여 설명한다. 도 6∼9에서는, 이하에서 명백하게 설명되지 않는 신호, 소자 등의 기능들은 종래의 반도체 메모리장치에서와 동일하며, 이것들의 설명은 생략하기로 한다.

도 6에 도시한 실시형태의 YRED, DAE 및 MUX의 구성은 도 3에 도시한 종래의 장치에서와 다르다.

도 7은 도 6의 YRED 회로를 나타낸다. 도 7의 YRED에 의한 동작은 종래 장치의 YRED에서와 동일하다. 치환 어드레스는 퓨즈 FON·FOT∼FnN·FnT에 의해 프로그램하며, 외부로부터 입력되는 로어드레스 YON·YOT∼YnN·YnT와의 비교를 행한다. YnN·YnT가 메모리셀 어레이 ARRAY 1로부터 ARRAY 0을 구별하는 신호이기 때문에, 각 YRED는, 4-비트 구성의 경우에는 쌍방의 메모리셀 어레이의 불량 셀을 치환할 수 있다. 또, 8-비트 구성 시에는, FnN 및 FnT를 절단하지 않고서, 도 2에 도시한 종래의 8-비트 구성품과 동작이 동일하다.

도 8에 도시한 데이터 증폭기 선택회로 DAE0(이하에서 DAE0라 칭함)의 동작을 다음에서 설명한다. 4-비트 구성(여기서는 MDX4 신호가 하이레벨임)에 있어서는, ARRAY 0의 리던던트셀이 치환되는 경우, YRSEL0 신호와 NAND 81의 출력신호가 하이레벨로 되며, 이것이 DAE0신호를 활성화한다. ARRAY 1의 리던던트셀이 치환되는 경우에는, ARRAY 0의 어떠한 리던던트셀도 치환되지 않는다. 그래서, YRSEL0 신호가 로레벨이 되며, YRSEL1 신호가 하이레벨로 된다. 결과적으로, NAND 81의 출력신호가 로레벨로 되며, DAE0은 활성화되지 않는다. 치환이 전혀 행해지지 않는 경우에는, YRSEL0과 YRSEL1 모두가 로레벨로 되며, YnN신호에 따라서 DAE0의 활성화가 제어된다. 또, 8-비트 구성 시에는, MDX4 신호가 로레벨로 되며, 무조건으로 DAE0이 활성화된다. 그래서, 동작이 도 2에 도시한 종래의 8-비트 구성품과 동일하게 된다. DAE1에 의한 동작은 DAE0에 의한 동작과 동일하다.

도 9에서, YRSEL신호, YnT 및 MDX4는 종래의 예에서와 동일하다.

도 9에 도시하는 MUX는, 8-비트 구성, 즉, MDX4 신호가 로레벨인 경우에는, RWB1∼RWB8과 DQ1∼DQ8을 1대 1로 접속한다. 결과적으로, 도 2 및 3에 도시하는 8-비트 구성품에 의한 동일한 동작이 행해진다.

4-비트 구성, 즉 MDX4 신호가 하이레벨인 경우의 동작은 다음과 같다. 어떠한 리던던트셀도 선택되지 않고, 모든 YRSEL신호들이 로레벨인 경우, YnT신호가 로레벨, 즉 ARRAY 0이 활성화되고 있으면, RWB1∼RWB4와 DQ1∼DQ4가 1대 1로 접속한다. YnT신호가 하이레벨, 즉, ARRAY 1이 활성화되어 있으면, RWB5∼RWB8과 DQ5∼DQ8이 1대 1로 접속한다. 결과적으로, 도 1 및 3에 도시한 4-비트 구성품에 의해 행해지는 동작과 동일한 동작이 행해진다.

ARRAY 0의 리던던트셀이 선택되고 YRSEL0이 하이레벨인 경우에는, RWB1∼RWB4와 DQ1∼DQ4가 1대 1로 접속한다. ARRAY 1의 리던던트셀이 선택되고 YRSEL1이 하이레벨인 경우에는, RWB5∼RWB8과 DQ1∼DQ4가 1대 1로 접속한다.

결과적으로, 외부로부터 입력되는 어드레스 신호와 내부에 저장되어 있는 치환 어드레스가 일치해서 리던던트셀이 선택된 경우와, 일치되지 않아서 리던던트셀이 선택되지 않는 경우 모두에서, 데이터를 데이터 입출력 단자와 선택된 메모리셀 어레이 사이에서 입출력한다. 그래서, 도 3에 도시한 예에서 설명한 불편함이 해결될 것이다.

상기 제 1실시형태에서는, 각각 4개의 IO선을 가지는 2개의 메모리셀 어레이를 포함하며, 4-비트 구성과 8-비트 구성을 교체하는 반도체 메모리장치를 사용하였다. 그러나, 메모리셀 어레이의 개수는 본 발명의 본질과는 관련이 없다.

제 1실시형태의 8-비트 구성 시에 있어서는, 각 DQ1∼DQ8에 1대1로 IO선이 대응하고, 모든 메모리셀 어레이가 동작한다. 어드레스 신호에 의해 교환되는 복수의 IO선이 각 데이터 입출력단자에 할당되어 있고, 최대 입출력 데이터폭 시에 일부의 메모리셀 어레이만이 동작하는 구성에 있어서도, 문제없이 상기와 동일한 기능을 가지는 회로구성을 실현할 수 있는 것은 명백하다.

[2] 제 2실시형태

도 10은 본 발명의 반도체 메모리장치의 제 2실시형태의 구성을 나타내는 회로도이다. 도 10에서, 특별히 설명하지 않은 신호등은 종래 예 또는 상기 제 1실시형태와 동일하며, 그 설명은 다음에서 생략한다.

본 실시형태에서는, ARRAY 1이 MUX와 동등한 기능을 가지며, 이것이 제 1실시형태와 다르다. 즉, 도 10에서, ARRAY 1은 RWB1∼RWB4 그룹 또는 RWB5∼RWB8 그룹 중 하나로 DA01∼DA31의 각 접속을 교환하는 게이트를 포함한다. 이러한 게이트들은 도 11b에 도시한 구성을 가지는 데이터 증폭기 선택회로 DAE1에 의해 제어된다. ARRAY 0에서 데이터 증폭기 선택회로 DAE0의 구성은 도 11a에 도시된다.

다음으로 도 10, 11a 및 11b를 설명한다. 8-비트 구성의 경우에는, MDX4 신호가 로레벨이며, DAE0 및 DAE로부터 각각 출력되고 있는 DAEBL01 및 DAEBL11 신호선은 하이레벨이다. 따라서, ARRAY 0의 IO신호들은 DA00∼DA30 및 RWB1∼RWB4를 매개해서 DQ1∼DQ4에 각각 접속되어 있다. 동시에, ARRAY 1의 IO신호들은 DA01∼DA31 및 RWB5∼RWB8을 매개해서 DQ5∼DQ8에 각각 접속되어 있다.

4-비트 구성의 경우에는, 어떠한 리던던트셀도 선택되어 있지 않고 모든 YRSEL 신호들이 로레벨이면, YnN신호가 하이레벨이고 YnT신호가 로레벨, 즉 ARRAY 0이 활성화되어 있는 경우, 단지 DAEBL0만이 활성화되고 리던던트셀용 IO신호들이 DA00∼DA30 및 RWB1∼RWB4를 매개해서 1대 1로 DQ1∼DQ4에 각각 접속된다. YnN신호가 로레벨이고 YnT신호가 하이레벨, 즉 ARRAY 1이 활성화되어 있는 경우, 단지 DAE1만이 활성화되고 이것들의 출력신호선인 DAEBL10은 하이레벨로 된다. 그래서, 리던던트셀용 IO신호들은 DA01∼DA31 및 RWB1∼RWB4를 매개해서 DQ1∼DQ4에 각각 접속된다.

또한, ARRAY 0에서 리던던트셀이 선택되고 YRSEL0 신호가 하이레벨인 경우, 리던던트셀의 입출력은 DAE0의 활성에 의해 DA00∼DA30 및 RWB1∼RWB4를 매개해서 DQ1∼DQ4에 각각 접속된다. 한편, ARRAY 1에서 리던던트셀이 선택되어 지고 YRSEL1이 하이레벨인 경우에는, DAE1의 DAEBL10 출력신호선 만이 하이레벨로 되며, 리던던트셀의 입출력은 DA01∼DA31 및 RWB1∼RWB4를 매개해서 DQ1∼DQ4에 각각 접속된다.

이러한 방식으로, 본 실시형태에서는, 제 1실시형태와 같이, ARRAY 0 또는 ARRAY 1 중 어느 하나에서 리던던트셀이 다른 어레이의 셀을 치환할 수 있으며, 도 3의 종래 예의 단점을 해결할 수 있다.

도 6에 도시한 제 1실시형태와 도 10에 도시한 제 2실시형태의 차이점은, MUX가 제 1실시형태에서는 RWB1∼RWB8과 DQ1∼DQ8사이에 위치하고 있는 반면에, 제 2실시형태에서는 MUX의 기능을 가지는 게이트가 RWB1∼RWB8과 DA01∼DA31 사이에 설치되어 있으며, 이 게이트가 데이터 증폭기 선택회로 DAE1에 의해 제어된다.

일반적으로, 레이아웃의 편의를 위해, 메모리셀 어레이와 리던던시 판정회로는 서로 가까이 배치되며, 메모리셀 어레이는 입출력단자에서 떨어진 위치에 배치된다. 따라서, YRSEL의 신호선을 연장할 필요가 있다. 즉, 제 1실시형태에서는, 비트 구성의 교환에 의해 메모리셀 어레이와 데이터 입출력 단자간의 교환동작이 입출력단자에 1대 1로 대응하며, 외부로부터 입력된 어드레스 신호와 저장되어 있는 치환 어드레스가 일치하는지의 여부에 관한 판정결과를 메모리셀 어레이와 MUX의 쌍방에 전달할 필요가 있다.

한편, 제 2실시형태에서는, 각 메모리셀 어레이가, 메모리셀 어레이와 입출력단자 간의 교환을 행하는 MUX의 기능과 동등한 기능을 구비하기 때문에, YRSEL 신호를 MUX에 입력할 필요가 없다. 이 때문에, YRSEL신호의 배선 길이가 단축되며, 고속의 동작과 칩 면적의 삭감을 실현할 수 있다.

상기 제 1 및 제 2실시형태에서는, 로어드레스에 의한 불량 메모리셀의 치환을 설명하였다. 이에 덧붙여, 컬름 어드레스에 의한 불량 메모리셀의 치환도 실현할 수 있는 반도체 메모리장치를, 본 발명의 범위 내에서 구성할 수 있다.

본 발명에 따라서, 4-비트 구성과 8-비트 구성을 MDX4신호를 사용해서 교환할 수 있는 반도체 메모리장치를, 조립공정에서 와이어 본딩의 변경에 의해 내부신호 상태를 변경해서 실현하는 것이 가능하다. 또, 일부의 배선 층의 변경에 의해 내부신호 상태를 변경하거나, 또는 외부 신호의 입력에 의해 내부신호 상태를 변경해서 실현할 수도 있다.

본 발명의 바람직한 일 실시형태들이 도시되고 상술되었지만, 다양한 변화 및 변경들이 첨부한 청구범위의 범위를 벗어나지 않고 만들어질 수 있는 것은 분명하다.

상술한 바와 같이, 복수의 입출력 데이터폭을 포함하는 반도체 메모리장치에 있어서, 본 발명은 리던던트 메모리셀을 가장 효율 좋게 사용할 수 있도록 불량 셀 구제수단의 효율을 향상시킨다. 그래서 본 발명은 일드를 향상시키고 입출력 데이터폭을 용이하게 교환할 수 있는 반도체 메모리장치를 제공할 수 있다.

Claims (8)

1. 각 메모리셀 어레이에 대한 적어도 하나의 리던던트 메모리셀과 복수의 메모리셀을 포함하는 적어도 2개의 메모리셀 어레이와;

   외부로부터 입력되는 외부 어드레스 신호를 내부 어드레스와 비교해서, 양 어드레스가 일치하는지의 여부를 나타내는 검출신호를 출력하고, 어드레스들이 일치하는 경우에는 해당하는 리던던트 메모리셀을 활성화하는 비교수단과;

   메모리셀 어레이의 입출력 데이터폭을 선택하는 입출력 데이터폭 변경수단; 및

   상기 입출력 데이터폭 변경수단에 의한 입출력 데이터폭의 선택 및 상기 비교수단의 검출신호의 출력에 기초해서 해당하는 메모리셀 어레이를 활성 또는 불활성 하는 선택수단을 포함하며;

   상기에서 입출력 데이터폭이 상기 입출력 데이터폭 변경수단에 의해 변경될 때, 비교수단에 의해 비교될 외부 어드레스 신호의 디지털 수를 변경하는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1항에 있어서, 상기 메모리셀 어레이가, 각 메모리셀과 리던던트 메모리셀에 의해 공유되는 국소 데이터 입출력선들을 포함하며, 상기 국소 데이터 입출력선들에 선택적으로 접속하는 광역 데이터 입출력선들과, 상기 광역 데이터 입출력선들에 접속하는 데이터 입출력단자들을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
3. 제 2항에 있어서, 상기 적어도 하나의 메모리셀 어레이가, 상기 입출력 데이터폭 변경수단에 의해 설정된 데이터폭과 관련하여, 상기 메모리셀 어레이와 상기 데이터 입출력단자간의 접속을 교환하는 교환수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
4. 제 3항에 있어서, 상기 입출력 데이터폭 변경수단이, 조립공정에 있어서 와이어 본딩의 변경에 의해 내부신호의 상태를 변경하는 것에 의해 실현되는 것을 특징으로 하는 반도체 메모리장치.
5. 제 3항에 있어서, 상기 입출력 데이터폭 변경수단이 일부의 배선 층의 변경에 의해 내부신호의 상태를 변경하는 것에 의해 실현되는 것을 특징으로 하는 반도체 메모리장치.
6. 제 3항에 있어서, 상기 입출력 데이터폭 변경수단이 외부신호의 입력에 의해 내부신호의 상태를 변경하는 것에 의해 실현되는 것을 특징으로 하는 반도체 메모리장치.
7. 제 3항에 있어서, 상기 교환수단이 상기 광역 데이터 입출력선들과 상기 입출력단자들 사이에 삽입되는 것을 특징으로 하는 반도체 메모리장치.
8. 제 3항에 있어서, 상기 교환수단이 상기 국소 데이터 입출력선들과 상기 광역 데이터 입출력선들 사이에 삽입되는 것을 특징으로 하는 반도체 메모리장치.