CN1208236A

CN1208236A - 半导体存储器

Info

Publication number: CN1208236A
Application number: CN98116272A
Authority: CN
Inventors: 藤田真盛
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-11
Filing date: 1998-08-10
Publication date: 1999-02-17
Anticipated expiration: 2018-08-10
Also published as: JPH1166879A; KR100287547B1; JP3237699B2; US5978290A; TW414894B; KR19990023389A; CN1111869C

Abstract

半导体存储器,包括多个存储单元阵列,每个存储单元阵列含有一个备份存储单元。每个存储单元阵列和数据输入－输出端的连接可以简单地由外部输入信号根据多种输入－输出的数据宽度进行导通。每个备份存储单元将外部输入的外部地址的每一位与已储存在存储单元内的内部地址的每一位进行比较。根据备份判断电路输出的检测信号检测出两个地址相同,并替换该地址的存储单元。替换不只是在有备份存储单元的存储单元阵列中实现,而且还可以在不同的存储单元阵列中实现。

Description

半导体存储器

本发明涉及的是半导体存储器，更确切地说，是补偿失效存储单元的装置。

图1和2所示的是传统的半导体存储器的结构的电路原理图。

有些半导体存储器虽然有相同的容量，但是它们有多种不同的输入-输出数据宽度。例如，16-M比特的DRAM，存在4M×4比特，2M×8比特，1M×16比特等类型。图1和2所示的是DRAM的输入-输出数据宽度分别为4比特和8比特的情况，它们有相同的存储单元阵列结构。

在图1所示的4比特结构的DRAM中，存储单元阵列ARRAY0和ARRAY1(下文称为ARRAY0和ARRAY1)分享本地IO线IO00至IO30和IO01至IO31，每个IO线组包括4根线。相应的4个读出放大器接到每个行译码器YDEC00至YDECn0和YDEC01至YDECn1上。这四个读出放大器还相应地接到四根IO线IO00至IO30和IO01至IO31(下文称为IO00至IO31)中的每-根上。

当读写数据时，行译码器YDEC00至YDECn0和YDEC01至YDECn1中的一个被选中。根据外部输入的地址信号选择并激活行译码器YDEC00至YDECn0和YDEC01至YDECn1中的某个。无论哪个行译码器被激活，数据放大器组DA00至DA30和DA01至DA31(下文称为DA00至DA31)中与含有被激活的行译码器(下文称为YDEC)的存储单元阵列相连接的那个数据放大器组被激活，而另一个未被激活。在这种方式下，总的4比特数据的输入和输出是通过内部总的输入-输出线RWB1至RWB4(下文称为RWB1至RWB4)在含有选中的存储单元的ARRAY0或ARRAY1和输入-输出端DQ1至DQ4之间进行。

在图2所示的8比特结构中，ARRAY0和ARRAY1的读出放大器分享本地IO线IO00至IO30和IO01至IO31，它们分别包括4根线，正如图1中所示的4比特结构的DRAM。4个读出放大器与YDEC00至YDECn0和YDEC01至YDECn1中的每个相连。这4个读出放大器相应地与IO线IO00至IO30和IO01至IO31中的每个相连。

当读写数据时，YDEC00至YDECn0和YDEC01至YDECn1中具有相同的行地址的两个被选中。两个数据组DA00至DA30和DA01至DA31同时被激活。在这种方式下，总的4比特数据同时在ARRAY0和输入-输出端DQ1至DQ4(下文称为DQ1至DQ4)之间以及ARRAY1和输入-输出端DQ5至DQ8(下文称为DQ5至DQ8)之间进行输入和输出。其结果是，整个芯片共有8比特数据经总的内部输入-输出线RWB1至RWB8(下文称为RWB1至RWB8)在DQ1至DQ8和ARRAY0，ARRAY1之间进行输入和输出。

通常的半导体存储器具有这一功能，即当一个单元失效时，可用预先设置好的备份单元替换失效的单元以获得完好的芯片。这一替换工作是由替换地址比较电路完成的。替换地址比较电路将外部输入的行地址信号与内部已储存好的替换地址进行比较。当两个地址一致时，根据行地址信号选择连接于备份存储单元的行译码器，以实现替换。图1和2中，备份判断电路YRED0和YRED1(下文称为YRED0和YRED1)是用替换地址比较电路和备份单元行译码器RYDEC0和RYDEC1(下文称为RYDEC0和RYDEC1)来选择备份单元。

在图1所示的4比特结构的产品中，ARRAY0或ARRAY1被激活，数据的输入和输出是通过IO00至IO30或IO01至IO31实现的。

例如，在用ARRAY1中的RYEDC1替换ARRAY0中的YDEC00的例子中，YRED0和YRED1将外部输入的行地址信号和已储存好的相应的替换地址进行比较。本例中，只有YRED1表示为一致并且RYDEC1被选中，则DA00至DA30被禁止激活(YDEC00同时未被激活)，而DA01至DA31被激活。

在这种方式下，原来在与YDEC00相连的读出放大器和外部之间输入和输出的数据现在就在与RYDEC1相连的备份读出放大器和外部之间进行输入和输出，这样就实现了替换。这样就使4比特结构的DRAM中的RYDEC0和RYDEC1中的每一个都可替换ARRAY0和ARRAY1中的一个普通单元。

同时，在图2所示的8比特结构的DRAM中，两个存储单元阵列ARRAY0和ARRAY1同时被激活，数据的输入和输出同时通过IO00至IO30和IO01至IO31来实现。因此，由于数据来自多个连接于IO00至IO30或IO01至IO31的读出放大器，所以不可以用ARRAY0中的RYDEC0替换ARRAY1中的YDEC01至YDECn1，反之亦然。因此，RYDEC0或RYDEC1可以替换的存储单元的范围局限于它们所处的存储单元阵列内。

正如上面所述，即使在相同的存储单元阵列结构中，每个备份位可替换失效位的数量根据输入-输出数据宽度的不同而不同。

为了提高设计效率并且制作不同的半导体存储器产品以能迎合需求，通常的作法是用相同的模型实现多种模式，由一个模式切换到另一模式是通过上层的焊线或金属线完成。图3所示的第三种传统的半导体存储器是一个包括这种切换功能的DRAM的例子。

图4是图3中所示的备份判断电路YRED0和YRED1的电路图的实例。图4中，熔丝F0N和F0T可以被断开，当储存的替换地址的最低有效位为0时，只有熔丝F0N被断开，当其为1时，只有熔丝F0T被断开。其它可断开的熔丝F1N·F1T至F(n-1)N·F(n-1)T根据替换地址的每位的电平只有一个断开。换句话说，通过预先正确地断开这些熔丝，就可储存替换单元的行地址。同时，由外部输入的互补信号Y0N和Y0T表示行地址的最低有效位。其它外部输入的互补信号Y1N·Y1T至Y(n-1)N·Y(n-1)T表示每个存储单元的行地址的每一位。

下面说明该电路的工作原理。信号RP为常“低”，当进行替换地址比较时，它暂时变为“高”。因此点100为常“高”。当进行替换地址比较时，如果储存在熔丝中的替换地址和每个存储单元阵列的行地址相同时，该行地址为外部地址并且最高有效位已被删除，这时点100保持“高”，反之就变为“低”。其结果是，只有当外部输入的行地址与替换地址相同时，输出信号YRSEL，相应的备份单元被激活。图1至3中的信号YRSEL的后缀与其所位于的存储单元阵列ARRAY0或ARRAY1的后缀相同。

图5是设置于图3所示的传统的DRAM中的多路开关MUX(下文称为MUX)的电路图。图5中，在4比特结构的情况下，信号Yn用以区别ARRAY0和ARRAY1，这里它表示外部输入的行地址的最高有效位。其互补信号表示为YnN和YnT。最高有效位与本发明的本质无关。信号MDX4表示位结构，在4比特的情况下，它为“高”，在8比特时，它为“低”。信号MDX4可由电路设置，例如该电路可通过焊接一个焊盘来选择逻辑电平，该电路在图5中没有画出。而且，信号的产生过程也与本发明的本质无关。

在8比特结构中，即信号MDX4为“低”时，MUX将RWB1至RWB8与DQ1至DQ8一对一地连接。其结果是，实现与图2中所示的传统的8比特结构的产品相同的操作。

另一方面，在4比特结构的产品中，即信号MDX4为“高”，当信号YnT为“低”时，即当ARRAY0被激活时，MUX将RWB1至RWB4与输入-输出端DQ1至DQ4一对一地连接。当信号YnT为“高”时，即当ARRAY1被激活时，MUX将RWB5至RWB8与输入-输出端DQ1至DQ4一对一地连接。

在这种方式下，通过改变信号MDX4的逻辑电平，就可改变位结构。因此，即使芯片的设计基本相同，也可产生多种不同的位结构。

位于存储单元阵列中的失效单元的位置不是均匀分布的，而通常为偏移的泊松分布。因此，即使芯片中备份单元的总数相同，每个备份单元可替换的普通单元的范围越宽，越好替换位于偏移分布中的失效单元。其结果是，替换所有失效单元，获得正确的芯片的可能性得以提高。

在图1和2所示的传统的实例中，在4比特结构中的每个备份单元可以替换的普通单元的范围是8比特结构中的两倍，这样4比特结构获得正确芯片的可能性更高。

在图3所示的传统的例子中，在4比特和8比特结构中，其阵列结构对于失效单元替换来说是相同的。因此，在这两种情况下，只有存在备份单元的区域内的普通单元能被选中，与传统的8比特结构的情况相同。这与图1所示的传统的4比特结构的产品相比，其获得正确芯片的可能性较低。

基于上述问题的考虑，本发明的一个目的就是提供一种半导体存储器，该存储器提高了失效单元补偿装置的效率使可用的备份存储单元的效率更高，提高了利用率，并且当半导体存储器包括多种输入-输出数据宽度时，可以很简单地切换输入-输出数据宽度。

本发明的半导体存储器包括：

至少两个存储单元阵列，每个存储单元阵列中至少包括一个备份存储单元；

比较外部输入的外部地址信号和内部地址的比较电路，并输出一个检测信号，该信号表示两个地址是否相同，当地址相同时，激活相应的备份存储单元；

可以选择存储单元阵列的输入-输出数据宽度的输入-输出数据变换电路；

选择电路，该选择电路由通过输入-输出数据宽度变换电路选择的输入-输出数据宽度和由比较电路输出的检测信号来激活或不激活响应的存储单元阵列；其中

当由输入-输出数据宽度变换电路改变输入-输出数据宽度时，由比较电路进行比较的外部地址信号的数字量也改变。

每个存储单元阵列包括存储单元和备份存储单元之间的本地数据输入-输出线，该本地数据输入-输出线可选择地连接到总的数据输入-输出线上。总的数据输入-输出线经开关电路由输入-输出数据宽度变换电路连接到数据输入-输出端，其中开关电路导通每个存储单元阵列和半导体存储器的数据输入-输出端之间的连接。该开关电路可以介于某些存储单元阵列的本地和总的数据输入-输出线之间。

输入-输出数据宽度的变换是通过在装配过程中改变焊线或改变一部分布线层，从而改变内部信号的状态来实现的。另外，输入-输出数据宽度的变换也可以通过输入一个外部信号从而改变内部信号的状态来实现。

在本发明的半导体存储器中，通过输入-输出数据宽度变换器(图6中的信号MDX4)控制宽度选择电路和开关电路，这样就可正确地选择每个存储单元阵列和数据输入-输出端之间的连接。而且，通过采用存储单元阵列中的备份存储单元，不仅可以替换该存储单元阵列中的存储单元而且还可以替换另一存储单元阵列中的存储单元。

本发明的上述目的和其它目标、特性和优点将在以下的描述中显现出来，以下的描述将随附图一起进行，附图以实例的方式说明了本发明的优选实施方案。

图1是说明传统的半导体存储器的结构的电路图。

图2是说明另一传统的半导体存储器的结构的电路图。

图3是说明第三种传统的半导体存储器的结构的电路图。

图4是说明图3中的备份判断电路的结构的电路图。

图5是说明图3中的多路开关的结构的电路图。

图6是说明本发明的半导体存储器的第一优选实施方案的结构的电路图。

图7是说明图6中的备份判断电路的结构的电路图。

图8是说明图6中的存储单元阵列的数据放大器选择电路的结构实例的电路图。

图9是说明图6中的多路开关的结构的电路图。

图10是说明本发明的半导体存储器的第二优选实施方案的结构的电路图。

图11a是说明图10的数据放大器选择电路DAE0的实例的电路图。

图11b是说明图10的数据放大器选择电路DAE1的实例的电路图。

〖1〗第一实施方案

下文中将参照图6至9对本发明的半导体存储器的第一优选实施方案进行说明。图6至9中，没有特别说明的信号、参数或类似的符号的功能与传统的半导体存储器中的相同，这里省略了对它们的解释。

图6中的实施方案的YRED、DAE和MUX的结构与图3中的传统存储器中的不同。

图7所示是图6的YRED电路。图7中YRED的工作原理与传统的存储器的YRED相同。替换地址通过熔丝F0N·F0T至FnN·FnT编程，并与外部输入的行地址Y0N·Y0T至YnN·YnT进行比较。由于YnN·YnT是区分存储单元阵列ARRAY0和ARRAY1的信号，在4比特结构的情况下，每个YRED可替换两个存储单元阵列中的失效单元。另外，在8比特结构中，通过不断开FnN·FnT，其工作原理与图2中所示的传统的比特结构的工作原理相同。

下面将说明图8中所示的数据放大器选择电路DAE0(下文称为DAE0)的工作原理。在4比特结构中(其中信号MDX4为“高”)，当ARRAY0中的备份单元被替换时，信号YRSEL0和与非门81的输出信号为“高”，激活了DAE0。当ARRAY1中的备份单元被替换时，ARRAY0中没有备份单元被替换。因此，信号YRSEL0变为“低”，信号YRSEL1变为“高”。其结果是，与非门81的输出信号变为“低”，DAE0未被激活。当没有替换发生时，YRSEL0和YRSEL1都为“低”，根据YnN信号控制DAE0的激活情况。在8比特结构的情况下，信号MDX4变为“低”，并且DAE0无条件地被激活。这样其工作原理与图2中所示的传统的8比特结构的产品相同。DAE1的工作原理与DAE0的相同。

图9中，信号YRSEL、YnT和MDX4与传统的存储器中的相同。

在8比特结构的情况下，即当信号MDX4为“低”时，图9中所示的MUX将RWB1至RWB8与DQ1至DQ8一对一地连接。其结果是，实现了与图2和3中所示的8比特结构的产品相同的操作。

下面将说明在4比特结构的情况下，即当信号MDX4为“高”时的工作原理。当没有备份单元被选中并且所有的YRSEL信号为“低”时，如果信号YnT为“低”，即如果ARRAY0被激活，则RWB1至RWB4与DQ1至DQ4一对一地连接。如果信号YnT为“高”，即如果ARRAY1被激活，RWB5至RWB8与DQ5至DQ8一对一地连接。其结果是，实现了与图1至3中所示的4比特结构的产品相同的操作。

当ARRAY0中的备份单元被选中并且信号YRSEL0为“高”时，RWB1至RWB4与DQ1至DQ4一对一地连接。当ARRAY1中的备份单元被选中并且信号YRSEL1为“高”时，RWB5至RWB8与DQ1至DQ4一对一地连接。

其结果是，在外部输入的地址信号与已储存在内部的替换地址相同时选择备份单元及不相同时不选择备份单元的两种情况下，数据在数据输入-输出端和被选中的存储单元阵列之间进行输入和输出。因此，图3所示的实例中所说明的不便之处就得到了解决。

在第一实施方案中，实例中的半导体存储器包括两个存储单元阵列，每个阵列有4条IO线，在4比特和8比特结构之间用了切换开关。但是，存储单元阵列的数量与本发明的本质无关。

在第一优选实施方案的8比特结构中，DQ1至DQ8与IO线一一对应，并且所有的存储单元阵列都工作。在这样的一个结构中，即IO线由地址信号进行导通并接到每个数据输入-输出端，并且在最大的输入-输出数据宽度下，只有部分存储单元阵列工作，很显然，具有与上述功能相同的电路可以毫无疑问地实现。

〖2〗第二优选实施方案

图10是本发明的半导体存储的第二优选实施方案的结构的电路图。图10中，与传统实例或第一实施方案中相同或相似的信号没有专门解释，这里省略了对它们的解释。

在本实施方案中，ARRAY1有与MUX相同的功能，这是与第一实施方案的不同之处。换句话说，图10中，ARRAY1包括导通DA01至DA31与RWB1至RWB4或RWB5至RWB8的连接的门电路。这里门由数据放大器选择电路DAE1控制，图11b中示出了DAE1的结构。图11a中所示是ARRAY0中的数据放大器选择电路DAE0的结构。

现在来参见图10，图11a和图11b。在8比特结构的情况下，信号MDX4为“低”，由DAE0至DAE1输出的信号线DAEBL01和DAEBL11为“高”。因此，ARRAY0的IO信号经DA00至DA30和RWB1至RWB4相应地连接到DQ1至DQ4。同时，ARRAY1的IO信号经DAQ1至DA31和RWB5至RWB8相应地连接到DQ5至DQ8。

在4比特结构中，如果没有备份单元被选中则所有YRSEL信号为“低”，当信号YnN为“高”并且YnT为“低”时，即当ARRAY0被激活时，只有DAEBL0被激活并且备份单元的IO信号经DA00至DA30和RWB1至RWB4与DQ1至DQ4一对一地连接。当信号YnN为“低”并且YnT为“高”时，即当ARRAY1被激活时，只有DAE1被激活并且输出信号线DAEBL0变为“高”。这样，备份单元的IO信号经DA01至DA31和RWB1至RWB4与DQ1至DQ4相连。

另外，当ARRAY0中的备份单元被选中并且信号YRSEL0为“高”时，通过激活DAE0将备份单元的输入和输出经DA00至DA30和RWB1至RWB4与DQ1至DQ4连接。另一方面，当ARRAY1中的备份单元被选中并且信号YRSEL1为“高”时，只有DAE1的输出信号线DAEBL10变为“高”，备份单元的输入和输出经DA01至DA31和RWB1至RWB4与DQ1至DQ4连接。

在这种方式下，在本实施方案中，ARRAY0或ARRAY1中的备份单元可以替换另一阵列中的单元，正如第一实施方案，并且解决了图3中的传统的实例中的缺陷。

图6所示的第一实施方案和图10所示的第二实施方案的区别在于第一实施方案中MUX位于RWB1至RWB8和DQ1至DQ8之间，在第二实施方案中与MUX功能相同的门电路位于RWB1至RWB8和DA01至DA31之间，门电路是由第二实施方案中的数据放大器选择电路DAE1控制。

总的说来，从方便布线的观点来看，存储单元阵列和备份判断电路应设计得尽量靠近，而存储单元阵列距输入-输出端应远些。因此，信号线YRSEL需延长。换句话说，在第一实施方案中，由于存储单元阵列和数据输入-输出端之间的开关操作是根据位结构开关与输入-输出端一一对应关系的，所以外部输入的地址信号与已储存的替换地址是否相同的判断结果需同时传送给存储单元阵列和MUX。

另一方面，在第二实施方案中，由于每个存储单元阵列包括与MUX相同的功能即实现存储单元阵列和输入-输出端之间的导通，所以信号YRSEL不必输入给MUX。因此，可以减小信号YRSEL的线长，可实现高速工作，并减小了芯片的尺寸。

在第一和第二实施方案中，已经说明了通过行地址来替换失效的存储单元。另外，半导体存储器还可通过列地址来实现失效存储单元的替换，这也是本发明的范畴。

根据本发明，用信号MDX4将半导体存储器在4比特或8比特结构之间切换可以通过在装配过程中改变焊线以改变内部信号的状态来实现。另外，还可通过改变一部分布线层来改变内部信号的状态或者通过输入外部信号来改变内部信号状态，从而实现存储器的位结构切换。

正如上面所述，在包括多种输入-输出数据宽度的半导体存储器中，本发明提高了失效单元补偿方法的效率，使得备份存储单元的使用最为有效。这样，本发明的半导体存储器可提高利用率并且可简单地切换输入-输出数据宽度。

虽然这里已经示出并详述了本发明的某些优选实施方案，但是还有许多不同的改进和变化均不脱离后面所附的权利要求的范围。

Claims

1.一种半导体存储器，包括：

至少两个存储单元阵列，每个存储单元阵列中至少包括一个备份存储单元和多个存储单元；

可以选择存储单元阵列的输入-输出数据宽度的输入-输出数据宽度变换电路；和

选择电路，该选择电路根据输入-输出数据宽度变换电路选择的输入-输出数据宽度和由比较电路输出的检测信号来激活或不激活响应的存储单元阵列；其中

当由输入-输出数据宽度变换电路改变输入-输出数据宽度时，由比较电路比较的外部地址信号的数字量也改变。

2.根据权利要求1的半导体存储器，其中存储单元阵列包括每个存储单元和备份存储单元分享的本地数据输入-输出线，还包括：可选择地与本地输入-输出线相连的总的数据输入-输出线，及与总的数据输入-输出线相连的数据输入-输出端。

3.根据权利要求2的半导体存储器，其中至少一个存储单元阵列包括开关电路，该开关电路切换存储单元阵列和数据输入-输出端之间的连接，该切换依据输入-输出数据宽度变换电路设置的数据宽度。

4.根据权利要求3的半导体存储器，其中输入-输出数据宽度变换电路可通过在装配过程中改变焊线从而改变内部信号的状态来实现。

5.根据权利要求3的半导体存储器，其中输入-输出数据宽度变换电路可通过改变一部分布线层从而改变内部信号的状态来实现。

6.根据权利要求3的半导体存储器，其中输入-输出数据宽度变换电路可通过输入一外部信号从而改变内部信号的状态来实现。

7.根据权利要求3的半导体存储器，其中开关电路介于总的数据输入-输出线和输入-输出端之间。

8.根据权利要求3的半导体存储器，其中切换电路介于本地数据输入-输出线和总的数据输入-输出线之间。