CN1677573A - 半导体存储器及其制造方法 - Google Patents

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Abstract

一种半导体存储器，包括多个存储器部分(9)；以及多个备用存储器部分(19)。存储器部分(9)包括：主单元阵列(7)，其包括存储单元(29)；第一参考单元(3)，其以非易失状态存储第一参考数据；以及第一读出放大器(5)，其根据第一参考单元(3)的第一状态和第二状态读出存储单元(29)的第一状态。存储单元(29)以非易失状态存储数据。备用存储器部分(19)包括：备用单元阵列(17)，其包括作为存储单元(29)的备用的备用单元(39)；第二参考单元(13)，其以非易失状态存储第二参考数据；以及第二读出放大器(15)，其根据第二参考单元(13)的第三状态和第四状态读出备用单元(29)的第三状态。使用备用存储器部分(19)替换第一参考单元(3)上具有缺陷的存储器部分(9)。

Description

半导体存储器及其制造方法
技术领域
本发明涉及一种半导体存储器及其制造方法。更具体地说，本发明涉及一种成品率得到提高的半导体存储器及其制造方法。
背景技术
已知非易失存储器(闪存储器)具有这样的非易失性特征，即除非进行删除或写，否则即使在关闭电源后，其已存储的信息数据也不会被删除。在读操作中，非易失存储器通过将预定电压施加于存储单元和参考单元的终端上并由读出放大器比较存储单元的输出和参考单元的输出来读出数据。
图1是示出常规非易失存储器的结构的示意图。非易失存储器101包括多个主单元阵列107-1到107-m(m是大于等于2的整数)、多个读出放大器105-1到105-m、多个备用单元阵列117-1到117-2，多个备用读出放大器115-1到115-2和参考单元113。在图1中省略了与本发明没有直接关联的其他公知结构。在下文中，当没有必要进行区分时，省略了结构的符号当中的数字后缀部分(-数字)，诸如″-1″和″-m″。
主单元阵列107-1到107-m中的每个主单元阵列都包括用于以非易失状态存储数据的多个存储单元。例如，每个主单元阵列都包括多条位线和沿每条位线布置的多个闪存储器。对应于主单元阵列107-1到107-m中的每个主单元阵列提供读出放大器105-1到105-m中的每个读出放大器。
提供每个备用单元阵列117-1到117-2作为主单元阵列107-1到107-m的备用，并且包括制作为存储单元的备用的多个备用单元。对应于备用单元阵列117-1到117-2中的每个备用单元阵列提供备用放大器115-1到115-2中的每个备用放大器。
主单元阵列107和备用单元阵列117共用参考单元113，并且该参考单元113以非易失状态存储参考数据。该数据被用作主单元或备用单元的数据读操作的参考。
在制造步骤中进行检测的情况下，当主单元阵列107中的存储单元之一出现故障时，该主单元阵列107被认为是一个有缺陷的产品。然后，使用备用单元阵列117来代替主单元阵列107。在这种情况下，一组主单元阵列107和读出放大器105将被一组备用单元阵列117和备用读出放大器115代替。即使在主单元阵列107中出现故障，也没必要舍弃整个半导体存储器。
当输出位的数量较少时，读出放大器105的数量与用于读操作的输出位的数量相同。在这种情况下，将类似于存储单元的闪存储单元作为用于产生参考数据的参考单元113来使用。该参考数据用于读出存储单元中的数据。参考单元113连接每个读出放大器105并被主单元阵列107共享。
但是，当需要高速读操作时，诸如读页(page-read)操作和突发读出(burst-read)操作，必需预读数据传输时间所需的单元数据。因此，有必要增加读出放大器105的数量。也就是说，减少主单元阵列107中的存储单元的数量，以便使增加后的读出放大器105与这些主单元阵列107关联。在这种情况下，必需相应地将参考单元113的数量增加到读出放大器105的数量，以便对应高速读操作。
图2是示出常规非易失存储器的另一结构的示意图。非易失存储器101a包括多个主单元阵列107-1到107-n(n是大于等于2的整数；n＞m)、多个读出放大器105-1到105-n、多个参考单元103-1到103-n、多个备用单元阵列117-1到117-2，多个备用读出放大器115-1到115-2和多个参考单元113-1到113-2。在这里省略了与本发明的参考单元没有直接关系的其他公知结构。
多个参考单元103-1到103-n中的每个参考单元相应地提供给读出放大器105-1到105-n中的每个读出放大器。多个参考单元113-1到113-2中的每个参考单元相应地提供给多个备用读出放大器115-1到115-2中的每个读出放大器。其他结构与图1中的结构相同。
在图2中，一个主单元阵列107的存储单元的数量减少而主单元阵列107的数量增加。也就是说，相应于一个读出放大器105的存储单元的数量减少。此外，向单元阵列(107和117)相应地提供参考单元(103和113)。通过使用这种结构，能够应付高速读操作。
图3是示出常规非易失存储器的制造步骤中的检测及替换法的要点的流程图。
在步骤S101中，对参考单元103进行评估。该评估的执行是根据非易失存储器是否成功地进行了参考单元103的预定的写、读及擦除操作。作为评估结果，当参考单元103没有问题时(步骤S101：OK)，启动步骤S102。在步骤S102中，将评估应用于所有的主单元阵列107。这里，在每个主单元阵列107中，对主单元阵列107中的所有存储单元进行评估。该评估的执行是根据存储单元是否成功地进行了预定的写、读及擦除操作。作为评估结果，当所有主单元阵列107中的所有存储单元都没有问题时(步骤S102：OK)，非易失存储器通过检测。当主单元阵列107中的存储单元之一出现故障时(步骤S102：NG)，则舍弃主单元阵列107。在这种情况下，在步骤S103中，使用备用单元阵列117替换有缺陷的主单元阵列107，并且非易失存储器通过检测。
但是，当在步骤S101中，参考单元103有问题时(步骤S101：NG)，检测结果为″失败″并且由于非易失存储器具有缺陷而不能使用。也就是说，制造非易失存储器的成品率变低。在这种情况下，当参考单元有缺陷时，可以根据概率论估计数量大于参考单元的主单元阵列也具有缺陷。因此，当参考单元在图3所示的处理中具有缺陷时，确定非易失存储器本身也具有缺陷是不成问题的。
但是，在图2中的非易失存储器101a的情况下，由于使用了许多参考单元103，所以有缺陷的参考单元103不会始终与主单元阵列107中的有缺陷的主单元阵列对应。尤其是，近年来，由于应用了其中可写入多个数据的多值单元，因此增加了非易失存储器中的读出放大器的数量。参考单元的数量也随着读出放大器的数量的增加而进一步增加。因此，参考单元上具有缺陷并不总是意味着在主单元阵列中的主单元上具有缺陷。在上述情形中，将有缺陷的参考单元看作有缺陷的非易失存储器就极大地降低了非易失存储器的成品率。因此，需要一种技术来抑制由于有缺陷的参考单元而导致的非易失存储器的成品率的降低。
结合上述说明，日本未决专利申请JP2001-184858 A公开了下面的集成存储器。该集成存储器具有存储单元、参考单元、冗余存储单元和可以编程的激活单元。存储单元提供在字线和位线之间的交叉点上。参考单元提供在至少一个参考字线和位线之间的交叉点上，用于在访问存储单元之一时在位线上形成参考电位。冗余存储单元提供在冗余字线和位线之间的交叉点上。根据激活单元的编程状态，用字线和连接到字线的存储单元或者用参考字线和连接到字线的参考单元来替换冗余字线和连接到冗余字线的冗余存储单元。
发明内容
因此，本发明的一个目的是提供一种可以抑制由于有缺陷的参考单元而导致的半导体存储器的成品率下降的半导体存储器和一种用于制造这种半导体存储器的方法。
本发明的另一个目的是提供一种可以抑制由于有缺陷的参考单元而导致的半导体存储器的成品率下降且最小化了附加结构的半导体存储器和一种用于制造这种半导体存储器的方法。
为了实现本发明的一个方面，本发明提供一种半导体存储器，包括：多个存储器部分；和多个备用存储器部分，其中所述多个存储器部分中的每个存储器部分包括：主单元阵列，包括多个存储单元，每个所述存储单元都以非易失状态存储数据；第一参考单元，其以非易失状态存储第一参考数据；以及第一读出放大器，其根据所述第一参考单元的第一状态和第二状态读取所述每个存储单元的所述第一状态，每个所述多个备用存储器部分包括：作为所述主单元阵列的备用而提供的备用单元阵列，其包括多个作为所述多个存储单元的备用的多个备用单元；第二参考单元，其以非易失状态存储第二参考数据；以及第二读出放大器，其根据所述第二参考单元的第三状态和第四状态读取所述每个多个备用单元的所述第三状态，所述多个存储器部分之一用所述多个备用存储器部分之一替换，所述多个存储器部分的所述之一是在所述第一参考单元上具有缺陷的有缺陷存储器部分。
在本发明中，当参考单元有缺陷时，包括有缺陷的参考单元的存储器部分可用备用存储器部分替换。因此，可以抑制半导体存储器的成品率降低。
附图说明
通过与附图结合的以下描述，将更清楚本发明的上述及其他的目的、优点和特征，其中：
图1是示出常规非易失存储器的结构的示意图。
图2是示出常规非易失存储器的另一结构的示意图；
图3是示出常规非易失存储器的制造步骤中的检测及替换法的要点的流程图。
图4是示出本发明半导体存储器的实施例的结构的示意图；
图5是示出本发明半导体存储器的实施例的结构的框图；
图6是示出制造本发明的半导体存储器的方法实施例中的存储器部分的检测及替换法的流程图。
具体实施方式
下面将参考附图来描述本发明的半导体存储器和用于制造这种半导体存储器的方法的实施例。
首先，将描述本发明的半导体存储器的实施例的结构。图4是示出本发明半导体存储器的实施例的结构的示意图。作为半导体存储器的非易失存储器1包括多个主单元阵列7-1到7-n(n是大于等于2的整数；在下文中也相同)、多个读出放大器5-1到5-n、多个参考单元3-1到3-n、多个备用单元阵列17-1到17-2、多个备用读出放大器15-1到15-2和多个参考单元13-1到13-2。在该图中省略了与本发明没有直接关系的其他公知结构。
多个主单元阵列7-1到7-n中的每个主单元阵列都包括多个存储单元，其每一个都以非易失状态存储数据。例如，多个主单元阵列7-1到7-n中的每个主单元阵列都包括多个位线、多个字线和作为存储单元的多个闪存储器。多个读出放大器5-1到5-n中的每个读出放大器都相应地提供给多个主单元阵列7-1到7-n中的每个主单元阵列。多个参考单元3-1到3-n中的每个都相应地提供给多个读出放大器5-1到5-n中的每个读出放大器。多个参考单元3-1到3-n中的每个参考单元都以易失状态存储参考数据。参考数据被用作从存储单元读取数据时的参考。例如，闪存储器用作多个参考单元3-1到3-n中的每个参考单元。在下文中，当没有必要区分时，省略了结构中的符号当中的数字后缀部分(-数字)，诸如″-1″和″-m″。
多个备用单元阵列(冗余单元阵列)17-1到17-2作为主单元阵列7-1到7-n的备用来提供。多个备用单元阵列17-1到17-2具有作为多个存储单元的备用的多个备用单元。例如，包括多个位线、多个字线和多个备用闪存储器(冗余单元)。多个备用读出放大器15-1到15-2中的每个备用读出放大器都相应地提供给多个备用单元阵列17-1到17-2中的每个备用单元阵列。多个参考单元13-1到13-2中的每个参考单元都相应地提供给多个备用读出放大器15-1到15-2中的每个备用读出放大器。多个参考单元13-1到13-2中的每个参考单元都以非易失状态存储参考数据。参考数据被用作备用单元读取数据时的参考。例如，闪存储器用作多个参考单元13-1到13-2中的每个参考单元。
在这种情况下，参考单元3、读出放大器5和主单元阵列7构成一组存储器部分9。类似地，参考单元13、备用读出放大器15和备用单元阵列17构成一组备用存储器部分19。也就是说，非易失存储器1包括多个存储器部分9-1到9-n和多个备用存储器部分19-1到19-2。这里，备用存储器部分19的数量并不限于2个。
在本发明中，在制造步骤的检测中，当存在有缺陷的主单元阵列7时，使用备用存储器部分19替换包括有缺陷的主单元阵列7的存储器部分9。另外，当存在有缺陷的参考单元3时，使用备用存储器部分19替换包括有缺陷的参考单元3的存储器部分9。藉此，即使发现参考单元3有缺陷，也不必将整个非易失存储器(半导体存储器)视为有缺陷的产品。也就是说，能够抑制由于有缺陷的参考单元导致的非易失存储器(半导体存储器)的成品率的下降。
下面参考图5来描述图4的结构的细节。图5是示出本发明的半导体存储器的实施例的结构的框图。作为半导体存储器的非易失存储器1包括多个存储器部分9-1到9-n(在图5中，只示出到9-2)，Y译码器21、X译码器23、多个备用存储器部分19-1到19-2、Y译码器31、X译码器33，控制部分10和开关部分20。在该图中省略了与本发明没有直接关系的其他公知结构。
如上所述，多个存储器部分9包括主单元阵列7、(第一)读出放大器5和(第一)参考单元3。主单元阵列7包括多个位线25、多个字线27和多个存储单元29。
多个位线25中的每个位线都向Y轴方向延伸，并连接至Y译码器21。多个字线27中的每个字线都向X轴方向延伸，并连接至X译码器23。多个存储单元29相应地提供在多个位线25和多个字线27之间的每个交叉点上。存储单元29以非易失状态存储数据，并以闪存储器来举例说明。
X译码器23响应控制信号(X地址信号)的输入从多个字线27中选择选择性的字线27。在X译码器23一侧，省略了像控制部分10这样的结构，并且向X译码器23和X译码器33输入了相同的信号。但是，对于X译码器23和X译码器33而言，可以使用类似于控制部分10这样的结构。Y译码器21响应控制信号(Y地址信号)的输入从多个位线25中选择选择性的位线25。这里，在图5中示出了一个X译码器和一个Y译码器。但是，X译码器23和Y译码器21可以分别具有分级结构(例如，全局译码器和局部译码器)。
如上所述，备用存储器部分19包括备用单元阵列17、备用(第二)读出放大器15和(第二或第三)参考单元13。备用单元阵列17包括多个位线35、多个字线37和多个备用单元39。
多个位线35中的每个位线都向Y轴方向延伸，并连接至Y译码器31。多个字线37中的每个字线都向X轴方向延伸，并连接至X译码器33。多个备用单元39中的每个备用单元相应地提供在多个位线25和多个字线37之间的每个交叉点上。备用单元39以非易失状态存储数据，并以闪存储器来举例说明。
X译码器33响应控制信号(X地址信号)的输入从多个字线37中选择选择性的字线37。在X译码器33一侧，省略了象控制部分10这样的结构，并且向X译码器23和X译码器33输入相同的信号。但是，可以使用象控制部分10的结构。Y译码器31响应控制信号(Y地址信号)的输入，从多个位线35中选择选择性的位线35。这里，在图5中示出了一个X译码器和一个Y译码器。但是，X译码器33和Y译码器31可以分别具有分级结构(例如，全局译码器和局部译码器)。
控制部分10响应预定输入信号(包括Y地址信号)以及参考单元替换熔丝(替换部分或第二控制部分)10-1和存储单元替换熔丝(替换部分或第一控制部分)10-2的状态，输出控制信号(Y地址信号)给Y译码器21和Y译码器31中的任何一个译码器。这里，控制部分10可以同时向Y译码器21和31输出控制信号。此外，控制部分10输出开关信号给开关部分20。该开关信号表明是多个存储器部分9(读出放大器5)还是多个备用存储器部分19(备用读出放大器15)来响应预定输入信号(包括Y地址信号)以及参考替换熔丝10-1和存储单元替换熔丝10-2的状态将输出信号输出到开关部分20。
当检测非易失存储器1并且主单元阵列7的存储单元中存在缺陷时，控制部分10对预定存储单元替换熔丝10-2中的第一地址进行编程，以便使用备用存储器部分19替换包括有缺陷的主单元阵列7的存储器部分9。第一地址是包括有缺陷的存储单元的存储器部分9和包括有缺陷的存储单元的主单元阵列7中的任一个的地址。
此外，当参考单元3中存在缺陷时，控制部分10对参考单元替换熔丝10-1中的第二地址进行编程，以便使用备用存储器部分19替换包括有缺陷的参考单元3的存储器部分9。第二地址是相应于有缺陷的参考单元3的主单元阵列7和包括有缺陷的参考单元3的存储器部分9中的任一个的地址。
此外，当参考单元13中存在缺陷时，控制部分10对参考单元替换熔丝10-1中的第三地址进行编程，以便使用另一备用存储器部分19替换包括有缺陷的备用参考单元13的备用存储器部分19。第三地址是相应于有缺陷的参考单元13的备用单元阵列17和包括有缺陷的参考单元13的备用存储器部分19中的任一个的地址。
参考单元替换熔丝10-1和存储单元替换熔丝10-2举例为反熔丝(antifuse)和金属熔丝。通过对存储器部分9等的地址进行编程，能够用存储器部分9等替换任何备用存储器部分19等。参考单元替换熔丝10-1和存储单元替换熔丝10-2分别包括多个替换熔丝。
当非易失存储器1正常操作并且控制部分10接收表示正常主单元阵列7(的存储单元29)的Y地址信号时，控制部分10输出控制信号(包括Y地址信号)给Y译码器21。控制部分10可以同时输出控制信号给Y译码器31。此外，控制部分10输出表示多个存储器部分9(读出放大器5)中的哪个存储器部分向开关部分20输出输出信号的开关信号。
当控制部分10接收表示包括有缺陷的参考单元3的存储器部分9的主单元阵列7(的存储单元29)的Y地址信号时，控制部分10输出控制信号(包括Y地址信号)给Y译码器31。同时，控制部分10可输出控制信号给Y译码器21。此外，控制部分10输出表示多个备用存储器部分19(备用读出放大器15)中的哪个向开关部分20输出输出信号的开关信号。当以参考单元替换熔丝10-1编程的地址与所接收的地址信号一致时执行这个操作。
当控制部分10接收到表示有缺陷的主单元阵列7(的存储单元29)的地址信号时，控制部分10输出控制信号(包括Y地址信号)给Y译码器31。同时，控制部分10可输出控制信号给Y译码器21。此外，控制部分10输出表示多个备用存储器部分19(备用读出放大器15)中的哪个向开关部分20输出输出信号的开关信号。当以存储单元替换熔丝10-2编程的地址与所接收的地址信号一致时执行这个操作。
相同的机构可建立在X译码器一侧中。但是，在这个实施例中省略了这些细节。
响应来自控制部分10的开关信号，开关部分20将开关切换到连接到输出输出信号的多个读出放大器5和多个备用读出放大器15之一的布线。
然后，下面参考附图描述制造本发明的半导体存储器的方法的实施例。图6是示出制造本发明的半导体存储器的方法的实施例中的存储器部分的检测及替换法的流程图。图6中的流程应用于每个存储器部分9。
(1)步骤S01
在存储器部分9中，评估参考单元3。该评估的执行是根据半导体存储器是否成功地执行了参考单元3的预定的写、读及擦除操作。作为评估结果，当参考单元3没有问题时(步骤S101：OK)，启动步骤S04。可以将公知方法作为该评估方法来使用。
(2)步骤S02
当参考单元3上存在缺陷时(步骤S01：NG)，使用多个备用存储器部分19-1到19-2中的未用的备用存储器部分19替换有缺陷的存储器部分9。对于包括在有缺陷的存储器部分9中的主存储器单元7(，或存储单元29，或存储器部分9)的地址而言，对参考单元替换熔丝10-1进行编程，以便选择包括在替换的备用存储器部分19中的备用单元阵列17(，或备用单元39，或备用存储器部分19)。藉此，使用一个备用存储器部分19替换有缺陷的存储器部分9(步骤S02：OK)。此后，启动步骤S03。但是，当已使用了要替换的所有备用存储器部分19时(步骤S02：NG)，检测结果为″失败″。
类似地，当参考单元13上存在缺陷时(步骤S03：NG)，使用多个备用存储器部分19-1到19-2中的未用的备用存储器部分19替换有缺陷的存储器部分9。也就是说，对于包括在有缺陷的存储器部分9中的主单元阵列7(，或存储单元29，或存储器部分9)的地址而言，对参考单元替换熔丝10-1进行编程，以便选择包括在替换的备用存储器部分19中的备用单元阵列17(，或备用单元39，或备用存储器部分19)。藉此，使用另一个备用存储器部分19替换有缺陷的存储器部分9(步骤S02：OK)。此后，启动步骤S03。但是，当已使用了要替换的所有备用存储器部分19时(步骤S02：NG)，检测结果为″失败″。
(3)步骤S03
在备用存储器部分19替换有缺陷的存储器部分9的情况下，评估参考单元13。该评估的执行是根据半导体存储器是否成功地进行了参考单元13的预定的写、读及擦除操作。作为评估结果，当参考单元13没有问题时(步骤S03：OK)，启动步骤S04。在另一方面，当参考单元13有问题时，如上所述地启动步骤S02。可以将公知方法作为该评估方法来使用。
(4)步骤S04
在主单元阵列7中，对所有存储单元29进行评估。该评估的执行是根据半导体存储器是否成功地进行了每个存储单元29的预定的写、读及擦除操作。作为评估结果，当主单元阵列7没有问题时(步骤S04：OK)，检测的结果为″通过″。可以将公知方法作为该评估方法来使用。
(5)步骤S05
当主单元阵列7的主单元29上存在缺陷时(步骤S04：NG)，使用多个备用存储器部分19-1到19-2中的未用的备用存储器部分19替换有缺陷的存储器部分9。也就是说，对于包括在有缺陷的存储器部分9中的主单元阵列7(，或存储单元29，或存储器部分9)的地址而言，对参考单元替换熔丝10-2进行编程，以便选择包括在替换的备用存储器部分19中的备用单元阵列17(，或备用单元39，或备用存储器部分19)。藉此，使用一个备用存储器部分19替换有缺陷的存储器部分9(步骤S05：OK)，检测结果为″通过″。但是，当已使用了要替换的所有备用存储器部分19时(步骤S04：NG)，检测结果为″失败″。
之后，在步骤S05之后，在步骤S04中可对替换的备用存储器部分19的所有存储单元29进行评估。
如上所述，在用于制造本发明的半导体存储器的方法中执行存储器部分的检测及替换方法。
在非易失存储器1中的写、读和擦除操作中，如下所述地执行用于选择替换的备用单元39的详细操作。这里，说明这样的情况，即其中由于存储器部分9-1有缺陷，存储器部分9-1已用备用存储器部分19-1替换。
也就是说，包括控制部分10的控制单元(未示出)接收表示包括有缺陷的参考单元3的存储器部分9的存储单元29的地址信号。或者，包括控制部分10的控制单元(未示出)接收表示包括有缺陷的存储单元29的主单元阵列7的主单元29的地址信号。然后，控制部分10相应于替换熔丝(10-1或10-2)的已编程状态地输出控制信号(包括Y地址信号)给Y译码器31。同时，控制部分10可输出控制信号给Y译码器21。此外，控制单元输出另一控制信号(包括X地址信号)给X译码器33。同时，控制单元可以将另一控制信号输出给X译码器23。Y译码器31响应控制信号选择选择性的位线35，而X译码器33响应另一控制信号选择选择性的字线37。然后，选择相应于控制信号和另一控制信号的地址所指示的替换的备用存储器部分19-1的备用单元阵列17-1的备用单元39。
在读操作中，包括控制部分10的控制单元(未示出)输出开关信号给开关部分20。开关信号指示替换的备用存储器部分19-1(读出放大器15-1)输出输出信号。备用读出放大器15-1比较所选择的备用单元39的输出和相应于所选备用单元39的参考单元13-1的输出。然后，备用读出放大器15-1将比较结果输出给开关部分20。在这种情况下，开关部分20响应控制部分10提供的开关信号，选择并输出备用读出放大器15-1的输出信号。
除了选择备用单元39的操作外，写和擦除操作与常规技术相同。
在非易失存储器1的写、读和擦除操作中，如下所述地执行用于选择正常存储单元29的操作。在这种情况下，选择存储器部分9-1的存储单元29的情况描述如下。
也就是说，包括控制部分10的控制单元(未示出)接收表示正常主单元阵列7的存储单元29的地址信号。然后，控制部分10输出控制信号(包括Y地址信号)给Y译码器21。同时，控制部分10可以将控制信号输出给Y译码器31。此外，控制单元输出另一控制信号(包括X地址信号)给X译码器23。同时，控制单元可以将控制信号输出给X译码器33。Y译码器21响应控制信号选择选择性的位线25。X译码器23响应另一控制信号选择选择性的字线27。然后，选择相应于控制信号和另一控制信号的地址中所指示的主单元阵列7-1的存储单元29。
在读操作中，控制部分10输出表示存储器部分9-1(读出放大器5-1)与控制信号的输出一起输出一个输出信号的开关信号。读出放大器5-1比较所选存储单元29的输出和相应于所选存储单元29的参考单元3-1的输出。然后，读出放大器5-1将比较结果输出给开关部分20。在这种情况下，开关部分20响应控制部分10提供的开关信号，选择并输出读出放大器5-1的输出信号。
该写和擦除操作也与该常规技术相同。
即使在参考单元3出现缺陷的情况下，本发明也能够将存储器部分9替换为备用存储器部分19。从而，能够抑制非易失存储器(半导体存储器)的成品率的降低。在这种情况下，只有参考替换熔丝10-1是增加的电路。也就是说，通过最小化附加电路的数量，能够抑制由于有缺陷的参考单元所导致的半导体存储器的成品率的降低。
如上所述，本发明包括用于制造半导体存储器的方法，该方法包括：(a)制造半导体存储器，该半导体存储器包括：多个存储器部分；和多个备用存储器部分，其中多个存储器部分中的每个存储器部分包括：主单元阵列，其包括多个存储单元，每个多个存储单元都以非易失状态存储数据；第一参考单元，其以非易失状态存储第一参考数据；以及第一读出放大器，其根据第一参考单元的第一状态和第二状态读取每个多个存储单元的第一状态，每个多个备用存储器部分包括：作为主单元阵列的备用而提供的备用单元阵列，其包括作为多个存储单元的备用的多个备用单元；第二参考单元，其以非易失状态存储第二参考数据；以及第二读出放大器，其根据第二参考单元的第三状态和第四状态读取每个多个备用单元的第三状态；(b)检查多个存储器部分中的每个的第一参考单元；(c)用多个备用存储器部分之一作为第一备用存储器部分替换多个存储器部分之一，多个存储器部分之一是在第一参考单元上具有缺陷的有缺陷存储器部分。
在上述制造半导体存储器的方法中，其中半导体存储器可以进一步包括：控制部分，其包括替换部分并根据替换部分的状态和在操作中选择多个存储器部分之一的信号的输入来输出开关信号；以及开关部分，其根据选择多个存储器部分和多个备用存储器部分之一的输出，步骤(c)可以包括：(c1)设置替换部分，使得控制部分根据选择有缺陷的存储器部分的第一信号的输入来输出第一开关信号，第一开关信号是由开关部分用来选择第一备用存储器部分的输出的所使用的开关信号。
如上所述的制造半导体器件的方法，可以进一步包括：(d)对除第一有缺陷的存储器部分之外的多个存储器部分中的每个存储器部分中的多个存储单元的每一个进行评估；以及(e)使用第二备用存储器部分替换第二有缺陷的存储器部分，其中第二有缺陷的存储器部分是在多个存储单元中的至少一个存储单元上具有缺陷的多个存储器部分中的另一个，第二备用存储器部分是多个备用存储器部分中的另一个。
很明显，本发明并不限于上述实施例，在不脱离本发明的范围和精神的情况下可以对其进行改进和变化。

Claims (12)

1.一种半导体存储器，包括：
多个存储器部分；以及
多个备用存储器部分，
其中所述多个存储器部分中的每个存储器部分都包括：
包括多个存储单元的主单元阵列，所述多个存储单元中的每个存储单元都以非易失状态存储数据，
第一参考单元，其以非易失状态存储第一参考数据，以及
第一读出放大器，其根据所述第一参考单元的第一状态和第二状态读出多个存储单元中的所述每个存储单元的所述第一状态，
所述多个备用存储器部分中的每个备用存储器部分包括：
作为所述主单元阵列的备用提供的备用单元阵列，其包括作为所述多个存储单元的备用的多个备用单元，
第二参考单元，其以非易失状态存储第二参考数据，以及
第二读出放大器，其根据所述第二参考单元的第三状态和第四状态读出多个备用单元中的所述每个备用单元的所述第三状态，
用所述多个备用存储器部分中的一个备用存储器部分替换所述多个存储器部分中的一个存储器部分，所述多个存储器部分中的所述一个存储器部分是在所述第一参考单元上具有缺陷的缺陷存储器部分。
2.根据权利要求1所述的半导体存储器，还包括：
控制部分，其包括替换部分并根据所述替换部分的状态和在操作中选择所述有缺陷的存储器部分的第一信号的输入来输出第一开关信号；以及
开关部分，其根据所述第一开关信号选择代替所述有缺陷的存储器部分的多个备用存储器部分中的所述一个备用存储器部分的输出。
3.根据权利要求2所述的半导体存储器，其中设置所述替换部分，使得所述控制部分根据所述操作中的所述第一信号输出所述第一开关信号。
4.一种制造半导体存储器的方法，该方法包括：
(a)制造所述半导体存储器，所述半导体存储器包括：
多个存储器部分；以及
多个备用存储器部分，
其中所述多个存储器部分中的每个存储器部分包括：
包括多个存储单元的主单元阵列，所述多个存储单元中的每个存储单元都以非易失状态存储数据，
第一参考单元，其以非易失状态存储第一参考数据，以及
第一读出放大器，其根据所述第一参考单元的第一状态和第二状态读出多个存储单元中的所述每个存储单元的所述第一状态，
所述多个备用存储器部分中的每个备用存储器部分包括：
作为所述主单元阵列的备用提供的备用单元阵列，其包括作为所述多个存储单元的备用的多个备用单元，
第二参考单元，其以非易失状态存储第二参考数据，以及
第二读出放大器，其根据所述第二参考单元的第三状态和第四状态读出多个备用单元中的所述每个备用单元的所述第三状态，
(b)对多个存储器部分中的所述每个存储器部分的所述第一参考单元进行检测；以及
(c)用所述多个备用存储器部分中的一个作为第一备用存储器部分来替换所述多个存储器部分中的一个存储器部分，所述多个存储器部分中的所述一个存储器部分是在所述第一参考单元上具有缺陷的第一有缺陷的存储器部分。
5.根据权利要求4所述的制造半导体存储器的方法，其中所述半导体存储器还包括：
控制部分，其包括替换部分并根据所述替换部分的状态和在操作中选择多个存储器部分中的一个存储器部分的信号的输入来输出开关信号，以及
开关部分，其选择多个存储器部分和多个备用存储器部分中的所述一个的输出，
所述步骤(c)包括：
(c1)设置所述替换部分，使得所述控制部分根据选择所述有缺陷的存储器部分的第一信号的输入来输出第一开关信号，
第一开关信号是由所述开关部分用来选择所述第一备用存储器部分的输出的所述开关信号。
6.根据权利要求4所述的制造半导体存储器的方法，还包括：
(d)对除所述第一有缺陷的存储器部分之外的多个存储器部分中的所述每个中的所述多个存储单元中的每个进行评估；以及
(e)用第二备用存储器部分替换第二有缺陷的存储器部分，
其中所述第二有缺陷的存储器部分是在所述多个存储单元中的至少一个上具有缺陷的所述多个存储器部分中另一存储器部分，所述第二备用存储器部分是所述多个备用存储器部分中的另一备用存储器部分。
7.一种半导体存储器，包括：
多个存储器部分；
多个备用存储器部分；以及
控制部分，
其中所述多个存储器部分中的每个存储器部分包括：
多个存储单元，以及
第一参考单元，
所述多个备用存储器部分中的每个备用存储器部分包括：
多个备用存储单元，以及
第二参考单元，
所述控制部分包括：
第一控制部分，以及
第二控制部分，
所述第一控制部分存储有关所述多个存储器部分和所述多个备用存储器部分的替换数据；
所述第二控制部分存储有关所述第一参考单元和所述第二参考单元的替换数据。
8.根据权利要求7所述的半导体存储器，其中当所述多个存储单元和所述第一参考单元中的至少一个中的一个有缺陷时，所述控制部分用所述多个备用存储器部分中的一个替换所述多个存储器部分中的一个。
9.根据权利要求7所述的半导体存储器，其中多个备用存储单元中的所述每个备用存储单元还包括第三参考单元，
当所述多个备用单元和所述第二参考单元中的至少一个中的一个有缺陷时，所述第二控制部分还用所述第三参考单元替换所述第二参考单元。
10.根据权利要求7所述的半导体存储器，其中所述多个存储单元和所述多个备用单元是非易失存储器。
11.根据权利要求7所述的半导体存储器，其中所述第一参考单元和所述第二参考单元是非易失存储器。
12.一种替换有缺陷的参考单元的方法，包括：
检测具有读出放大器和存储单元的单元阵列中的有缺陷的参考单元；以及
用具有备用参考单元、备用读出放大器和备用存储单元的备用阵列替换筛选出的单元阵列。
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