CN1822231A - 具有闪速熔丝单元阵列的闪速存储设备 - Google Patents

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Abstract

提供了一种闪速存储设备，包括闪速单元阵列、第一闪速熔丝单元熔断电路、第二闪速熔丝单元熔断电路、第三闪速熔丝单元熔断电路以及多个熔丝感测放大电路。第一、第二和第三闪速熔丝单元熔断电路都与闪速单元阵列共享位线，并具有闪速熔丝单元。第一闪速熔丝单元熔断电路可以用于控制闪速单元阵列和外部逻辑电路之间的连接。第二闪速熔丝单元熔断电路可以用于将有缺陷的单元的地址变成冗余单元的地址。第三闪速熔丝单元熔断电路可以用于控制DC电平，其用以调整在闪速存储设备的生产过程中使用的参考值。熔丝感测放大电路分别与位线耦合，以从位线读取数据。

Description

具有闪速熔丝单元阵列的闪速存储设备
相关申请的交叉引用
本申请要求2005年2月4日在韩国知识产权局(KIPO)提交的韩国专利申请第2005-10338号的优先权，其所揭示的全部内容结合于此作为参考。
技术领域
本发明涉及半导体设备领域，更特别地，涉及闪速存储设备。
背景技术
图1是传统闪速存储设备的框图。如图1中所示，闪速存储设备1包括闪速单元阵列6、保护电路4、第一外围电路2以及第二外围电路8。闪速单元阵列6是包括多个闪速存储单元的数据存储设备。这些闪速单元可以包括，例如，静态门类型的闪速单元、分割门类型的闪速单元或任何其它类型的闪速存储单元。在闪速单元阵列连在外部逻辑电路上时，保护电路4可以用于控制闪速存储设备的使用。保护电路4可以包含金属熔丝的阵列，其中金属熔丝被设置(即，被切断或未被切断)以便以希望的方式来控制闪速存储设备的使用。
第一外围电路2用于将闪速单元阵列6中有缺陷的单元的地址变成冗余单元的地址。提供这样的能力是因为闪速单元阵列中的一个或更多的单元可能是有缺陷的。当检测到有缺陷的单元时，第一外围电路2将该有缺陷的单元的地址变成一个冗余单元的地址，以便用一个冗余单元“替换”该有缺陷的单元。第一外围电路2，与保护电路4一样，可以包含金属熔丝的阵列。通过使用，例如，激光束来切断第一外围电路2的金属熔丝之一，该冗余单元的地址变成了该有缺陷的单元的地址。
第二外围电路8控制DC电平，以便可以提供所希望的参考值，而不考虑在制造闪速存储设备期间所使用的生产加工条件(这可能影响所提供的DC电平)。第二外围电路8也可以包含金属熔丝的阵列。为了提供与闪速存储器的半导体生产过程无关的参考值，第二外围电路8根据各个条件而精密地控制金属熔丝的连接，并提供固定的参考值。
发明内容
本发明的一些实施例提供了包含熔丝单元阵列的闪速存储设备，该熔丝单元阵列具有至少一个用闪速熔丝单元来实现的熔断电路(fusing circuit)。根据本发明的一些实施例的闪速存储设备可以同时感测和/或熔断熔断电路。
依照本发明的一些实施例，提供了包括闪速单元阵列、第一闪速熔丝单元(flash fuse cell)熔断电路、第二闪速熔丝单元熔断电路以及第三闪速熔丝单元熔断电路的闪速存储设备。闪速单元阵列具有多个闪速存储单元。第一闪速熔丝单元熔断电路包括多个闪速熔丝单元，并与闪速单元阵列共享位线。第一闪速熔丝单元熔断电路被配置来控制闪速单元阵列和外部逻辑电路之间的连接。第二闪速熔丝单元熔断电路包括多个闪速熔丝单元，并且也与闪速单元阵列共享位线。第二闪速熔丝单元熔断电路被配置来将闪速单元阵列的有缺陷的单元的地址变成冗余单元的地址。第三闪速熔丝单元熔断电路包括多个闪速熔丝单元并且还与闪速单元阵列共享位线。第三闪速熔丝单元熔断电路被配置来控制用于闪速存储设备的操作的DC电平。熔丝感测放大电路分别耦合到位线，并且从位线读取数据。每一熔丝感测放大电路可以包括：被配置来放大至少一根位线上的数据的感测放大器，以及被配置来存储该感测放大器的输出的锁存器。
在进一步的实施例中，第一闪速熔丝单元熔断电路可以包括具有连在第一字线上的栅极的第一闪速熔丝单元块，以及具有连在第二字线上的栅极的第二闪速熔丝单元块。第一闪速熔丝单元块和第二闪速熔丝单元块的闪速熔丝单元的源极都可以连在第一源极线上，而第二字线可以与参考电压相连。第二闪速熔丝单元熔断电路可以包括具有连在第三字线上的栅极的第三闪速熔丝单元块，以及具有连在第四字线上的栅极的第四闪速熔丝单元块。第三闪速熔丝单元块和第四闪速熔丝单元块的闪速熔丝单元的源极都可以连在第二源极线上，而第四字线可以与参考电压相连。第三闪速熔丝单元熔断电路可以包括具有连在第五字线上的栅极的第五闪速熔丝单元块，以及具有连在第六字线上的栅极的第六闪速熔丝单元块。第五闪速熔丝单元块和第六闪速熔丝单元块的闪速熔丝单元的源极都可以连在第三源极线上，而第六字线可以与参考电压相连。
依照本发明的进一步的实施例，提供闪速存储设备，包括具有多个闪速存储单元的闪速单元阵列，具有用闪速熔丝单元形成的多个熔断电路的熔丝单元阵列，以及由闪速单元阵列和熔丝单元阵列共享的多根位线。只有第一熔断电路、第二熔断电路和第三熔断电路中的闪速熔丝单元中的一个的漏极电连接在由闪速单元阵列和熔丝单元阵列共享的相应的位线上。熔丝单元阵列中熔断电路的字线和源极线都是分开的，所以可以同时编程和/或擦除每一熔断电路的闪速熔丝单元。
在这些设备中，熔丝单元阵列可以被配置来(1)控制用于闪速存储设备的操作的DC电平，(2)控制与外部逻辑电路的连接，和/或(3)将闪速单元阵列中有缺陷的闪速熔丝单元的地址变成冗余单元的地址。所述闪速存储设备也可以包括与位线相连的熔丝感测放大电路，该电路被配置来从位线读取数据。
依照本发明的更进一步的实施例，提供了配置包括闪速单元阵列的闪速存储设备的方法，其中，同时激活(1)第一熔断电路和(2)第二熔断电路或(3)第三熔断电路的闪速熔丝单元中的至少一些，其中，第一熔断电路被配置来控制闪速单元阵列和外部电路之间的连接，第二熔断电路被配置来将闪速单元阵列中有缺陷的闪速单元的地址变成冗余闪速单元的地址，而第三熔断电路被配置来控制施加于闪速存储设备的内部电路的DC电压电平。
附图说明
图1是传统闪速存储设备的框图；
图2是根据本发明的实施例的闪速存储设备的框图；
图3是根据本发明的第一实施例的闪速存储设备的电路图；和
图4是根据本发明的第二实施例的闪速存储设备的电路图。
具体实施方式
在下文中会参考附图更充分地说明本发明的实施例，在所述附图中示出了该发明的实施例。然而，本发明可以许多不同形式来加以具体化，而不应当被理解为受限于在此所陈述的实施例。更确切地，提供这些实施例，以便本公开内容将是彻底完整的，并且会完全地将该发明的范围转达给本领域的技术人员。相同的数字始终指示相同的元件。
应当理解，尽管可以在这里使用术语第一、第二等等来描述各种各样的元件，但是这些元件不应当受限于这些术语。这些术语是用于区别一个元件和另一个元件。例如，在不偏离本发明的范围的情况下，第一元件可以被称为第二元件，而相似地，第二元件可以被称为第一元件。正如这里所使用的，术语“和/或”包括一个或更多的相关的所列出的术语的任何和所有组合。
应当理解，当元件被称为“连接”或“耦合”到另一个元件上时，它可以直接连接或耦合到另一个元件上，或者可以存在中间元件。与此相反，当元件被称为“直接连接”或“直接耦合”在另一个元件上时，不存在中间元件。其它用来描述元件之间的关系的词应该以相似的方式加以解释(例如，“在...之间”对“直接在...之间”、“邻接”对“直接邻接”，等等)。
在此所用的术语是出于描述特定实施例的目的，而不是意图限制该发明。正如这里所使用的，单数形式“一个(a或an)”和“该”也意图包括复数形式，除非上下文清楚地指示其他情况。还应当理解，术语“包括(comprises或comprising)”、和/或“包含(includes或including)”在这里使用时，标明所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但是并不排除一个或更多的其它特征、整数、步骤、操作、元件和/或部件及其组的存在或增加。
除非另有规定，在这里所使用的所有术语(包括技术和科学术语)都具有与一个本发明所属领域的普通技术人员通常所理解的含义相同的含义。还应当理解：在这里所使用的术语应该被解释为具有与在本公开内容的上下文和相关领域中它们的含义一致的含义，而不在理想化的或过度刻板的意义上来加以解释，除非在这里进行了明确地规定。
在下文中，将参考附图详细说明本发明的示范实施例，以便使本领域的一个普通技术人员能够实践本发明。
图2是图解了根据本发明的实施例的闪速存储设备的框图。如图2中所示，闪速存储设备10可以包括闪速单元阵列20、熔丝感测放大电路30以及熔丝单元阵列25。熔丝单元阵列25可以包括第一熔断电路40、第二熔断电路50和第三熔断电路60。熔断电路40、50和60执行与金属熔丝阵列相同的功能，所述金属熔丝阵列分别包含在图1的保护电路4、第一外围电路2以及第二外围电路8中。
闪速单元阵列20被用作存储各个闪速存储单元中的信息的存储介质。第一熔断电路40可以用于存储基本信息。第一熔断电路40也可以用于改变外部逻辑电路和闪速单元阵列20之间的连接。应当理解：外部逻辑电路可以在与闪速存储设备相同的半导体芯片上，或者可以在分开的半导体芯片上。
当闪速单元阵列20中的单元之一被识别为有缺陷时，第二熔断电路50可以用于选择可以包含在例如闪速单元阵列20中的多个冗余单元中的一个。为了替换有缺陷的单元，第二熔断电路50可以用于将有缺陷的单元的地址变成所选择的那个冗余单元的地址。根据本发明的实施例，第二熔断电路50可以用闪速熔丝单元来实现。由于闪速熔丝单元可以被重新编程，所以如果在对第二熔断电路50编程之后识别到错误，就可以擦除第二熔断电路50并对其重新编程以纠正该错误。
第三熔断电路60可以用于控制DC电平，以便可以提供所希望的参考值，而不考虑在制造该闪速存储设备期间所使用的生产加工条件(这可以影响所提供的DC电平)。DC电平可以通过对第三熔断电路60编程来加以控制，以提供所希望的DC电平。第三熔断电路60也可以用闪速熔丝单元来实现。由于这样的闪速熔丝单元可以被擦除和重新编程，所以如果提供的DC电平大于或小于所希望的值，就可以对第三熔断电路60重新编程以提供所希望的值。
熔丝感测放大电路30接收并放大来自第一熔断电路40、第二熔断电路50和第三熔断电路60的信息，然后输出放大后的信息。
图3是图解根据本发明的第一实施例的闪速存储设备的电路图。如图3中所示，闪速存储设备可以包括闪速单元阵列150、熔丝感测放大电路100以及熔丝单元阵列200。熔丝单元阵列200可以包括第一熔断电路210、第二熔断电路220和第三熔断电路230。熔丝感测放大电路100连在各条位线b0，b1，......，b1023上。为了简化图3，只显示了单个熔丝感测放大电路150(将位线b1连接到闪速单元阵列150的那个)。但是应当理解，会提供多个熔丝感测放大电路150(例如，每一根位线一个)。在图3中，第一熔断电路210、第二熔断电路220和第三熔断电路230是使用闪速熔丝单元来实现的。熔丝单元阵列200可以使用生产闪速存储单元阵列的传统方法来实现。如图3中所示，在可以用作熔丝单元阵列200的传统闪速存储单元阵列中，两个晶体管具有共享的源极和与共用位线相连的各个漏极。
如图3中所示，第一熔断电路210包括第一和第二闪速熔丝单元块，每个闪速熔丝单元块包括多个闪速熔丝单元。第一闪速熔丝单元块的闪速熔丝单元的栅极连在第一字线w0上，而第一闪速熔丝单元块的闪速熔丝单元的源极连在源极线s0上。第二闪速熔丝单元块的闪速熔丝单元的栅极连在第一共用字线Wc1上，而第二闪速熔丝单元块的闪速熔丝单元的源极连在源极线s0上。由于第一熔断电路210只使用连在第一字线w0上的闪速熔丝单元，所以第一共用字线Wc1与地电压VSS相连。
第二熔断电路220包括第三和第四闪速熔丝单元块，每个闪速熔丝单元块包括多个闪速熔丝单元。如图3中所示，第三闪速熔丝单元块的闪速熔丝单元的栅极连在第二字线w1上，而第三闪速熔丝单元块的闪速熔丝单元的源极连在源极线s1上。第四闪速熔丝单元块的闪速熔丝单元的栅极连在第二共用字线Wc2上，而第四闪速熔丝单元块的闪速熔丝单元的源极连在源极线s1上。由于第二熔断电路220只使用连在第二字线w1上的闪速熔丝单元，所以第二共用线Wc2与地电压VSS相连。
第三熔断电路230包括第五和第六闪速熔丝单元块，每个闪速熔丝单元块包括多个闪速熔丝单元。如图3中所示，第五闪速熔丝单元块的闪速熔丝单元的栅极连在第三字线w2上，而第五闪速熔丝单元块的闪速熔丝单元的源极连在源极线s2上。第六闪速熔丝单元块的闪速熔丝单元的栅极连在第三共用字线Wc3上，而第六闪速熔丝单元块的闪速熔丝单元的源极连在源极线s2上。由于第三熔断电路230只使用连在第三字线w2上的闪速熔丝单元，所以第三共用线Wc3与地电压VSS相连。
第一熔断电路210、第二熔断电路220和第三熔断电路230共享位线。例如，如图3中所示，位线b1与第一熔断电路210的闪速熔丝单元c01、第二熔断电路220的闪速熔丝单元c11以及第三熔断电路230的闪速熔丝单元c21相连。类似地，剩余的位线可以与第一熔断电路210、第二熔断电路220和第三熔断电路230的各个闪速熔丝单元相连。在图3的实施例中，只有与特定位线(例如，位线b1)相连的闪速熔丝单元中的一个被用作熔丝单元，这是因为熔丝感测放大电路100不能同时读取两个信息项。
由于第一熔断电路210、第二熔断电路220以及第三熔断电路230分别包括字线和源极线，所以可以同时编程和/或擦除每一熔断电路的全部闪速熔丝单元。此外，由于在图3的实施例中只有与各个位线的每一个相连的六个闪速熔丝单元中的一个闪速熔丝单元用作熔丝单元，所以可以同时感测第一熔断电路210、第二熔断电路220和第三熔断电路230的闪速熔丝单元。
熔丝感测放大单元100包括感测放大器110和锁存器120。感测放大器110感测并放大位线b1上的信息，然后输出放大后的信息到锁存器120。锁存器120保存该放大后的信息直到锁存器120接收到下一个放大后的信息。
图4是根据本发明的第二实施例的闪速存储设备的电路图。在图4的闪速存储设备中，如果在与特定位线相关的一个闪速熔丝单元中发生错误，所述闪速熔丝单元未被用作该位线的熔丝单元，那么这个错误对所讨论的位线的读出操作的影响就可以得到降低和/或消除。
图4中的元件100和150可以与图3中相似编号的元件一致。但是，不同地实现在图4的实施例中的熔丝单元阵列200。特别是，在图4的实施例中的熔丝单元阵列300还包括分别与图3的第一熔断电路210、第二熔断电路220和第三熔断电路330相似的第一熔断电路310、第二熔断电路320和第三熔断电路330，但是有各种各样的差异。
特别是，在图3的实施例中，总计六个闪速熔丝单元连在每一位线上。如上所述，这六个闪速熔丝单元中只有一个用作熔丝。例如在第一熔断电路210的闪速熔丝单元c01用作该熔丝时，剩余的与位线b1相连的闪速熔丝单元是不用作熔丝单元的虚设单元，且熔丝感测放大电路100感测与闪速熔丝单元c01相连的位线b1的电流。如果图3的实施例中其它虚设闪速熔丝单元的栅极变坏和/或被过度擦除，则该虚设闪速熔丝单元就可能带来泄漏电流。当这种情况发生时，位线的电流是基于闪速熔丝单元c01的信息的值和泄漏电流的大小。如果泄漏电流足够高，熔丝感测放大电路100就可能感测错误的信息。
在图4的实施例中，位线b1只与用作第一熔断电路310的熔丝单元的闪速熔丝单元c10相连，而剩余的共享位线b1的闪速熔丝单元没有连在位线b1上。特别是，如图4中所示，在第一熔断电路310的闪速熔丝单元c01(即用作熔丝单元的闪速熔丝单元)的漏极连在位线b1上的同时，剩余的虚设闪速熔丝单元的漏极没有连在位线b1上。结果，位线b1实质上只与闪速熔丝单元c01相连，因此实质上，位线b1上流动的电流将是基于闪速熔丝单元c01的信息。
同样地，用作第二熔断电路320的熔丝单元的在图4的实施例中的闪速熔丝单元c10是唯一与位线b0相连的闪速熔丝单元。与闪速熔丝单元c10共享位线b0的第一熔断电路310和第三熔断电路330的闪速熔丝单元都是虚设闪速熔丝单元。因此，只有用作熔丝单元的闪速熔丝单元c10的漏极与位线b0相连，而虚设闪速熔丝单元的漏极没有与位线b0相连。与闪速熔丝单元c10共享源极线s1的第二熔断电路320的其它闪速熔丝单元也是虚设闪速熔丝单元。
相似地，当第三熔断电路330的闪速熔丝单元c21023用作熔丝单元时，闪速熔丝单元c21023的漏极连在位线b1023上。剩余的与位线b1023相关的闪速熔丝单元是虚设闪速熔丝单元，因此这些虚设闪速熔丝单元的漏极没有连在位线b1023上。
如上所述，只有实际用作熔丝单元的闪速熔丝单元的漏极连在位线上，且虚设闪速熔丝单元的漏极没有连在该位线上。同样地，由来自一个或更多的虚设闪速熔丝单元的泄漏电流所引起的错误操作的可能性可以得到降低和/或消除。
依照本发明的实施例，闪速存储设备的第一熔断电路、第二熔断电路和第三熔断电路的每一个都可以用代替传统金属熔丝的闪速熔丝单元来实现。因为可以重复地编程和擦除闪速熔丝单元，所以这可以使检测闪速存储器更容易。此外，闪速单元阵列可以与熔丝单元阵列共享位线和熔丝感测放大器。因此，熔丝单元阵列的面积可以得到缩减。最后，根据本发明的实施例，因为可以消去使用例如激光切断熔丝的步骤，所以生产过程可以得到简化。
尽管已详细说明了本发明的示范实施例和它们的优点，但是应该明白，在不偏离该发明的范围的情况下在这里可以进行各种各样的改变、替代和变更。

Claims (19)

1、一种闪速存储设备，包括：
具有多个闪速存储单元的闪速单元阵列；
第一闪速熔丝单元熔断电路，其与闪速单元阵列共享位线，并被配置来控制闪速单元阵列和外部逻辑电路之间的连接；
第二闪速熔丝单元熔断电路，其与闪速单元阵列共享位线，并被配置来将闪速单元阵列中有缺陷的单元的地址变成冗余单元的地址；
第三闪速熔丝单元熔断电路，其与闪速单元阵列共享位线，并被配置来控制用于闪速存储设备的操作的DC电平；以及
分别与位线耦合的多个熔丝感测放大电路。
2、如权利要求1所述的闪速存储设备，其中，第一闪速熔丝单元熔断电路包括具有连在第一字线上的栅极的第一闪速熔丝单元块，以及具有连在第二字线上的栅极的第二闪速熔丝单元块，其中第一闪速熔丝单元块和第二闪速熔丝单元块的闪速熔丝单元的源极都连在第一源极线上，而第二字线与参考电压相连。
3、如权利要求2所述的闪速存储设备，其中，第二闪速熔丝单元熔断电路包括具有连在第三字线上的栅极的第三闪速熔丝单元块，以及具有连在第四字线上的栅极的第四闪速熔丝单元块，其中第三闪速熔丝单元块和第四闪速熔丝单元块的闪速熔丝单元的源极都连在第二源极线上，而第四字线与参考电压相连。
4、如权利要求3所述的闪速存储设备，其中，第三闪速熔丝单元熔断电路包括具有连在第五字线上的栅极的第五闪速熔丝单元块，以及具有连在第六字线上的栅极的第六闪速熔丝单元块，其中第五闪速熔丝单元块和第六闪速熔丝单元块的闪速熔丝单元的源极都连在第三源极线上，而第六字线与参考电压相连。
5、如权利要求1所述的闪速存储设备，其中每一位线只与第一闪速熔丝单元熔断电路、第二闪速熔丝单元熔断电路或第三闪速熔丝单元熔断电路中的闪速熔丝单元的一个相连。
6、如权利要求5所述的闪速存储设备，其中第一闪速熔丝单元熔断电路、第二闪速熔丝单元熔断电路和第三闪速熔丝单元熔断电路被配置为被同时感测。
7、如权利要求5所述的闪速存储设备，其中每一熔丝感测放大电路包括：
感测放大器，其被配置来放大至少一根位线上的数据；
锁存器，其被配置来存储感测放大器的输出。
8、一种闪速存储设备，包括：
具有多个闪速存储单元的闪速单元阵列；
具有用闪速熔丝单元形成的多个熔断电路的熔丝单元阵列；以及
由闪速单元阵列和熔丝单元阵列共享的多根位线。
9、如权利要求8所述的闪速存储设备，其中，只有第一熔断电路、第二熔断电路、和第三熔断电路中的闪速熔丝单元中的一个的漏极电连接在由闪速单元阵列和熔丝单元阵列共享的相应的位线上。
10、如权利要求9所述的闪速存储设备，其中熔丝单元阵列中的熔断电路的字线和源极线都是分开的，以便每一熔断电路的闪速熔丝单元被同时编程和/或擦除。
11、如权利要求8所述的闪速存储设备，其中熔断电路之一被配置来控制闪速单元阵列和外部逻辑电路之间的连接。
12、如权利要求8所述的闪速存储设备，其中熔断电路之一被配置来将闪速单元阵列中的有缺陷的闪速熔丝单元的地址变成冗余单元的地址。
13、如权利要求8所述的闪速存储设备，其中熔断电路之一被配置来控制用于闪速存储设备的操作的DC电平。
14、如权利要求10所述的闪速存储设备，其中熔丝单元阵列包括：
第一熔断电路，具有与源极线以及第一字线和第二字线中的至少一个相连的闪速熔丝单元，其中第一熔断电路被配置来控制闪速单元阵列和外部逻辑电路之间的连接；
第二熔断电路，具有与第二源极线以及第三字线和第四字线中的至少一个相连的闪速熔丝单元，其中第二熔断电路被配置来将闪速单元阵列中的有缺陷的闪速熔丝单元的地址变成冗余单元的地址；以及
第三熔断电路，具有与第三源极线和第五字线和第六字线中的至少一个相连的闪速熔丝单元，其中第三熔断电路被配置来控制用于闪速存储设备的操作的DC电平。
15、如权利要求10所述的闪速存储设备，还包括分别与位线相连的多个熔丝感测放大电路，其被配置来从位线读取数据。
16、如权利要求8所述的闪速存储设备，其中熔丝单元阵列包括与多根位线中的每一根邻接的至少一个虚设闪速熔丝单元。
17、一种配置包含闪速单元阵列的闪速存储设备的方法，该方法包括：
同时激活第一熔断电路的闪速熔丝单元中的至少一些和第二熔断电路的闪速熔丝单元中的至少一些，其中第一熔断电路被配置来控制闪速单元阵列和外部电路之间的连接，而第二熔断电路被配置来将闪速单元阵列中的有缺陷的闪速单元的地址变成冗余闪速单元的地址。
18、如权利要求17所述的方法，该方法还包括激活第三熔断电路的闪速熔丝单元中的至少一些，该第三熔断电路被配置来控制施加于闪速存储设备的内部电路的DC电压电平。
19、如权利要求17所述的方法，该方法还包括同时感测第一熔断电路、第二熔断电路和第三熔断电路的闪速熔丝单元。
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