JP2003151288A - マイクロコンピュータ、及びフラッシュメモリ - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの信頼性を向上させる。 【解決手段】 第１及び第２副データ線(Mba;d0,d1)
と、それに接続される第１及び第２メモリセルを含む第
１メモリブロック(MBa)と、第３及び第４副データ線(MB
b;d0,d1)と、それに接続される第３及び第４メモリセル
を含む第２メモリブロック(MBb)と、第１トランスファ
ゲート(Mba;T0)を介して第１副データ線と接続され、第
２トランスファゲート(MBb;T0)を介して第３副データ線
と接続される第１主データ線(DL0)と、第３トランスフ
ァゲート(Mba;T1)を介して第２副データ線と接続され、
第４トランスファゲート(MBb;T1)を介して第４副データ
線と接続される第２主データ線(DL1)と、第１及び第２
主データ線に接続されるＹ選択回路(YSEL)とを設け、デ
ータ線ディスターブによる誤動作を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的な消去・書込み
によって情報を書換え可能な不揮発性のフラッシュメモ
リ、並びにこれを内蔵したマイクロコンピュータに関す
る。

【０００２】

【従来の技術】特開平１−１６１４６９号には、プログ
ラム可能な不揮発性メモリとしてＥＰＲＯＭ（イレーザ
ブル・アンド・プログラマブル・リード・オンリ・メモ
リ）またはＥＥＰＲＯＭ（エレクトリカリ・イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）を単一の半導体チップに搭載したマイクロコンピュ
ータについて記載されている。そのようなマイクロコン
ピュータにオン・チップ化された不揮発性メモリにはプ
ログラムやデータが保持される。ＥＰＲＯＭは紫外線に
より記憶情報を消去するものであるから、それを実装シ
ステムから取り外さなければ書換えを行うことができな
い。ＥＥＰＲＯＭは電気的に消去・書込みを行うことが
できるので、システムに実装された状態でその記憶情報
を書換えることができるが、それを構成するメモリセル
は、ＭＮＯＳ（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）のような記憶素子のほかに選択トランジ
スタを必要とするため、ＥＰＲＯＭに比べて例えば２．
５倍から５倍程度の大きさになり、相対的に大きなチッ
プ占有面積を必要とする。

【０００３】特開平２−２８９９９７号には一括消去型
ＥＥＰＲＯＭについて記載されている。この一括消去型
ＥＥＰＲＯＭは本明細書におけるフラッシュメモリと同
意義に把握することができる。フラッシュメモリは、電
気的な消去・書込みによって情報を書換え可能であっ
て、ＥＰＲＯＭと同様にそのメモリセルを１個のトラン
ジスタで構成することができ、メモリセルの全てを一括
して、またはメモリセルのブロックを一括して電気的に
消去する機能を持つ。したがって、フラッシュメモリ
は、システムに実装された状態でそれの記憶情報を書換
えることができると共に、その一括消去機能により書換
え時間の短縮を図ることができ、さらに、チップ占有面
積の低減にも寄与する。

【０００４】米国特許第５０６５３６５号には、コント
ロールゲートとドレインとソースを有する電気的に消去
・書き換え可能なメモリセルのアレイを、データ線を単
位として複数個のメモリブロックに分け、各ブロック毎
に共通のソース線を引出し、ソース線毎に設けたソース
スイッチにより、動作に応じた電圧を個別的にソース線
に与える形式のフラッシュメモリが示されている。この
とき、書込み選択ブロックのソース線にはグランド電位
が与えられる。書込み非選択ブロックのソース線には
３．５Ｖのような電圧ＶＤＩが与えられる。この電圧Ｖ
ＤＩによってワード線ディスターブを対策する。ここ
で、ワード線ディスターブとは、例えば、書込みに際し
てワード線が選択状態でデータ線が非選択状態にされる
メモリセルにおいて、コントロールゲートとフローティ
ングゲートとの間の電位差が大きくなって電荷がフロー
ティングゲートからコントロールゲートに放出されるこ
とにより、メモリセルトランジスタのしきい値を下げよ
うとする現象である。

【０００５】

【発明が解決しようとする課題】本発明者は先ず第１に
マイクロコンピュータにフラッシュメモリを搭載するこ
とについて検討し、これにより以下の点を見い出した。 （１）マイクロコンピュータの内蔵ＲＯＭにはプログラ
ム及びデータが格納される。更にデータには大容量デー
タと小容量データがある。これらプログラム及びデータ
を書き換える場合、通常前者については数十ＫＢ（キロ
バイト）の大きな単位で、後者については数十Ｂ（バイ
ト）の小さな単位で書換が行われる。このとき、フラッ
シュメモリの消去単位がチップ一括または同一サイズの
メモリブロック単位で行われるのでは、プログラム領域
にはちょうど良いがデータ領域には消去単位が大きすぎ
て使いにくかったり、或はその逆のケースも起こり得
る。 （２）マイクロコンピュータをシステムに実装した後に
フラッシュメモリの保持情報の一部を書換えるような場
合には、当該情報を保有している一部のメモリブロック
を書換え対象とすればよいが、一括消去可能なメモリブ
ロックの記憶容量が全てのメモリブロックで等しくされ
ているならば、メモリブロックの記憶容量よりも情報量
の少ない情報だけを書換えればよい場合にも比較的記憶
容量の大きなメモリブロックを一括消去した後に当該メ
モリブロック全体に対して順次書込みを行わなければな
らず、実質的に書換えを要しない情報のための書換えに
無駄な時間を費やすことになる。 （３）フッラシュメモリに書き込むべき情報はそのマイ
クロコンピュータが適用されるシステムにしたがって決
定されるが、当該マイクロコンピュータをシステムに実
装した状態で最初から全ての情報を書込んでいたのでは
非能率的な場合がある。 （４）マイクロコンピュータの実装状態でフラッシュメ
モリを書換えるとき、書換対象メモリブロックの一部の
情報だけを書換えればよくても、一括消去した後のメモ
リブロックの全体に書込むべき情報の全てをマイクロコ
ンピュータの外部から順次もらいながら書込みを行って
いたのでは、書換対象メモリブロックの一部の情報だけ
を書換えればよくても、当該メモリブロック全体に書込
むべき情報の全てを外部から受け取らなくてはならず、
実質的に書換えを要しない情報、すなわち書換え前に内
部で保持している情報も重ねて外部から転送されなけれ
ばならず、メモリブロックの一部書換のための情報転送
に無駄がある。 （５）フラッシュメモリを一括消去で書換える時間はそ
の情報記憶形式故にＲＡＭ（ランダム・アクセス・メモ
リ）などのメモリに比べて相当長いため、マイクロコン
ピュータによる機器制御動作に同期してリアルタイムに
フラッシュメモリを書換えることができない。

【０００６】更に本発明者は、米国特許第５０６５３６
５号に記載されるようなデータ線を単位とするメモリブ
ロック分割について検討したところ、ワード線を単位と
してメモリブロック分割を行ってブロック内ソースを共
通化するようにした方が最少メモリブロックのサイズを
小さくし易く、この事は、第１に検討したマイクロコン
ピュータ内蔵フラッシュメモリの使い勝手向上の点にお
いても有利であることを見出した。また、データ線を単
位とするメモリブロック分割を採用する場合には、書込
み選択ブロックにおいて書込み高電圧が印可されるデー
タ線にドレインが接続している１列全部のメモリセルに
はデータ線ディスターブを生ずる。データ線ディスター
ブとは、例えば、書込みにおいてワード線非選択及びデ
ータ線選択状態にされるメモリセルではソース・ドレイ
ン間の電界が大きくなり、これによりホットホールがド
レインからフローティングゲートに注入されて、メモリ
セルトランジスタのしきい値を低くしようとする現象で
ある。

【０００７】本発明の目的は、使い勝手の良好なフラッ
シュメモリを内蔵したマイクロコンピュータを提供する
ことにある。更に詳しく言えば、本発明の第１の目的
は、内蔵フッラシュメモリに対して行われる最初の情報
書込み処理の高効率化を図ることができるマイクロコン
ピュータを提供することである。本発明の第２の目的
は、フラッシュメモリの一部のメモリブロックが保持す
る情報の一部の書換えに対して、当該メモリブロックを
一括消去した後の書込み動作の無駄をなくして、書換え
効率を向上させることである。本発明の第３の目的は、
メモリブロックの一部書換のために必要な外部からの書
込み情報の転送動作の無駄をなくして、書換え効率を向
上させることである。本発明の第４の目的は、マイクロ
コンピュータの制御動作に同期してリアルタイムにフラ
ッシュメモリの保持情報を変更できるようにすることで
ある。

【０００８】さらに本発明は、電気的に書換え可能な不
揮発性記憶素子のソースを共通化して行うメモリブロッ
クの最小サイズを小さくすることができるフラッシュメ
モリを提供することを目的とする。更に別の目的は、ワ
ード線単位でメモリブロック化を行ったときに、書込み
非選択メモリブロックにおけるデータ線ディスターブに
よる誤動作の発生を阻止することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、単一の半導体チップ上に、中央
処理装置と、この中央処理装置が処理すべき情報を電気
的な消去・書込みによって書換え可能な不揮発性のフラ
ッシュメモリとを備えたマイクロコンピュータに対し
て、前記フラッシュメモリに対する書換えを前記半導体
チップの内蔵回路例えば中央処理装置に制御させる第１
動作モードと前記半導体チップの外部装置に制御させる
第２動作モードとを選択的に指定するための動作モード
信号の入力端子を設ける。

【００１２】前記第１動作モードの指定に応じて中央処
理装置が書換え制御を行うとき、当該中央処理装置が実
行すべき書換え制御プログラムはマスクＲＯＭに保有さ
せ、或はフラッシュメモリに予め格納しておいた書換制
御プログラムをＲＡＭに転送して、これを実行させるこ
とができる。

【００１３】用途に応じてフラッシュメモリに格納すべ
き情報量がその情報の種類例えばプログラム、データテ
ーブル、制御データなどに応じて相違されることを考慮
した場合に、フラッシュメモリの一部のメモリブロック
が保持する情報の一部の書換えに対して、当該メモリブ
ロックを一括消去した後の書込み動作の無駄をなくし
て、書換え効率を向上させるには、前記フラッシュメモ
リにおける一括消去可能な単位として、相互に記憶容量
の相違される複数個のメモリブロックを割当てるとよ
い。

【００１４】マイクロコンピュータの内外からフラッシ
ュメモリの書換えを制御する場合に、一括消去すべきメ
モリブロックを容易に指定できるようにするには、一括
消去すべきメモリブロックの指定情報を書換え可能に保
持するためのレジスタをフラッシュメモリに内蔵させる
とよい。

【００１５】内蔵フラッシュメモリが、一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを有するとき、内蔵ＲＡＭをメモリブロック書
換えのための作業領域もしくはデータバッファ領域とし
て利用可能にするには内蔵ＲＡＭの記憶容量以下に設定
されたメモリブロックを設けておくとよい。このとき、
メモリブロックの一部書換のために必要な外部からの書
込み情報の転送動作の無駄をなくして、書換え効率を向
上させるには、前記内蔵ＲＡＭよりも記憶容量の小さな
メモリブロックの保持情報を内蔵ＲＡＭに転送し、転送
された情報の全部又は一部をそのＲＡＭ上で更新して、
その更新された情報で当該メモリブロックを書換えるよ
うにするとよい。また、フラッシュメモリが保持する制
御データなどをチューニングするような場合に、マイク
ロコンピュータの制御動作に同期してリアルタイムにフ
ラッシュメモリの保持情報を変更できるようにするには
内蔵ＲＡＭの特定アドレスの領域を、前記内蔵ＲＡＭよ
りも記憶容量の小さなメモリブロックのアドレスに重な
る様に変更配置し、すなわちメモリブロックをアクセス
した場合に重なったＲＡＭがアクセスされる様に変更配
置し、そのＲＡＭの特定アドレスで作業を行った後でＲ
ＡＭの配置アドレスを元の状態に復元し、メモリブロッ
クの内容を前記ＲＡＭの特定アドレスの情報で書換える
処理を行うようにするとよい。

【００１６】データ線単位でメモリブロック化する場合
よりも最小ブロックサイズを容易に小さくできるように
するには、単数若しくは複数本のワード線にワード線単
位でコントロールゲートが結合されるメモリセルに、共
通のソース線を接続してメモリブロックを規定する。

【００１７】このとき、書込み非選択メモリブロックに
おけるデータ線ディスターブを対策するには、書込み動
作時において、前記ソース線の電位をメモリブロック単
位で第１の電位とそれよりもレベルの高い第２の電位に
制御可能であって、データ線とワード線に所定の電圧が
与えられて書込み選択とされるべきメモリセルを含むメ
モリブロックのソース線に第１の電位を与え、データ線
には前記所定の電圧が与えられ且つワード線には前記所
定の電圧が与えられずに書込み非選択とされるべきメモ
リセルを含むメモリブロックのソース線には第２の電位
を与える電圧出力手段を採用する。

【００１８】ワード線を単位とするメモリブロック化に
おいて、その使い勝手を向上させるには、相対的にワー
ド線の本数が多い単数若しくは複数個の大メモリブロッ
クと、相対的にワード線の本数が少ない単数若しくは複
数個の小メモリブロックの双方を含んで複数個のメモリ
ブロック構成する。

【００１９】このとき、データ線ディスターブ時間を極
力短くするには、前記大メモリブロックと前記小メモリ
ブロックを、データ線を共有させてその前後に分離配置
し、書込み及び読出し動作時にデータ線を選択するため
の選択回路を前記大メモリブロック寄りに配置すると共
に、大メモリブロックと小メモリブロックが共有するデ
ータ線の間にトランスファゲート回路を配置し、大メモ
リブロックに対する書込みに際して前記トランスファゲ
ート回路をカット・オフする制御回路を設ける。

【００２０】

【作用】上記した手段によれば、本発明に係るマイクロ
コンピュータをシステムに実装する前のような段階で最
初にそのフラッシュメモリに情報を書き込むようなとき
は、第２動作モードを指定することにより、ＰＲＯＭラ
イタのような外部書込み装置の制御によって能率的に情
報の書込みが行われる。

【００２１】フラッシュメモリにおける一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックには夫々の記憶容量に応じて例えばプログラ
ム、データテーブル、制御データなどが書き込まれる。

【００２２】システムにマイクロコンピュータを実装し
た後でフラッシュメモリを書換える場合には、第１動作
モードを指定することにより、書換え制御をマイクロコ
ンピュータ内蔵の中央処理装置などに実行させる。この
とき、相対的に情報量の大きなデータは相対的に記憶容
量の大きなメモリブロックに、相対的に情報量の小さな
データは相対的に記憶容量の小さなメモリブロックに書
き込んでおくことができる。すなわち記憶すべき情報量
に見合う記憶容量のメモリブロックを利用することがで
きる。したがって、フラッシュメモリの保持情報の一部
書換えのために所要のメモリブロックを一括消去して
も、実質的に書換えを要しない情報群も併せて消去した
後で再び書き戻すと言うような無駄が極力防止される。

【００２３】特に、複数個のメモリブロックのうち内蔵
ＲＡＭの記憶容量以下に設定されたメモリブロックを設
けておくことは、内蔵ＲＡＭをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
可能にする。すなわち、マイクロコンピュータの実装状
態でフラッシュメモリを書換えるとき、書換対象メモリ
ブロックの情報を内蔵ＲＡＭに転送し、書換えるべき一
部の情報だけを外部からもらってそのＲＡＭ上で書換を
行ってから、フラッシュメモリの書換を行えば、書換え
前に内部で保持されている書換を要しない情報を重ねて
外部から転送を受けなくても済み、メモリブロックの一
部書換のための情報転送の無駄を省く。また、フラッシ
ュメモリの一括消去時間は小メモリブロックに対しても
さほど短くならないから、マイクロコンピュータによる
制御動作に同期してリアルタイムにフラッシュメモリそ
れ自体を書換えることはできないが、内蔵ＲＡＭをメモ
リブロック書換えのための作業領域若しくはデータバッ
ファ領域として利用することにより、リアルタイムに書
換えたのと同じデータを結果的にメモリブロックに得る
ことができる。

【００２４】ワード線を単位としてメモリブロックを規
定すると、並列入出力ビット数が何ビットであろうとも
その最小メモリブロックの記憶容量はワード線１本分の
記憶容量になる。これに対してデータ線を単位としてメ
モリブロックを規定する場合の最小メモリブロックは、
並列入出力ビット数に対応されるデータ線本数分の記憶
容量とされる。このことは、ワード線を単位としてメモ
リブロックを規定した方が、最小メモリブロックの記憶
容量を小さくすることが容易であり、特にマイクロコン
ピュータに内蔵されるようなバイト或はワード単位でデ
ータの入出力が行われるようなメモリの場合には、メモ
リブロックの最小サイズは格段に小さくされる。このこ
とは、マイクロコンピュータに内蔵されるようなフラッ
シュメモリの使い勝手の一層の向上、さらにはメモリブ
ロック単位での小規模データの書換え能率向上に寄与す
る。

【００２５】不揮発性記憶素子のドレイン端近傍の領域
ではバンド間のトンネル現象によりエレクトロン・ホー
ルペアが発生する。このとき、ソース・ドレイン間に比
較的大きな電界が発生していると、前記エレクトロン・
ホールペアのホールが電界で加速されてホットホール化
する。このホットホールが、不揮発性記憶素子のトンネ
ル絶縁膜を通してフローティングゲートに注入される。
この状態がデータ線ディスターブの状態であり、斯るデ
ータ線ディスターブを受ける時間が長くなると、記憶素
子のしきい値が減少して、記憶情報の不所望な変化さら
には誤動作（データ線ディスターブ不良）を生ずる。書
込み非選択ブロックにおいて、メモリセルのソース線に
データ線ディスターブ阻止電圧のような第２電位を与え
て、ソース電位を上げると、ドレイン・ソース間の電界
が弱められ、これによって、ドレイン近傍で発生してい
るエレクトロン・ホールペアのホールに対するホットホ
ール化が阻まれて、メモリセルトランジスタのしきい値
減少が防止される。

【００２６】データ線ディスターブ不良の防止には、デ
ータ線ディスターブ時間（データ線ディスターブの状態
にさらされる時間）を極力短くすることが有効である。
このとき、記憶容量の大きなメモリブロックの書換えに
伴う書込みに起因して小さなメモリブロックが受けるデ
ータ線ディスターブ時間は、その逆の場合に比べて相対
的に大きくなる。これに着目すると、トランスファゲー
ト回路をはさんでＹ選択回路側のメモリブロックを大メ
モリブロックとし、反対側のメモリブロックを小メモリ
ブロックとする配置を採用することは、Ｙ選択回路から
相対的に離れたメモリブロックの書込みに起因して、相
対的にＹ選択回路に近いメモリブロックのメモリセルが
受けるデータ線ディスターブ時間を、大メモリブロック
と小メモリブロックの配置が逆の場合に比べて、格段に
短くする。大メモリブロックと小メモリブロックの斯る
配置関係は、データ線ディスターブによる誤動作防止を
更に完全にする。

【００２７】

【実施例】本発明の実施例を下記項目にしたがって順次
説明する。 〔１〕全面フラッシュメモリ採用のマイクロコンピュー
タ 〔２〕マスクＲＯＭ，フラッシュメモリ採用のマイクロ
コンピュータ 〔３〕汎用ＰＲＯＭライタによる情報書込み 〔４〕ＣＰＵ制御による書込み制御プログラム 〔５〕汎用ＰＲＯＭライタによる書込みとＣＰＵ制御の
書込みの使い分け 〔６〕リアルタイム書換えへの対応 〔７〕メモリブロックの一部書換えの能率化 〔８〕フラッシュメモリの原理

〔９〕データ線を単位として記憶容量を相違させた複数
メモリブロック化 〔１０〕図１に対応されるマイクロコンピュータの詳細 〔１１〕フラッシュメモリＦＭＲＹの書換え用制御回路 〔１２〕フラッシュメモリＦＭＲＹの書換え制御手順の
詳細 〔１３〕ワード線を単位として記憶容量を相違させた複
数メモリブロック化 〔１４〕書込み非選択ブロックに対するデータ線ディス
ターブ対策 〔１５〕メモリブロック相互間におけるデータ線ディス
ターブ時間の相関 〔１６〕データ線分離用トランスファゲート回路 〔１７〕ダミーワード線 〔１８〕ワード線単位でのメモリブロックの複数化の各
種態様 〔１９〕メモリブロックのレイアウト構成 〔２０〕データ線ディスターブ対策を施したフラッシュ
メモリの全体 〔２１〕フラッシュメモリの製造方法 〔２２〕セクタ消去に対応する半導体基板／ウェルの構
造

【００２８】〔１〕全面フラッシュメモリ採用のマイク
ロコンピュータ

【００２９】図１には全面フラッシュメモリを採用した
マイクロコンピュータの一実施例ブロック図が示され
る。同図に示されるマイクロコンピュータＭＣＵは、中
央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵが処理
すべき情報を電気的な消去・書込みによって書換え可能
な不揮発性のフラッシュメモリＦＭＲＹ、並びにタイマ
ＴＭＲ、シリアル・コミュニケーション・インタフェー
スＳＣＩ、ランダム・アクセス・メモリＲＡＭ、その他
の入出力回路Ｉ／Ｏなどの周辺回路、そして制御回路Ｃ
ＯＮＴが、公知の半導体集積回路製造技術によって、シ
リコンのような単一の半導体チップＣＨＰ上に形成され
て成る。前記フラッシュメモリＦＭＲＹは、電気的な消
去・書込みによって情報を書換え可能であって、ＥＰＲ
ＯＭと同様にそのメモリセルを１個のトランジスタで構
成することができ、更にメモリセルの全てを一括して、
またはメモリセルのブロック（メモリブロック）を一括
して電気的に消去する機能を持つ。フラッシュメモリＦ
ＭＲＹは、一括消去可能な単位として複数個のメモリブ
ロックを有する。図１において、ＬＭＢは相対的に記憶
容量の大きな大メモリブロックであり、ＳＭＢは相対的
に記憶容量の小さな小メモリブロックである。小メモリ
ブロックＳＭＢの記憶容量はランダム・アクセス・メモ
リＲＡＭの記憶容量よりも小さくされる。したがって、
ランダム・アクセス・メモリＲＡＭは、小メモリブロッ
クＳＭＢからデータ転送を受けてその情報を一時的に保
持することができ、書換えのための作業領域も若しくは
データバッファ領域として利用可能になる。このフラッ
シュメモリＦＭＲＹには所要のデータやプログラムが書
き込まれる。尚、フラッシュメモリＦＭＲＹの詳細につ
いては後述する。

【００３０】フラッシュメモリＦＭＲＹは、マイクロコ
ンピュータＭＣＵがシステムに実装された状態で中央処
理装置ＣＰＵの制御に基づいてその記憶情報を書換え可
能にされると共に、汎用ＰＲＯＭライタのような前記半
導体チップＣＨＰの外部装置の制御に基づいてその記憶
情報を書換え可能にされる。図においてＭＯＤＥは、前
記フラッシュメモリＦＭＲＹを中央処理装置ＣＰＵに書
換え制御させる第１動作モードと前記外部装置に制御さ
せる第２動作モードとを選択的に指定するための動作モ
ード信号であり、半導体チップＣＨＰ上のモード信号入
力端子Ｐｍｏｄｅに与えられる。

【００３１】〔２〕マスクＲＯＭ，フラッシュメモリ採
用のマイクロコンピュータ

【００３２】図２にはフラッシュメモリと共にマスクＲ
ＯＭを採用したマイクロコンピュータの一実施例ブロッ
ク図が示される。同図に示されるマイクロコンピュータ
ＭＣＵにおいては、図１のフラッシュメモリＦＭＲＹの
一部がマスク・リード・オンリ・メモリＭＡＳＫＲＯＭ
に置換えられている。マスク・リード・オンリ・メモリ
ＭＡＳＫＲＯＭには書換を要しないデータやプログラム
が保持されている。図２に示されるフラッシュメモリＦ
ＭＲＹは、一括消去可能な単位として前記小メモリブロ
ックＳＭＢを複数個有する。

【００３３】〔３〕汎用ＰＲＯＭライタによる情報書込
み

【００３４】図３には汎用ＰＲＯＭライタによるフラッ
シュメモリＦＭＲＹの書換えに着目したブロック図が示
される。同図には前記モード信号ＭＯＤＥの一例として
ＭＤ０，ＭＤ１，ＭＤ２が示される。モード信号ＭＤ１
乃至ＭＤ３は前記制御回路ＣＯＮＴに供給される。制御
回路ＣＯＮＴに含まれるデコーダは、特に制限されない
が、モード信号ＭＤ１乃至ＭＤ３を解読して、フラッシ
ュメモリＦＭＲＹに対して書込みを要しない動作モード
が指示されているか、又は前記第１動作モード若しくは
第２動作モードが指示されているかを判定する。このと
き第２動作モードの指示が判断されると、制御回路ＣＯ
ＮＴは、汎用ＰＲＯＭライタＰＲＷとインタフェースさ
れるべきＩ／Ｏポートを指定して、内蔵フラッシュメモ
リＦＭＲＹを直接外部の汎用ＰＲＯＭライタＰＲＷでア
クセス可能に制御する。すなわち、フラッシュメモリＦ
ＭＲＹとの間でデータの入出力を行うためのＩ／Ｏポー
トＰＯＲＴｄａｔａと、フラッシュメモリＦＭＲＹにア
ドレス信号を供給するためのＩ／ＯポートＰＯＲＴａｄ
ｄｒと、フラッシュメモリＦＭＲＹに各種制御信号を供
給するためのＩ／ＯポートＰＯＲＴｃｏｎｔとが指定さ
れる。更に、汎用ＰＲＯライタＰＲＷによる書換え制御
とは直接関係ない中央処理装置ＣＰＵ，ランダム・アク
セス・メモリＲＡＭ，マスク・リード・オンリ・メモリ
ＭＡＳＫＲＯＭなどの内蔵機能ブロックの実質的な動作
が抑制される。例えば、図３に例示的に示されるように
データバスＤＢＵＳとアドレスバスＡＢＵＳの夫々に配
置されたスイッチ手段ＳＷＩＴＣＨを介して前記中央処
理装置ＣＰＵなどの内蔵機能ブロックとフラッシュメモ
リＦＭＲＹとの接続を切離す。前記スイッチ手段ＳＷＩ
ＴＣＨは、前記ＣＰＵなどの内蔵機能ブロックからデー
タバスＤＢＵＳにデータを出力する回路や、アドレスバ
スＡＢＵＳにアドレスを出力する回路に配置された、ト
ライステート（３ステート）形式の出力回路として把握
することもできる。このようなトライステート出力回路
は、第２動作モードに呼応して高出力インピーダンス状
態に制御される。図３の例では汎用ＰＲＯライタによる
書換え制御とは直接関係ない中央処理装置ＣＰＵ，ラン
ダム・アクセス・メモリＲＡＭ，マスク・リード・オン
リ・メモリＭＡＳＫＲＯＭなどの内蔵機能ブロックは、
スタンバイ信号ＳＴＢＹ＊（記号＊はそれが付された信
号がロウ・アクティブ信号であることを意味する）によ
り低消費電力モードにされている。低消費電力モードに
おいて前記トライステート出力回路が高出力インピーダ
ンス状態に制御されるなら、モード信号でＭＤ０乃至Ｍ
Ｄ２による第２動作モードの指定に呼応してそれらの機
能ブロックに低消費電力モードを設定して、汎用ＰＲＯ
ライタＰＲＷによる書換え制御とは直接関係ないＣＰ
Ｕ，ＲＡＭ，ＲＯＭなどの内蔵機能ブロックの実質的な
動作を抑制してもよい。

【００３５】第２動作モードが設定されるマイクロコン
ピュータＭＣＵの前記Ｉ／ＯポートＰＯＲＴｄａｔａ，
ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔは変換ソケットＳ
ＯＣＫＥＴを介して汎用ＰＲＯＭライタＰＲＷに結合さ
れる。変換ソケットＳＯＣＫＥＴは、一方においてＩ／
ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲ
Ｔｃｏｎｔの端子配置を有し、他方において標準メモリ
の端子配置を有し、相互に同一機能端子が内部で接続さ
れている。

【００３６】〔４〕ＣＰＵ制御による書込み制御プログ
ラム

【００３７】図４にはＣＰＵ制御によるフラッシュメモ
リＦＭＲＹの書換えに着目したブロック図が示される。
図１のマイクロコンピュータＭＣＵにおいて中央処理装
置ＣＰＵが実行すべき書換え制御プログラムは予め汎用
ＰＲＯＭライタＰＲＷにてフラッシュメモリＦＭＲＹに
書き込まれている。図２のマイクロコンピュータＭＣＵ
では、中央処理装置ＣＰＵが実行すべき書換え制御プロ
グラムをマスク・リード・オンリ・メモリＭＡＳＫＲＯ
Ｍに保持させておくことができる。前記モード信号ＭＤ
０乃至ＭＤ２によって第１動作モードが指示され、制御
回路ＣＯＮＴがこれを認識することにより、中央処理装
置ＣＰＵは、既にフラッシュメモリＦＭＲＹに書き込ま
れた書込み制御プログラム、或はマスク・リード・オン
リ・メモリＭＡＳＫＲＯＭが保持する書換え制御プログ
ラムにしたがってフラッシュメモリＦＭＲＹにデータの
書込みを行っていく。

【００３８】図５には全面フラッシュメモリとされるマ
イクロコンピュータ（図１参照）のメモリマップが示さ
れる。同図においてフラッシュメモリの所定の領域には
書換え制御プログラムと、転送制御プログラムが予め書
き込まれている。中央処理装置ＣＰＵは、第１動作モー
ドが指示されると、転送制御プログラムを実行して書換
え制御プログラムをランダム・アクセス・メモリＲＡＭ
に転送する。転送終了後、中央処理装置ＣＰＵの処理
は、そのランダム・アクセス・メモリＲＡＭ上の書換え
制御プログラムの実行に分岐され、これによって、フラ
ッシュメモリＦＭＲＹに対する消去並びに書込み（ベリ
ファイを含む）が繰返される。

【００３９】図６にはフラッシュメモリと共にマスクＲ
ＯＭを有するマイクロコンピュータ（図２参照）のメモ
リマップが示される。この場合には図５で説明したよう
な転送制御プログラムは不要とされる。中央処理装置Ｃ
ＰＵは、第１動作モードが指示されると、マスク・リー
ド・オンリ・メモリＭＡＳＫＲＯＭが保持する書換え制
御プログラムを順次実行し、これにより、フラッシュメ
モリＦＭＲＹに対する消去並びに書込みが繰返される。

【００４０】図７には中央処理装置ＣＰＵによる消去の
一例制御手順が示される。先ず中央処理装置ＣＰＵは、
前記書換え制御プログラムにしたがって、消去を行うべ
きアドレス範囲のメモリセルに対してプレライトを行
う。これによって消去前のメモリセルの状態は全て書込
み状態にそろえられる。次いで、消去対象メモリセルに
対して、少しずつ消去を行いながらその都度消去の度合
をベリファイし（イレーズ／ベリファイ）、過消去を防
止して消去動作を完了する。汎用ＰＲＯＭライタＰＲＷ
による消去も同様に行われる。なお、フラッシュメモリ
の消去シーケンスについては後で詳述する。

【００４１】図８には中央処理装置ＣＰＵによる書込み
の一例制御手順が示される。先ず中央処理装置ＣＰＵ
は、フラッシュメモリＦＭＲＹの書込みスタートアドレ
スを設定する。次いで、書換え制御プログラムによって
指定された周辺回路例えばシリアル・コミュニケーショ
ン・インタフェースＳＣＩ若しくはＩ／Ｏポートを介し
て、外部から送られるデータを読み込む。このようにし
て読み込んだデータをフラッシュメモリＦＭＲＹに所定
時間書込み、書込んだデータを読出して正常に書き込ま
れたかをベリファイをする（ライト／ベリファイ）。以
下、上記データの読込み、書込み、及びベリファイを書
込み終了アドレスまで繰返していく。汎用ＰＲＯＭライ
タＰＲＷによる書込みも同様に行われる。但しこの場合
には、書き込むべきデータはＰＲＯＭライタＰＲＷから
所定のポートを介して与えれれる。なお、フラッシュメ
モリの書込みシーケンスについては後で詳述する。

【００４２】〔５〕汎用ＰＲＯＭライタによる書込みと
ＣＰＵ制御の書込みの使い分け

【００４３】汎用ＰＲＯＭライタによる書込みは、主に
マイクロコンピュータＭＣＵのオンボード前すなわちマ
イクロコンピュータＭＣＵをシステムに実装する前の初
期データ、又は初期プログラムの書込みに適用される。
これにより、比較的大量の情報を能率的に書込むことが
できる。

【００４４】ＣＰＵ制御の書込みは、マイクロコンピュ
ータＭＣＵが実装されたシステム（実装機とも称する）
を動作させながらデータのチューニングをする場合、ま
たプログラムのバグ対策、若しくはシステムのバージョ
ンアップに伴うプログラムの変更等、マイクロコンピュ
ータＭＣＵがシステムに実装された状態（オンボード状
態）でデータやプログラムの変更が必要になった場合に
適用される。これにより、マイクロコンピュータＭＣＵ
を実装システムから取り外すことなくフラッシュメモリ
ＦＭＲＹを書換えることができる。

【００４５】〔６〕リアルタイム書換えへの対応

【００４６】図９にはフラッシュメモリのリアルタイム
書換えへの対応手法の一例が示される。フラッシュメモ
リＦＭＲＹは、その記憶形式故に、一括消去単位として
のメモリブロックの記憶容量を小さくしても消去に要す
る時間は短縮されず、例えば数１０ｍｓｅｃ〜数秒かか
る。これにより、マイクロコンピュータＭＣＵが実装さ
れたシステムを動作させながら、フラッシュメモリＦＭ
ＲＹが保持する制御データなどをリアルタイムで書換え
てデータのチューニングを行うことは難しい。これに対
処するため、前記内蔵ＲＡＭをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
する。すなわち、先ず、チューニングされるべきデータ
を保持する所定の小メモリブロックＳＭＢのデータをラ
ンダム・アクセス・メモリＲＡＭの特定アドレスに転送
する。次に前記ランダム・アクセス・メモリＲＡＭの特
定アドレス領域を所定の小メモリブロックＳＭＢのアド
レスにオーバーラップさせる。このようなアドレス配置
の変更は、所定の制御ビット若しくはフラグの設定に呼
応して、ランダム・アクセス・メモリＲＡＭのデコード
論理を切替え可能にしておくことによって実現すること
ができる。そして、制御データなどのチューニングは、
所定のメモリブロックＳＭＢのアドレスがオーバーラッ
プされたランダム・アクセス・メモリＲＡＭを用いて行
われる。チューニングを完了した後は、ランダム・アク
セス・メモリＲＡＭとメモリブロックＳＭＢのアドレス
オーバーラップを解除して、ランダム・アクセス・メモ
リＲＡＭの配置アドレスを元の状態に復元する。最後
に、ランダム・アクセス・メモリＲＡＭが保持するチュ
ーニングされたデータを用いて、フラッシュメモリのメ
モリブロックＳＭＢを書換える。これにより、マイクロ
コンピュータＭＣＵが実装されたシステムを動作させな
がら、フラッシュメモリが保持する制御データなどをリ
アルタイムで書換えたとのと同じデータを、結果的にメ
モリブロックＳＭＢに得ることができる。

【００４７】〔７〕メモリブロックの一部書換えの能率
化

【００４８】図１０にはフラッシュメモリのメモリブロ
ックの一部書換えを能率化する手法の一例が示される。
プログラムのバグの修正若しくはバージョンアップなど
に際して、フラッシュメモリＦＭＲＹの所定メモリブロ
ックＳＭＢが保持している情報の一部を書換える場合
は、前記ＲＡＭよりも記憶容量の小さなメモリブロック
ＳＭＢの保持情報を内蔵ＲＡＭに転送し、転送された情
報の一部をそのＲＡＭ上で更新して、その更新された情
報で当該メモリブロックを書換えるようにする。これに
より、メモリブロックＳＭＢの一つを一括消去しても、
当該メモリブロックＳＭＢの保持情報はＲＡＭに保存さ
れているため、書換えるべきデータだけを外部から受け
取ってそのＲＡＭ上で書換を行えば、書換え前にフラッ
シュメモリＦＭＲＹが保持している書換を要しない情報
を重ねて外部から転送を受けなくても済み、メモリブロ
ックの一部書換のための情報転送の無駄を省くことがで
きる。

【００４９】〔８〕フラッシュメモリの原理

【００５０】図１１にはフラッシュメモリの原理が示さ
れる。同図（Ａ）に例示的に示されたメモリセルは、２
層ゲート構造の絶縁ゲート型電界効果トランジスタによ
り構成されている。同図において、１はＰ型シリコン基
板、１４は上記シリコン基板１に形成されたＰ型半導体
領域、１３はＮ型半導体領域、１５は低濃度のＮ型半導
体領域である。８はトンネル絶縁膜としての薄い酸化膜
７（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコン基
板１上に形成されたフローティングゲート、１１は酸化
膜９を介して上記フローティングゲート８上に形成され
たコントロールゲートである。ソースは１３、１５によ
って構成され、ドレインは１３、１４によって構成され
る。このメモリセルに記憶される情報は、実質的にしき
い値電圧の変化としてトランジスタに保持される。以
下、特に述べないかぎり、メモリセルにおいて、情報を
記憶するトランジスタ（以下、記憶トランジスタと称す
る）がＮチャンネル型の場合について述べる。

【００５１】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート１１及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート８に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図１１の（Ｂ）
に示されるように、そのコントロールゲート７からみた
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。

【００５２】一方、消去動作は、例えばソースに高圧を
印加して、トンネル現象によりフローティングゲート８
からソース側に電子を引き抜くことによって実現され
る。図１１の（Ｂ）に示されるように、消去動作により
記憶トランジスタはそのコントロールゲート１１からみ
たしきい値電圧が低くされる。図１１の（Ｂ）では、書
込み並びに消去状態の何れにおいても記憶トランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲート１１に与えられるワード線選
択レベルに対して、書込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
１個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲート８に蓄積された電子をソース電極に引
く抜くことにより、記憶情報の消去が行われるため、比
較的長い時間、消去動作を続けると、書込み動作の際に
フローティングゲート８に注入した電子の量よりも多く
の電子が引く抜かれることになる。そのため、電気的消
去を比較的長い時間続けるような過消去を行うと、記憶
トランジスタのしきい値電圧は例えば負のレベルになっ
て、ワード線の非選択レベルにおいても選択されるよう
な不都合を生ずる。尚、書込みも消去と同様にトンネル
電流を利用して行うこともできる。

【００５３】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
８に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート１１に印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレイン１０に印加されるとともに、コントロ
ールゲート１１に５Ｖ程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“０”、“１”を判定することがで
きる。

【００５４】図１２は前記記憶トランジスタを用いたメ
モリセルアレイの構成原理を示す。同図には代表的に４
個の記憶トランジスタ（メモリセル）Ｑ１乃至Ｑ４が示
される。Ｘ，Ｙ方向にマトリクス配置されたメモリセル
において、同じ行に配置された記憶トランジスタＱ１，
Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセル
の選択ゲート）は、それぞれ対応するワード線ＷＬ１
（ＷＬ２）に接続され、同じ列に配置された記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモ
リセルの入出力ノード）は、それぞれ対応するデータ線
ＤＬ１，ＤＬ２に接続されている。上記記憶トランジス
タＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線
ＳＬ１（ＳＬ２）に結合される。

【００５５】図１３にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−１０Ｖのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては少なくともソースが共通接続されたメモリセ
ルに対して一括消去を行うことができる。したがって図
１２の構成において、ソース線ＳＬ１，ＳＬ２が接続さ
れていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去
可能にされる。この場合、同一ソース線につながるメモ
リビットの数を変えることによりメモリブロックのサイ
ズを任意に設定することができる。ソース線分割方式に
は図１２に代表的に示されるようなデータ線を単位とす
る場合（共通ソース線をデータ線方向に延在させる）の
他にワード線を単位とする場合（共通ソース線をワード
線方向に延在させる）がある。一方、負電圧方式の消去
にあっては、コントロールゲートが共通接続されたメモ
リセルに対して一括消去を行うことができる。

【００５６】

〔９〕データ線を単位として記憶容量を相
違させた複数メモリブロック化

【００５７】図１４には一括消去可能なメモリブロック
の記憶容量を相違させたフラッシュメモリの一例回路ブ
ロック図が示される。

【００５８】同図に示されるフラッシュメモリＦＭＲＹ
は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各
データ入出力端子毎にメモリマットＡＲＹ０〜ＡＲＹ７
を備える。メモリマットＡＲＹ０〜ＡＲＹ７は、相対的
に記憶容量の大きなメモリブロックＬＭＢと相対的に記
憶容量の小さなメモリブロックＳＭＢとに２分割されて
いる。図には代表的にメモリマットＡＲＹ０の詳細が示
されているが、その他のメモリマットＡＲＹ１〜ＡＲＹ
７も同様に構成されている。

【００５９】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
は前記図１１で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃがマトリクス配置されている。同様同図においてＷＬ
０〜ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に
共通のワード線である。同一行に配置されたメモリセル
のコントロールゲートは、それぞれ対応するワード線に
接続される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
おいて、同一列に配置されたメモリセルＭＣのドレイン
領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接
続されている。メモリブロックＳＭＢを構成するメモリ
セルＭＣのソース領域はソース線ＳＬ１に共通接続さ
れ、メモリブロックＬＭＢを構成するメモリセルＭＣの
ソース領域はソース線ＳＬ２に共通接続されている。

【００６０】前記ソース線ＳＬ１，ＳＬ２には電圧出力
回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電
圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯ
ＵＴ２の出力動作は、消去ブロック指定レジスタのビッ
トＢ１，Ｂ２の値によって選択される。例えば消去ブロ
ック指定レジスタのビットＢ１に”１”が設定されるこ
とによって各メモリマットＡＲＹ０〜ＡＲＹ７のメモリ
ブロックＳＭＢだけが一括消去可能にされる。消去ブロ
ック指定レジスタのビットＢ２に”１”が設定された場
合は、各メモリマットＡＲＹ０〜ＡＲＹ７のメモリブロ
ックＬＭＢだけが一括消去可能にされる。双方のビット
Ｂ１，Ｂ２に”１”が設定されたときはフラッシュメモ
リ全体が一括消去可能にされる。

【００６１】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロ
ウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッ
チＸＡＬＡＴを介して取り込まれるロウアドレス信号Ａ
ＸをロウアドレスデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはロウアドレ
スデコーダＸＡＤＥＣから出力される選択信号に基づい
てワード線を駆動する。データ読出し動作においてワー
ドドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給さ
れる５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位と
を電源として動作され、選択されるべきワード線を電圧
Ｖｃｃによって選択レベルに駆動し、非選択とされるべ
きワード線を接地電位のような非選択レベルに維持させ
る。データの書込み動作においてワードドライバＷＤＲ
Ｖは、電圧選択回路ＶＳＥＬから供給される１２Ｖのよ
うな電圧Ｖｐｐと０Ｖのような接地電位とを電源として
動作され、選択されるべきワード線を１２Ｖのような書
込み用高電圧レベルに駆動する。データの消去動作にお
いてワードドライバＷＤＲＶの出力は０Ｖのような低い
電圧レベルにされる。

【００６２】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。カラム選択スイッチＹＳ０〜ＹＳ７のスイッチ
制御は、カラムアドレスバッファＹＡＢＵＦＦ及びカラ
ムアドレスラッチＹＡＬＡＴを介して取り込まれるカラ
ムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥ
Ｃが解読することによって行われる。カラムアドレスデ
コーダＹＡＤＥＣの出力選択信号は全てのメモリマット
ＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、
カラムアドレスデコーダＹＡＤＥＣの出力選択信号のう
ちの何れか一つが選択レベルにされることにより、各メ
モリマットＡＲＹ０〜ＡＲＹ７において共通データ線Ｃ
Ｄには１本のデータ線が接続される。

【００６３】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡＭＰに与えられ、ここで増幅されて、データ出力
ラッチＤＯＬＡＴを介してデータ出力バッファＤＯＢＵ
ＦＦから外部に出力される。前記選択スイッチＲＳは読
出し動作に同期して選択レベルにされる。外部から供給
される書込みデータはデータ入力バッファＤＩＢＵＦＦ
を介してデータ入力ラッチ回路ＤＩＬＡＴに保持され
る。データ入力ラッチ回路ＤＩＬＡＴに保持されたデー
タが”０”のとき、書込み回路ＷＲＩＴは選択スイッチ
ＷＳを介して共通データ線ＣＤに書込み用の高電圧を供
給する。この書込み用高電圧はカラムアドレス信号ＡＹ
によって選択されたデータ線を通して、ロウアドレス信
号ＡＸでコントロールゲートに高電圧が印加されるメモ
リセルのドレインに供給され、これによって当該メモリ
セルが書込みされる。前記選択スイッチＷＳは書込み動
作に同期して選択レベルにされる。書込み消去の各種タ
イミングや電圧の選択制御は書込み消去制御回路ＷＥＣ
ＯＮＴが生成する。

【００６４】〔１０〕図１に対応されるマイクロコンピ
ュータの詳細

【００６５】図１５には図１のマイクロコンピュータに
対応される更に詳細なマイクロコンピュータの実施例ブ
ロック図が示される。同図に示されるマイクロコンピュ
ータＭＣＵは、図１に示される機能ブロックと同一機能
ブロックとして、中央処理装置ＣＰＵ、フラッシュメモ
リＦＭＲＹ、シリアル・コミュニケーション・インタフ
ェースＳＣＩ、制御回路ＣＯＮＴ、及びランダム・アク
セス・メモリＲＡＭを含む。図１のタイマに相当するも
のとして、１６ビット・インテグレーテッド・タイマ・
パルスユニットＩＰＵと、ウォッチドッグタイマＷＤＴ
ＭＲを備える。また、図１の入出力回路Ｉ／Ｏに相当す
るものとして、ポートＰＯＲＴ１乃至ＰＯＲＴ１２を備
える。更にその他の機能ブロックとして、クロック発振
器ＣＰＧ、割り込みコントローラＩＲＣＯＮＴ、アナロ
グ・ディジタル変換器ＡＤＣ、及びウェートステートコ
ントローラＷＳＣＯＮＴが設けられている。前記中央処
理装置ＣＰＵ、フラッシュメモリＦＭＲＹ、ランダム・
アクセス・メモリＲＡＭ、及び１６ビット・インテグレ
ーテッド・タイマ・パルスユニットＩＰＵは、アドレス
バスＡＢＵＳ、下位データバスＬＤＢＵＳ（例えば８ビ
ット）、及び上位データバスＨＤＢＵＳ（例えば８ビッ
ト）に接続される。前記シリアル・コミュニケーション
・インタフェースＳＣＩ、ウォッチドッグタイマＷＤＴ
ＭＲ、割り込みコントローラＩＲＣＯＮＴ、アナログ・
ディジタル変換器ＡＤＣ、ウェートステートコントロー
ラＷＳＣＯＮＴ、及びポートＰＯＲＴ１乃至ＰＯＲＴ１
２は、アドレスバスＡＢＵＳ、及び上位データバスＨＤ
ＢＵＳに接続される。

【００６６】図１５において、Ｖｐｐはフラッシュメモ
リＦＭＲＹの書換え用高電圧である。ＥＸＴＡＬ及びＸ
ＴＡＬはマイクロコンピュータのチップに外付けされる
図示しない振動子から前記クロック発振器ＣＰＧに与え
られる信号である。φはクロック発振器ＣＰＧから外部
に出力される同期クロック信号である。ＭＤ０乃至ＭＤ
２はフラッシュメモリＦＭＲＹの書換えに際して第１動
作モード又は第２動作モードを設定するために制御回路
ＣＯＮＴに供給されるモード信号であり、図１のモード
信号ＭＯＤＥに対応される。ＲＥＳ＊はリセット信号、
ＳＴＢＹ＊はスタンバイ信号であり、中央処理装置ＣＰ
Ｕ並びにその他の回路ブロックに供給される。ＮＭＩは
ノン・マスカブル・インタラプト信号であり、マスク不
可能な割り込みを前記割り込みコントローラＩＣＯＮＴ
に与える。図示しないその他の割り込み信号はポートＰ
ＯＲＴ８，ＰＯＲＴ９を介して割り込みコントローラＩ
ＣＯＮＴに与えられる。ＡＳ＊は外部に出力されるアド
レス信号の有効性を示すアドレスストローブ信号、ＲＤ
＊はリードサイクルであることを外部に通知するリード
信号、ＨＷＲ＊は上位８ビットのライトサイクルである
ことを外部に通知するアッパーバイト・ライト信号、Ｌ
ＷＲ＊は下位８ビットのライトサイクルであることを外
部に通知するロアーバイト・ライト信号であり、それら
はマイクロコンピュータＭＣＵの外部に対するアクセス
制御信号とされる。

【００６７】外部のＰＲＯＭライタでフラッシュメモリ
ＦＭＲＹを直接書換え制御する第２動作モード以外にお
いて、マイクロコンピュータＭＣＵが外部をアクセスす
るためのデータＢＤ０乃至ＢＤ１５の入出力には、特に
制限されないが、前記ポートＰＯＲＴ１，ＰＯＲＴ２が
割当てられる。このときのアドレス信号ＢＡ０乃至ＢＡ
１９の出力には、特に制限されないが、前記ポートＰＯ
ＲＴ３乃至ＰＯＲＴ５が割当てられる。

【００６８】一方、マイクロコンピュータＭＣＵに第２
動作モードが設定されたとき、そのフラッシュメモリＦ
ＭＲＹを書換え制御するＰＲＯＭライタとの接続には、
特に制限されないが、前記ポートＰＯＲＴ２乃至ＰＯＲ
Ｔ５及びＰＯＲＴ８が割当てられる。すなわち、書込み
並びにベリファイのためのデータＥＤ０乃至ＥＤ７入出
力には前記ポートＰＯＲＴ２が割当てられ、アドレス信
号ＥＡ０ないしＥＡ１６の入力並びにアクセス制御信号
ＣＥ＊（チップイネーブル信号），ＯＥ＊（アウトプッ
トイネーブル信号），ＷＥ＊（ライトイネーブル信号）
の入力には前記ポートＰＯＲＴ３乃至ＰＯＲＴ５及びＰ
ＯＲＴ８が割当てられる。前記チップイネーブル信号Ｃ
Ｅ＊はＰＲＯＭライタからのフラッシュメモリＦＭＲＹ
の動作選択信号であり、アウトプットイネーブル信号Ｏ
Ｅ＊はフラッシュメモリＦＭＲＹに対する出力動作の指
示信号であり、ライトイネーブル信号ＷＥ＊はフラッシ
ュメモリＦＭＲＹに対する書込み動作の指示信号であ
る。尚、アドレス信号ＥＡ０ないしＥＡ１６のうちの１
ビットＥＡ９の入力には前記信号ＮＭＩの入力端子が割
当てられる。この様にして割当てられたポートの外部端
子、並びに高電圧Ｖｐｐの印加端子などのその他必要な
外部端子は、図３で説明した変換ソケットＳＯＣＫＥＴ
を介して汎用ＰＲＯＭライタＰＲＷに接続される。この
ときの斯る外部端子の割り当ては、マイクロコンピュー
タＭＣＵを変換ソケットＳＯＣＫＥＴを介してＰＲＯＭ
ライタＰＲＷに接続し易い端子配列になるように考慮す
ることができる。上記第２動作モードにおいてＰＲＯＭ
ライタＰＲＷとの接続に割当てられる外部端子群には、
マイクロコンピュータＭＣＵのその他の動作モードにお
いては他の機能が割当てられることになる。

【００６９】図１６には図１５のマイクロコンピュータ
ＭＣＵを、例えば、樹脂によって封止することによって
得られた４方向に外部端子を有するフラットパッケージ
の上面を示す。図１６に示された信号は図１５と共通で
ある。信号名の示されていない外部端子（ピン）は、ウ
ェート信号の入力ピン、バスリクエスト信号の入力ピ
ン、バスアクノレッジ信号の出力ピン、シリアル・コミ
ュニケーション・インタフェースＳＣＩなどの周辺回路
と外部との信号入出力ピンなどに利用される。

【００７０】図１６に示されるパッケージＦＰにおい
て、上記パッケージＦＰから導出される各端子（ピン）
の間隔は、０．５ｍｍ以下とされても良い。すなわち、
マイクロコンピュータＭＣＵのユーザが上記マイクロコ
ンピュータＭＣＵ内のフラッシュメモリＦＭＲＹを変換
ソケットＳＯＣＫＥＴを介してＰＲＯＭライタＰＲＷに
接続し、上記フラッシュメモリＦＭＲＹにデータを書き
込む場合、パッケージＦＰの各端子間隔（ピンピッチ）
ＰＰが０．５ｍｍ以下とされると、上記変換ソケットＳ
ＯＣＫＥＴへ、上記パッケージＦＰを挿入する時に、変
換ソケットＳＯＣＫＥＴと上記パッケージＦＰの外部端
子との不所望な接触に起因するピン曲りが発生しやすく
なる。この様なピン曲りが発生すると、上記変換ソケッ
トＳＯＣＫＥＴの各端子と上記パッケージＦＰの各端子
との電気的接続が、ピン曲りの発生している端子に関し
て、行われなくなる。その結果、ＰＲＯＭライタＰＲＷ
で上記フラッシュメモリＦＭＲＹにデータを書き込めな
くなる。

【００７１】この点に関し本発明においては、中央処理
装置ＣＰＵがフラッシュメモリＦＭＲＹにデータを書込
み可能とされているので、ユーザは、上記フラッシュメ
モリＦＭＲＹへのデータ書込みに外部ＰＲＯＭライタＰ
ＲＷを使用せず、上記マイクロコンピュータＭＣＵのパ
ッケージを実装基板（プリント基板）に実装した後、中
央処理装置ＣＰＵで上記フラッシュメモリＦＭＲＹにデ
ータを書き込むようにすれば、上記マイクロコンピュー
タＭＣＵが、ピンピッチＰＰが０．５ｍｍ以下のパッケ
ージに封止されても、ユーザはパッケージから導出され
る外部端子のリード曲りを防止できる。尚、半導体メー
カーは、自動ハンドラーを有しているので、０．５ｍｍ
以下のピンピッチを有するパッケージに上記マイクロコ
ンピュータＭＣＵが封止されても、上記マイクロコンピ
ュータＭＣＵのテストをピン曲りを発生させないで確実
に実行できる。

【００７２】〔１１〕フラッシュメモリＦＭＲＹの書換
え用制御回路

【００７３】図１７には図１５のマイクロコンピュータ
ＭＣＵに内蔵されるフラッシュメモリＦＭＲＹの全体的
なブロック図が示される。同図においてＡＲＹは前記図
１１で説明した２層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成されたメモリセルをマトリク
ス配置したメモリアレイである。このメモリアレイＡＲ
Ｙは図１４で説明した構成と同様に、メモリセルのコン
トロールゲートはそれぞれ対応するワード線に接続さ
れ、メモリセルのドレイン領域はそれぞれ対応するデー
タ線に接続され、メモリセルのソース領域はメモリブロ
ック毎に共通のソース線に接続されているが、メモリブ
ロックの分割態様は図１４とは相違される。例えば、図
１８に示されるように、相対的にそれぞれの記憶容量が
大きな７個の大メモリブロック（大ブロック）ＬＭＢ０
乃至ＬＭＢ６と、相対的にそれぞれの記憶容量が小さな
８個の小メモリブロック（小ブロック）ＳＭＢ０乃至Ｓ
ＭＢ７とに分割されている。大メモリブロックはプログ
ラム格納領域又は大容量データ格納領域などに利用され
る。小メモリブロックは小容量データ格納領域などに利
用される。

【００７４】図１７において、ＡＬＡＴはアドレス信号
ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。第１動作
モードにおいてそのアドレス信号ＰＡＢ０乃至ＰＡＢ１
５は中央処理装置ＣＰＵの出力アドレス信号に対応され
る。第２動作モードではアドレス信号ＰＡＢ０乃至ＰＡ
Ｂ１５はＰＲＯＭライタＰＲＷの出力アドレス信号ＥＡ
０乃至ＥＡ１５に対応される。ＸＡＤＥＣはアドレスラ
ッチＡＬＡＴを介して取り込まれるロウアドレス信号を
解読するロウアドレスデコーダである。ＷＤＲＶはロウ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動するワードドライバである。デ
ータ読出し動作においてワードドライバＷＤＲＶは５Ｖ
のような電圧でワード線を駆動し、データの書込み動作
では１２Ｖのような高電圧でワード線を駆動する。デー
タの消去動作においてワードドライバＷＤＲＶの全ての
出力は０Ｖのような低い電圧レベルにされる。ＹＡＤＥ
ＣはアドレスラッチＹＡＬＡＴを介して取り込まれるカ
ラムアドレス信号を解読するカラムアドレスデコーダで
ある。ＹＳＥＬはカラムアドレスデコーダＹＡＤＥＣの
出力選択信号に従ってデータ線を選択するカラムアドレ
スデコーダである。ＳＡＭＰはデータ読出し動作におい
てカラム選択回路ＹＳＥＬで選択されたデータ線からの
読出し信号を増幅するセンスアンプである。ＤＯＬＡＴ
はセンスアンプの出力を保持するデータ出力ラッチであ
る。ＤＯＢＵＦＦはデータ出力ラッチＤＯＬＡＴが保持
するデータを外部に出力するためのデータ出力バッファ
である。図においてＰＤＢ０乃至ＰＤＢ７は下位８ビッ
ト（１バイト）データであり、ＰＤＢ８乃至ＰＤＢ１５
は上位８ビット（１バイト）データである。この例に従
えば出力データは最大２バイトとされる。ＤＩＢＵＦＦ
は外部から供給される書込みデータを取り込むためのデ
ータ入力バッファである。データ入力バッファＤＩＢＵ
ＦＦから取り込まれたデータはデータ入力ラッチ回路Ｄ
ＩＬＡＴに保持される。データ入力ラッチ回路ＤＩＬＡ
Ｔに保持されたデータが”０”のとき、書込み回路ＷＲ
ＩＴはカラム選択回路ＹＳＥＬで選択されたデータ線に
書込み用高電圧を供給する。この書込み用高電圧はロウ
アドレス信号に従ってコントロールゲートに高電圧が印
加されるメモリセルのドレインに供給され、これによっ
て当該メモリセルが書込みされる。ＥＲＡＳＥＣは指定
されたメモリブロックのソース線に消去用高電圧を供給
してメモリブロックの一括消去を行うための消去回路で
ある。

【００７５】ＦＣＯＮＴは、フラッシュメモリＦＭＲＹ
におけるデータ読出し動作のタイミング制御、及び書込
み消去のための各種タイミングや電圧の選択制御などを
行う制御回路である。この制御回路ＦＣＯＮＴは、コン
トロールレジスタＣＲＥＧを備える。

【００７６】図１９にはコントロールレジスタＣＲＥＧ
の一例が示される。コントロールレジスタＣＲＥＧは、
それぞれ８ビットのプログラム／イレーズ制御レジスタ
ＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１
およびＭＢＲＥＧ２によって構成される。プログラム／
イレーズ制御レジスタＰＥＲＥＧにおいて、Ｖｐｐは書
換え用高電圧印加に応じて”１”にされる高電圧印加フ
ラグである。Ｅビットは消去動作を指示するビットとさ
れ、ＥＶビットは消去におけるベリファイ動作の指示ビ
ットとされる。Ｐビットは書込み動作（プログラム動
作）の指示ビットとされ、ＰＶビットは書込みにおける
ベリファイ動作の指示ビットとされる。消去ブロック指
定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２は、それぞ
れ７分割された大ブロックと８分割された小ブロックに
含まれる何れのメモリブロックを消去するかを指定する
レジスタであり、その第０ビットから第７ビットは各メ
モリブロックの指定用ビットとされ、例えばビット”
１”は対応メモリブロックの選択を意味し、ビット”
０”は対応メモリブロックの非選択を意味する。例え
ば、消去ブロック指定レジスタＭＢＲＥＧ２の第７ビッ
トが”１”のときは、小メモリブロックＳＭＢ７の消去
が指定される。

【００７７】上記コントロールレジスタＣＲＥＧは外部
からリード・ライト可能にされている。制御回路ＦＣＯ
ＮＴは、そのコントロールレジスタＣＲＥＧの設定内容
を参照し、それにしたがって消去・書込みなどの制御を
行う。外部においては、そのコントロールレジスタＣＲ
ＥＧの内容を書換えることによって、消去・書込み動作
の状態を制御することができる。

【００７８】図１７において、制御回路ＦＣＯＮＴに
は、制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，ＭＳ−ＭＩ
ＳＮ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，ＭＷＲＮ，
ＩＯＷＯＲＤＮ，及びＲＳＴが供給され、更に、上位１
バイトのデータＰＤＢ８乃至ＰＤＢ１５と、アドレス信
号ＰＡＢ０乃至ＰＡＢ１５の所定ビットが与えらる。

【００７９】制御信号ＦＬＭは、フラッシュメモリＦＭ
ＲＹの動作モードを指定する信号であり、その”０”が
第１動作モードを指定し、”１”が第２動作モードを指
定する。この信号ＦＬＭは、例えば前記モード信号ＭＤ
０乃至ＭＤ２に基づいて形成される。

【００８０】制御信号ＭＳ−ＦＬＮは、フラッシュメモ
リＦＭＲＹの選択信号であり、その”０”が選択を指示
し、”１”が非選択を指示する。第１動作モードでは中
央処理装置ＣＰＵがその制御信号ＭＳ−ＦＬＮを出力
し、第２動作モードにおいてその制御信号ＭＳ−ＦＬＮ
は、ＰＲＯＭライタＰＲＷから供給されるチップ・イネ
ーブル信号ＣＥ＊に対応される。

【００８１】制御信号ＭＳ−ＭＩＳＮはコントロールレ
ジスタＣＲＥＧの選択信号である。このとき、プログラ
ム／イレーズ制御レジスタＰＥＲＥＧと消去ブロック指
定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２の何れを選
択するかは、アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所
定ビットを参照して決定される。第１動作モードでは中
央処理装置ＣＰＵがその制御信号ＭＳ−ＭＩＳＮを出力
する。第２動作モードでは、特に制限されないが、ＰＲ
ＯＭライタＰＲＷが出力する最上位アドレスビットＥＡ
１６がその制御信号ＭＳ−ＭＩＳＮとみなされる。

【００８２】Ｍ２ＲＤＮはメモリリードストローブ信
号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤ
ＮはコントロールレジスタＣＲＥＧのリード信号、ＭＷ
ＲＮはコントロールレジスタＣＲＥＧのライト信号であ
る。第１動作モードでは中央処理装置ＣＰＵがそれら制
御信号を出力する。第２動作モードでは、特に制限され
ないが、ＰＲＯＭライタＰＲＷから供給されるライトイ
ネーブル信号ＷＥ＊が前記信号Ｍ２ＷＲＮ，ＭＷＲＮと
みなされ、ＰＲＯＭライタから供給されるアウトプット
イネーブル信号ＯＥ＊が前記信号Ｍ２ＲＤＮ，ＭＲＤＮ
とみなされる。尚、メモリライトストローブ信号Ｍ２Ｗ
ＲＮは、メモリセルに書込むべきデータをデータ入力ラ
ッチ回路ＤＩＬＡＴに書込むためのストローブ信号とみ
なされる。メモリセルへの実際の書込みは前記コントロ
ールレジスタＣＲＥＧのＰビットをセットすることによ
って開始される。

【００８３】ＩＯＷＯＲＤＮはフラッシュメモリＦＭＲ
Ｙに対する８ビットリードアクセスと１６ビットリード
アクセスとの切換え信号とされる。第２動作モードにお
いては当該制御信号ＩＯＷＯＲＤＮは８ビットリードア
クセスを指示する論理値に固定される。

【００８４】ＲＳＴはフラッシュメモリＦＭＲＹのリセ
ット信号である。この信号ＲＳＴによってフラッシュメ
モリＦＭＲＹがリセットされることにより、或は前記プ
ログラム／イレーズ制御レジスタＰＥＲＥＧのＶｐｐフ
ラグが”０”にされることにより、前記プログラム／イ
レーズ制御レジスタＰＥＲＥＧにおけるＥＶ，ＰＶ，
Ｅ，Ｐの各モード設定ビットがクリアされる。

【００８５】図２０にはフラッシュメモリＦＭＲＹにお
けるメモリリード動作の一例タイミングチャートが示さ
れる。同図においてＣＫ１Ｍ，ＣＫ２Ｍはノン・オーバ
ーラップ２相のクロック信号であり、動作基準クロック
信号とみなされる。ｔＣＹＣはサイクルタイムであり、
ＲＡＭに対するアクセスタイムと大差ない。コントロー
ルレジスタＣＲＥＧに対するリード動作もこれと同様の
タイミングで行われる。

【００８６】図２１にはフラッシュメモリＦＭＲＹにお
けるメモリライト動作の一例タイミングチャートが示さ
れる。同図に示されるライトストローブ信号Ｍ２ＷＲＮ
によって指示されるメモリライト動作では、前述のよう
に、メモリセルに対する実際の書込みは行われず、入力
アドレス信号ＰＡＢ０乃至ＰＡＢ１５がアドレスラッチ
回路ＡＬＡＴに保持されるとともに、入力データＰＢ８
乃至ＰＢ１５がデータ入力ラッチＤＩＬＡＴに保持され
て、そのライトサイクルが終了される。コントロールレ
ジスタＣＲＥＧに対するライト動作もこれと同様のタイ
ミングで行われるが、この場合にはコントロールレジス
タＣＲＥＧへの実際のデータ書込みが行われる。

【００８７】〔１２〕フラッシュメモリＦＭＲＹの書換
え制御手順の詳細

【００８８】この項目では、中央処理装置ＣＰＵ又はＰ
ＲＯＭライタが前記制御回路ＦＣＯＮＴを介してフラッ
シュメモリの書込み，消去を行う制御手順の詳細な一例
について説明する。フラッシュメモリに対する情報の書
込みは、基本的に消去状態のメモリセルに対して行われ
る。マイクロコンピュータがシステムに実装された状態
でフラッシュメモリの書換えを行う第１動作モードにお
いて、中央処理装置ＣＰＵが実行すべき書換え制御プロ
グラムは、消去用プログラムと、書込み用プログラムを
含む。第１動作モードの指定に従って、最初に消去の処
理ルーチンを実行し、ひき続いて自動的に書込みの処理
ルーチンを実行するように書換え制御プログラムを構成
することができる。或は消去と書込みを分けて別々に第
１動作モードを指定するようにしてもよい。ＰＲＯＭラ
イタによる書換え制御も第１動作モードの場合と同様の
オペレーションによって実行される。以下、書込み制御
手順と消去制御手順とをそれぞれ説明する。

【００８９】図２２には書込み制御手順の詳細な一例が
示される。同図に示される手順は、例えば１バイトのデ
ータを書込むための手順であり、第１動作モードにおけ
る中央処理装置ＣＰＵの制御と、第２動作モードにおけ
るＰＲＯＭライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置ＣＰＵとして説明する。

【００９０】バイト単位でのデータ書込みの最初のステ
ップでは、中央処理装置ＣＰＵはその内蔵カウンタｎに
１をセットする（ステップＳ１）。次に、中央処理装置
ＣＰＵは、図２１で説明したメモリライト動作を行っ
て、フラッシュメモリＦＭＲＹに書込むべきデータを図
１７のデータ入力ラッチ回路ＤＩＬＡＴにセットすると
ともに、データを書込むべきアドレスをアドレスラッチ
回路ＡＬＡＴにセットする（ステップＳ２）。そして中
央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧに
対するライトサイクルを発行して、プログラムビットＰ
をセットする（ステップ３）。これにより制御回路ＦＣ
ＯＮＴは、前記ステップ２でセットされたデータ及びア
ドレスに基づいて、そのアドレスで指定されるメモリセ
ルのコントロールゲートとドレインとに高圧を印加して
書込みを行う。このフラッシュメモリ側での書込み処理
時間として中央処理装置ＣＰＵは例えば１０μｓｅｃ待
ち（ステップＳ４）、次いでプログラムビットＰをクリ
アする（ステップＳ５）。

【００９１】その後、中央処理装置ＣＰＵは書込み状態
を確認するために、コントロールレジスタＣＲＥＧに対
するライトサイクルを発行して、プログラムベリファイ
ビットＰＶをセットする（ステップ６）。これにより制
御回路ＦＣＯＮＴは、前記ステップ２でセットされたア
ドレスを利用して、そのアドレスで選択されるべきワー
ド線にベリファイ用電圧を印加して、前記書込みを行っ
たメモリセルのデータを読出す。ここで前記ベリファイ
用電圧は、充分な書込みレベルを保証するため、例えば
５Ｖのような電源電圧Ｖｃｃよりもレベルの高い７Ｖの
ような電圧レベルとされる。中央処理装置ＣＰＵはそれ
によって読出されたデータと書込みに利用したデータと
の一致を確かめる（ステップＳ７）。中央処理装置ＣＰ
Ｕは、ベリファイによって一致を確認すると、プログラ
ムベリファイビットＰＶをクリアし（ステップＳ８）、
これにより当該１バイトデータの書込みが完了される。

【００９２】一方、中央処理装置ＣＰＵは、ステップＳ
７のベリファイによって不一致を確認すると、ステップ
Ｓ９でプログラムベリファイビットＰＶをクリアした
後、前記カウンタｎの値が、書込みリトライ上限回数Ｎ
に到達しているかの判定を行う（ステップＳ１０）。こ
の結果、書込みリトライ上限回数Ｎに到達している場合
には書込み不良として処理が終了される。書込みリトラ
イ上限回数Ｎに到達していない場合には、中央処理装置
ＣＰＵは、カウンタｎの値を１だけインクリメントして
（ステップＳ１１）、前記ステップＳ３から処理を繰返
していく。

【００９３】図２３には消去制御手順の詳細な一例が示
される。同図に示される手順は、第１動作モードにおけ
る中央処理装置ＣＰＵの制御と、第２動作モードにおけ
るＰＲＯＭライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置ＣＰＵとして説明する。

【００９４】中央処理装置ＣＰＵは、消去を行うに当た
りその内蔵カウンタｎに１をセットする（ステップＳ２
１）。次に中央処理装置ＣＰＵは、消去対象領域のメモ
リセルに対してプレライトを行う（ステップＳ２２）。
すなわち、消去対象アドレスのメモリセルに対してデー
タ”０”を書込む。このプレライトの制御手順は前記図
２２で説明した書込み制御手順を流用することができ
る。このプレライトの処理は、消去前のフローティング
ゲート内の電荷量を全ビット均一にして、消去状態を均
一化するために行われる。

【００９５】次に、中央処理装置ＣＰＵは、コントロー
ルレジスタＣＲＥＧに対するライトサイクルを発行し
て、一括消去対象メモリブロックを指定する（ステップ
Ｓ２３）。すなわち、消去ブロック指定レジスタＭＢＲ
ＥＧ１およびＭＢＲＥＧ２に消去対象メモリブロック番
号を指定する。消去対象メモリブロックを指定した後、
中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ
に対するライトサイクルを発行して、イレーズビットＥ
をセットする（ステップ２４）。これにより制御回路Ｆ
ＣＯＮＴは、前記ステップ２３で指定されたメモリブロ
ックのソース線に高圧を印加させて、当該メモリブロッ
クを一括消去する。このフラッシュメモリ側での一括消
去の処理時間として中央処理装置ＣＰＵは例えば１０ｍ
ｓｅｃ待つ（ステップＳ２５）。この１０ｍｓｅｃとい
う時間は、１回で消去動作を完結することができる時間
に比べて短い時間とされている。そして、次いでイレー
ズビットＥをクリアする（ステップＳ２６）。

【００９６】その後、中央処理装置ＣＰＵは消去状態を
確認するために、先ず一括消去対象メモリブロックの先
頭アドレスをベリファイすべきアドレスとして内部にセ
ットし（ステップＳ２７）、次いで、ベリファイアドレ
スにダミーライトを行う（ステップＳ２８）。すなわ
ち、ベリファイすべきアドレスに対してメモリライトサ
イクルを発行する。これにより、ベリファイすべきメモ
リアドレスがアドレスラッチ回路ＡＬＡＴに保持され
る。その後中央処理装置ＣＰＵは、コントロールレジス
タＣＲＥＧに対するライトサイクルを発行して、イレー
ズベリファイビットＥＶをセットする（ステップ２
９）。これにより制御回路ＦＣＯＮＴは、前記ステップ
Ｓ２８でセットされたアドレスを利用して、そのアドレ
スで選択されるべきワード線に消去ベリファイ用電圧を
印加して、前記消去されたメモリセルのデータを読出
す。ここで前記消去ベリファイ用電圧は、充分な消去レ
ベルを保証するため、例えば５Ｖのような電源電圧Ｖｃ
ｃよりもレベルの低い３．５Ｖのような電圧レベルとさ
れる。中央処理装置ＣＰＵはそれによって読出されたデ
ータが消去完結状態のデータに一致するかをベリファイ
する（ステップＳ３０）。中央処理装置ＣＰＵは、ベリ
ファイによって一致を確認すると、イレーズベリファイ
ビットＥＶをクリアし（ステップＳ３１）、次いで今回
のベリファイアドレスが消去したメモリブロックの最終
アドレスか否かを判定し（ステップＳ３２）、最終アド
レスであれば一連の消去動作を終了する。最終アドレス
に至っていないと判定されたときは、ベリファイアドレ
スを１だけインクリメントして（ステップＳ３３）、再
びステップＳ２９からの処理を繰返していく。

【００９７】一方、中央処理装置ＣＰＵは、ステップＳ
３０のベリファイによって不一致を確認すると、ステッ
プＳ３４でイレーズベリファイビットＥＶをクリアした
後、前記カウンタｎの値が、漸次消去上限回数Ｎに到達
しているかの判定を行う（ステップＳ３５）。この結
果、漸次消去上限回数Ｎに到達している場合には消去不
良として処理が終了される。漸次消去上限回数Ｎに到達
していない場合には、中央処理装置ＣＰＵは、カウンタ
ｎの値を１だけインクリメントして（ステップＳ３
６）、前記ステップＳ２４から処理を繰返していく。実
際には、消去し過ぎによってメモリセルのしきい値電圧
が負の値になってしまうような過消去を防止するため
に、１回毎にベリファイを行いながら１０ｍｓｅｃとい
うような短時間づつ徐々に消去がくり返し行われてい
く。

【００９８】〔１３〕ワード線を単位として記憶容量を
相違させた複数メモリブロック化

【００９９】図２５にはワード線を単位として複数メモ
リブロック化されると共に、一括消去可能な当該メモリ
ブロックの記憶容量を相違させたフラッシュメモリのメ
モリマット構成が示される。

【０１００】前記図１４に示される構成はデータ線を単
位としてメモリブロックを規定したが、図２５において
はワード線を単位としてメモリブロックを規定してい
る。同図には、メモリマットＡＲＹ０〜ＡＲＹ７におい
て、相対的に記憶容量の大きなメモリブロックＬＭＢと
相対的に記憶容量の小さなメモリブロックＳＭＢが代表
的に示されている。

【０１０１】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
は前記図１１で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃがマトリクス配置されている。同図においてＷＬ０〜
ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に共通
のワード線である。同一行に配置されたメモリセルのコ
ントロールゲートは、それぞれ対応するワード線に接続
される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７におい
て、同一列に配置されたメモリセルＭＣのドレイン領域
は、それぞれ対応するデータ線ＤＬ０〜ＤＬｍに接続さ
れている。小メモリブロックＳＭＢを構成するメモリセ
ルＭＣのソース領域はワード線方向に延在するソース線
ＳＬｗｉに共通接続され、大メモリブロックＬＭＢを構
成するメモリセルＭＣのソース領域はワード線方向に延
在するソース線ＳＬｗ１に共通接続されている。図１４
の場合と同様にメモリブロックを単位とする一括消去に
おいては、一括消去すべきメモリブロックは消去ブロッ
ク指定レジスタによって指定され、これによって指定さ
れたメモリブロックのソース線には消去用の高電圧Ｖｐ
ｐが供給される。消去・書き込のための電圧条件の詳細
については後述する。尚、ＹＳＥＬはＹ選択回路、ＣＤ
はコモンデータ線、ＷＲＩＴは書込み回路、ＤＩＬＡＴ
はデータ入力ラッチ、ＳＡＭＰはセンスアンプ、ＤＯＬ
ＡＴはデータ出力ラッチ、ＤＩＢＵＦＦはデータ入力バ
ッファ、ＤＯＢＵＦＦはデータ出力バッファである。

【０１０２】ここで、メモリマットＡＲＹ０〜ＡＲＹ７
と出力データとの関係は図１４と同様である。すなわ
ち、入出力データの１ビットは一つのメモリマットに対
応される。例えば、データＤ０はメモリマットＡＲＹ０
が担っている。このような１メモリマットで１Ｉ／Ｏの
構成を採用すると、コッモンデータ線ＣＤを各メモリマ
ット毎に分断することができ、全部のメモリマットを貫
通するように長い距離を以って延在させなくても済むよ
うになる。したがって、コモンデータ線ＣＤの寄生容量
を小さくすることができ、アクセスの高速化並びに低電
圧動作化に寄与する。

【０１０３】図２５に示されるように、ワード線を単位
としてＬＭＢ，ＳＭＢなどのメモリブロックを規定する
と、並列入出力ビット数が１バイト分のメモリアレイＡ
ＲＹ全体における最小メモリブロックの記憶容量はワー
ド線１本分の記憶容量になる。並列入出力ビット数が何
ビットであってもこれに変わりはない。これに対して図
１４に示されるようなデータ線を単位としてメモリブロ
ックを規定する場合、メモリアレイ全体における最小メ
モリブロックは並列入出力ビット数に対応して８本のデ
ータ線分（各メモリマット毎に１本のデータ線）の記憶
容量とされる。したがって、データ線方向のメモリビッ
ト数がワード線方向のメモリビット数の１／８であれ
ば、メモリブロックの単位をデータ線にしてもワード線
にしても同じであるが、実際には半導体集積回路化する
ときのレイアウト効率若しくはメモリセルのアドレシン
グ効率などとの関係で、通常はデータ線方向のメモリビ
ット数はワード線方向のメモリビット数の１／２程度で
あるため、さらにはマイクロコンピュータ内蔵フラッシ
ュメモリは内部データバスに接続される関係上並列入出
力ビット数がバイト或はワード単位などにされるため、
ワード線を単位としてメモリブロックを規定した方が、
最小メモリブロックの記憶容量を格段に小さくすること
ができる。メモリブロックの最小サイズを小さくできれ
ば、これをデータ領域などとして利用する場合の使い勝
手が一層向上し、さらに、実質的に書換を要しない情報
も併せて一括消去した後で再びその情報を書き戻すと言
うような無駄の防止効果を更に発揮させることができ
る。

【０１０４】〔１４〕書込み非選択ブロックに対するデ
ータ線ディスターブ対策

【０１０５】図２６にはワード線単位でメモリブロック
を規定したときの消去／書き込の電圧条件の一例が示さ
れる。特に書き込の非選択ブロック（非選択メモリブロ
ック）に対してはデータ線ディスターブ対策を施してい
る。

【０１０６】消去の電圧条件を示す（Ａ）において、選
択ブロック（選択メモリブロック）２０は一括消去が選
択されたメモリブロックであり、非選択ブロック２１は
一括消去が選択されないメモリブロックである。消去動
作において、代表的に示されたワード線ＷＬｈ〜ＷＬｋ
は０Ｖのようなグランド電位ＧＮＤが与えられる。選択
ブロック２０においてその共通のソース線ＳＬｗｍには
１２Ｖのような高電圧Ｖｐｐが与えられ、これによっ
て、当該選択ブロック２０のメモリセルは一括消去され
る。非選択ブロック２１においてはそれに共通のソース
線ＳＬｗｎはグランド電位ＧＮＤとされ、消去が抑止さ
れる。

【０１０７】書き込の電圧条件を示す（Ｂ）において、
選択ブロック３０は書込みが選択されるメモリセルを含
むメモリブロックであり、非選択ブロック３１は書込み
対象とされるメモリセルを含まないメモリブロックであ
る。選択ブロック３０において共通のソース線ＳＬｗｍ
はグランド電位ＧＮＤが与えられ、例えば２点鎖線の丸
で囲んだメモリセルＭＣを書込み対象とする場合、その
コントロールゲートが接続されたワード線ＷＬｈに高電
圧Ｖｐｐが与えら、且つそのデータ線には６Ｖのような
比較的高い電圧Ｖｐが与えられる。選択ブロック３０に
おいて、選択されないワード線ＷＬｉにはグランド電位
ＧＮＤが与えられる。

【０１０８】書込み時における非選択ブロック３１で
は、全てのワード線ＷＬｊ，ＷＬｋがグランド電位ＧＮ
Ｄにされて、メモリセルは非選択とされている。ワード
線を単位としてメモリブロック化されている性質上、非
選択ブロック３１におけるデータ線にも選択ブロック３
０での書込みに応じて電圧Ｖｐが与えられる。すなわ
ち、非選択ブロック３１のメモリセルＭＣは、選択ブロ
ック３０での書込みに従ってワード線非選択及びデータ
線選択の状態にされる。例えば、図２６の（Ｂ）に示さ
れる状態に従えば、選択ブロックにおいて丸で囲んだメ
モリセルを書込みするとき、そのデータ線ＤＬｋに接続
する非選択ブロック３１のメモリセル（２点鎖線の四角
で囲んだメモリセル）には電圧Ｖｐが印加される。この
とき、非選択ブロック３１に共通のソース線ＳＬｗｎに
は３．５Ｖのような電圧Ｖｄｄｉ（データ線ディスター
ブ阻止電圧）を与えて、データ線ディスターブ対策を施
している。選択ブロック３０と同様にソース線ＳＬｗｎ
にグランド電位ＧＮＤを与えるとデータ線ディスターブ
を生ずる。尚、選択ブロック３０において書込み対象と
されないメモリセルはワード線及びソース線にグランド
電位ＧＮＤが与えられるためデータ線ディスターブを発
生するのと同じ状態にされるものがあるが、その状態に
ついては実質的に無視することができる。これに関して
は、後述する項目〔１５〕の「メモリブロック相互間に
おけるデータ線ディスターブ時間の相関」の説明から明
らかになる。

【０１０９】図２７の（Ａ）にはデータ線ディスターブ
の発生メカニズムが示される。すなわち、ドレイン端近
傍の領域ではバンド間のトンネル現象によりエレクト
ロンとホールのペアが発生する。このとき、ソースがグ
ランド電位ＧＮＤとされ且つドレインが比較的高い電圧
Ｖｐにされることによって比較的大きな電界が発生して
いると、前記エレクトロン・ホールペアのホールが領域
の空乏層中の電界で加速されてエネルギーの高いホッ
トホール化する。このホットホールが、１０ｎｍ程度の
薄いトンネル絶縁膜（フローティングゲート電極８の下
部）を通してフローティングゲート８に注入される。こ
の状態がデータ線ディスターブの状態であり、斯るデー
タ線ディスターブを受ける時間が長くなると、メモリセ
ルトランジスタのしきい値が減少し、書込み状態”０”
のメモリセルが消去状態”１”になり、また、消去状
態”１”のメモリセルがデプレッション化して、記憶情
報の不所望な変化さらには誤動作（データ線ディスター
ブ不良）を生ずる。

【０１１０】図２７の（Ｂ）にはデータ線ディスターブ
対策のメカニズムが示される。すなわち、図２６にも示
されるように、書込みの非選択ブロックにおいて、メモ
リセルのソースに３．５Ｖのような電圧Ｖｄｄｉを与え
て、ソース側の電位を上げると、領域で示される空乏
層の電界が弱められ、これによって、前記エレクトロン
・ホールペアのホールに対するホットホール化が阻まれ
て、メモリセルトランジスタのしきい値減少が防止され
る。

【０１１１】図２８にはデータ線ディスターブ時間に対
するメモリセルのしきい値の変化に関する実験例が示さ
れる。この実験では同図に示されるメモリセルトランジ
スタを用い、そのコントロールゲート及びバックゲート
にグランド電位ＧＮＤを与えると共に、ドレインには
６．５ｖを印加した状態で、０Ｖ、フローティング（ｏ
ｐｅｎ）、３．５Ｖの夫々のソース電位Ｖｓに対して書
き込を繰返したときのしきい値電圧を求めた。同図の上
側は書込み状態”０”のメモリセルトランジスタに対す
るものであり、下側は消去状態”１”のメモリセルトラ
ンジスタに対するものである。同図から明らかなよう
に、Ｖｓ＝３．５Ｖとすることにより、消去状態及び書
込み状態の何れにおいても１０００秒程度のデータ線デ
ィスターブ時間では、無視し得ない程大きなしきい値の
減少は生じなかった。

【０１１２】これらのことにより、データ線ディスター
ブによる不良の発生を防止するには、非選択メモリブロ
ックのソース電位を３．５Ｖのようなデータ線ディスタ
ーブ阻止電圧Ｖｄｄｉでバイアスすること、そしてデー
タ線ディスターブ時間を極力短くすることの必要性が理
解されるであろう。

【０１１３】〔１５〕メモリブロック相互間におけるデ
ータ線ディスターブ時間の相関

【０１１４】図２９に示される相対的に記憶容量の小さ
なメモリブロックＭＢａと相対的に記憶容量の大きなメ
モリブロックＭＢｂとの間でのデータ線ディスターブ時
間の相関について説明する。説明の便宜上書込み非選択
ブロックの共通ソース線も書込み選択ブロックと同様に
グランド電位ＧＮＤとする。この時のデータ線ディスタ
ーブ時間は図３０に示される。図３０においては、特に
制限されないが、メモリセル１ビット当りの書込み時間
を１００μｓｅｃとし、消去・書込み回数は１００００
回としている。尚、ここで言う１回の消去・書込み動作
とは、対象メモリブロックを一括消去した後にワード線
を一通り切替えてメモリセルに書き込を行う動作とされ
る。但し、書込み選択されるメモリブロック内のメモリ
セルに対するデータ線ディスターブ時間に関しては、当
該メモリセルが結合されるワード線の選択は行わないも
のとして考えている。

【０１１５】この結果に従えば、メモリブロックＭＢａ
のメモリセルＭＣａが受けるデータ線ディスターブ時間
は、当該メモリブロックＭＢａが選択されて書込み対象
とされるとき（ＴｙｐｅＡｆｒｏｍＡの欄参照）には
１．５ｍｓｅｃであり、メモリブロックＭＢｂが選択さ
れるとき（ＴｙｐｅＡｆｒｏｍＢの欄参照）は１０００
ｓｅｃとされる。この相違は、第１にメモリブロックＭ
Ｂａ，ＭＢｂの記憶容量（ワード線本数）の相違に起因
する。すなわち、ＴｙｐｅＡｆｒｏｍＡの欄に示される
データ線ディスターブ時間の算出式である１００μｓ×
１５×１回においてメモリブロック一括消去後における
書込み時のワード線切換え回数がメモリブロックＭＢａ
のワード線本数に対応した１５とされるのに対し、Ｔｙ
ｐｅＡｆｒｏｍＢの欄に示されるデータ線ディスターブ
時間の算出式である１００μｓ×１００８×１００００
回においてメモリブロック一括消去後における書込み時
のワード線切換え回数がメモリブロックＭＢｂのワード
線本数に対応した１００８とされるのに起因する。第２
には、書換え選択されるメモリブロックＭＢａ内のメモ
リセルＭＣａの受けるデータ線ディスターブ時間算出に
おいて実質的な書換回数を１回とみなせることに起因す
る。すなわち、ＴｙｐｅＡｆｒｏｍＡの欄に示されるデ
ータ線ディスターブ時間の算出式である１００μｓ×１
５×１回において書換回数を１回と見なしているのに対
し、ＴｙｐｅＡｆｒｏｍＢの欄に示されるデータ線ディ
スターブ時間の算出式である１００μｓ×１００８×１
００００回においては書換回数は実際の書換え動作回数
に一致する１００００回とされるのに起因する。これ
は、書換え選択されるメモリブロックＭＢａ内のメモリ
セルＭＣａの場合には、書換え動作毎に、図２３に基づ
いて説明したように、一括消去に先立つプレライトによ
って全メモリセルのしきい値電圧が上げられ、且つその
後においては過消去防止の観点から段階的な消去が行わ
れるため、当該メモリセルＭＣａのデータ線ディスター
ブ時間は実質的に１回の書換え時間によって規定される
と考えられるからである。換言すれば、書換え選択され
るメモリブロックＭＢａ内のメモリセルＭＣａの受ける
データ線ディスターブ状態は書換毎に初期化されると見
なすことができる。これに対して、書換え選択メモリブ
ロックがメモリブロックＭＢｂのときはメモリセルＭＣ
ａは前記初期化が行われず、データ線ディスターブ時間
は実際の書換回数にしたがって累積される。

【０１１６】同様に、メモリブロックＭＢｂのメモリセ
ルＭＣｂが受けるデータ線ディスターブ時間は、当該メ
モリブロックＭＢｂが選択されて書込み対象とされると
き（ＴｙｐｅＢｆｒｏｍＢの欄）には０．１ｓｅｃであ
り、メモリブロックＭＢａが選択されるとき（Ｔｙｐｅ
ＢｆｒｏｍＡの欄）は１６ｓｅｃとされる。この相違も
前記同様に、メモリブロックの記憶容量（ワード線本
数）の相違と、書換え選択されるメモリブロックＭＢｂ
内のメモリセルＭＣｂの受けるデータ線ディスターブ時
間算出において実質的な書換回数を１回とみなせること
に起因する。

【０１１７】これにより、選択メモリブロックの書込み
に起因して非選択メモリブロック側で発生するデータ線
ディスターブ時間は、選択メモリブロック内のメモリセ
ルが受けるデータ線ディスターブ時間に比べて格段に長
いことが明らかである。したがって、データ線ディスタ
ーブによるメモリセルのしきい値電圧低下を防止するに
は、図２６に基づいて説明したように、書込み非選択メ
モリブロック側の共通ソース線を電圧Ｖｄｄｉでバイア
スすることが少なくとも必要とされるが、選択メモリブ
ロック内のメモリセルが受けるデータ線ディスターブ時
間については、これを無視してもほとんど実害の無いこ
とが明らかになる。

【０１１８】さらに、図３０の上記データ線ディスター
ブ時間の相関におけるＴｙｐｅＡｆｒｏｍＢとＴｙｐｅ
ＢｆｒｏｍＡの内容から次のことが明らかになる。すな
わち、記憶容量の大きなメモリブロックの書込みに起因
して小さなメモリブロックが受けるデータ線ディスター
ブ時間は、その逆の場合に比べて相対的に大きくなる。

【０１１９】〔１６〕データ線分離用トランスファゲー
ト回路

【０１２０】図３１にはデータ線を選択的に分離するた
めのトランスファゲート回路をメモリブロック間に設け
たメモリアレイの一実施例が示される。トランスファゲ
ート回路ＴＧＣはメモリブロックＭＢａとメモリブロッ
クＭＢｂとの間に配置され、データ線ＤＬ０〜ＤＬｋに
一対一対応で介在されたトランスファＭＯＳトランジス
タＴ０〜Ｔｋを有し、それらは制御信号ＤＴでスイッチ
制御される。この例に従えば、カラム選択スイッチ回路
のようなＹ選択回路ＹＳＥＬはメモリブロックＭＢｂ側
に配置されている。図３１の（Ｂ）にはトランスファＭ
ＯＳトランジスタＴ０〜Ｔｋのスイッチ制御態様が示さ
れる。書込み時の選択ブロックがメモリブロックＭＢａ
である場合にはトランスファＭＯＳトランジスタＴ０〜
Ｔｋはオン状態にされる。このとき、書込み選択ブロッ
クとしてのメモリブロックＭＢａのソース電位Ｖｓａは
グランド電位ＧＮＤとされ、書込み非選択ブロックとし
てのメモリブロックＭＢｂのソース電位Ｖｓｂは３．５
Ｖのようなデータ線ディスターブ阻止電圧Ｖｄｄｉにさ
れる。一方、書込み時の選択ブロックがメモリブロック
ＭＢｂである場合にはトランスファＭＯＳトランジスタ
Ｔ０〜Ｔｋはオフ状態にされる。このとき、書込み選択
ブロックとしてのメモリブロックＭＢｂのソース電位Ｖ
ｓａはグランド電位ＧＮＤとされる。書込み非選択ブロ
ックとしてのメモリブロックＭＢａのソース電位Ｖｓｂ
は３．５Ｖのようなデータ線ディスターブ阻止電圧Ｖｄ
ｄｉであっても、グランド電位ＧＮＤ（或はフローティ
ング）であってもよい。カット・オフ状態のトランスフ
ァＭＯＳトランジスタＴ０〜Ｔｋにより、Ｙ選択回路Ｙ
ＳＥＬを介して供給されるデータ線の書込み電圧Ｖｐは
メモリブロックＭＢａには伝達されないからである。

【０１２１】特に前記トランスファゲート回路ＴＧＣ
は、書込み非選択ブロックのデータ線ディスターブ時間
に関して次のような意義を有する。すなわち、メモリブ
ロックＭＢａが書込み選択ブロックとされるときに、ト
ランスファゲート回路ＴＧＣの前段側（Ｙ選択回路ＹＳ
ＥＬ側）に配置されたメモリブロックＭＢｂにはメモリ
ブロックＭＢａの書き込のための比較的高い電圧Ｖｐが
データ線を介して印加される。この状態において、書込
み非選択ブロックとされるメモリブロックＭＢｂの共通
ソース線にはデータ線ディスターブ阻止電圧Ｖｄｄｉが
印加されて、データ線ディスターブは基本的にが阻止さ
れているが、その状態が長く続けば（データ線ディスタ
ーブ時間が相当長くなると）、図２８からも明らかなよ
うに、ソースが電圧Ｖｄｄｉでバイアスされていても、
書込み非選択メモリブロックＭＢｂ内の書込み状態のメ
モリセルのしきい値はわずかながら低下していく。そこ
で、図３１に基づいて説明したように、記憶容量の大き
なメモリブロックの書換えに伴う書込みに起因して小さ
なメモリブロックが受けるデータ線ディスターブ時間
は、その逆の場合に比べて相対的に大きくなるという点
に着目し、トランスファゲート回路ＴＧＣをはさんでＹ
選択回路ＹＳＥＬ側のメモリブロックＭＢｂを相対的に
記憶容量の大きな大メモリブロックとし、反対側のメモ
リブロックＭＢａを相対的に記憶容量の小さな小メモリ
ブロックとする。これにより、メモリブロックＭＢａの
書込みに起因してメモリブロックＭＢｂのメモリセルが
受けるデータ線ディスターブ時間は、メモリブロックＭ
Ｂａが大メモリブロックでメモリブロックＭＢｂが小メ
モリブロックの場合に比べ、メモリブロックＭＢａを小
メモリブロックとし且つメモリブロックＭＢｂを大メモ
リブロックにする方が格段に短くなる。これにより、デ
ータ線ディスターブによる誤動作防止が更に完全にな
る。

【０１２２】図３２には上記データ線ディスターブ対策
をまとめたものが記載されている。同図において非選択
メモリブロックに対するデータ線ディスターブ対策を示
す（Ａ）の電圧印加状態は、前記トランスファゲート回
路ＴＧＣのオフ状態によって書込み電圧の供給が断たれ
たデータ線に接続するメモリセルトランジスタを表して
いる。

【０１２３】〔１７〕ダミーワード線

【０１２４】図３３、図３４、及び図３５にはメモリブ
ロックとトランスファゲート回路との間にダミーワード
線を配置した回路図が示される。各図においてＤＷＡは
メモリブロックＭＢａ側のダミーワード線、ＤＷＢはメ
モリブロックＭＢｂ側のダミーワード線である。夫々の
ダミーワード線ＤＷＡ，ＤＷＢには代表的にＤＣ１乃至
ＤＣ６で示されるダミーセルＤＣ０〜ＤＣ６のコントロ
ールゲートが結合されると共に、グランド電位ＧＮＤが
与えられるようになっている。ダミーセルＤＣ０〜ＤＣ
６はメモリセルと同じトランジスタによって構成され
る。図３３においてダミーセルＤＣ０〜ＤＣ６のソース
はフローティングにされ、ドレインはデータ線に結合さ
れる。図３４においてダミーセルＤＣ０〜ＤＣ６のソー
ス及びドレインは共にフローティングにされている。図
３５においてダミーセルＤＣ０〜ＤＣ６のソースは対応
メモリブロックの共通ソース線に接続され、ドレインは
フローティングにされている。メモリブロックとメモリ
ブロックとの間にトランスファゲート回路ＴＧＣを設け
ると、その位置でメモリセルトランジスタとワード線の
繰返しパターンが途切れ、デバイス構造的にはウェーハ
表面で急激な凹凸を生ずることになる。このような凹凸
は、ワード線やコントロールゲートをフォトエッチング
などで形成するときのフォトレジスト膜の膜厚を不均一
にする。これにより、ワード線やコントロールゲートの
寸法が部分的に不均一になってトランジスタやワード線
の電気的な特性にばらつきを生ずる。斯る事情の下で、
ダミーワード線ＤＷＡ，ＤＷＢ及びダミーセルＤＣ０〜
ＤＣ６をトランスファゲート回路ＴＧＣで分離されるメ
モリブロックＭＢａ，ＭＢｂの端に配置することによっ
て、トランスファゲート回路ＴＧＣ近傍におけるワード
線やコントロールゲートの寸法ばらつきを低減すること
ができる。

【０１２５】〔１８〕ワード線単位でのメモリブロック
の複数化の各種態様

【０１２６】図３６に示されるようにトランスファゲー
ト回路ＴＧＣの両側に夫々２個のメモリブロックを配置
することができる。このとき、望ましくは、Ｙ選択回路
ＹＳＥＬ側のメモリブロックＭＢｃ及びメモリブロック
ＭＢｄを大メモリブロックとし、トランスファゲート回
路ＴＧＣの後段のメモリブロックＭＢｂ及びメモリブロ
ックＭＢａを小メモリブロックとする。例えば大メモリ
ブロックはプログラム格納用に利用され、小メモリブロ
ックはデータ格納用に利用される。

【０１２７】図３７に示されるように一括消去可能な最
小メモリブロックは１本のワード線を持ち、順次２本、
３本、４本と増やすことができるが、一括消去可能な個
々のメモリブロックのワード線本数は適宜決定すること
ができ、また、個々のメモリブロックのサイズも適宜変
更して構成することができる。

【０１２８】図３８に示されるように夫々ワード線を１
本、２本、３本、４本、８本持つ相対的に小さなメモリ
ブロック群ＭＢａ〜ＭＢｅと、ワード線を夫々６４本持
つ相対的に大きなメモリブロック群ＭＢｆ，ＭＢｆを採
用するとき、上記項目〔１６〕の説明から類推されるよ
うに、トランスファゲート回路ＴＧＣは、望ましくは大
メモリブロック群と小メモリブロック群との境界部分に
配置するとよい。

【０１２９】図３９に示されるように、データ線構造と
して主データ線と副データ線を採用する。主データ線Ｄ
Ｌ０〜ＤＬｋは全てのメモリブロックＭＢａ〜ＭＢｃに
到達する。副データ線ｄ０〜ｄｋは個々のメモリブロッ
ク内だけに延在して、対応メモリブロックに含まれるメ
モリセルのドレインが結合される。このとき、主データ
線ＤＬ０〜ＤＬｋと副データ線ｄ０〜ｄｋとの接続は、
個々のメモリブロックに割当てられたトランスファゲー
ト回路ＴＧＣを介して行われる。このような構造は例え
ば２層アルミニウム配線構造によって簡単に実現でき
る。この主副データ線構造においては、メモリブロック
毎にトランスファゲート回路ＴＧＣが配置されるので、
書込み選択ブロックだけに書込み用データ線電位Ｖｐを
与えることができるようになる。したがって、書込み非
選択メモリブロックのデータ線ディスターブ対策は更に
万全になる。

【０１３０】図４０にはＸアドレスデコーダの左右に一
括消去可能なメモリブロックを配置する実施例が示され
る。ＸアドレスデコーダＸＡＤＥＣのデコード信号はそ
の左右に出力される。そしてＸアドレスデコーダＸＡＤ
ＥＣの左右には、夫々に配置されたワード線を単位とし
てメモリブロックＭＢａ〜ＭＢｃ，ＭＢａ′〜ＭＢｃ′
が構成される。個々のメモリブロックとしては前述の何
れかのメモリブロックを採用することができる。左右夫
々のメモリブロックは、Ｙ選択回路ＹＳＥＬ，ＹＳＥ
Ｌ′を介して８ビット単位でデータｉｏ０〜ｉｏ７，ｉ
ｏ８〜ｉｏ１５の入出力が行われる。Ｘアドレスデコー
ダＸＡＤＥＣの左側の出力とワード線ＷＬ０〜ＷＬｎと
の間には一対一対応でトランスファＭＯＳトランジスタ
Ｔｓｗが設けられ、同様にＸアドレスデコーダＸＡＤＥ
Ｃの右側の出力とワード線ＷＬ０′〜ＷＬｎ′との間に
は一対一対応でトランスファＭＯＳトランジスタＴｓ
ｗ′が設けられている。更に各ワード線にはディスチャ
ージＭＯＳトランジスタＣｓｗ，Ｃｓｗ′が配置されて
いる。制御回路ＤＩＶＣＯＮＴは左右のトランスＭＯＳ
トランジスタＴｓｗ，Ｔｓｗ′及びディスチャージＭＯ
ＳトランジスタＣｓｗ，Ｃｓｗ′のスイッチ制御を行
う。制御回路ＤＩＶＣＯＮＴは、特に制限されないが、
高電圧Ｖｐｐ１とアドレス信号の最上位アドレスビット
Ａｎを受け、その最上位アドレスビットＡｎの論理値に
したがってトランスファＭＯＳトランジスタＴｓｗ，Ｔ
ｓｗ′及びディスチャージＭＯＳトランジスタＣｓｗ，
Ｃｓｗ′を左右で相補的にスイッチ制御する。例えば、
最上位アドレスビットＡｎが論理１のときは右側のトラ
ンスファＭＯＳトランジスタＴｓｗ′がオン状態で左側
のトランスファＭＯＳトランジスタＴｓｗがオフ状態に
されて、右側のＹ選択回路ＹＳＥＬ′を介して書込みデ
ータが供給される。このとき、右側のディスチャージＭ
ＯＳトランジスタＣｓｗ′はオフ状態で左側のディスチ
ャージＭＯＳトランジスタＣｓｗはオン状態にされる。
最上位アドレスビットＡｎが論理０のときは左側のトラ
ンスファＭＯＳトランジスタＴｓｗがオン状態で右側の
トランスファＭＯＳトランジスタＴｓｗ′がオフ状態に
されて、左側のＹ選択回路ＹＳＥＬを介して書込みデー
タが供給される。このとき、右側のディスチャージＭＯ
ＳトランジスタＣｓｗ′はオン状態で左側のディスチャ
ージＭＯＳトランジスタＣｓｗはオフ状態にされる。左
右のＹ選択回路ＹＳＥＬ，ＹＳＥＬ′の選択動作はＹア
ドレスデコーダＹＡＤＥＣのデコード出力に従うが、前
記最上位アドレスビットＡｎ若しくはこれと同等の信号
によって左右何れかのＹ選択回路ＹＳＥＬ，ＹＳＥＬ′
が活性化され、或は図示しない別の選択回路で書込みデ
ータなどの供給経路を左右何れか一方のＹ選択回路とす
る。尚、トランスファＭＯＳトランジスタＴｓｗ，Ｔｓ
ｗ′をオン状態にする信号電圧は書込みにおいて高電圧
とされ、そのための制御回路ＤＩＶＣＯＮＴの一例は図
４１に示される。図４１における電圧Ｖｐｐ１は後述す
る図５２の電源回路を用いて発生できる。

【０１３１】図４０に示される構成と対比すべき構成と
しては、Ｘアドレスデコーダをワード線の一端側に配置
する構成を挙げることができる。この場合に、ワード線
を最小単位として規定されるメモリブロックのワード線
方向のサイズは図４０の２倍になる。図４０の構成をそ
の構成と比較すると、書込み時における選択ブロックの
ワード線ディスターブ時間の短縮に寄与する。すなわ
ち、図２６を参照すると、書込み時の選択ブロック３０
において、ワード線に高電圧Ｖｐｐが印加され、データ
線に書込み電圧Ｖｐの印加されていないメモリセルがあ
る。このように書込み選択ブロック３０において、ワー
ド線選択状態でデータ線が非選択状態にされるメモリセ
ルでは、コントロールゲートとフローティングゲートと
の間の電位差が大きくなり、これにより、電荷がフロー
ティングゲートからコントロールゲートに放出されて、
メモリセルトランジスタのしきい値を不所望に下げよう
とする。これがワード線ディスターブであり、その状態
が長くなればなる程しきい値が低下していく。したがっ
て、データ線ディスターブと同様に、ワード線ディスタ
ーブ状態の続く時間（ワード線ディスターブ時間）は短
いほうが望ましい。この点において図４０の構成は、書
込みが８ビット単位で行われるという前提に立てば、前
記比較の対象とした構成に比べて、書込み選択ブロック
においてワード線ディスターブ状態にさらされるメモリ
セルの数が半減される。これによってワード線ディスタ
ーブ時間の短縮に寄与する。

【０１３２】図４２にはメモリブロックに冗長ワードを
設けた実施例が示される。同図において夫々のメモリブ
ロックＭＢａ，ＭＢｂには、欠陥ワード線を救済するた
めの冗長ワード線ＷＲａ，ＷＲｂ、冗長データ線ＤＲ、
及び冗長メモリセルＲＣを配置してある。このようにメ
モリブロックＭＢａ，ＭＢｂに冗長ワードを設けておけ
ば、欠陥ワードを救済したとき、その救済された欠陥ワ
ードが属するメモリブロックと同一ブロック内の冗長ワ
ードを用いてその欠陥ワードを救済することができる。
例えば、メモリブロックＭＢａのワードに欠陥がある場
合にそのワードを当該メモリブロックＭＢａ内の冗長ワ
ードＷＲａで救済できる。これにより、欠陥ワードを冗
長ワードで代替しても、その冗長ワードに対しても全く
同じ条件で上記データ線ディスターブ対策を施すことが
できる。また、冗長ワードとしては図４３に示されるよ
うに冗長専用のメモリブロックＭＢｒｄ，ＭＢｒｄ′を
設けることも可能である。

【０１３３】図４４には一部のメモリブロックをワンタ
イムプログラマブル領域化（ＯＴＰ−フラッシュ）する
実施例が示される。ワンタイムプログラマブル領域化と
は、所望のデータの書込みを１回限りにすることをい
う。同図においてメモリブロックＭＢｃ及びメモリブロ
ックＭＢｄがワンタイムプログラマブル領域化されたメ
モリブロックである。ワンタイムプログラマブル領域化
されたメモリブロックＭＢｃ，ＭＢｄそれ自体はその他
のメモリブロックの構成と何等変りない。特定のメモリ
ブロックをワンタイムプログラマブル領域化するには、
当該メモリブロックの書き換えを選択的に抑制できるよ
うにすればよい。例えば、ワンタイムプログラマブル領
域化の対象とされるメモリブロックを指定するための消
去レジスタの指定ビットを不揮発性記憶素子で非選択レ
ベルに強制できるようにすると共に、当該メモリブロッ
クのワード線に書込み電圧を供給する経路を不揮発性記
憶素子で切断できる様にする。これにより、ワンタイム
プログラマブル領域化されたメモリブロックとその他の
メモリブロックは、Ｘアドレスデコーダ、Ｙアドレスデ
コーダ、及びデータ線を共有することができる。このと
き、前記不揮発性記憶素子としてはフラッシュメモリの
メモリセルトランジスタと同様のトランジスタを利用す
るのが最も簡単である。なお、書込み動作において、ワ
ンタイムプログラマブル領域化されたメモリブロックの
ソース線Ｖｓｃ，Ｖｓｄには前記データ線ディスターブ
阻止電圧Ｖｄｄｉを与えて、そのメモリブロックのデー
タ線ディスターブ不良を防止する。このように、部分的
にメモリブロックをワンタイムプログラマブル領域化で
きるようにすれば、一旦書き込んだ後にデータが不所望
に書き換えられてしまうような事態を未然に防止するこ
とができる。例えば、ワンタイムプログラマブル領域化
されたメモリブロックはプログラム保持領域として、或
は改竄を未然に防止する必要性のあるデータ保持領域と
して利用することができる。

【０１３４】図４５には、一部のメモリブロックをワン
タイムプログラマブル領域化する構成に代えて、一部の
メモリブロックをマスクＲＯＭ化する構成が示される。
同図においてメモリブロックＭＢｃ及びメモリブロック
ＭＢｄがマスクＲＯＭ化された領域である。この構成を
採用することにより当該メモリブロックＭＢｃ，ＭＢｄ
に対する書込みは一切不可能にされる。書込み時におい
て、マスクＲＯＭ化されたメモリブロックＭＢｃ，ＭＢ
ｄに対しては、そのワード線に書込み用高電圧が印可さ
れることを禁止すると共に、ソース線Ｖｓｃ，Ｖｓｄを
電圧Ｖｄｄｉなどによってバイアスする。消去時には、
当該メモリブロックＭＢｃ，ＭＢｄの共通ソース線Ｖｓ
ｃ，Ｖｓｄに消去用の高電圧が印可されることを禁止す
る。

【０１３５】〔１９〕メモリブロックのレイアウト構成

【０１３６】図４６にはメモリブロックに対するレイア
ウト構成の一例が示される。同図に示されるレイアウト
構成は、メモリブロックＭＢａとメモリブロックＭＢｂ
との間に前記トランスファゲート回路ＴＧＣを配置して
いない例である。同図においてメモリセルは、ワード線
と一体のコントロールゲート１１と、その下部に分離形
成されたフローティングゲート（ｆｇ）８と、Ｎ型半導
体領域１３及びＰ型半導体領域１４から成るドレイン
と、Ｎ型半導体領域１３及びＮ型半導体領域１５から成
るソースから構成される。各メモリセルは、厚いフィー
ルド絶縁膜４によって相互に分離されている。それぞれ
のワード線ＷＬ０〜ＷＬi+2は相互に分離されて図の横
方向に平行に形成されている。データ線ＤＬ０〜ＤＬ８
は第１層目アルミニウム層（Ａｌ１）のような第１配線
層２３により形成され、それぞれ分離されて、ワード線
と交差的な配置を以って図の縦方向に平行に設けられて
いる。データ線はコンタクト（ＣＯＮＴ）２２を介し
て、隣接するメモリセルに共通のドレインに接続され
る。メモリセルのソースはワード線に平行なＮ型半導体
領域１３及び１５によって構成されており、８ビット毎
にコンタクト２２を介して第１配線層２３によって構成
されるソースラインＳＬに接続されている。このソース
ラインＳＬはデータ線ＤＬ０〜ＤＬ８に平行である。そ
れぞれのメモリブロック内のソースラインＳＬはブロッ
ク端で切断され、隣接メモリブロックのソースラインＳ
Ｌと分離されている。これに対してデータ線ＤＬ０〜Ｄ
Ｌ８は隣接ブロックを貫通して延在している。一つのメ
モリブロック内のそれぞれのソースラインＳＬは、ブロ
ック端でスルーホール（ＴＣ）２５を介して第２層目ア
ルミニウム層のような第２配線層（Ａｌ２）から成る共
通ソースラインＳＡ，ＳＢに接続される。共通ソースラ
インＳＡ，ＳＢはワード線と平行に、フィールド酸化膜
４の下に配置されている。このようにして各メモリブロ
ック単位でソースラインが分離される。尚、共通ソース
ラインＳＡ，ＳＢはブロック端の両側に配置したり、或
はメモリブロックの中央部に配置したりすることも可能
である。また、図示はしないが、それぞれのワード線は
１６ビット毎にワード線の上部に配置された第２配線層
２６にシャントされて、ワード線の遅延成分を低減して
いる。

【０１３７】図４７にはメモリブロック間にトランスフ
ァゲート回路を設けたときのレイアウト構成例が示され
る。トランスファゲート回路は、隣接メモリブロックＭ
Ｂａ，ＭＢｂの夫々の共通ソースラインＳＡ，ＳＢの間
に、第１導体層８をゲート電極とする高耐圧Ｎチャンネ
ル型ＭＯＳトランジスタとしてのトランスファＭＯＳト
ランジスタＴ０〜Ｔ８を配置して構成される。この場合
に、データ線はメモリブロックＭＢａとメモリブロック
ＭＢｂの隣接端部で切断されている。相互に切断端部が
対向する一方のデータ線の切断端部はコンタクト２２を
介してトランスファＭＯＳトランジスタＴ０〜Ｔ８のド
レインに接続され、他方データ線の切断端部はコンタク
ト２２を介してトランスファＭＯＳトランジスタＴ０〜
Ｔ７のソースに接続される。対向する夫々のメモリブロ
ックの端に位置するメモリセルはダミーセルとして利用
され、この例では、ソースをフローティングにしてい
る。図４８には前記図４７の構成に対してダミーセルの
ドレインをフローティングにした構成が示されている。

【０１３８】図４９にはトランスファＭＯＳトランジス
タＴ０〜Ｔ７のサイズを実質的に大きくしたレイアウト
構成例が示される。この例では、トランスファＭＯＳト
ランジスタＴ０〜Ｔ７のゲート幅を増やして、そのトラ
ンスファＭＯＳトランジスタＴ０〜Ｔ７によるデータ線
電位の低下を防止している。すなわち、図４９の例では
メモリブロックＭＢａ側にトランスファＭＯＳトランジ
スタＴ０，Ｔ２，Ｔ４，Ｔ６をワード線に平行に配置
し、メモリブロックＭＢｂ側にはトランスファＭＯＳト
ランジスタＴ１，Ｔ３，Ｔ５，Ｔ７をワード線に平行に
配置する。そして、メモリブロックＭＢｂ側から延在す
るデータ線ＤＬ０はトランスファＭＯＳトランジスタＴ
１の上を通過してトランスファＭＯＳトランジスタＴ０
に結合され、メモリブロックＭＢａ側から延在するデー
タ線ＤＬ０はトランスファＭＯＳトランジスタＴ０に結
合される。メモリブロックＭＢａ側から延在する隣のデ
ータ線ＤＬ１はトランスファＭＯＳトランジスタＴ０の
上を通過してトランスファＭＯＳトランジスタＴ１に結
合され、メモリブロックＭＢｂ側から延在するデータ線
ＤＬ１はトランスファＭＯＳトランジスタＴ１に結合さ
れる。その他のトランスファＭＯＳトランジスタも同様
にしてデータ線に結合される。トランスファＭＯＳトラ
ンジスタの縦積み個数は上述の２個に限定されず、最大
ではソースラインＳＬ間のデータ線の数だけ縦積みでき
る。

【０１３９】〔２０〕データ線ディスターブ対策を施し
たフラッシュメモリの全体

【０１４０】図５０にはワード線単位で複数メモリブロ
ック化され且つデータ線ディスターブ対策が施されたフ
ラッシュメモリ全体の一実施例ブロック図が示される。
同図に示されるフラッシュメモリはマイクロコンピュー
タに内蔵される。同図において２１０は前記図１１など
で説明した２層ゲート構造の絶縁ゲート型電界効果トラ
ンジスタによって構成されたメモリセルをマトリクス配
置したメモリアレイである。このメモリアレイＡＲＹは
図２５で説明した構成と同様に、メモリセルのコントロ
ールゲートはそれぞれ対応するワード線に接続され、メ
モリセルのドレイン領域はそれぞれ対応するデータ線に
接続され、メモリセルのソース領域はワード線を単位と
して規定されるメモリブロックＭＢ１〜ＭＢｎ毎に共通
のソース線ＳＬ１〜ＳＬｎに接続されている。各メモリ
ブロックのソース線ＳＬ１〜ＳＬｎは、夫々個別的に消
去回路ＥＲＳ１〜ＥＲＳｎに接続される。同図において
ｎ個のメモリブロックＭＢ１〜ＭＢｎが示されている
が、それらのメモリブロックは、例えば前記図１８に示
されるように、相対的にそれぞれの記憶容量が大きな７
個の大メモリブロック（大ブロック）ＬＭＢ０乃至ＬＭ
Ｂ６と、相対的にそれぞれの記憶容量が小さな８個の小
メモリブロック（小ブロック）ＳＭＢ０乃至ＳＭＢ７と
に分割することができる。前記大メモリブロックはプロ
グラム格納領域又は大容量データ格納領域などに利用さ
れる。小メモリブロックは小容量データ格納領域などに
利用される。

【０１４１】図５０において２００はアドレスバッファ
及びアドレスラッチ回路であり、その入力はマイクロコ
ンピュータの内部アドレスバスに結合される。２０１は
アドレスバッファ及びアドレスラッチ回路２００にラッ
チされたロウアドレス信号（Ｘアドレス信号）を解読し
てワード線を駆動するＸアドレスデコーダ（ＸＡＤＥ
Ｃ）である。例えば、データ読出し動作においてＸアド
レスデコーダ２０１は５Ｖのような電圧で所定のワード
線を駆動し、データの書込み動作では１２Ｖのような高
電圧で所定のワード線を駆動する。データの消去動作で
はＸアドレスデコーダ２０１の全ての出力は０Ｖのよう
な低い電圧レベルにされる。２０２は前記アドレスバッ
ファ及びアドレスラッチ回路２０１にラッチされたＹア
ドレス信号を解読するＹアドレスデコーダ（ＹＡＤＥ
Ｃ）である。２０３はＹアドレスデコーダ２０２から出
力されるデータ線選択信号に従ってデータ線を選択する
Ｙ選択回路（ＹＳＥＬ）である。データ線とＹ選択回路
との関係は前記図２５で説明したように１メモリマット
が１Ｉ／Ｏに対応される。特に制限されないが前記メモ
リアレイは１６メモリマットに分割されている。このと
き夫々のメモリブロックＭＢ１〜ＭＢｎは１６個のメモ
リマットにまたがっている。２０４は、データ読出し動
作においてＹ選択回路２０３で選択されたデータ線から
の読出し信号を増幅するセンスアンプ（ＳＡＭＰ）であ
る。本実施例に従えば、各メモリマットからの出力ビッ
トに対応して１６個の増幅回路を含んで構成される。２
０５はセンスアンプ２０４の出力を保持するデータ出力
ラッチ（ＤＯＬＡＴ）である。２０６はデータ出力ラッ
チ２０５が保持するデータを外部に出力するためのデー
タ出力バッファ（ＤＯＢＵＦＦ）である。データ出力バ
ッファ２０６の出力はマイクロコンピュータの１６ビッ
ト内部データバスにビット対応で結合される。この例に
従えば、読出しデータは最大２バイトとされる。２０７
は外部から供給される書込みデータを取り込むためのデ
ータ入力バッファ（ＤＩＢＵＦＦ）である。データ入力
バッファ２０７から取り込まれたデータはデータ入力ラ
ッチ（ＤＩＬＡＴ）２０８に保持される。データ入力ラ
ッチ２０８に保持されたデータが”０”のとき、書込み
回路（ＷＲＩＴ）２０９はＹ選択回路２０３で選択され
たデータ線に書込み用高電圧を供給する。この書込み用
高電圧はＸアドレス信号に従ってコントロールゲートに
高電圧が印加されるメモリセルのドレインに供給され、
これによって当該メモリセルが書込みされる。

【０１４２】前記消去回路ＥＲＳ１〜ＥＲＳｎは、指定
されたメモリブロックのソース線に消去用高電圧を供給
してメモリブロックの一括消去を行う。どの消去回路に
消去動作をさせるかは、消去ブロック指定レジスタ２３
１の設定ビットによって制御される。消去ブロック指定
レジスタ２３１は図１９で説明したレジスタＭＢＲＥＧ
１，ＭＢＲＥＧ２に対応される。書込み時において消去
回路ＥＲＳ１〜ＥＲＳｎは、図２６で説明したように、
書込み選択ブロックに対してはそのソース線にグランド
電位ＧＮＤを与えられるが、書込み非選択ブロックのソ
ース線には、データ線ディスターブ阻止電圧Ｖｄｄｉを
与える。この制御は書込み時非選択ブロック指定回路２
３０が行う。書込み時非選択ブロック指定回路２３０
は、アドレスバッファ及びアドレスラッチ回路２００か
ら出力されるＸアドレス信号を受け、これをデコードし
て、書込み時における選択ブロックを判定し、書込み選
択ブロックの消去回路にはグランド電位ＧＮＤの印加を
指示し、書込み非選択ブロックの消去回路にはデータ線
ディスターブ阻止電圧Ｖｄｄｉの印加を指示する。

【０１４３】図５０において２４０は、フラッシュメモ
リＦＭＲＹにおけるデータ読出し動作のタイミング制
御、及び書込み消去のための各種タイミングや電圧の選
択制御などを行う制御回路である。

【０１４４】図５１には前記制御回路２４０の一例が示
される。この制御回路２４０は、電源回路２４１、メモ
リ・リード・ライト制御回路２４２、レジスタ制御回路
２４３、及び制御レジスタ２４４を有する。制御レジス
タ２４４は図１９で説明したプログラム／イレーズ制御
レジスタＰＥＲＥＧなどを有する。制御レジスタ２４４
から出力される消去信号Ｅ、書込み信号Ｗ、消去ベリフ
ァイ信号ＥＶ、書込みベリファイ信号ＷＶは、前記プロ
グラム／イレーズ制御レジスタＰＥＲＥＧのＥビット、
Ｐビット、ＥＶビット、ＰＶビットに対応される。図１
９で説明したように消去・書き込動作は、プログラム／
イレーズ制御レジスタＰＥＲＥＧの設定内容にしたがっ
て制御される。前記レジスタ制御回路２４３は、コント
ロールバスを介して供給されるリード・ライト信号Ｒ／
Ｗ１などに基づいて、前記制御レジスタ２４４に含まれ
るプログラム／イレーズ制御レジスタＰＥＲＥＧ、及び
消去ブロック指定レジスタ２３１（ＭＢＲＥＧ１，ＭＢ
ＲＥＧ２）のリード・ライト制御を行う。前記メモリ・
リード・ライト制御回路２４２は、コントロールバスを
介して供給されるリード・ライト信号Ｒ／Ｗ２などに基
づいて、データ入力バッファ２０７、データ入力ラッチ
回路２０８、データ出力バッファ２０６、データ出力ラ
ッチ回路２０５、アドレスバッファ及びアドレスラッチ
回路２００の動作を制御すると共に、前記電源回路２４
１の動作を制御する。電源回路２４１は、５Ｖのような
電源電圧Ｖｃｃと１２Ｖのような高電圧Ｖｐｐを受け、
制御レジスタ２４４に含まれるプログラム／イレーズ制
御レジスタＰＥＲＥＧの設定ビット並びにメモリ・リー
ド・ライト制御回路２４２の出力制御信号にしたがっ
て、電圧Ｖｐｐ１，ＶｐｐＳ，Ｖｃｃ１を形成する。

【０１４５】図５２には前記電源回路２４１の一例回路
図が示される。この電源回路２４１は、基準電圧発生回
路２４１０、デコーダ駆動電源回路２４１１、ソース回
路駆動電源回路２４１２、及びセンスアンプ駆動電源回
路２４１３によって構成される。基準電圧発生回路２４
１０は、高電圧を抵抗分圧して基準電圧Ｖ１及びＶ２を
発生する。デコーダ駆動電源回路２４１１は、フラッシ
ュメモリの動作状態に応じてワード線の駆動電圧を決定
するための電圧Ｖｐｐ１を発生する。フラッシュメモリ
の動作状態は、前記制御レジスタ２４４やメモリ・リー
ド・ライト制御回路２４２からの制御信号２４１４によ
って伝達され、これによって内部のスイッチ回路が制御
されて電圧Ｖｐｐ１の値が動作状態に応じて最適化され
る。内部の動作状態に対する電圧Ｖｐｐ１の出力波形の
一例は図５３に示される。尚、デコーダ駆動電源回路２
４１１はしきい値に対する電源電圧Ｖｃｃの低下を検出
する検出回路２４１５と、電源電圧Ｖｃｃの低下が検出
されたときにその電源電圧を昇圧する昇圧回路２４１６
とを有している。この昇圧電圧は、低電圧動作時におけ
る読出し動作のときに利用される。ソース回路駆動電源
回路２４１２はソース線の駆動などに利用される電圧Ｖ
ｐｐＳを制御信号２４１４に従って発生する。センスア
ンプ駆動電源回路は２４１３はセンスアンプの駆動電圧
などに利用される電圧をＶｃｃ１を制御信号２４１４に
したがって発生する。フラッシュっメモリの内部状態に
対する前記電圧ＶｐｐＳ及びＶｃｃ１の電圧波形は図５
３に示される。

【０１４６】図５４の（Ａ）には前記Ｘアドレスデコー
ダ２０１の一例が示される。同図にはワード線１本分に
対応される構成が代表的に示される。Ｘアドレス信号は
プリデコーダ２０１０とその出力をデコードするデコー
ド部２０１１と、デコード部２０１１の出力に基づいて
ワード線を駆動する駆動部２０１２から成る。プリデコ
ーダ２０１０及びデコード部２０１１は５Ｖ系のような
電源電圧Ｖｃｃで動作される。駆動部２０１２は前記電
圧Ｖｐｐ１のような電圧で駆動される高圧駆動系とされ
る。２０１３は５Ｖ系と高圧系を分離するため高耐圧Ｎ
チャンネル型ＭＯＳトランジスタである。

【０１４７】ここで図３３〜図３６で説明したようなト
ランスファゲート回路ＴＧＣを採用する場合、前記大メ
モリブロックＬＭＢ０乃至ＬＭＢ６は図５０のメモリブ
ロックＭＢ１〜ＭＢ７に対応され、小メモリブロックＳ
ＭＢ０乃至ＳＭＢ７は図５０のメモリブロックＭＢ８〜
ＭＢｎに対応される。そしてトランスファゲート回路Ｔ
ＧＣは図５０において、特に図示はしないが、メモリブ
ロックＭＢ７とＭＢ８の間に配置される。図５４の
（Ｂ）にはそのトランスファゲート回路ＴＧＣのスイッ
チ信号ＤＴを生成する選択回路２５０の一例が示され
る。選択回路２５０は、前記電圧Ｖｐｐ１、アドレス信
号、書込み信号を受け、大メモリブロックに対する書込
みに際して前記トランスファゲート回路ＴＧＣをカット
・オフする。すなわち、信号ＤＴは、特に制限されない
が、大メモリブロックの書込みに際してはグランド電位
に対応される０Ｖ、それ以外は電圧Ｖｐｐ１にされる。

【０１４８】図５５には前記消去回路の一例が示され、
図５６にはその動作タイミングチャートが示される。消
去回路ＥＲＳ１〜ＥＲＳｎには前記電圧ＶｐｐＳと電源
電圧Ｖｄｄが動作電圧として供給される。同図に示され
る信号Ｅ／Ｗ＊は書込み又は消去時に０レベルにされる
信号である。図５５の消去回路に供給される消去ブロッ
ク指定レジスタからのビットが１レベル（消去指定レベ
ル）のとき、消去信号Ｅも１レベルになって、ソース線
への供給電圧Ｖｓは前記電圧ＶｐｐＳにされる。消去時
における電圧ＶｐｐＳは図５３でも説明したとおりＶｐ
ｐとされる。これにより、一括消去選択ブロックではメ
モリセルの一括消去が行われる。図５５の消去回路に供
給される書込み時非選択ブロック指定回路からの制御信
号が１レベル（書込み時非選択ブロックの指示レベル）
のとき、書込み信号Ｗも１レベルになって、ソース線へ
の供給電圧Ｖｓは前記電圧ＶｐｐＳにされる。書込み時
における電圧ＶｐｐＳは３．５Ｖのようなデータ線ディ
スターブ阻止電圧Ｖｄｄｉとされる。これにより、書込
み時における非選択ブロックではデータ線ディスターブ
が阻止される。

【０１４９】図５７には図５０に示されるフラッシュメ
モリにおける一連の消去関連動作のタイミングチャート
が示され、図５８には図５０に示されるフラッシュメモ
リにおける一連の書込み関連動作のタイミングチャート
が示される。夫々のタイミングチャートを説明する前
に、先ずそれらの図に示される制御信号について説明す
る。理解を容易化するために必要であると考えられるの
で、ここでの説明では図１７の説明と一部重複する内容
がある。制御信号ＦＬＭは、フラッシュメモリＦＭＲＹ
の動作モードを指定する信号であり、その”０”が第１
動作モードを指定し、”１”が第２動作モードを指定す
る。この信号ＦＬＭは、例えば前記モード信号ＭＤ０乃
至ＭＤ２に基づいて形成される。制御信号ＭＳ−ＦＬＮ
は、フラッシュメモリＦＭＲＹの選択信号であり、そ
の”０”が選択を指示し、”１”が非選択を指示する。
制御信号ＭＳ−ＭＩＳＮは、プログラム／イレーズ制御
レジスタＰＥＲＥＧと消去ブロック指定レジスタＭＢＲ
ＥＧ１，ＭＢＲＥＧ２などの内部レジスタの選択信号で
ある。何れを選択するかはアドレス信号ＰＡＢｍによっ
て決定される。Ｍ２ＲＤＮはメモリリードストローブ信
号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤ
Ｎはフラッシュメモリ内蔵レジスタのリード信号、ＭＷ
ＲＮはフラッシュメモリ内蔵レジスタのライト信号であ
る。尚、メモリライトストローブ信号Ｍ２ＷＲＮは、メ
モリセルに書込むべきデータをデータ入力ラッチ回路Ｄ
ＩＬＡＴに書込むためのストローブ信号とみなされる。
メモリセルへの実際の書込みは前記プログラム／イレー
ズ制御レジスタＰＥＲＥＧのＰビットをセットすること
によって開始される。

【０１５０】消去に関する一連の動作は図５７に示され
るようにセットアップイレーズ、イレーズ、イレーズベ
リファイに大別される。セットアップイレーズは、一括
消去すべきメモリブロックを指定するためのデータを消
去ブロック指定レジスタに書き込む動作と、プログラム
／イレーズ制御レジスタＰＥＲＥＧのＥビットに論理１
のビット（フラグ）を書き込む動作とされる。イレーズ
はメモリブロックの一括消去動作であり、Ｅビットに１
をセットすることによって開始される。消去動作の具体
的な処理手順は図２３で説明した内容と同じである。イ
レーズベリファイはＥビットのクリアによって開始さ
れ、図２３で説明した内容に従って、先頭アドレスから
バイト単位で順次ベリファイが行われる。

【０１５１】書込みに関する一連の動作は図５８に示さ
れるようにセットアッププログラム、プログラム、プロ
グラムベリファイに大別される。セットアッププログラ
ムは、書き込むべきデータをデータ入力ラッチ回路に書
き込む動作と、書き込すべきメモリアドレスをアドレス
バッファ及びアドレスラッチ回路に誇示させる動作と、
プログラム／イレーズ制御レジスタＰＥＲＥＧのＰビッ
トに論理１のビット（フラグ）を書き込む動作とされ
る。プログラムは、データ入力ラッチ回路に書き込んだ
データにしたがって、ラッチしたアドレスで指定される
メモリセルを書き込する動作であり、Ｐビットに１をセ
ットすることによって開始される。書込み動作の具体的
な処理手順は図２２で説明した内容と同じである。プロ
グラムベリファイはＰビットのクリアによって開始さ
れ、図２２で説明した内容に従って、先頭アドレスから
バイト単位で順次ベリファイが行われる。

【０１５２】図５７、図５８に示される動作タイミング
は、第１動作モード及び第２動作モードの何れにおいて
も基本的に同じであり、前記項目〔３〕及び〔４〕で説
明した手法を採用することができる。また、汎用ＰＲＯ
Ｍライタを用いて書き換えを行うとき、予めマイクロコ
ンピュータ内蔵のマスクＲＯＭなどに用意した書き換え
支援制御プログラムを利用してマイクロコンピュータ内
蔵のＣＰＵやその他のロッジクに一部の処理を負担させ
ることも可能である。図５０に示されるフラッシュメモ
リは、図１乃至図４で説明したマイクロコンピュータＭ
ＣＵに適用することができることはいうまでもなく、ま
た、単体のフラッシュメモリチップとしても構成するこ
とができる。

【０１５３】〔２１〕フラッシュメモリの製造方法

【０１５４】図５９乃至図６５にはフラッシュメモリを
若しくはこれを内蔵するマイクロコンピュータを構成す
るための各種トランジスタの製造過程におけるデバイス
の縦断面が示される。各図に示されるトランジスタは、
図の左側から順番に、フラッシュメモリのメモリセルト
ランジスタ、フラッシュメモリの書込み消去に使用する
高耐圧ＮＭＯＳ及びＰＭＯＳ、ＣＰＵ等の周辺ロジック
を形成するロジック系ＮＭＯＳ及びＰＭＯＳ、フラッシ
ュメモリの書込み消去又は読出し時の基準電圧発生に使
用するツェナーダイオードの６種類とされる。

【０１５５】（Ａ）；図５９の（Ａ）に示される工程 Ｐ型半導体基板１の一主面に公知技術によりＮ型ウェ
ル２、Ｐ型ウェル３を形成する。

【０１５６】（Ｂ）；図５９の（Ｂ）に示される工程 公知技術により厚いフィールド絶縁膜４と略同一工程
でＰ型チャネルストッパー層５を形成する。 そして、高耐圧のＮＭＯＳ（Ｎチャンネル型ＭＯＳト
ランジスタ）及びＰＭＯＳ（Ｐチャンネル型ＭＯＳトラ
ンジスタ）の第１ゲート絶縁膜６を形成する。ゲート絶
縁膜６は熱酸化法により８５０〜９５０°Ｃの温度で３
０〜５０ｎｍとなるように形成する。

【０１５７】（Ｃ）；図５９の（Ｃ）に示される工程 ホトレジスト等をマスクにしてフラッシュメモリ形成
領域の前記第１のゲート絶縁膜６を除去し、Ｐ型半導体
基板１の表面を露出させる。

【０１５８】（Ｄ）；図６０に示される工程 熱酸化法により８００〜８５０°Ｃの温度で１０ｎｍ
程度の絶縁膜を形成する。 そして、で説明した絶縁膜をウェットエッチングに
より除去する。これにより、前記（Ｃ）のホトレジス
ト等のマスク除去時に、フラッシュメモリ形成領域のＰ
型半導体基板１の表面露出部に付着又は侵入した汚染を
除去することができる。 新たに、フラッシュメモリのトンネル絶縁膜７を形成
する。トンネル絶縁膜７は熱酸化法により８００〜８５
０°Ｃの温度で８〜１２ｎｍとなるように形成する。こ
のとき、第１ゲート絶縁膜６は前記（Ｄ）〜の工程
を通過するので、２０〜４０ｎｍの膜厚になる。 次に、フラッシュメモリのフローティングゲート電極
と高耐圧ＮＭＯＳ及びＰＭＯＳのゲート電極となる第１
導体層８を形成する。第１導体層８は６４０°程度の温
度で堆積した２００ｎｍ程度の膜厚の多結晶シリコン
に、熱拡散でリンを拡散してρｓ＝６０〜１００Ω／□
となるように形成する。フラッシュメモリの消去バラツ
キを低減するためには、多結晶シリコンの粒径を小さく
することが必要であり、熱拡散の温度を９００°Ｃ以下
にして、粒径を０．１μｍ以下にする。

【０１５９】（Ｅ）；図６１に示される工程 フラッシュメモリのフローティングゲート電極とコン
トロールゲート電極の間の層間絶縁膜９を形成する。層
間絶縁膜９は、酸化シリコン膜と窒化シリコン膜の積層
膜であり、第１導体層８側から、酸化シリコン膜／窒化
シリコン膜の２層膜と、酸化シリコン膜／窒化シリコン
膜／酸化シリコン膜／窒化シリコン膜の４層膜である。
ここで、第１導体層８上部の前記酸化シリコン膜は熱拡
散により８５０〜９５０°の温度で１０〜２０ｎｍの膜
厚に形成する。前記酸化シリコン膜上部の窒化シリコン
膜はＣＶＤ法により２０〜３０ｎｍの膜厚に形成する。
前記４層膜の場合に前記窒化シリコン膜の酸化シリコン
膜は熱酸化法により９００〜９５０°の温度で２〜５ｎ
ｍの膜厚に形成する。そして前記２〜５ｎｍの酸化シリ
コン膜上部の窒化シリコン膜はＣＶＤ法により１０〜１
５ｎｍの膜厚に形成される。上記２層膜と４層膜の全膜
厚は、酸化シリコン膜換算で２０〜３０ｎｍとなるよう
に形成する。 ホトレジスト等をマスクにして、ロジック系ＮＭＯＳ
及びＰＭＯＳとツェナーダイオード形成領域の前記層間
絶縁膜９を除去する。 前記補とレジスタ等のマスクを除去する。 前記層間絶縁膜９の最上部の窒化シリコン膜をマスク
にして、ウェットエッチングにより、ロジック系ＮＭＯ
Ｓ及びＰＭＯＳとツェナーダイオード形成領域の前記第
１ゲート絶縁膜を除去し、Ｐ型半導体基板１の表面を露
出する。

【０１６０】（Ｆ）；図６２に示される工程 前記（Ｄ）と同様の手法により、表面露出部に付
着又は侵入した汚染を除去する。このとき、熱酸化法に
より８００〜８５０°Ｃで１０〜２０ｎｍの絶縁膜を形
成する。 そして、ロジック系ＮＭＯＳ及びＰＭＯＳのゲート絶
縁膜となる第２ゲート絶縁膜１０を形成する。第２ゲー
ト絶縁膜１０は熱酸化法により８００〜８５０°Ｃのウ
エット雰囲気で１０〜２０ｎｍの膜厚に形成する。 次に、フラッシュメモリのコントロールゲート電極と
ロジック系ＮＭＯＳ及びＰＭＯＳのゲート電極となる第
２導体層１１を形成する。第２導体層は下側から順次、
多結晶シリコン膜／高融点金属シリサイド膜／酸化シリ
コン膜の積層構造となっている。ここで、前記多結晶シ
リコン膜は、６４０°Ｃ程度の温度で堆積した１００〜
２００ｎｍの膜厚の多結晶シリコンに９００°Ｃ以下の
熱拡散でリンを拡散したρｓ＝６０〜１００Ω／□の膜
を用いる。前記高融点金属シリサイド膜は、ＣＶＤ法又
はスパッタ法で形成したＷＳｉｘ膜（ｘ＝２．５〜３．
０）であり、１００〜１５０ｎｍの膜厚で、熱処理後に
ρｓ＝２〜１５Ω／□となるように形成する。前記酸化
シリコン膜は、ＣＶＤ法で１００〜１５０ｎｍの膜厚に
形成する。この酸化シリコン膜は実際のコントロールゲ
ート電極またはゲート電極となる多結晶シリコン膜／高
融点金属シリサイド膜の保護膜であり、イオン注入ある
いはドライエッチング等のダメージから高融点金属を保
護する。 ホトレジスト等をマスクとして、ドライエッチングに
よりフラッシュメモリのコントロールゲート電極１１／
層間絶縁膜９／フローティングゲート電極８を自己整合
的に形成する。 前記のドライエッチングによりダメージを受けたト
ンネル絶縁膜７を第１導体層８、第２導体層１１をマス
クにしてウェットエッチングにより除去し、フラッシュ
メモリのソース及びドレイン形成領域のＰ型半導体基板
１の表面を露出する。 そして、絶縁膜１２を全面に形成する。絶縁膜１２は
保護膜であり、ＣＶＤ法により、酸化シリコン膜を１０
〜２０ｎｍの膜厚で形成する。 第２導体層１１をマスクにして、フラッシュメモリの
ソース及びドレイン領域にＮ型半導体領域１３とＰ型半
導体層１４を形成する。ここで、前記Ｎ型半導体領域１
３は、イオン注入法によりヒ素を５０〜８０ｋｅｖの加
速エネルギーで１×１０１５ｃｍ−２程度注入して形成
する。前記Ｐ型半導体層１４は、イオン注入法によりボ
ロンを２０〜６０ｋｅｖの加速エネルギーで１×１０１
３〜１×１０１４ｃｍ−２注入して形成する。

【０１６１】（Ｇ）；図６３に示される工程 ホトレジスト等をマスクにして、ドライエッチングに
よりロジック系ＮＭＯＳ及びＰＭＯＳのゲート電極を形
成する。このとき、フラッシュメモリ領域はマスクで覆
われているのでエッチングされない。また高耐圧のＮＭ
ＯＳ及びＰＭＯＳそしてツェナーダイオード形成領域の
第２導体層１１を除去する。 ホトレジスト等のマスクを除去した後、９００〜９５
０°Ｃ程度の熱処理により、第２導体層１１の高融点金
属シリサイドを低抵抗化（ρｓ＝２〜１５Ω／□）とす
る。 次に、ホトレジスト等をマスクにして、フラッシュメ
モリのソース領域にＮ型半導体領域１５を形成する。Ｎ
型半導体領域１５はイオン注入法によりリンを加速エネ
ルギー５０〜８０ｋｅｖで５×１０１５ｃｍ−２程度注
入して形成する。 そして、９５０°Ｃ程度で３０分〜２時間程度の熱処
理によりＮ型半導体領域１５を熱拡散させ、ソース領域
のＰ型半導体層１４を覆ってしまう。これによりドレイ
ン領域は、Ｎ型半導体領域１３としきい値制御及び書込
み効率向上用のＰ型半導体層１４の２重構造となる。ソ
ース領域は、ヒ素によるＮ型半導体領域１３と消去時の
ソース耐圧向上のためのリンによるＮ型半導体領域１５
の２重構造となる。なお、消去法として、フラッシュメ
モリのコントロールゲート電極１１にＰ型半導体基板１
に対して負バイアスを印加し、フローティングゲート電
極８の下部のチャネル領域全面で行うセクタ消去の場合
には、ソース側のＮ型半導体領域１５の形成は不要であ
る。 ホトレジスト等をマスクにして、イオン注入法により
リンを加速エネルギー５０ｋｅｖで２〜４×１０１３ｃ
ｍ−２注入し、Ｎ型半導体領域１６を形成する。 全面に、イオン注入法により、ボロンを加速エネルギ
ー１５ｋｅｖで１〜２×１０１３ｃｍ−２注入し、Ｐ型
半導体領域１７を形成する。ＮＭＯＳ領域にもボロンが
注入されるが、リンの濃度が高いので、実質的にＮ型半
導体として働く。

【０１６２】（Ｈ）；図６４に示される工程 ＣＶＤ法により全面に酸化シリコン膜を形成した後、
ドライエッチングによりサイドウォール１８を形成す
る。 ホトレジスト等をマスクにしてイオン注入法により、
ヒ素を加速エネルギー６０ｋｅｖで１〜５×１０１５ｃ
ｍ−２注入し、Ｎ型半導体領域１９を形成すると共に、
ボロンを加速エネルギー１５ｋｅｖで１〜２×１０１５
ｃｍ−２注入し、Ｐ型半導体領域２０を形成する。ツェ
ナーダイオードはＮ型半導体領域１９とＰ型半導体領域
２０とから形成され、３〜４Ｖのツェナー電圧になる。

【０１６３】（Ｉ）；図６５に示される工程 絶縁膜２１を形成する。絶縁膜２１はＣＶＤ法による
１５０ｎｍ程度の膜厚の酸化シリコン膜と４００〜５０
０ｎｍの膜厚のＢＰＳＧ膜で形成する。 コンタクトホール２２で形成した後、第配線層２３を
形成する。第１配線層２３は高融点金属シリサイドとア
ルミニウムとの積層膜で形成する。第１配線層２３はフ
ラッシュメモリのデータ線、ソース線としても使用され
る。 第１配線層２３上部に絶縁膜２４を形成する。絶縁膜
２４はプラズマＣＶＤ法で形成した酸化シリコン膜／ス
ピン・オン・グラス膜／プラズマＣＶＤ法で形成した酸
化シリコン膜の積層膜である。 スルーホール２５を形成した後、第２配線層２６を形
成する。第２配線層２６は第１配線層２３と同様の膜構
造である。第２配線層２６はフラッシュメモリのワード
線となる第２導体層１１のシャントに使用されている。 ファイナルパッシベーション膜２７を形成して完成す
る。ファイナルパッシベーション膜２７はＣＶＤ法又は
プラズマＣＶＤ法で形成した酸化シリコン膜とプラズマ
ＣＶＤ法で形成した窒化シリコン膜の積層膜である。

【０１６４】〔２２〕セクタ消去に対応する半導体基板
／ウェルの構造

【０１６５】フラッシュメモリの消去手法としては図６
６に示される電圧条件が考えられる。このとき、セクタ
消去（半導体基板に対しコントロールゲート電極に負バ
イアスを印加）を採用するときに、負バイアスの発生が
回路的に複雑な場合、コントロールゲート電極＝ＧＮ
Ｄ、基板部＝正バイアスとして、実効的に負バイアス消
去を行うことができる。このときは、フラッシュメモリ
セルの形成領域の基板部の分離が必要になる。そのため
の半導体基板及びウェル構造を図６７乃至図６９にした
がって夫々説明する。

【０１６６】（Ａ）；図６７に示される構造 Ｎ型半導体基板１０１の一主面にＮ型ウェル２、Ｐ型ウ
ェル３を形成して分離を行う。そのためには、図６７に
示されるように、Ｐ型半導体基板１の代わりにＮ型半導
体基板１０１を使用する。 （Ｂ）；図６８に示される構造 ２重ウェル構造（Ｐ型ウェル３／Ｎ型ウェル２／Ｐ型半
導体基板１）により分離する。この場合には、 Ｐ型半導体基板１の一主面にＮ型ウェル２を形成す
る。このとき、フラッシュメモリ形成領域にもＮ型ウェ
ル２を形成し、さらに、 Ｎ型ウェル２よりも浅くなるようにＰ型ウェル３を形
成する。（Ｃ）；図６９に示される構造 ２重ウェル構造（Ｐ型ウェル３／Ｎ型ウェル１０２／Ｐ
型半導体基板１）により分離する。この場合には、 Ｐ型半導体基板１の一主面のフラッシュメモリ形成領
域に深いＮ型ウェル１０２を形成し、 それ以下の製造方法としては図６７の場合と同じとす
る。

【０１６７】上記実施例によれば以下の作用効果があ
る。

【０１６８】（１）マイクロコンピュータＭＣＵを所要
のシステムに実装する前のような段階で最初に当該マイ
クロコンピュータＭＣＵが内蔵するフラッシュメモリＦ
ＭＲＹに情報を書き込むようなときは、第２動作モード
を指定することにより、ＰＲＯＭライタＰＲＷのような
外部書込み装置の制御によって能率的に情報の書込みを
行うことができる。また、マイクロコンピュータＭＣＵ
に第１動作モードを指定することにより、当該マイクロ
コンピュータＭＣＵがシステムに実装された状態でその
フラッシュメモリＦＭＲＹの記憶情報を書換えることが
できる。このとき、一括消去機能により書換え時間の短
縮を図ることができる。

【０１６９】（２）フラッシュメモリＦＭＲＹにおける
一括消去可能な単位として相互に記憶容量の相違される
複数個のメモリブロック（ＬＭＢ，ＳＭＢ）を設けてお
くことにより、夫々のメモリブロックにはその記憶容量
に応じて例えばプログラム、データテーブル、制御デー
タなどを保持させることができる。すなわち、相対的に
情報量の大きなデータは相対的に記憶容量の大きなメモ
リブロックに、相対的に情報量の小さなデータは相対的
に記憶容量の小さなメモリブロックに書き込んでおくこ
とができる。換言すれば、記憶すべき情報量に見合う記
憶容量のメモリブロックを利用することができる。した
がって、プログラム領域にはちょうど良いがデータ領域
には消去単位が大きすぎて使いにくかったりする事態を
防止することができる。また、フラッシュメモリの保持
情報の一部書換えのために所要のメモリブロックを一括
消去しても、実質的に書換えを要しない情報群も併せて
消去した後で再び書き戻すと言うような無駄を極力防止
することができる。

【０１７０】（３）複数個のメモリブロックのうち内蔵
ＲＡＭの記憶容量以下に設定されたメモリブロックを設
けておくことにより、内蔵ＲＡＭをメモリブロック書換
えのための作業領域若しくはデータバッファ領域として
利用できるようになる。

【０１７１】（４）上記（３）において、マイクロコン
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵ＲＡＭに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のＲＡＭ上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。

【０１７２】（５）フラッシュメモリの一括消去時間は
小メモリブロックに対してもさほど短くならないから、
マイクロコンピュータＭＣＵによる制御動作に同期して
リアルタイムにフラッシュメモリそれ自体を書換えるこ
とはできないが、内蔵ＲＡＭをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
することにより、リアルタイムに書換えたとのと同じデ
ータを結果的にメモリブロックに得ることができる。

【０１７３】（６）一括消去すべきメモリブロックの指
定情報を書換え可能に保持するためのレジスタＭＢＲＥ
ＧをフラッシュメモリＦＭＲＹに内蔵させることによ
り、一括消去すべきメモリブロックをマイクロコンピュ
ータＭＣＵの内外（内蔵中央処理装置，外部ＰＲＯＭラ
イタ）から同じ様な手順で容易に指定できる。

【０１７４】（７）上記夫々の作用効果によって、マイ
クロコンピュータＭＣＵに内蔵されたフラッシュメモリ
ＦＭＲＹの使い勝手を向上させることができる。

【０１７５】（８）図２５に示されるように、入出力デ
ータの１ビットは一つのメモリマットに対応される。こ
のような１メモリマットで１Ｉ／Ｏとされる構成を採用
することにより、コモンデータ線ＣＤを各メモリマット
毎に分断することができ、全部のメモリマットを貫通す
るように長い距離を以って延在させなくても済むように
なるから、コモンデータ線ＣＤの寄生容量を小さくする
ことができ、アクセスの高速化並びに低電圧動作化に寄
与する。

【０１７６】（９）ワード線を単位としてメモリブロッ
クを規定すると、メモリアレイＡＲＹ全体における最小
メモリブロックの記憶容量はワード線１本分の記憶容量
になる。これはフラッシュメモリの並列入出力ビット数
が何ビットでも変わらない。したがって、ワード線を単
位としてメモリブロックを規定した方が、最小メモリブ
ロックの記憶容量を小さくすることが容易であり、特に
マイクロコンピュータに内蔵されるようなバイト或はワ
ード単位でデータの入出力が行われるようなメモリの場
合には、メモリブロックの最小サイズは格段に小さくさ
れる。これにより、マイクロコンピュータに内蔵される
ようなフラッシュメモリの使い勝手の一層の向上、さら
にはメモリブロック単位での小規模データの書換え能率
向上に寄与する。

【０１７７】（１０）図２６にも示されるように、書き
込の非選択ブロックにおいて、メモリセルのソースに
３．５Ｖのような電圧Ｖｄｄｉを与えて、ソース側の電
位を上げると、メモリセルトランジスタのしきい値が減
少するデータ線ディスターブを防止することができる。

【０１７８】（１１）データ線ディスターブ不良の防止
には、データ線ディスターブ時間を極力短くすることが
有効である。このとき、記憶容量の大きなメモリブロッ
クの書換えに伴う書込みに起因して小さなメモリブロッ
クが受けるデータ線ディスターブ時間は、その逆の場合
に比べて相対的に大きくなる。これに着目すると、トラ
ンスファゲート回路ＴＧＣをはさんでＹ選択回路ＹＳＥ
Ｌ側のメモリブロックＭＢｂを相対的に記憶容量の大き
な大メモリブロックとし、反対側のメモリブロックＭＢ
ａを相対的に記憶容量の小さな小メモリブロックとす
る。これにより、メモリブロックＭＢａの書込みに起因
してメモリブロックＭＢｂのメモリセルが受けるデータ
線ディスターブ時間は、メモリブロックＭＢａが大メモ
リブロックでメモリブロックＭＢｂが小メモリブロック
の場合に比べ、メモリブロックＭＢａを小メモリブロッ
クとし且つメモリブロックＭＢｂを大メモリブロックに
する方が格段に短くなる。これにより、データ線ディス
ターブによる誤動作防止が更に完全になる。

【０１７９】（１２）ダミーワード線ＤＷＡ，ＤＷＢ及
びダミーセルＤＣ０〜ＤＣ６をトランスファゲート回路
ＴＧＣで分離されるメモリブロックの端に配置すること
によって、トランスファゲート回路ＴＧＣ近傍における
ワード線やコントロールゲートの寸法ばらつきを低減す
ることができる。

【０１８０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１８１】例えば、マイクロコンピュータに内蔵され
る周辺回路は上記実施例に限定されず適宜変更すること
ができる。フラッシュメモリのメモリセルトランジスタ
は上記実施例のスタックドゲート構造のＭＯＳトランジ
スタに限定されず、書込み動作にもトンネル現象を用い
たＦＬＯＴＯＸ型のメモリセルトランジスタを用いるこ
とも可能である。上記実施例では、フラッシュメモリに
対する消去並びに書込みの双方の制御を図２２及び図２
３に示したようなソフトウェア的な手段を介して実現し
たが、本発明はそれに限定されるものではなく、例え
ば、比較的時間のかかる一括消去を、フラッシュメモリ
の内蔵専用ハードウェアによって制御させるようにして
もよい。例えばその専用ハードウェアは、ＥビットやＥ
Ｖビットのセット及びクリア制御をしたり、消去状態の
ベリファイを行ったりする制御論理を備えることにな
る。この一括消去の制御論理をフラッシュメモリに内蔵
させる構成は、一括消去に関するソフトウェア的な負担
が軽減されるという点においてユーザによる使い勝手を
向上させるが、その制御論理は面積を増大させる。ま
た、項目〔１〕〜〔７〕の内容に関しては、一括消去の
単位はソース線を共通にするメモリブロックのほか、消
去においてワード線を共通化できるメモリブロックとす
ることもできるが、その何れを選択するかは、消去電圧
の極性をどうするか、或は、一括消去単位の記憶容量を
極力小さくしようとする場合に単一のワード線に接続す
るメモリセルの数と単一のデータ線に接続されるメモリ
セルの数との何れの方が少ないかなどの事情を考慮して
決定することができる。メモリブロックのサイズについ
ては上記実施例のようなサイズ固定に限定されない。例
えば、コントロールレジスタの設定又はモード信号の指
示にしたがってそのサイズを可変にすることができる。
例えば、ワード線を最小単位として一括消去電圧を印加
する場合には、ワード線を消去電圧で駆動するドライバ
の動作をそのコントロールレジスタの設定又はモード信
号の指示にしたがって選択させればよい。更にメモリブ
ロックの分割態様としては、図２４に示される様に、全
体を複数個の大ブロックＬＭＢ０〜７に分割し、更にそ
の各大ブロックの中を複数個の小ブロックＳＭＢ０〜Ｓ
ＭＢ７に分けて、大ブロック単位又は小ブロック単位で
一括消去できるようにすることも可能である。また、フ
ラッシュメモリのメモリセルトランジスタにおいて、そ
のソース及びドレインは、印加される電圧によって定ま
る相対的なものとして把握されるものもある。

【０１８２】本発明は、少なくともメモリブロック単位
で一括消去を行って書込みができるフラッシュメモリ、
更には、単一の半導体チップ上に中央処理装置と電気的
に書換え可能なフラッシュメモリとを備えた条件のマイ
クロコンピュータなどに広く適用することができる。

【０１８３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１８４】すなわち、本発明に係るマイクロコンピュ
ータは第１動作モードと第２動作モードとを有するか
ら、マイクロコンピュータをシステムに実装する前の初
期データ、又は初期プログラムなどの比較的大量の情報
を、汎用ＰＲＯＭライタなどで能率的に書込むことがで
きる。更に、マイクロコンピュータが実装されたシステ
ムを動作させながらデータのチューニングをする場合、
またプログラムのバグ対策、若しくはシステムのバージ
ョンアップに伴うプログラムの変更等、マイクロコンピ
ュータがシステムに実装された状態でデータやプログラ
ムの変更が必要になった時に、マイクロコンピュータを
実装システムから取り外すことなくフラッシュメモリを
書換えることができる。

【０１８５】フラッシュメモリにおける一括消去可能な
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを設けておくことにより、相対的に情報量の大
きなデータは相対的に記憶容量の大きなメモリブロック
に、相対的に情報量の小さなデータは相対的に記憶容量
の小さなメモリブロックに書き込んでおくことができ、
記憶すべき情報量に見合う記憶容量のメモリブロックを
利用することができる。したがって、プログラム領域に
はちょうど良いがデータ領域には消去単位が大きすぎて
使いにくかったりする事態を防止することができる。ま
た、フラッシュメモリの保持情報の一部書換えのために
所要のメモリブロックを一括消去しても、実質的に書換
えを要しない情報群も併せて消去した後で再び書き戻す
と言うような無駄を極力防止することができる。

【０１８６】複数個のメモリブロックのうち内蔵ＲＡＭ
の記憶容量以下に設定されたメモリブロックを設けてお
くことにより、内蔵ＲＡＭをメモリブロック書換えのた
めの作業領域若しくはデータバッファ領域として利用で
きるようになる。このような条件の下で、マイクロコン
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵ＲＡＭに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のＲＡＭ上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。また、フラッシュメモリが保
持するデータのチューニングなどに際して、前記内蔵Ｒ
ＡＭのアドレスを当該フラッシュメモリのメモリブロッ
クのアドレスにオーバラップさせてそのＲＡＭ上でチュ
ーニングを行い、チューニング結果をフラッシュメモリ
の該当メモリブロックに転送することにより、マイクロ
コンピュータによる制御動作に同期してリアルタイムに
フラッシュメモリそれ自体を書換えることはできなくて
も、リアルタイムに書換えたのと同じデータを結果的に
メモリブロックに得ることができる。

【０１８７】一括消去すべきメモリブロックの指定情報
を書換え可能に保持するためのレジスタをフラッシュメ
モリに内蔵させることにより、一括消去すべきメモリブ
ロックをマイクロコンピュータの内外から同じ様な手順
で容易に指定できるようになる。

【０１８８】上記夫々の効果によって、マイクロコンピ
ュータに内蔵されたフラッシュメモリの使い勝手を向上
させることができるという効果を得る。

【０１８９】ワード線を単位としてメモリブロックを規
定すると、並列入出力ビット数が何ビットであろうとも
その最小メモリブロックの記憶容量はワード線１本分の
記憶容量になる。したがって、データ線を単位としてメ
モリブロックを規定する場合に比べ、ワード線を単位と
してメモリブロックを規定した方が、最小メモリブロッ
クの記憶容量を小さくすることが容易であり、特にマイ
クロコンピュータに内蔵されるようなバイト或はワード
単位でデータの入出力が行われるようなメモリの場合に
は、メモリブロックの最小サイズは格段に小さくされ
る。このことは、マイクロコンピュータに内蔵されるよ
うなフラッシュメモリの使い勝手の一層の向上、さらに
はメモリブロック単位での小規模データの書換え能率向
上に寄与する。

【０１９０】書込み非選択ブロックにおいて、メモリセ
ルのソース線にデータ線ディスターブ阻止電圧のような
第２電位を与えて、ソース電位を上げると、ドレイン・
ソース間の電界が弱められ、これによって、ドレイン近
傍で発生しているエレクトロン・ホールペアのホールに
対するホットホール化を阻み、不揮発性記憶素子のしき
い値減少並びにデータ線ディスターブ不良の防止に寄与
する。

【０１９１】データ線ディスターブ不良の防止には、デ
ータ線ディスターブ時間を極力短くすることが有効であ
るが、このとき、記憶容量の大きなメモリブロックの書
換えに伴う書込みに起因して小さなメモリブロックが受
けるデータ線ディスターブ時間は、その逆の場合に比べ
て相対的に大きくなる。これに着目すると、トランスフ
ァゲート回路をはさんでＹ選択回路側のメモリブロック
を大メモリブロックとし、反対側のメモリブロックを小
メモリブロックとする配置を採用することは、Ｙ選択回
路から相対的に離れたメモリブロックの書込みに起因し
て、相対的にＹ選択回路に近いメモリブロックのメモリ
セルが受けるデータ線ディスターブ時間を、大メモリブ
ロックと小メモリブロックの配置が逆の場合に比べて、
格段に短くする。大メモリブロックと小メモリブロック
の斯る配置関係により、データ線ディスターブによる誤
動作防止を更に完全にすることができる。

【図面の簡単な説明】

【図１】全面フラッシュメモリを採用したマイクロコン
ピュータの一実施例ブロック図である。

【図２】フラッシュメモリと共にマスクＲＯＭを採用し
たマイクロコンピュータの一実施例ブロック図である。

【図３】汎用ＰＲＯＭライタによるフラッシュメモリの
書換えに着目したブロック図である。

【図４】ＣＰＵ制御によるフラッシュメモリの書換えに
着目したブロック図である。

【図５】全面フラッシュメモリとされるマイクロコンピ
ュータの一例メモリマップである。

【図６】フラッシュメモリと共にマスクＲＯＭを有する
マイクロコンピュータの一例メモリマップである。

【図７】消去の概略的な一例制御手順説明図である。

【図８】書込みの概略的な一例制御手順説明図である。

【図９】フラッシュメモリのリアルタイム書換えへの対
応手法の一例説明図である。

【図１０】フラッシュメモリのメモリブロックの一部書
換えを能率化する手法の一例説明図である。

【図１１】フラッシュメモリの原理説明図である。

【図１２】図１１の記憶トランジスタを用いたメモリセ
ルアレイの構成原理説明図である。

【図１３】メモリセルに対する消去動作並びに書込み動
作のための電圧条件の一例説明図である。

【図１４】データ線を単位に複数メモリブロック化して
そのメモリブロックの記憶容量を相違させたフラッシュ
メモリの一例回路ブロック図である。

【図１５】図１のマイクロコンピュータに対応される更
に詳細なマイクロコンピュータの実施例ブロック図であ
る。

【図１６】図１５のマイクロコンピュータをパッケージ
した状態を示す平面図である。

【図１７】図１５のマイクロコンピュータに内蔵される
フラッシュメモリの全体的なブロック図である。

【図１８】メモリブロックの分割態様の一例説明図であ
る。

【図１９】コントロールレジスタの一例説明図である。

【図２０】フラッシュメモリにおけるメモリリード動作
の一例タイミングチャートである。

【図２１】フラッシュメモリにおけるメモリライト動作
の一例タイミングチャートである。

【図２２】書込み制御手順の詳細な一例フローチャート
である。

【図２３】消去制御手順の詳細な一例フローチャートで
ある。

【図２４】メモリブロック分割態様の別の例を示す説明
図である。

【図２５】ワード線を単位として複数メモリブロック化
してそのメモリブロックの記憶容量を相違させたフラッ
シュメモリの一例メモリマット構成図である。

【図２６】書き込の非選択ブロックに対するデータ線デ
ィスターブ対策のための電圧条件の一例説明図である。

【図２７】データ線ディスターブの発生並びにその対策
の原理的な説明図である。

【図２８】データ線ディスターブ時間に対するメモリセ
ルのしきい値の変化に関する説明図である。

【図２９】記憶容量の小さなメモリブロックと記憶容量
の大きなメモリブロックとの間でのデータ線ディスター
ブ時間の相関を説明するための回路図である。

【図３０】記憶容量の小さなメモリブロックと記憶容量
の大きなメモリブロックとの間でのデータ線ディスター
ブ時間の相関説明図である。

【図３１】データ線を選択的に分離するためのトランス
ファゲート回路をメモリブロック間に設けたメモリアレ
イの一実施例回路図である。

【図３２】データ線ディスターブ対策の電圧条件の一例
をまとめて記載した説明図である。

【図３３】メモリブロックとトランスファゲート回路と
の間にダミーワード線を配置した一例回路図である。

【図３４】メモリブロックとトランスファゲート回路と
の間にダミーワード線を配置した別の回路図である。

【図３５】メモリブロックとトランスファゲート回路と
の間にダミーワード線を配置した更に別の回路図であ
る。

【図３６】トランスファゲート回路の両側に夫々２個の
メモリブロックを配置したメモリアレイの説明図であ
る。

【図３７】一括消去可能なメモリブロックのワード線本
数を順次増やして構成したメモリアレイの一例回路図で
ある。

【図３８】大メモリブロック群と小メモリブロック群と
の間にトランスファゲート回路を配置したメモリアレイ
の一例説明図である。

【図３９】データ線構造として主データ線と副データ線
を採用したメモリアレイの一例回路図である。

【図４０】Ｘアドレスデコーダの左右に一括消去可能な
メモリブロックを配置した一実施例説明図である。

【図４１】図４０の制御回路の一例説明図である。

【図４２】メモリブロックに冗長ワードを設けた一実施
例説明図である。

【図４３】冗長専用のメモリブロックを設けた一実施例
説明図である。

【図４４】一部のメモリブロックをワンタイムプログラ
マブル領域化した実施例説明図である。

【図４５】一部のメモリブロックをマスクＲＯＭ化した
実施例説明図である。

【図４６】メモリブロック一例レイアウトパターン説明
図である。

【図４７】メモリブロック間にトランスファゲートＭＯ
Ｓトランジスタを設けたときのレイアウトパターン説明
図である。

【図４８】図４７の構成に対してダミーセルのドレイン
をフローティングにしたときのパターン説明図である。

【図４９】トランスファＭＯＳトランジスタのサイズを
実質的に大きくしたレイアウトパターン説明図である。

【図５０】ワード線単位で複数メモリブロック化したと
きにデータ線ディスターブ対策を施したフラッシュメモ
リ全体の一実施例ブロック図である。

【図５１】図５０のフラッシュメモリに含まれる制御回
路の詳細ブロック図である。

【図５２】図５０のフラッシュメモリに含まれる電源回
路の詳細説明図である。

【図５３】図５２の電源回路で形成される出力電圧波形
図である。

【図５４】図５０のフラッシュメモリに含まれるＸアド
レスデコーダの詳細説明図である。

【図５５】図５０のフラッシュメモリに含まれる消去回
路の一例詳細説明図である。

【図５６】図５５の消去回路の動作タイミングチャート
である。

【図５７】図５０に示されるフラッシュメモリにおける
一連の消去関連動作のタイミングチャートである。

【図５８】図５０に示されるフラッシュメモリにおける
一連の書込み関連動作のタイミングチャートである。

【図５９】フラッシュメモリ若しくはこれを内蔵するマ
イクロコンピュータを構成するための各種トランジスタ
の製造過程におけるデバイスの第１の縦断面である。

【図６０】同様にデバイスの第２の縦断面図である。

【図６１】同様にデバイスの第３の縦断面図である。

【図６２】同様にデバイスの第４の縦断面図である。

【図６３】同様にデバイスの第５の縦断面図である。

【図６４】同様にデバイスの第６の縦断面図である。

【図６５】同様にデバイスの第７の縦断面図である。

【図６６】フラッシュメモリの消去手法の説明図であ
る。

【図６７】セクタ消去に対応する半導体基板／ウェルの
構造説明のための縦断面図である。

【図６８】セクタ消去に対応する半導体基板／ウェルの
別の構造説明のための縦断面図である。

【図６９】セクタ消去に対応する半導体基板／ウェルの
更に別の構造説明のための縦断面図である。

【符号の説明】

ＭＣＵ マイクロコンピュータ ＣＨＰ 半導体チップ ＦＭＲＹ フラッシュメモリ ＬＭＢ 大メモリブロック ＳＭＢ 小メモリブロック ＣＰＵ 中央処理装置 ＲＡＭ ランダム・アクセス・メモリ ＣＯＮＴ 制御回路 ＭＡＳＫＲＯＭ マスク・リード・オンリ・メモリ ＭＯＤＥ モード信号 Ｐｍｏｄｅ モード信号入力端子 ＭＤ０乃至ＭＤ２ モード信号 ＰＯＲＴｄａｔａ ポート ＰＯＲＴａｄｄｒ ポート ＰＯＲＴｃｏｎｔ ポート ｓｏｃｋｅｔ ソケット ＰＲＷ 汎用ＰＲＯＭライタ ＡＢＵＳ アドレスバス ＤＢＵＳ データバス ＡＲＹ１乃至ＡＲＹ７ メモリマット ＭＣ メモリセル ＷＬ０乃至ＷＬｎ ワード線 ＤＬ０乃至ＤＬ７ データ線 ＳＬ１，ＳＬ２ ソース線 Ｂ１，Ｂ２ 消去ブロック指定レジスタのビッ
ト ＰＯＲＴ１乃至ＰＯＲＴ１２ ポート ＥＤ０乃至ＥＤ７ ＰＲＯＭライタとの入出力データ ＥＡ０乃至ＥＡ１６ ＰＲＯＭライタからの入力アドレ
ス信号 ＣＥ＊ チップイネーブル信号 ＯＥ＊ アウトプットイネーブル信号 ＷＥ＊ ライトイネーブル信号 ＦＣＯＮＴ 制御回路 ＣＲＥＧ コントロールレジスタ ＮＢＲＥＧ 消去ブロック指定レジスタ ＰＥＲＥＧ プログラム／イレーズ制御レジス
タ Ｅ イレーズビット ＥＶ イレーズベリファイビット Ｐ プログラムビット ＰＥ プログラムベリファイビット ＥＲＡＳＥＣ 消去回路 ＬＭＢ０乃至ＬＭＢ６ 大メモリブロック ＳＭＢ０乃至ＳＭＢ７ 小メモリブロック ２０ 消去選択ブロック ２１ 消去非選択ブロック Ｖｄｄｉ データ線ディスターブ阻止電圧 ＳＬｗｎ，ＳＬｗｍ ソース線 ＭＢａ，ＭＢｂ メモリブロック ＴＧＣ トランスファゲート回路 ＤＴ 制御信号 ＹＳＥＬ Ｙ選択回路 ＭＢ１〜ＭＢｎ メモリブロック ＥＲＳ１〜ＥＲＳｎ 消去回路 ２３０ 書込み時非選択ブロック指定回路 ２３１ 消去ブロック指定レジスタ ２５０ 選択回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６２４ (72)発明者 志波 和佳 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 寺沢 正明 東京都小平市上水本町５丁目20番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AC05 AD02 AD03 AD04 AD05 AD14 AE08 AF01 AF04

Claims (11)

【特許請求の範囲】
1. 【請求項１】 第１及び第２副データ線と、前記第１副
   データ線に接続される複数の第１メモリセルと、前記第
   ２副データ線に接続される複数の第２メモリセルとを含
   む第１メモリブロックと、 第３及び第４副データ線と、前記第３副データ線に接続
   される複数の第３メモリセルと、前記第４副データ線に
   接続される複数の第４メモリセルとを含む第２メモリブ
   ロックと、 第１トランスファゲートを介して前記第１副データ線と
   接続され、第２トランスファゲートを介して前記第３副
   データ線と接続される第１主データ線と、 第３トランスファゲートを介して前記第２副データ線と
   接続され、第４トランスファゲートを介して前記第４副
   データ線と接続される第２主データ線と、 前記第１及び第２主データ線に接続されるＹ選択回路と
   を具備し、 前記複数の第１及び第２メモリセルは、一括して消去さ
   れ、 前記複数の第３及び第４メモリセルは、一括して消去さ
   れるフラッシュメモリ。
2. 【請求項２】 前記第１又は第２メモリセルに書き込む
   場合において、前記第１及び第２トランスファゲートは
   オン状態とされ、且つ、前記第３及び第４トランスファ
   ゲートはオフ状態とされ、 前記第３又は第４メモリセルに書き込む場合において、
   前記第１及び第２トランスファゲートはオン状態とさ
   れ、且つ、前記第３及び第４トランスファゲートはオン
   状態とされる請求項１記載のフラッシュメモリ。
3. 【請求項３】 前記フラッシュメモリは、前記第１及び
   第２メモリセルを消去するための電圧を供する第１消去
   回路と、前記第３及び第４メモリセルを消去するための
   第２消去回路とを更に具備し、 前記複数の第１、第２、第３及び第４メモリセルの夫々
   は、ソース、ドレイン及びコントロールゲートを有し、 前記複数の第１及び第２メモリセルのソースは、共通に
   前記第１消去回路に接続され、 前記複数の第３及び第４メモリセルのソースは、共通に
   前記第２消去回路に接続される請求項１又は２記載のフ
   ラッシュメモリ。
4. 【請求項４】 前記フラッシュメモリは、第３及び第４
   主データを更に具備し、 前記第１メモリブロックは、第５及び第６副データ線
   と、前記第５副データ線に接続される複数の第５メモリ
   セルと、前記第６副データ線に接続される複数の第６メ
   モリセルとを更に含み、 前記第３主データ線は、第５トランスファゲートを介し
   て前記第５副データ線と接続され、 前記第４データ線は、第６トランスファゲートを介して
   前記第６副データ線と接続され、 前記第１、第２、第５及び第６副データ線は、並列に列
   方向に配置され、 前記第１乃至第６トランスファゲートは、一つのＭＯＳ
   トランジスタで構成されると共に、前記列方向に一列に
   配置される請求項１乃至３の何れか１項記載のフラッシ
   ュメモリ。
5. 【請求項５】 前記フラッシュメモリは、第３及び第４
   主データ線を更に具備し、 前記第１メモリブロックは、第５及び第６副データ線
   と、前記第５副データ線に接続される複数の第５メモリ
   セルと、前記第６副データ線に接続される複数の第６メ
   モリセルとを更に含み、 前記第３主データ線は、第５トランスファゲートを介し
   て前記第５副データ線と接続され、前記第４主データ線
   は、第６トランスファゲートを介して前記第６副データ
   線と接続され、 前記第１、第２、第５及び第６トランスファゲートの夫
   々は、前記複数の第１、第２、第５及び第６メモリセル
   のチャネル幅より大きいチャネル幅を有するＭＯＳトラ
   ンジスタである請求項１乃至３の何れか１項記載のフラ
   ッシュメモリ。
6. 【請求項６】 前記第１、第２、第５及び第６副データ
   線は、並列に列方向に配置され、 前記第１及び第５トランスファゲートは、前記列方向に
   一列に配置され、 前記第２及び第６トランスファゲートは、前記列方向
   に、前記第１及び第５トランスファゲートが配置される
   列とは、異なる列に一列に配置される請求項５記載のフ
   ラッシュメモリ。
7. 【請求項７】 フラッシュメモリと、前記フラッシュメ
   モリに記憶された情報に基づいて動作する中央処理装置
   とを同一の半導体基板上に具備し、 前記フラッシュメモリは、 第１及び第２副データ線と、前記第１副データ線に接続
   される複数の第１メモリセルと、前記第２副データ線に
   接続される複数の第２メモリセルとを含む第１メモリブ
   ロックと、 第３及び第４副データ線と、前記第３副データ線に接続
   される複数の第３メモリセルと、前記第４副データ線に
   接続される複数の第４メモリセルとを含む第２メモリブ
   ロックと、 第１トランスファゲートを介して前記第１副データ線と
   接続され、第２トランスファゲートを介して前記第３副
   データ線と接続される第１主データ線と、 第３トランスファゲートを介して前記第２副データ線と
   接続され、第４トランスファゲートを介して前記第４副
   データ線と接続される第２主データ線と、 前記第１及び第２主データ線に接続されるＹ選択回路と
   を有し、 前記複数の第１及び第２メモリセルは、一括して消去さ
   れ、 前記複数の第３及び第４メモリセルは、一括して消去さ
   れるマイクロコンピュータ。
8. 【請求項８】 前記フラッシュメモリは、第３及び第４
   主データ線を更に具備し、 前記第１メモリブロックは、第５及び第６副データ線
   と、前記第５副データ線に接続される複数の第５メモリ
   セルと、前記第６副データ線に接続される複数の第６メ
   モリセルとを更に含み、 前記第３主データ線は、第５トランスファゲートを介し
   て前記第５データ線と接続され、 前記第４主データ線は、第６トランスファゲートを介し
   て前記第６副データ線と接続され、 前記第１、第２、第５及び第６副データ線は、並列に列
   方向に配置され、 前記第１乃至第６トランスファゲートは、一つのＭＯＳ
   トランジスタで構成されると共に、前記列方向に一列に
   配置される請求項７記載のマイクロコンピュータ。
9. 【請求項９】 前記フラッシュメモリは、第３及び第４
   主データ線を更に具備し、 前記第１メモリブロックは、第５及び第６副データ線
   と、前記第５副データ線に接続される複数の第５メモリ
   セルと、前記第６副データ線に接続される複数の第６メ
   モリセルとを更に含み、 前記第３主データ線は、第５トランスファゲートを介し
   て前記第５副データ線と接続され、 前記第４主データ線は、第６トランスファゲートを介し
   て前記第６副データ線と接続され、 前記第１、第２、第５及び第６トランスファゲートの夫
   々は、前記複数の第１、第２、第５及び第６メモリセル
   のチャネル幅よりも大きいチャネル幅を有するＭＯＳト
   ランジスタを有する請求項７記載のマイクロコンピュー
   タ。
10. 【請求項１０】 前記第１、第２、第５及び第６副デー
    タ線は、並列に列方向に配置され、 前記第１及び第５トランスファゲートは、前記列方向に
    一列に配置され、 前記第２及び第６トランスファゲートは、前記列方向
    に、前記第１及び第５トランスファゲートが配置される
    列とは異なる列に一列に配置される請求項９記載のマイ
    クロコンピュータ。
11. 【請求項１１】 データ線を階層化したフラッシュメモ
    リ。