KR100276474B1 - 마이크로컴퓨터 - Google Patents
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Abstract
전기적인 소거 및 라이트에 의해서 정보를 리라이트할 수 있는 불휘발성 플래시메모리 및 이것을 내장한 마이크로컴퓨터에 관한 것으로서, 사용상의 편리함이 양호한 플래시메모리를 내장한 마이크로컴퓨터를 제공하기 위해, 단일의 반도체칩(CHP)내에 형성된 중앙처리장치(CPU)와 이 중앙처리장치가 처리할 데이타를 기억할 수 있는 전기적으로 리라이트가능한 불휘발성 플래시메모리(FMRY)를 갖고, 플래시메모리는 각각 일괄소거가능하게 배치된 메모리셀을 포함하는 기억용량이 다른 여러개의 메모리블럭(SMB, LMB)를 구비하고, 마이크로컴퓨터를 플래시메모리에 대한 리라이트를 중앙처리장치의 제어하에 실행시키는 제1의 동작모드와 마이크로컴퓨터에 외부에서 접속할 수 있는 라이트수단의 제어하게 실행시키는 제2의 동작모드 중의 어느 하나로 전환하기 위한 동작모드신호를 받기 위한 입력단자(Pmode)를 마련하였다.
이렇게 하는 것에 의해, 마이크로컴퓨터MCU를 필요한 시스템에 실장하기 전의 단계에서 최초로 상기 마이크로컴퓨터MCU가 내장하는 플래시메모리FMRY에 정보를 라이트할때는 제2 동작모드를 지정하는 것에 의해 PROM라이터PRW와 같은 외부 라이트장치의 제어에 의해서 능률적으로 정보의 라이트를 실행할 수 있고, 마이크로컴퓨터MCU에 제1 동작모드를 지정하는 것에 의해 상기 마이크로컴퓨터MCU가 시스템에 실장된 상태에서 그 플래시메모리FMRY의 기억정보를 리라이트할 수 있으며, 일괄소거기능에 의해 리라이트시간의 단축을 도모할 수 있다.
Description
제1도는 전면플래시메모리를 채용한 마이크로컴퓨터의 1실시예를 도시한 블럭도.
제2도는 플래시메모리와 함께 마스크ROM을 채용한 마이크로컴퓨터의 1실시예를 도시한 블럭도.
제3도는 범용PROM라이터에 의한 플래시메모리의 리라이트에 착안한 블럭도.
제4도는 CPU제어에 의한 플래시메모리의 리라이트에 착안한 블럭도.
제5도는 전면플래시메모리로 되는 마이크로컴퓨터의 1예를 도시한 메모리 맵 도.
제6도는 플래시메모리와 함께 마스크ROM을 갖는 마이크로컴퓨터의 1예를 도시한 메모리맵도.
제7도는 소거의 개략적인 1예의 제어수순의 설명도.
제8도는 라이트의 개략적인 1예의 제어수순의 설명도.
제9도는 플래시메모리의 실시간의 리라이트로의 대응방법의 1예를 도시한 설명도.
제10도는 플래시메모리의 메모리블럭의 일부의 리라이트를 능률화하는 방법의 1예를 도시한 설명도.
제11(a)도 및 제11(b)도는 플래시메모리의 원리설명도.
제12도는 제11(a)도 및 제11(b)도의 기억트랜지스터를 사용한 메모리셀어레이의 구성 원리설명도.
제13도는 데이타선을 단위로 여러개의 메모리를 블럭화해서 그 메모리블럭의 기억용랑을 서로 다르게 한 플래시메모리의 1예의 회로블럭도.
제14도는 제1도의 마이크로컴퓨터에 대응되는 더욱 상세한 마이크로컴퓨터의 실시예를 도시한 블럭도.
제15도는 제14도의 마이크로컴퓨터를 패키지한 상태를 도시한 평면도.
제16도는 제14도의 마이크로컴퓨터에 내장되는 플래시메모리의 전체적인 블럭도.
제17도는 메모리블럭의 분할형태의 1예를 도시한 설명도.
제18도는 제어레지스터의 1예를 도시한 설명도.
제19도는 플래시메모리에 있어서의 메모리리드동작의 1예를 도시한 타이밍도.
제20도는 플래시메모리에 있어서의 메모리라이트동작의 1예를 도시한 타이밍도.
제21도는 라이트제어수순의 상세한 1예를 도시한 흐름도.
제22도는 소거제어수순의 상세한 1예를 도시한 흐름도.
제23도는 메모리블럭 분할형태의 다른 예를 도시한 설명도.
제24도는 워드선을 단위로 해서 여러개의 메모리를 블럭화해서 그 메모리 블럭의 기억용량을 서로 다르게 한 플래시메모리의 1예를 도시한 메모리맵구성도.
제25(a)도, 제25(b)도는 제24도에 도시한 실시예의 하나의 이점을 설명하기 위한 도면.
제26(a)도, 제26(b)도는 라이트의 비선택블럭에 대한 데이타선 디스터브대책을 위한 전압조건의 1예를 도시한 설명도.
제27(a)도, 제27(b)도는 데이타선 디스터브의 발생 및 그 대책의 원리적인 설명도.
제28도는 데이타선 디스터브시간에 대한 메모리셀의 임계값의 변화에 관한 설명도.
제29도는 기억용량이 작은 메모리블럭과 기억용량이 큰 메모리블럭사이에서의 데이타선 디스터브시간의 상관을 설명하기 위한 회로도.
제30(a)도, 제30(b)도는 데이타선을 선택적으로 분리하기 위한 전송게이트회로를 메모리블럭 사이에 마련한 메모리어레이의 1실시예를 도시한 회로도.
제31도는 데이타선 디스터브대책의 전압조건의 1예를 정리해서 기재한 설명도.
제32도는 메모리블럭과 전송게이트회로 사이에 더미워드선을 배치한 1예를 도시한 회로도.
제33도는 메모리블럭과 전송게이트회로 사이에 더미워드선을 배치한 다른 회로도.
제34도는 메모리블럭과 전송게이트회로 사이에 더미워드선을 배치한 또 다른 회로도.
제35도는 전송게이트회로의 양측에 각각 2개의 메모리블럭을 배치한 메모리 어레이의 설명도.
제36도는 일괄소거가능한 메모리블럭의 워드선갯수를 순차 증가시켜 구성한 메모리어레이의 1예를 도시한 회로도.
제37도는 큰 메모리블럭군과 작은 메모리블럭군 사이에 전송게이트회로를 배치한 메모리어레이의 1예를 도시한 설명도.
제38도는 데이타선 구조로서 주데이타선과 부데이타선을 채용한 메모리어레이의 1예를 도시한 회로도.
제39도는 X어드레스디코더의 좌우에 일괄소거가능한 메모리블럭을 배치한 1실시예의 설명도.
제40도는 제39도의 제어회로의 1예를 도시한 설명도.
제41도는 메모리블럭에 용장워드선을 마련한 1실시예의 설명도.
제42도는 용장전용의 메모리블럭을 마련한 1실시예의 설명도.
제43도는 일부의 메모리블럭을 원타임프로그래머블 영역화한 실시예의 설명도.
제44도는 일부의 메모리블럭을 마스크ROM화한 실시예의 설명도.
제45도는 메모리블럭의 1예의 배치패턴 설명도.
제46도는 메모리블럭 사이에 전송게이트MOS트랜지스터를 마련했을때의 배치패턴의 설명도.
제47도는 제46도의 구성에 대해서 더미셀의 드레인을 플로팅으로 했을때의 패턴설명도.
제48도는 전송MOS트랜지스터의 사이즈를 실질적으로 크게 한 배치패턴설명 도.
제49도는 워드선단위로 여러개의 메모리를 블럭화했을때에 데이타선 디스터브대책을 실시한 플래시메모리전체의 1실시예를 도시한 블럭도.
제50도는 제49도의 플래시메모리에 포함되는 제어회로를 상세하게 도시한 블럭도.
제51도는 제49도의 플래시메모리에 포함되는 전원회로를 상세하게 도시한 설명도.
제52도는 제51도의 전원회로로 형성되는 출력전압파형도.
제53(a)도, 제53(b)도는 제49도의 플래시메모리에 포함되는 X어드레스디코더를 상세하게 도시한 설명도.
제54도는 제49도의 플래시메모리에 포함되는 소거회로의 1예를 상세하게 도시한 설명도.
제55도는 제54도의 소거회로의 동작타이밍도.
제56도는 제49도에 도시되는 플레시메모리에 있어서의 일련의 소거관련 동작의 타이밍도.
제57도는 제49도에 도시되는 플래시메모리에 있어서의 일련의 라이트관련동작의 타이밍도.
제58(a)도∼제58(i)도는 플래시메모리 또는 이것을 내장하는 마이크로컴퓨터를 구성하기 위한 각종 트랜지스터의 각 제조과정에 있어서의 디바이스의 종단면도.
제59도는 플래시메모리의 소거방법의 설명도.
제60도는 섹터소거에 대응하는 반도체기판/웰의 구조설명을 위한 종단면도.
제61도는 섹터소거에 대응하는 반도체기판/웰의 다른 구조설명을 위한 종단면도.
제62도는 섹터소거에 대응하는 반도체기판/웰의 또 다른 구조설명을 위한 종단면도.
제63도는 RAM의 특정 어드레스영역을 플래시메모리의 소정 어드레스영역에 오버랩시키는 것을 도시한 도면.
제64도는 RAM제어레지스터의 1예를 도시한 도면.
제65도는 RAM의 특정어드레스영역의 어드레스의 설정방법을 도시한 도면.
제66도는 칩선택컨트롤러의 1예를 도시한 도면.
본 발명은 전기적인 소거 및 라이트에 의해서 정보를 리라이트할 수 있는 불휘발성 플래시메모리 및 이것을 내장한 마이크로컴퓨터에 관한 것이다.
일본국 특허공개공보평성 1-161469호(1989년6월26일공개)에는 프로그램 가능한 불휘발성 메모리로서 EPROM(erasable and programmable read only memory) 또는 EEPROM(electrically erasable and programmable read only memory)을 단일의 반도체칩에 탑재한 마이크로컴퓨터에 대해서 기재되어 있다. 그와 같은 마이크로컴퓨터에 온칩화된 불휘발성메모리에는 프로그램이나 데이타가 유지된다. EPROM은 자외선에 의해 기억정보를 소거하는 것이기 때문에 그것을 실장시스템에서 떼어내지 않으면 리라이트를 실행할 수 없다. EEPROM은 전기적으로 소거 및 리라이트를 실행할 수 있기 때문에 시스템에 실장된 상태에서 그 기억정보를 리라이트할 수 있지만, 그것을 구성하는 메모리셀은 MNOS(metal nitride oxide semiconductors)와 같은 기억소자 이외에 선택트랜지스터를 필요로 하기 때문에 EPROM에 비해서 예를들면 2.5배∼5배정도의 크기로 되어 상대적으로 큰 칩점유면적을 필요로 한다.
일본국 특허공개공보평성2-289997호(1990년11월29일공개)에는 일괄소거 형 EEPROM에 대해서 기재되어 있다. 이 일괄소거형 EEPROM은 본 명세서에 있어서의 플래시메모리와 동일한 의의로 파악할 수 있다. 플래시메모리는 전기적인 소거 및 라이트에 의해서 정보를 리라이트할 수 있으며, EPROM과 마찬가지로 그 메모리셀을 1개의 트랜지스터로 구성할 수 있어 메모리셀 전체를 일괄하거나 또는 메모리셀의 블럭을 일괄해서 전기적으로 소거하는 기능을 갖는다. 따라서, 플래시메모리는 시스템에 실장된 상태에서 그것의 기억정보를 리라이트할 수 있음과 동시에 그 일괄소거기능에 의해 리라이트시간의 단축을 도모할 수 있으며, 또 칩점유면적의 저감에도 기어한다.
미국 특허 제5065364호(1991년11월12인 공포)에는 제어게이트와 드레인과 소오스를 갖는 전기적으로 소거 및 리라이트가능한 레모리셀의 어레이를 데이타선을 단위로 해서 여러개의 메모리블럭으로 나누고, 각 블럭마다 공통 소오스선을 인출하고, 소오스선마다 마련한 소오스스위치에 의해 동작에 따른 전압을 개별적으로 소오스선에 부여하는 형식의 플래시메모리가 개시되어 있다. 이때, 라이트선택블럭의 소오스선에는 접지전위가 부여된다. 라이트비선택블럭의 소오소선에는 3.5V와 같은 전압 VDI가 부여된다. 이 전압VDI에 의해서 워드선 디스터브에 대처한다. 여기에서, 워드선 디스터브라는 것은 에를들면 라이트시에 위드선이 선택상태이고, 데이타선이 비선택상태로 되는 메모리셀에 있어서 제어게이트와 플로팅게이트 사이의 전위차가 크게 되어 전하가 플로팅게이트에서 제어게이트로 방출되는 것에 의해 메모리셀트랜지스터의 임계값을 떨어뜨리려고 하는 현상이다.
일본국 특허공개공보소화 59-29448호(1984년2월16일공개) 및 일본국 특허공개공보편성3-78195호(1991년4월3일공개)에는 동일 워드선에 접속된 메모리셀의 소오스가 공통접속되고, 공통접속된 소오스에 소오스전위제어용 스위치가 마련된 자외선 소거 EPROM이 개시되어 있다. 또, 일본국 특허공개공보평성3-78195호(1991년4월3일공개)에는 인접하는 2개의 워드선에 접속된 메모리셀의 소오스가 공통접속되고, 2개의 워드선마다 소오스전위제어용 스위치가 마련된 자외선소거 EPROM이 개시되어 있다. 이들 3건의 공개공보의 발명은 모두 EPROM에 있어서 비선택메모리셀의 누설전류에 기인하는 라이트/리드불량을 해결하고자 하는 것이다.
USSN 07/942028호(1992년9월8일 출원, 1990년8월16일 출원된 USSN 07/568071호의 연속출윈)에는 플래시메모리의 라이트동작시에 있어서의 워드선디스터브를 방지하기 위해 메모리셀의 소오스를 공통접속하는 구성이 개시되어 있다.
한편, 일본국 특허공개공보평성3-14272호(1991년1월22일공개), 일본국 특허공개공보평성3-250495호(1991년11월8일공개) 및 일본국 특허공개공보평성2-241060호(1990년9월25일공개)에는 레모리셀어레이를 데이타선을 단위로 해서 분할하는 것이 개시되어 있다.
본 발명자들은 우선 첫번째의 마이크로컴퓨터에 플래시메모리를 탑재하는 것에 대해서 검토하고, 이것에 의해 다음의 점을 발견하였다.
(1) 마이크로컴퓨터의 내장ROM에는 프로그램 및 데이타가 저장된다. 또, 데이타에는 대용량데이타와 소용량데이타가 있다. 이들 프로그램 및 데이타를 리라이트하는 경우 통상 전자에 대해서는 수십KB(킬로바이트)의 큰 단위로, 후자에 대해서는 수십B(바이트)의 작은 단위로 리라이트가 실행된다. 이때, 플래시메모리의 소거단위가 칩일괄 또는 동일 사이즈의 메모리블럭단위로 실행되는 것에서는 프로그램영역에는 적당해서 사용하기 좋지만 데이타영역에는 소거단위가 너무 커서 사용하기 어렵거나 또는 그의 반대의 경우도 발생할 수 있다.
(2) 마이크로컴퓨터를 시스템에 실장한후에 플래시메모리의 유지정보의 일부를 리라이트하는 경우에는 상기 정보를 보유하고 있는 일부의 메모리블럭을 리라이트대상으로 하면 좋지만, 일괄소거가능한 메모리블럭의 기억용량이 모든 메모리블럭에서 동일하게 되어 있으면 메모리블럭의 기억용량보다 정보량이 적은 정보만을 리라이트하면 좋은 경우에도 비교적 기억용량이 큰 메모리블럭을 일괄 소거한후에 상기 메모리블럭전체에 대해서 순차 라이트를 실행해야만 하여 실질적으로 리라이트를 필요로 하지 않는 정보를 위한 리라이트에 불필요한 시간을 소비하게 된다.
(3) 플래시메모리에 리라이트해야할 정보는 그 마이크로컴퓨터가 적용되는 시스템에 따라서 결정되지만, 상기 마이크로컴퓨터를 시스템에 내장한 상태에서 최초부터 모든 정보를 라이트하고 있는 것에서는 비능률적인 경우가 있다.
(4) 마이크로컴퓨터의 실장상태에서 플래시메모리를 리라이트할때 리라이트대상메모리블럭의 일부의 정보만을 리라이트하면 좋지만, 일괄 소거한 후의 메모리블럭 전체에 라이트할 정보의 전부를 마이크로컴퓨터의 외부에서 순차 받으면서 라이트를 실행하고 있던 것에서는 상기 메모리블럭전체에 라이트할 정보의 전부를 외부에서 수취하지 않으면 안되고, 실질적으로 리라이트를 필요로 하지않는 정보 즉 리라이트전에 내부에 유지되어 있는 정보도 아울러 외부에서 전송되지 않으면 안되어 메모리블럭의 일부의 리라이트를 위한 정보전송에 낭비가 있다.
(5) 플래시메모리를 일괄소거로 리라이트하는 시간은 그 정보기억의 메커니즘이므로 RAM(랜덤액세스메모리)등의 메모리에 비해 상당히 길기 때문에 마이크로컴퓨터에 의한 기기제어동작과 동기해서 실시간으로 플래시메모리를 리라이트할 수 없다.
또, 본 발명자들은 데이타선을 단위로 하는 메모리블럭의 분할에 대해서 검토한 결과, 워드선을 단위로 해서 메모리블럭분할을 실행하고 블럭내 소오스를 공통화하도록 한 쪽이 최소메모리블럭의 사이즈를 작게 하기 쉽고, 이것은 첫번재로 검토한 마이크로컴퓨터 내장플래시메모리의 사용상의 편리함의 향상이라는 점에서도 유리한 것을 발견하였다. 또, 데이타선을 단위로 하는 메모리블럭분할을 채용하는 경우에는 라이트선택블럭에 있어서 라이트고전압이 인가되는 데이타선에 드레인이 접속되어 있는 1열 전부의 메모리셀에는 데이타선 디스터브를 발생한다. 데이타선디스터브라는 것은 예를들면 라이트에 있어서 워드선 비선택 및 데이타선 선택상태로 되는 메모리셀에서는 소오스-드레인사이의 전계가 크게되고, 이것에 의해 핫홀(hot hole)이 드레인에서 플로팅게이트로 주입되어 메모리셀트랜지스터의 임계값을 낮게 하려고 하는 현상이다.
본 발명의 목적은 사용상의 편리함이 양호한 플래시메모리를 내장한 마이크로컴퓨터를 제공하는 것이다. 더욱 상세하게 기술하면, 본 발명의 제1의 목적은 내장플래시메모리에 대해서 실행되는 최초의 정보의 라이트처리의 고효율화를 도모할 수 있는 마이크로컴퓨터를 제공하는 것이다. 본 발명의 제2의 목적은 플래시메모리의 일부의 메모리블럭이 유지하는 정보의 일부의 리라이트에 대해 상기 메모리블럭을 일괄소거한후의 라이트동작의 낭비를 없애서 리라이트효율을 향상시키는 것이다. 본 발명의 제3의 목적은 메모리블럭의 일부의 리라이트를 위해 필요한 외부로부터의 라이트정보의 전송동작의 낭비를 없애서 리라이트효율을 향상시키는 것이다. 본 발명의 제4의 목적은 마이크로컴퓨터의 제어동작과 동기해서 실시간으로 플래시메모리의 유지정보를 변경할 수 있도록 하는 것이다.
또, 본 발명의 목적은 전기적으로 리라이트할 수 있는 불휘발성기억소자의 소오스를 공통화해서 실행하는 메모리블럭의 최소사이즈를 작게할 수 있는 플래시메모리를 제공하는 것이다. 또, 다른 목적은 워드선단위로 메모리블럭화를 실행할때에 라이트비선택메모리블럭에 있어서의 데이타선 디스터브에 의한 오동작의 발생을 저지하는 것이다.
본 발명의 주요한 측면을 설명하면 다음과 같다.
즉, 단일의 반도체칩상에 중앙처리장치 및 이 중앙처리장치가 처리할 정보를 전기적인 소거 및 라이트에 의해서 리라이트할 수 있는 불휘발성의 플래시메모리를 구비한 마이크로컴퓨터에 대해서, 상기 플래시메모리에 대한 리라이트를 상기 반도체칩의 내장회로, 예를들면 중앙처리장치로 제어시키는 제1 동작모드와 상기 반도체칩의 외부장치로 제어시키는 제2 동작모드를 선택적으로 지정하기 위한 동작모드 신호의 입력단자를 마련한다.
상기 제1 동작모드의 지정에 따라서 중앙처리장치가 리라이트제어를 실행할때 상기 중앙처리장치가 실행할 리라이트제어프로그램은 마스크ROM에 보유시키거나 또는 플래시메모리에 미리 저장해둔 리라이트제어 프로그램을 RAM으로 전송해서 이것을 실행시킬 수 있다.
용도에 따라서 플래시메모리에 저장할 정보량이 그 정보의 종류, 예를들면 프로그램, 데이타테이블, 제어데이타등에 따라서 서로 다른 것을 고려한 경우에 플래시메모리의 일부의 메모리블럭이 유지하는 정보의 일부의 리라이트에 대해서 상기 메모리블럭을 일괄 소거한후의 라이트동작의 낭비를 없애고 리라이트효율을 향상시키기 위해서는 상기 플래시메모리에 있어서의 일괄소거가능한 단위로서 서로 기억용량이 다른 여러개의 메모리블럭을 할당하면 좋다.
마이크로컴퓨터의 내부 및 외부에서 플래시메모리의 리라이트를 제어하는 경우에 일괄소거할 메모리블럭을 용이하게 지정할 수 있게 하기 위해서는 일괄소거할 메모리블럭의 지정정보를 리라이트가능하게 유지하기 위한 레지스터를 플래시메모리에 내장시키면 좋다.
내장플래시메모리가 일괄소거가능한 단위로서 서로 기억용량이 다른 여러개의 메모리블럭을 갖고 있을때 내장RAM을 메모리블럭을 리라이트하기 위한 작업영역 또는 데이타버퍼영역으로서 이용가능하게 하기 위해 내장RAM의 기억용량 이하로 설정된 메모리블럭을 마련해두면 좋다. 이때, 메모리블럭의 일부의 리라이트를 위해 필요한 외부로부터의 라이트정보의 전송동작의 낭비를 없애고 리라이트효율을 향상시키기 위해서는 상기 내장RAM보다 기억용량이 작은 메모리블럭의 유지정보를 내장RAM으로 전송하고, 전송된 정보의 전부 또는 일부를 그 RAM상에서 갱신해서 그 갱신된 정보로 상기 메모리블럭을 리라이트하도록 하면 좋다. 또, 플래시메모리가 유지하는 제어데이타 등을 동조(튜닝)하는 경우에는 마이크로컴퓨터의 제어동작과 동기해서 실시간으로 플래시메모리의 유지정보를 변경할 수 있도록 하기 위해서는 내장RAM의 특정영역의 어드레스를 상기 내장RAM보다 기억용량이 작은 메모리블럭의 어드레스에 중첩되도록 제어가능하게 변경배치하고, 즉 메모리블럭을 액세스한 경우에 중첩된 RAM이 액세스되도록 변경배치하고, 그 RAM의 특정어드레스에서 작업을 실행한후에 RAM의 배치어드레스를 본래의 상태로 복원하고, 메모리블럭의 내용을 상기 RAM의 특정어드레스의 정보로 리라이트하는 처리를 실행하도록 하면 좋다.
데이타선단위로 메모리를 블럭화하는 경우보다 최소블럭사이즈를 용이하게 작게할 수 있도록 하기 위해서는 1개 또는 여러개의 워드선에 워드선단위로 제어게이트가 결합되는 메모리셀에 공통인 소오스선을 접속해서 메모리블럭을 규정한다. 이 때, 라이트비선택 메모리블럭에 있어서의 데이타선 디스터브에 대처하기 위해서는 라이트동작시에 있어서 상기 소오스선의 전위를 메모리블럭단위로 제1의 전위와 그것보다 레벨이 높은 제2의 전위로 제어가능하게 하고, 데이타선과 워드선에 소정의 전압이 인가되어 라이트선택으로 될 메모리셀을 포함하는 메모리블럭의 소오스선에 제1의 전위를 인가하고, 데이타선에는 상기 소정의 전압이 인가되며, 또한 워드선에는 상기 소정의 전압이 인가되지 않고 라이트비선택으로 될 메모리셀을 포함하는 메모리블럭의 소오스선에는 제2의 전위를 인가하는 전압출력 수단을 채용한다.
워드선을 단위로 하는 메모리블럭화에 있어서, 그 사용상의 편리함을 향상시키기 위해서는 상대적으로 워드선의 갯수가 많은 1개 또는 여러개의 큰 메모리블럭과 상대적으로 워드선의 갯수가 적은 1개 또는 여러개의 작은 메모리블럭의 쌍방을 포함해서 여러개의 메모리블럭을 구성한다.
이때, 데이타선디스터브시간을 극력 짧게 하기 위해서는 상기 큰 메모리블럭과 상기 작은 메모리블럭을 데이타를 공유시켜서 그 전후에 분리배치하고, 라이트 및 리드동작시에 데이타선을 선택하기 위한 선택회로를 상기 큰 메모리블럭 가까이에 배치함과 동시에 큰 메모리블럭과 작은 메모리블럭이 공유하는 데이타선 사이에 전송게이트회로를 배치하고, 큰 메모리블럭에 대한 라이트시 상기 전송게이트회로를 차단하는 제어회로를 마련한다.
상기한 본 발명의 측면에 의하면, 본 발명에 관한 마이크로컴퓨터를 시스템에 실장하기 전과 같은 단계에서 최초에 그 플래시메모리에 정보를 라이트할때는 제2 동작모드를 지정하는 것에 의해 PROM라이터와 같은 외부 라이트장치의 제어에 의해서 능률적으로 정보의 라이트가 실행된다.
플래시메모리에 있어서의 일괄소거 가능한 단위로서 서로 기억용량이 다른 여러개의 메모리블럭에는 각각의 기억용량에 따라서 예를 들면 프로그램, 데이타테이블, 제어데이타 등이 라이트된다.
시스템에 마이크로컴퓨터를 실장한 후에 플래시메모리를 리라이트하는 경우에는 제1 동작모드를 지정하는 것에 의해 리라이트제어를 마이크로컴퓨터 내장의 중앙처리장치 등으로 실행시킨다. 이때, 상대적으로 정보량이 큰 데이타는 상대적으로 기억용량이 큰 메모리블럭에, 상대적으로 정보량이 작은 데이타는 상대적으로 기억용량이 작은 메모리블럭에 라이트해 둘 수 있다. 즉, 기억할 정보량에 맞는 기억용량의 메모리블럭을 이용할 수 있다. 따라서, 플래시메모리의 유지정보의 일부의 리라이트를 위해 필요한 메모리블럭을 일괄소거해도 실질적으로 리라이트를 필요로 하지 않는 정보군도 아울러 소거한후에 재차 라이트한다는 낭비가 극력 방지된다.
특히, 여러개의 메모리블럭중 내장RAM의 기억용량이하로 설정된 메모리블럭을 마련해두는 것은 내장RAM을 메모리블럭의 리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용가능하게 한다. 즉, 마이크로컴퓨터의 실장상태에서 플래시메모리를 리라이트할때 리라이트대상 메모리블럭의 정보를 내장RAM으로 전송하고, 리라이트할 일부의 정보만을 외부에서 받아 그 RAM상에서 리라이트를 실행하고 나서 플래시메모리의 리라이트를 실행하면, 리라이트전에 내부에 유지되어 있는 리라이트를 필요로 하지 않는 정보를 아울러 외부에서 전송을 받지 않아도 되어 메모리블럭의 일부의 리라이트를 위한 정보전송의 낭비를 없앤다. 또. 플래시메모리의 일괄소거시간은 작은 메모리블럭에 대해서도 그다지 짧게 되지 않기 때문에 마이크로컴퓨터에 의한 제어동작과 동기해서 실시간으로 플래시메모리 그 자체를 리라이트할 수는 없지만 내장RAM을 메모리블럭의 리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용하는 것에 의해 실시간으로 리라이트한 것과 동일한 데이타를 결과적으로 메모리블럭에 얻을 수 있다.
워드선을 단위로 해서 메모리블럭을 규정하면, 병렬 입출력비트수가 몇 비트이더라도 그 최소메모리블럭의 기억용량은 워드선 1개분의 기억용량으로 된다. 이것에 대해, 데이타선을 단위로 해서 메모리블럭을 규정하는 경우의 최소메모리블럭은 병렬입출력비트수에 대응하는 데이타선 갯수분의 기억용량으로 된다. 이것은 워드선을 단위로 해서 메모리블럭을 규정한 쪽이 최소메모리블럭의 기억용량을 작게 하는 것이 용이하며, 특히 마이크로컴퓨터에 내장되는 바이트 또는 워드단위로 데이타의 입출력이 실행되는 메모리인 경우에는 메모리블럭의 최소사이즈는 현저하게 작아진다. 이것은 마이크로컴퓨터에 내장되는 플래시메모리의 사용상의 편리함이 한층 향상되며, 더나아가서는 메모리블럭단위에서의 소규모데이타의 리라이트능률 향상에 기여한다.
불휘발성기억소자의 드레인의 소오스측끝 근방의 영역에서는 대역사이의 터널현상에 의해 전자홀쌍(electron and hole pairs)이 발생한다. 이 때, 소오스-드레인사이에 비교적 큰 전계가 발생하고 있으면, 상기 전자홀쌍의 홀이 전계에 의해 가속되어 핫홀화된다. 이 핫홀이 불휘발성기억소자의 터널절연막을 통해서 플로팅게이트에 주입된다. 이 상태가 데이타선 디스터브의 상태이고, 이러한 데이타선 디스터브를 받는 시간이 길어지면 기억소자의 임계값이 감소해서 기억정보의 바람직하지 않은 변화, 더 나아가서는 오동작(데이타선 디스터브불량)이 발생한다. 라이트비선택블럭에 있어서, 메모리셀의 소오스선에 데이타선 디스터브 저지전압과 같은 제2 전위를 인가해서 소오스전위를 올리면 드레인-소오스사이의 전계가 약해지고, 이것에 의해서 드레인근방에서 발생하고 있는 전자홀쌍의 홀에 대한 핫홀화가 저지되어 메모리셀트랜지스터의 임계값 감소가 저지된다.
데이타선 디스터브 불량의 방지에는 데이타선 디스터브시간(데이타선 디스터브의 상태에 노출되는 시간)을 극력 짧게 하는 것이 유효하다. 이때, 기억용량이 큰 메모리블럭의 리라이트에 따른 라이트에 기인해서 작은 메모리블럭이 받는 데이타선 디스터브시간은 그와 반대인 경우에 비해 상대적으로 크게 된다. 이것에 착안하면, 전송게이트회로를 사이에 두고 Y선택회로측의 메모리블럭을 큰 메모리블럭으로 하고, 반대쪽의 메모리블럭을 작은 메모리블럭으로 하는 배치를 채용하는 것은 Y선택회로에서 상대적으로 떨어진 메모리블럭의 라이트에 기인해서 상대적으로 Y선택회로에 가까운 메모리블럭의 메모리셀이 받는 데이타선 디스터브시간을 큰 메모리블럭과 작은 메모리블럭의 배치가 반대인 경우에 비해 현저하게 짧게 한다. 큰 메모리블럭과 작은 메모리블럭의 이러한 배치관계는 데이타선디스터브에 의한 오동작을 더욱 억제한다.
본 발명의 마이크로컴퓨터는 중앙처리장치, 전기적으로 리라이트가능한 플래시메모리, 상기 플래시메모리를 리라이트하기 위해 ROM라이터에 결합할 수 있는 플래시메모리 리라이트용 I/O포트수단, 상기 중앙처리장치와 상기 플래시메모리 사이에 배치된 스위치수단 및 외부에서 공급되는 동작모드신호에 응답하여 상기 스위치수단과 상기 플래시메모리 리라이트용 I/O포트수단을 제어하는 리라이트모드 결정수단을 갖고, 상기 중앙처리장치, 상기 플래시메모리, 상기 플래시메모리 리라이트용 I/O포트수단, 상기 스위치수단 및 상기 리라이트모드 결정수단은 단일의 반도체칩내에 형성되어 있다.
또, 본 발명의 전기적으로 리라이트가능한 플래시메모리장치는 반도체기판의 제1의 표면부분에 형성된 제1 및 제2의 반도체영역, 상기 반도체기판의 제1 및 제2의 반도체영역사이의 제2의 표면부분상에 그것에서 절연되어 형성된 플로팅게이트 및 상기 플로팅게이트상에 그것에서 절연되어 형성된 제어게이트를 구비하는 불휘발성기억소자를 갖고 행렬로 배치된 여러개의 메모리셀을 갖는 메모리셀어레이, 그의 1개에 1행의 메모리셀의 제어게이트가 공통접속되어 있고 상기 반도체기판상부에 서로 병렬로 행방향으로 연장되는 여러개의 제1의 도체, 그의 1개에 1열의 메모리셀의 제1의 반도체영역이 공통접속되어 있고 상기 반도체기판 상부에 서로 병렬로 열방향으로 연장되는 여러개의 제2의 도체, 그의 1개에 적어도 1행의 메모리셀의 제2의 반도체영역이 공통접속되어 그들 적어도 2행의 메모리셀이 메모리블럭을 형성하고 그와 같이 형성된 메모리블럭은 다른 기억용량을 갖고 있고 상기 반도체기판상부에 상기 행방향으로 연장되는 여러개의 공통도체, 적어도 제1 및 제2의 전압값을 취하고 상기 반도체기판내에 형성되어 각 메모리블럭에 1개 마련된 공통전압을 발생하기 위한 여러개의 공통전압제어회로 및 상기 여러개의 공통전압제어회로에 공급되어 공통전압제어회로가 그들 관련된 공통도체에 대해 상기 제어신호에 의존하는 공퉁전압을 인가하도록 하고, 라이트 선택된 메모리셀을 포함하지 않는 메모리블럭의 공통도체에 상기 제2의 전압값의 공통전압을 인가해서 라이트동작을 실행하고, 일괄소거동작에 의해 선택된 메모리블럭의 공통도체에 상기 제1의 전압값의 공통전압을 인가해서 일괄소거동작을 실행하며, 상기 메모리블럭중 어느 것이 소거/라이트동작의 대상으로 되는지를 표시하는 제어신호를 발생하기 위한 제어회로를 갖는다.
본 발명의 실시예를 다음 항목에 따라서 순차로 설명한다.
(1) 전면플래시메모리채용의 마이크로컴퓨터
(2) 마스크ROM, 플래시메모리채용의 마이크로컴퓨터
(3) 범용PROM라이터에 의한 정보라이트
(4) CPU제어에 의한 라이트제어프로그램
(5) 범용PROM라이터에 의한 라이트와 CPU제어의 라이트의 적절한 적용
(6) 실시간 리라이트로의 대응
(7) 메모리블럭 일부의 리라이트의 능률화
(8) 플래시메모리의 원리
(9) 데이타선을 단위로 해서 기억용량을 서로 다르게 한 여러개의 메모리블럭화
(10) 제1도에 대응하는 마이크로컴퓨터의 상세
(11) 플래시메모리FMRY의 리라이트용 제어회로
(12) 플래시메모리FMRY의 리라이트제어수순의 상세
(13) 워드선을 단위로 해서 기억용랑을 서로 다르게 한 여러개의 메모리 블럭화
(14) 라이트비선택 블럭에 대한 데이타선 디스터브대책
(15) 메모리블럭 상호간에 있어서의 데이타선 디스터브시간의 상관
(16) 데이타선 분리용 전송게이트회로
(17) 더미워드선
(18) 워드선단위에서의 메모리블럭의 복수화의 각종형태
(19) 메모리블럭의 배치구성
(20) 데이타선 디스터브대책을 실시한 플래시메모리의 전체
(21) 플래시메모리의 제조방법
(22) 섹터소거에 대응하는 반도체기판/웰의 구조
(1) 전면플래시메모리 채용의 마이크로컴퓨터
제1도에는 전면플래시메모리(마이크로컴퓨터의 ROM을 모두 플래시메모리로 구성)를 채용한 마이크로컴퓨터의 1실시예의 블럭도가 도시되어 있다. 제1도에 도시되는 마이크로컴퓨터MCU는 중앙처리장치CPU 및 이 중앙처리장치CPU가 처리할 정보를 전기적인 소거 및 라이트에 의해서 리라이트가능한 불휘발성의 플래시메모리FMRY 및 타이머TMR, 직렬통신인터페이스SCI, RAM, 그 외의 입출력회로 I/O등의 주변회로, 그리고 제어회로CONT가 공지의 반도체집적회로의 제조기술에 의해서 실리콘과 같은 단일의 반도체칩CHP상에 형성되어 이루어진다. 상기 플래시메모리FMRY는 전기적인 소거 및 라이트에 의해서 정보를 리라이트할 수 있고, EPROM과 마찬가지로 그 메모리셀을 1개의 트랜지스터로 구성할 수 있으며, 또 메모리셀 전체를 일괄하거나 또는 메모리셀의 블럭(메모리블럭)을 일괄해서 전기적으로 소거하는 기능을 갖는다. 플래시메모리FMRY는 일괄소거가능한 단위로서 여러개의 메모리블럭을 갖는다. 제1도에 있어서, LMB는 상대적으로 기억용량이 큰 대메모리블럭이고, SMB는 상대적으로 기억용량이 작은 소메모리블럭이다. 작은 메모리블럭SMB의 기억용량은 RAM의 기억용량이하로 한다. 따라서, RAM은 작은 메모리블럭SMB에서 데이타전송을 받아서 그 정보를 일시적으로 유지할 수 있고, 리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용할 수 있게 된다. 이 플래시메모리FMRY에는 필요한 데이타나 프로그램이 라이트된다. 또, 플래시메모리FMRY의 상세한 것에 대해서는 후술한다.
플래시메모리FMRY는 마이크로컴퓨터MCU가 시스템에 실장된 상태에서 중앙처리장치CPU의 제어에 따라 그 기억정보를 리라이트가능하게 됨과 동시에 범용PROM라이터와 같은 상기 반도체칩CHP의 외부장치의 제어에 따라서 그 기억정보를 리라이트할 수 있게 된다. 제1도에 있어서, MODE는 상기 플래시메모리FMRY를 중앙처리장치CPU로 리라이트제어시키는 제1 동작모드와 상기 외부장치로 제어시키는 제2 동작모드를 선택적으로 지정하기 위한 동작모드신호로서, 반도체칩CHP상의 모드신호입력단자Pmode에 인가된다.
(2) 마스크ROM, 플래시메모리채용의 마이크로컴퓨터
제2도에는 플래시메모리와 함께 마스크ROM을 채용한 마이크로컴퓨터의 1실시예의 블럭도가 도시되어 있다. 제2도에 도시되는 마이크로컴퓨터MCU에 있어서는 제1도의 플래시메모리FMRY의 일부가 마스크ROM(마스크리드온리메모리)으로 치환되어 있다. 마스크ROM에는 리라이트를 필요로 하지 않는 데이타나 프로그램이 유지되어 있다. 제2도에 도시되는 플래시메모리FMRY는 일괄소거가능한 단위로서 상기 작은 메모리블럭SMB를 여러개 갖는다.
(3) 범용PROM라이터에 의한 정보라이트
제3도에는 범용PROM라이터에 의한 플래시메모리FMRY의 리라이트에 착안한 블럭도가 도시되어 있다. 제3도에는 상기 모드신호MODE의 1예로서 MDO, MD1, MD2가 도시되어 있다. 모드신호MD0∼MD2는 상기 제어회로CONT로 공급된다. 제어회로CONT에 포함되는 디코터는 특히 제한되지 않지만 모드신호MD0∼MD2를 해독해서 플래시메모리FMRY에 대해서 라이트를 필요로 하지않는 동작모드가 지시되어 있는지 또는 상기 제1 동작보드 또는 제2 동작모드가 지시되어 있는지를 판정한다. 이 때, 제2 동작모드의 지시가 판단되면, 제어회로CONT는 범용PROM라이터PRW와 인터페이스될 I/O포트를 지정해서 내장플래시메모리FMRY를 직접 외부의 범용 PROM라이터PRW로 액세스가능하게 제어한다. 즉, 플래시메모리FMRY 사이에서 데이타의 입출릭을 실행하기 위한 I/O포트PORTdata, 플래시메모리FMRY에 어드레스신호를 공급하기 위한 I/O포트PORTaddr 및 플래시메모리FMRY에 각종 제어신호를 공급하기 위한 I/O포트PORTcont가 지정된다. 또, 제어회로CONT는 범용 PROM라이터PRW에 의한 리라이트제어와는 직접 관계하지 않는 중앙처리장치CPU, RAM, 마스크ROM 등의 내장기능 블럭의 실질적인 동작을 억제한다. 예를들면 제3도에 예시적으로 도시되는 바와 같이, 데이타버스DBUS와 어드레스버스ABUS의 각각에 배치된 스위치수단 SWITCH를 거쳐서 상기 중앙처리장치CPU 등의 내장기능블럭과 플래시메모리FMRY의 접속을 분리한다. 상기 스위치수단SWITCH는 상기 CPU 등의 내장기능 블럭에서 데이타버스DBUS로 데이타를 출력하는 회로나 어드레스버스ABUS로 어드레스를 출력하는 회로에 배치된 3상태형식의 출력회로로서 파악할 수도 있다. 이와 같은 3상태출력회로는 제2 동작모드에 호응해서 고출력임피던스상태로 제어된다. 제3도의 예에서는 범용 PROM라이터에 의한 리라이트제어와는 직접 관계하지 않는 중앙처리장치CPU, RAM, 마스크ROM 등의 내장기능블럭은 대기신호STBY * (기호 *는 그것이 붙여진 신호가 로우액티브신호인 것을 의미한다)에 의해 저소비전력모드로 되어 있다. 저소비전력모드에 있어서 상기 3상태 출력회로가 고출력임피던스상태로 제어되면 모드신호에 의해 MD0∼MD2에 의한 제2 동작모드의 지정에 호응해서 그들 기능블럭에 저소비전력모드를 설정해서 범용 PROM라이터PRW에 의한 리라이트제어와는 직접 관계없는 CPU, RAM, ROM등의 내장기능블럭의 실질적인 동작을 억제해도 좋다.
제2 동작모드가 설정되는 마이크로컴퓨터MCU의 상기 I/O포트PORTdata, PORTaddr, PORTcont는 변환소켓SOCKET를 거쳐서 범용 PROM라이터PRW에 결합된다. 변환소켓SOCKET는 한쪽에 있어서 I/O포트PORTdata, PORTaddr, PORTcont의 단자배치를 갖고, 다른쪽에 있어서 표준메모리의 단자배치를 가지며, 서로 동일한 기능단자가 내부에서 접속되어 있다.
(4) CPU제어에 의한 라이트제어프로그램
제4도에는 CPU제어에 의한 플래시메모리FMRY의 리라이트에 착안한 블럭도가 도시되어 있다. 제1도의 마이크로컴퓨터MCU에 있어서 중앙처리장치CPU가 실행할 리라이트제어프로그램은 미리 범용PROM라이터PRW에 의해 플래시메모리FMRY에 라이트되어 있다. 제2도의 마이크로컴퓨티MCU에서는 중앙처리장치CPU가 실행할 리라이트제어프로그램을 마스크ROM에 유지시켜 둘 수 있다. 상기 모드신호MD0∼MD2에 의해서 제1 동작모드가 지시되고, 제어회로CONT에 포함되는 디코더의 작용에 의해 이것을 인식하는 것에 의해서 중앙처리장치CPU는 이미 플래시메모리FMRY에 라이트된 라이트제어프로그램 또는 마스크ROM이 유지하는 리라이트제어프로그램에 따라서 플래시메모리FMRY에 데이타의 라이트를 실행해간다.
제5도에는 전면플래시메모리를 구비한 마이크로컴퓨터(제1도 참조)의 메모리 맵이 도시되어 있다. 제5도에 있어서, 풀래시메모리의 소정의 영역에는 리라이트제어프로그램과 전송제어프로그램이 미리 라이트되어 있다. 중앙처리장치CPU는 제1 동작모드가 지시되면 전송제어프로그램을 실행해서 리라이트제어프로그램을 RAM으로 전송한다. 전송종료후, 중앙처리장치CPU의 처리는 그 RAM상의 리라이트제어프로그램의 실행으로 분기되고, 이것에 의해서 플래시메모리FMRY에 대한 소거 및 라이트(검증 포함)가 반복된다.
제6도에는 플래시메모리와 함께 마스크ROM을 갖는 마이크로컴퓨터(제2도 참조)의 메모리맵이 도시되어 있다. 이 겅우에는 제5도에서 설명한 바와 같은 전송제어프로그램은 불필요하다. 중앙처리장치CPU는 제1 동작모드가 지시되면 마스크ROM이 유지하는 리라이트제어 프로그램을 순차 실행하고, 이것에 의해 플래시메모리FMRY에 대한 소거 및 라이트가 반복된다.
제7도에는 중앙처리장치CPU에 의한 소거의 1예의 제어수순이 도시되어 있다. 우선, 중앙처리장치CPU는 상기 리라이트제어프로그램애 따라서 소거를 실행할 어드레스범위의 메모리셀에 대해 프리라이트(pre-write)를 실행한다(스텝71∼74). 이것에 의해서 소거전의 메모리셀의 상태는 모두 라이트상태와 일치한다. 다음에 소거대상메모리셀에 대해서 조금씩 소거를 실행하면서 그때마다 소거의 상태를 검증하고(소거/검증), 지나친 소거를 방지해서 소거동작을 완료한다(스텝75∼79). 범용PROM라이터PRW에 의한 소거도 마찬가지로 실행된다. 또, 플래시메모리의 소거시퀀스에 대해서는 다음에 제22도를 참조해서 상세하게 설명한다.
제8도에는 중앙처리장치CPU에 의한 라이트의 1예의 제어수순이 도시되어 있다. 우선, 중앙처리장치CPU는 플래시메모리FMRY의 라이트개시어드레스를 설정한다(스텝81). 다음에 리라이트제어프로그램에 의해서 지정된 주변회로, 예를들면 직렬통신인터페이스SCI 또는 I/O포트를 거쳐서 외부에서 전송되는 데이타를 리드한다(스텝82). 이와 같이 해서 리드한 데이타를 플래시메모리FMRY에 소정시간 라이트하고(스텝83), 라이트한 데이타를 리드해서 정상으로 라이트되었는지를 검증한다(라이트/검증) (스텝84). 다음에 상기 데이타의 리드, 라이트 및 검증을 라이트 종료 어드레스까지 반복해간다(스텝85, 86). 범용PROM라이터PRW에 의한 라이트도 마찬가지로 실행된다. 단, 이 경우에는 라이트할 데이타는 PROM라이터PRW에서 소정의 포트를 거처서 인가된다. 또, 플래시메모리의 라이트시퀀스에 대해서는 다음에 제21도을 참조해서 상세하게 기술한다.
(5) 범용PROM라이터에 의한 라이트와 CPU제어의 라이트의 적절한 적용
범용PROM라이터에 의한 라이트는 주로 마이크로컴퓨터MCU의 온보드전, 즉 마이크로컴퓨터MCU를 시스템에 실장하기 전의 초기데이타 또는 초기프로그램의 라이트에 적용된다. 이것에 의해 비교적 대량의 정보를 능률적으로 라이트할 수 있다.
CPU제어의 라이트는 마이크로컴퓨터MCU가 실장된 시스템(실장기라고도 한다)을 동작시키면서 데이타의 동조를 하는 경우, 또 프로그램의 버그대책, 또는 시스템의 버젼업에 따르는 프로그램의 변경 등 마이크로컴퓨터MCU가 시스템에 실장된 상태(온보드상태)에서 데이타나 프로그램의 변경이 필요하게 된 경우에 적용된다. 이것에 의해 마이크로컴퓨터MCU를 실장시스템에서 떼어내는 일 없이 플래시메모리FMRY를 리라이트할 수 있다.
(6) 실시간리라이트로의 대응
제9도에는 플래시메모리의 실시간 리라이트로의 대응방법의 1예가 도시되어 있다. 플래시메모리FMRY는 그 기억형식때문에 일괄소거 단위로서의 메모리블럭의 기억용량을 작게 해도 소거에 필요한 시간은 단축되지 않고, 예를들면 수십msec∼수초가 걸린다. 이것에 의해 마이크로컴퓨터MCU가 실장된 시스템을 동작시키면서 플래시메모리FMRY가 유지하는 제어데이타 등을 실시간으로 리라이트해서 데이타의 동조를 실행하는 것은 곤란하다. 이것에 대처하기 위해, 상기 내장RAM을 메모리블럭리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용한다. 즉, 우선, 동조될 데이타를 유지하는 소정의 작은 메모리블럭SMB의 데이타를 RAM의 특정어드레스영역으로 전송한다.
다음에, 마이크로컴퓨터MCU의 동작모드가 플래시메모리 라이트모드로 된다. 이 라이트모드는 제1도에 도시되는 모드신호MD0∼MD2를 적당한 값으로 설정하는 것에 의해서 또는 제14도의 리라이트용 고전압Vpp가 공급되는 외부단자의 전압을 리라이트용 고전압으로 설정하는 것에 의해서 설정할 수 있다.
또한, 이 라이트모드는 플래시메모리FMRY가 CPU에 의해서 라이트가능한 상태에 있는 것을 나타내는 것으로서, CPU가 플래시메모리FMRY로 라이트를 실행하고 있는 상태를 나타내고 있다.
다음에, 상기 RAM의 특정어드레스영역을 플래시메모리FMRY의 소정의 메모리블럭SMB의 일부의 어드레스영역에 중첩시킨다(스텝91).
또, 상기 RAM의 특정어드레스영역을 플래시메모리FMRY의 소정의 작은 메모리블럭SMB의 어드레스영역에 중첩시키는 이유는 다음과 같다. 즉, 플래시메모리FMRY가 사용자프로그램(예를들면 엔진제어용 프로그램)과 사용자데이타(엔진제어데이타)를 기억하고 있는 경우, 상기 사용자프로그램의 실행중에 사용자데이타가 CPU에 의해서 리드되고, CPU가 그 리드된 데이타에 따라서 엔진제어를 실행하도록 되어 있다.
따라서, 사용자프로그램에는 플래시메모리FMRY의 사용자데이타를 기억하고 있는 영역의 어드레스번지가 라이트되어 있게 된다. 따라서, 사용자프로그램을 변환하지 않고, 즉 사용자 프로그램에 라이트된 사용자데이타의 어드레스번지를 리라이트하는 일없이 사용자데이타의 변경(사용자데이타의 동조)를 실행하기 위해서는 예를들면 CPU의 어드레스공간에 있어서 RAM의 특정어드레스영역을 동조하고자 하는 사용자데이타가 기억된 플래시메모리FMRY의 소정어드레스영역과 동일한 어드레스영역으로 간주할 수 있도록 RAM의 특정어드레스영역의 어드레스배치를 변경시키는 것이 필요하게 된다. 즉, 사용자데이타의 동조를 실행할때 RAM의 특정어드레스영역의 어드레스번지가 플래시메모리FMRY의 동조하고자 하는 사용자데이타를 기억하고 있는 영역의 어드레스번지로 변경된다. 이 경우, 사용자프로그램을 실행하고 있는 CPU가 플래시메모리FMRY내의 사용자데이타(동조하고 있는 데이타)를 액세스할때 플래시메모리FMRY는 실제로는 액세스되지 않고 RAM의 특정어드레스영역이 액세스되게 된다.
제63도는 RAM의 특정어드레스영역을 플래시메모리FMRY의 소정의 어드레스영역에 중첩시켰을때의 개념도이다.
제63도에 도시되는 바와 같이, 예를들면 플래시메모리의 어드레스 공간이 16진표시로 E000∼EE7F로 되고, RAM(내장RAM영역)의 어드레스공간이 16진표시로 F680∼FE7F로 된다. 도면중에 있어서, “H”는 16진표시인 것을 나타내고 있다.
이 경우, RAM의 특정어드레스영역르RA는 예를들면 H′F680∼H′F6FF와 같은 어드레스번지로 되는 128바이트의 영역으로 된다. 그리고, 사용자데이타의 동조를 실행할때 상기 특정어드레스영역SRA의 어드레스번지는 제63도에 있어서 플래시메모리FMRY의 어드레스공간내의 작은 메모리블럭SMB(H′EC00∼H′ECFF)의 일부의 어드레스영역의 어드레스번지H′EC00∼H′EC7E에 중첩된다.
이와 같은 어드레스배치의 변경은 소정의 제어비트 또는 플래그의 설정에 호응해서 RAM의 디코더논리를 전환가능하게 해두는 것에 의해서 실현할 수 있다.
즉, 제64도에 도시되는 바와 같은 RAM제어레지스터RAMCR이 제14도의 칩선택컨트롤러CSCONT내에 마련된다. 이 레지스터RAMCH은 CPU에서 리드/라이트가능하게 된 8비트의 레지스터로서, 비트3∼0은 초기값 “0”, 비트4∼7은 초기값 “1”로 된다. 이 비트3∼0은 마이크로컴퓨터MCU가 라이트모드로 되어 있을 때 유효하게 된다 또, 초기값이라는 것은 마이크로컴퓨터MCU가 리세트되었을 때의 레지스터RAMCR의 값이다.
RAM의 특정어드레스영역SRA를 어떻게 이용할지 즉 본래적인 RMA의 어드레스로서 이용할지 플래시메모리FMRY의 작은 메모리블럭SMB의 일부의 어드레스영역에 중첩시킨 어드레스로서 이용할지는 RAM제어레지스터RAMCR의 비트3(RAMS)으로 결정된다.
제65도는 상기 레지스터RAMCR을 사용한 영역SRA의 어드레스설정방법을 도시한 도면이다. RAMS비트의 값이 “0”으로 리세트되면 영역SRA는 본래적인 RAM의 어드레스번지 H′F680∼H′F6FF로서 이용된다. 한편, 마이프로컴퓨터MCU가 라이트모드로 되어 있을때 RAMS비트가 “1”로 세트되면 영역SRA의 어드레스번지는 플래시메모리FMRY의 작은 메모리블럭SMB의 일부의 어드레스번지에 중첩된다.
RAM제어레지스터 RAMCR의 비트2(RAM2)∼비트0(RAM0)은 영역 SRA의 어드레스번지를 플래시메모리FMRY의 작은 메모리블럭SMB의 어디에 중첩시킬지를 결정하기 위해 이용된다. 이 비트2∼0의 값은 RAM비트가 “0”으로 리세트(클리어)되어 있을때 의미를 갖지 않는다. 한편, RAMS비트가 “1”로 세트되어 있을때 제65도에 (2)∼(6)으로 표시되는 바와 같이 비트2∼비트0의 값에 의해서 영역SRA의 어드레스는 변화한다.
즉, 영역SRA의 어드레스는 비트2∼0의 값이 “0”, “0”, “0”으로 되면 H′EC00∼H′EC7F로 “0”, “0”, “1”로 되면 H′EC80∼H′ECFF로 “0”, “1”, “0”으로 되면 H′ED00∼H′ED7F고 “0”, “1”, “1”로 되면 H′ED80∼H′EDFF로 “1”, “0”, “0”으로 되면 H′EE00∼H′EE7F로 변경된다.
그리고, 제어데이타 등의 동조는 소정의 메모리블럭SMB의 어드레스가 중첩된 RAM의 특정어드레스영역SRA를 사용해서 실행된다. 동조를 완료한 후(스텝92), RAM과 메모리블럭SMB의 어드레스중첩이 해제되어 RAM의 배치어드레스가 원래의 상태로 복원된다(스텝93). 즉, RAM제어레지스터RAMCR의 RAMS비트의 값이 CPU에 의해서 “1”(세트상태)에서 “0”(리세트 또는 클리어상태)로 된다. 마지막에 RAM의 특정어드레스영역SRA가 유지하는 동조된 데이타가CPU에 의해서 플래시메모리의 메모리블럭SMB의 소정의 어드레스영역에 라이트된다(스텝94). 이 라이트동작은 플래시메모리FMRY내에 기억된 라이트제어프로그램을 실행하는 것에 의해서 실행된다. 즉, 플래시메모리FMRY내의 변경될 데이타를 유지하는 작은 메모리블럭SMB의 데이타가 나중에 제22도를 사용해서 상세하게 설명될 소거흐름에 따라서 소거된다. 그후에 제21도를 사용해서 상세하게 후술되는 라이트흐름에 따라서 RAM으로 전송되고 또한 동조된 데이타(이 데이타는 작은 메모리블럭SMB전체에 라이트된다)가 CPU에 의해서 플래시메모리FMRY의 작은 메모리블럭SMB에 라이트된다. 즉, 나중에 “(7) 메모리블럭의 일부의 리라이트의 능률화”에 있어서 설명되는 방법이 이용된다.
이것에 의해 마이크로컴퓨터MCU가 실장된 시스템을 동작시키면서 플래시메모리가 유지하는 제어데이타등을 실시간으로 리라이트했을때와 동일한 데이타를 결과적으로 메모리블럭SMB에 설정할 수 있다.
그 후, 마이크로컴퓨터MCU의 동작모드가 플래시메모리 라이트모드에서 통상모드로 변경된다. 즉, 모드신호MD0∼MD2의 재설정 또는 리라이트용 고전압Vpp가 공급되는 마이크로컴퓨터의 외부단자의 전압의 OV로의 재설정이 실행된다.
제66도는 칩선택컨트롤러CSCONT의 일부의 회로구성의 1예를 도시한 도면이다. 제66도에 있어서, RAM어드레스디코더RADE 및 플래시어드레스디코더FADE는 내부어드레스버스(15∼0비트)의 상위비트15∼7에 대응하는 어드레스버스선(L15∼L7)에 각각 결합되고, 상기 선 L15∼L7상의 어드레스신호를 디코드한다. 예를들면 상기 선 L15∼L7상의 어드레스신호가 RAM의 어드레스영역을 나타내고 있으면 상기 RAM어드레스디코더RADE는 그것을 디코드하고, 그 출력신호RADES를 하이레벨로 한다. 한편, 상기 어드레스선L15∼L7상의 어드레스신호가 플래시메모리FMRY의 어드레스영역을 나타내고 있으면 상기 플래시어드레스디코더FADE는 그것을 디코드하고, 그 출력신호FADES를 하이레벨로 한다.
제66도에 있어서, RAM어드레스디코더RADE 및 플래시어드레스디코더FADE 이외의 논리회로OCC는 상술한 바와 같은 플래시메모리FMRY의 소정어드레스영역(SMB의 일부)의 어드레스번지를 RAM의 특정어드레스영역의 어드레스번지에 중첩시키기 위한 수단으로 된다. RAMS, RAM2∼RAM0의 비트는 제64도를 참조해서 상술한 RAM제어레지스터RAMCR의 비트를 나타내고 있다.
구체적인 회로동작은 당업자에게 있어서 용이하게 이해된다고 고려되므로 설명은 하지 않지만, RAMS비트의 값이 “1”로 되고, RAM2∼RAM0의 값이 제65도의 (2)∼(6)중 어느것인가 1개의 조합으로 되어있을때, 플래시메모리FMRY의 소정의 어드레스영역의 어드레스번지(RAM의 특정어드레스영역SRA의 어드레스번지와 중첩하고 있는 어드레스번지)가 액세스되면 도면중의 노드NOD에 중첩지정영역이 액세스된 것을 나타내는 로우레벨의 검출신호가 출력되도록 되어 있다. 따라서, 플래시메모리 선택신호MS-FLN*는 하이레벨의 비활성상태로 되고, RAM선택신호MS-RAMN은 로우레벨의 활성상태로 된다. 따라서, 본래 플래시메모리FMRY의 작은 메모리블럭SMB를 액세스하는 어드레스신호는 플래시메모리FMRY의 작은 메모리블럭SMB를 액세스하는 일없이 RAM의 특정어드레스영역SRA를 액세스하게 된다.
한편, RAMS비트의 값이 “1”로 세트되어 있는 상태에 있어서는 어드레스버스선L15∼L7상의 어드레스신호가 RAM제어레지스터RAMCR의 RAM2∼RAM0으로 설정된 플래시메모리FMRY의 어드레스영역(제66도의 (2)∼(5)중 어느것인가 1개의 어드레스영역)이외의 어드레스번지를 나타내고 있을때 상기 노드NOD의 검출신호는 하이레벨로 된다. 따라서, 어드레스버스상의 어드레스신호가 플래시메모리FMRY를 나타내고 있으면 플래시메모리선택신호MS-FLN*은 로우레벨의 활성상태로 되어 어드레스버스상의 어드레스신호로 지정된 플래시메모리FMRY의 어드레스영역에서 데이타가 CPU로 리드된다. 또, 어드레스상의 어드레스신호가 RAM을 나타내고 있으면 RAM선택신호MS-RAMN*가 로우레벨의 활성상태로 되어 어드레스버스상의 어드레스신호로 지정된 RAM의 어드레스영역이 데이타의 리드 또는 데이타의 라이트를 위해 CPU에서 액세스된다.
(7) 메모리블럭의 일부의 리라이트의 능률화
제10도에는 플래시메모리의 메모리블럭의 일부의 리라이트를 능률화하는 방법의 1예가 도시되어 있다. 프로그램의 버그의 수정 또는 버젼업시 등에 플래시메모리FMRY의 소정의 메모리블럭SMB가 유지하고 있는 정보의 일부를 리라이트하는 경우는 상기 RAM보다 기억용량이 작은 메모리블럭SMB의 유지정보를 내장RAM으로 전송하고(스텝101), 전송된 정보의 일부를 그 RAM상에서 갱신해서(스텝102) 메모리블럭의 데이타를 소거한 후(스텝103), 그 갱신된 정보로 해당 메모리블럭을 리라이트하게 한다(스텝104). 이것에 의해, 메모리블럭SMB의 1개를 일괄소거해도 상기 메모리블럭SMB의 유지정보는 RAM에 보존되어 있으므로, 리라이트할 데이타만을 외부에서 받아서 그 RAM상에서 리라이트를 실행하면 리라이트하기 전에 플래시메모리FMRY가 유지하고 있는 리라이트를 필요로 하지 않는 정보를 아울러 외부에서 전송을 받지 않아도 되기 때문에 메모리블럭의 일부의 리라이트를 위한 정보전송의 낭비를 없앨 수 있다. 또, 제10도의 설명은 제63도∼제66도의 설명에서도 용이하게 이해될 것이다.
(8) 플래시메모리의 원리
제11(a)도, 제11(b)도에는 플래시메모리의 원리가 도시되어 있다. 제11(a)도에 예시적으로 도시된 메모리셀은 2층게이트구조의 절연게이트형 전계효과 트랜지스터에 의해 구성되어 있다. 동일 도면에 있어서, (1)은 P형 실리콘기판, (14)는 상기 실리콘기관(1)에 형성된 P형 반도체영역, (13)은 N형 반도체영역, (15)는 저농도의 N형 반도체영역이다. (8)은 터널절연막으로서의 얇은 산화막(7)(예를들면 두께10nm)을 거쳐서 상기 P형 실리콘기판(1)상에 형성된 플로팅게이트, (11)은 산화막(9)를 거쳐서 상기 플로팅게이트(8)상에 형성된 제어게이트이다. 소오스는 (13), (15)에 의해서 구성되고, 드레인은(13), (14)에 의해서 구성된다.
이 메모리셀에 기억되는 정보는 실질적으로 임계값 전압의 변화로서 트랜지스터에 유지된다. 이하, 특별히 기술하지 않는 한 메모리셀에 있어서, 정보를 기억하는 트랜지스터(이하, 기억트랜지스터라 한다)가 N채널형인 경우에 대해서 기술한다.
메모리셀로의 정보의 라이트동작은 예를들면 제어게이트(11) 및 드레인에 고압을 인가해서 애벌랜치주입에 의해 드레인측에서 플로팅게이트(8)에 전자를 주입하는 것에 의해 실현된다. 이 라이트동작에 의해 기억트랜지스터는 제11(b)도에 도시되는 바와 같이 그 제어게이트(7)에서 본 임계값전압이 라이트동작을 실행하지 않았던 소거상태의 기억트랜지스터에 비해 높게 된다.
한편, 소거동작은 예를들면 소오스에 고압을 인가해서 터널현상에 의해 플로팅게이트(8)에서 소오스측으로 전자를 인출하는 것에 의해서 실현된다. 제11(b)도에 도시되는 바와 같이 소거동작에 의해 기억트랜지스터는 그 제어게이트(11)에서 본 임계값전압이 낮아진다. 제11(b)도에서는 라이트 및 소거상태의 어느것에 있어서도 기억트랜지스터의 임계값은 정의 전압레벨로 된다. 즉, 워드선에서 제어게이트(11)에 인가되는 워드선 선택레벨에 대해 라이트상태의 임계값전압은 높아지고, 소거상태의 임계값전압은 낮아진다. 쌍방의 임계값전압과 워드선 선택레벨이 그와 같은 관계를 갖는 것에 의해서 선택트랜지스터를 채용하는 일없이 1개의 트랜지스터로 메모리셀을 구성할 수 있다. 기억정보를 전기적으로 소거하는 경우에 있어서는 플로팅게이트(8)에 축적된 전자를 소오스전극으로 인출하는 것에 의해 기억정보의 소거가 실행되기 때문에 비교적 긴 시간 소거동작을 속행하면 라이트동작시에 플로팅게이트(8)에 주입한 전자의 양보다 많은 전자가 인출되게 된다. 그 때문에 전기적 소거를 비교적 긴시간 계속하는 과소거를 실행하면 기억트랜지스터의 임계값전압은 예를들면 부의 레벨로 되어 워드선의 비선택레벨에 있어서도 선택되는 불합리를 발생시킨다. 또, 라이트도 소거와 마찬가지로 터널전류를 이용해서 실행할 수도 있다.
리드동작에 있어서는 상기 메모리셀에 대해서 약한 라이트, 즉 플로팅게이트(8)에 대해서 바람직하지 않은 캐리어의 주입이 실행되지 않도록 드레인 및 제어게이트(11)에 인가되는 전압이 비교적 낮은 값으로 제한된다. 예를들면 1V정도의 저전압이 드레인(10)에 인가됨과 동시에 제어게이트(11)에 5V정도의 저전압이 인가된다. 이들 인가전압에 의해서 기억트랜지스터를 흐르는 채널전류의 대소를 검출하는 것에 의해 메모리셀에 기억되어 있는 정보의 “0”, “1”을 판정할 수 있다.
제12도는 상기 기억트랜지스터를 사용한 메모리셀어레이의 구성윈리를 도시한 도면이다. 동일 도면에는 대표적으로 4개의 기억트랜지스터(메모리셀) Q1∼Q4가 도시된다. X, Y방향으로 매트릭스배치된 메모리셀에 있어서, 동일행에 배치된 기억트랜지스터 Q1, Q2(Q3, Q4)의 제어게이트(메모리셀의 선택게이트)는 각각 대응하는 워드선WL1(WL2)에 접속되고, 동일열에 배치된 기억트랜지스터 Q1, Q2(Q3, Q4)의 드레인영역(메모리셀의 입출력노드)은 각각 대응하는 대이타선 DL1, DL2에 접속되어 있다. 상기 기억트랜지스터Q1, Q3(Q2, Q4)의 소오스영역은 소오스선SL1(SL2)에 결합된다.
표 1에는 메모리셀에 대한 소거동작 및 라이트동작을 위한 전압조건의 1예가 표시되어 있다.
[표 1]
표 1에 있어서, 메모리소자는 메모리셀을 의미하고, 게이트는 메모리셀의 선택게이트고서의 제어게이트를 의미한다. 표 1에 있어서, 부전압방식의 소거는 제어게이트에 예를들면 -10V와 같은 부전압을 인가하는 것에 의해서 소거에 필요한 고전계를 형성한다. 표 1에 예시되는 전압조건에서 명확한 바와 같이, 정전압방식의 소거에 있어서는 적어도 소오스가 공통접속된 메모리셀에 대해서 일괄소거를 실행할 수 있다. 따라서, 제12도의 구성에 있어서 소오스선SL1, SL2가 서로 접속되어 있으면 4개의 메모리셀Q1∼Q4는 일괄소거가능하게 된다. 이 경우, 동일한 소오스선에 연결되는 메모리비트의 수를 변경하는 것에 의해 메모리블럭의 사이즈를 임의로 설정할 수 있다.
소오스선 분할방식에는 제12도에 대표적으로 도시되는 데이타선을 단위로 하는 경우(공통 소오스선을 데이타선방향으로 연장시키는) 이외에 워드선을 단위로 하는 경우(공통 소오스선을 워드선방향으로 연장시키는)가 있다. 한편, 부전압방식의 소거에 있어서는 제어게이트가 공통 접속된 메모리셀에 대해서 일괄소거를 실행할 수 있다.
(9) 데이타선을 단위로 해서 기억용량을 서로 다르게 한 여러개의 메모리 블럭화
제13도에는 일괄소거가능한 메모리블럭의 기억용량을 서로 다르게 한 플래시메모리의 1예의 회로블럭도가 도시되어 있다.
제13도에 도시되는 플래시메모리FMRY는 8비트의 데이타입출력단자D0∼D7을 갖고, 각 데이타입출력단자마다 메모리어레이부ARY0∼ARY7을 구비한다. 메모리어레이부ARY0∼ARY7은 상대적으로 기억용량이 큰 메모리블럭LMB와 상대적으로 기억용량이 작은 메모리블럭SMB로 2분할되어 있다. 도면에는 대표적으로 메모리어레이부ARY0의 상세한 것이 도시되어 있지만, 그외의 메모리어레이부ARY1∼ARY7도 동일하게 구성되어 있다.
각각의 메모리어레이부ARY0∼ARY7에는 상기 제11도에서 설명한 2층게이트구조의 절연게이트형 전계효과트랜지스터에 의해서 구성된 메모리셀MC가 매트릭스배치되어 있다. 마찬가지로, 동일 도면에 있어서 WL0∼WLn은 모든 메모리어레이부ARY0∼ARY7의 공통 워드선이다. 동일 행에 배치된 메모리셀의 제어게이트는 각각 대응하는 워드선에 접속된다. 각각의 메모리어레이부ARY0∼ARY7에 있어서, 동일 열에 배치된 메모리셀MC의 드레인영역은 각각 대응하는 데이타선DL0∼DL7에 접속되어 있다. 메모리블럭SMB를 구성하는 메모리셀MC의 소오스영역은 소오스선SL1에 공통접속되고, 메모리블럭LMB를 구성하는 메모리셀MC의 소오스영역은 소오스선SL2에 공통접속되어 있다.
상기 소오스선SL1, SL2에는 전압출력회로VOUT1, VOUT2에서 소거에 이용되는 고전압Vpp가 공급된다. 전압출력회로VOUT1, VOUT2의 출력동작은 소거블럭 지정레지스터의 비트B1, B2의 값에 의해서 선택된다. 예를들면 소거블럭 지정레지스터의 비트B1에 “1”이 설정되는 것에 의해서 각 메모리어레이부ARY0∼ARY7의 메모리블럭SMB만이 일괄소거 가능하게 된다. 소거블럭 지정레지스터의 비트B2에 “1”이 설정된 경우는 각 메모리어레이부ARY0∼ARY7의 메모리블럭LMB만이 일괄소거가능하게 된다. 쌍방의 비트B1, B2에 “1”이 설정되었을때는 플래시메모리전체가 일괄소거가능하게 된다.
상기 워드선WL0∼WLn의 선택은 로우어드레스버퍼XABUFF 및 로우어드레스래치 XALAT를 거쳐서 페치된 로우어드레스신호AX를 로우어드레스디코터 XADEC가 해독하는 것에 의해서 실행된다. 워드드라이버WDRV는 로우어드레스디코더XADEC에서 출력되는 선택신호에 따라서 워드선을 구동한다. 데이타리드동작에 있어서 워드드라이버WDRV는 전압선택회로VSEL에서 공급되는 5V와 같은 전압Vcc와 0V와 같은 접지전위를 전원으로 해서 동작되고, 선택될 워드선을 전압Vcc에 의해서 선택레벨로 구동하과, 비선택으로 될 워드선을 접지전위와 같은 비선택레벨로 유지시킨다. 데이타의 라이트동작에 있어서 워드드라이버WDRV는 전압선택회로VSEL에서 공급되는 12V와 같은 전압Vpp와 0V와 같은 접지전위를 전원으로 해서 동작되고, 선택될 워드선을 12V와 같은 라이트용 고전압레벨로 구동한다. 데이타의 소거동작에 있어서, 워드드라이버WDRV의 출력은 0V와 같은 낮은 전압레벨로 된다.
각각의 메모리어레이부ARY0∼ARY7에 있어서 상기 데이타선D1-0∼DL7은 컬럼선택스위치YS0∼YS7을 거쳐서 공통데이타선CD에 공통접속된다. 컬럼선택스위치YS0∼YS7의 스위치제어는 컬럼어드레스버퍼YABUFF 및 컬럼어드레스래치YALAT를 거쳐서 페치되는 컬럼어드레스신호AY를 컬럼어드레스디코더YADEC가 해독하는 것에 의해서 실행된다. 컬럼어드레스디코더YADEC의 출력선택신호는 모든 메모리어레이부ARY0∼ARY7에 공통으로 공급된다. 따라서 컬럼어드레스디코더YADEC의 출력선택신호중 어느것인가 1개가 선택레벨로 되는 것에 의해 각 메모리어레이부ARY0∼ARY7에 있어서 공통데이타선 CD에는 1개의 데이타선이 접속된다.
메모리셀MC에서 공통데이타선CD로 리드된 데이타는 선택스위치RS를 거쳐서 센스앰프SAMP에 인가되고, 여기에서 증폭되어 데이타출력래치DOLAT를 거쳐서 데이타출력버퍼DOBUFF에서 외부로 출력된다. 상기 선택스위치RS는 리드동작과 동기해서 선택레벨로 된다. 외부에서 공급되는 라이트데이타는 데이타입력버퍼DIBUFF를 거쳐서 데이타입력래치회로DILAT에 유지된다. 데이타입력래치회로DILAT에 유지된 데이타가 “0”일때 라이트회로WRIT는 선택스위치WS를 거쳐서 공통데이타선CD로 라이트용의 고전압을 공급한다. 이 라이트용 고전압은 컬럼어드레스신호AY에 의해서 선택된 데이타선을 통해서 로우어드레스신호AX에 의해 제어게이트에 고전압이 인가되는 메모리셀의 드레인에 공급되고, 이것에 의해서 상기 메모리셀이 라이트된다. 상기 선택스위치WS는 라이트동작과 동기해서 선택레벨로 된다. 라이트소거의 각종 타이밍이나 전압의 선택제어는 라이트소거 제어회로WECONT가 생성한다.
(10) 제1도에 대응하는 마이크로컴퓨터의 상세
제14도에는 제1도의 마이크로컴퓨터에 대응되는 더욱 상세한 마이크로컴퓨터의 실시예의 블럭도가 도시되어 있다. 제14도에 도시되는 마이크로컴퓨터MCU는 제1도에 도시되는 기능블럭과 동일한 기능 블럭으로서 중앙처리장치CPU, 플래시메모리FMHY, 직렬통신인터페이스SCI, 제어회로CONT 및 RAM을 포함한다. 제1도의 타이머에 해당하는 것으로서 16비트 인터그레이티드타이머 펄스유닛IPU와 워치독타이머WDTMR을 구비한다. 또, 제1도의 주변회로I/O에 해당하는 것으로서 포트PORT1∼PORT12를 구비한다. 또, 그 이외의 기능 블럭으로서 클럭발진기CPG, 인터럽트컨트롤러IRCONT, 아날로그/디지탈변환기ADC 및 대기상태컨트롤러WSCONT가 마련되어 있다. 상기 중앙처리장치CPU, 플래시메모리FMRY, RAM 및 16비트 인터그레이티드타이머 펄스유닛IPU는 어드레스버스ABUS, 하위 데이타버스LDBUS(예를들면 8비트) 및 상위데이타버스HDBUS(예를들면 8비트)에 전속된다. 상기 직렬통신인터페이스SCI, 워치독타이머WDTMR, 인터럽트컨트롤러IRCONT, 아날로그/디지탈변환기ADC, 대기상태컨트롤러WSCONT, 칩선택컨트롤러CSCONT 및 포트PORTI∼PORT12는 어드레스버스ABUS 및 상위 데이타버스HDBUS에 접속된다.
제14도에 있어서, 제66도에 도시된 칩선택컨트롤러CSCONT는 어드레스버스(ABUS)의 상위비트(예를들면 비트15∼비트7)의 어드레스신호를 디코드하고, 상기 어드레스버스(ABUS)상의 어드레스신호가 어느 어드레스영역을 선택하고 있는지를 나타내는 선택신호를 출력하는 수단으로서, 내장RAM의 어드레스영역, 내장플래시메모리의 어드레스영역, 상기 마이크로컴퓨터MCU의 외부에 접속된 메모리나 플로피디스크컨트롤러 등의 I/O디바이스의 어드레스영역 등을 설정할 수 있는 여러개의 어드레스영역 지시레지스터를 갖는다. 상기 마이크로컴퓨터MCU의 외부에 접속된 메모리나 플로피디스크컨트롤러 등의 I/O디바이스의 액세스속도가 마이크로컴퓨터MCU의 액세스속도보다 느린 경우, 상기 칩선택컨트롤러CSCONT는 상기 어드레스버스상의 어드레스신호를 디코드하고, 상기 마이크로컴퓨터MCU의 외부에 접속된 저속메모리나 I/O디바이스에 대한 액세스라 판단했을때 대기상태컨트롤러WSCONT에 그것을 알린다. 그 결과 대기상태컨트롤러는 마이크로컴퓨터의 버스사이클중에 1개 또는 여러개의 대기상태를 삽입하도록 되어 있다. 또, 이들 기술에 관해서는 미국특허 제5,070,473호(1991년12월3일발행, Hitachi Microcomputer Engineering Lid 및 Hitachi, Ltd에 양도되어 있음)를 참조할 수 있다. 이 특허의 개시내용을 여기에서의 상기 특허의 참조에 의해 본 명세서중에 도입한다.
제14도에 있어서, Vpp는 플래시메모리FMRY의 리라이트용 고전압이다. EXTAL 및 XTAL은 마이크로컴퓨터의 칩의 외부에 부착된 도시하지 않은 진동자에서 상기 클럭발진기CPG에 인가되는 신호이다. ø는 클럭발진기CPG에서 외부로 출력되는 동기클럭신호이다. MD0∼MD2는 플래시메모리FMRY의 리라이트시에 제1 동작모드 또는 제2 동작모드를 설정하기 위해 제어회로CONT에 공급되는 모드신호로서, 제1도의 모드신호MODE에 대응한다. RES*는 리세트신호, STBY*는 대기신호로서, 중앙처리장치CPU 및 그 밖의 회로블럭에 공급된다. NMI는 논마스커블인터럽트신호로서, 마스크 불가능한 인터럽트를 상기 인터럽트컨트롤러ICONT에 인가한다. 도시하지 않은 그 밖의 인터럽트신호는 포트PORT8, PORT9를 거쳐서 인터럽트컨트롤러ICONT에 인가된다. AS*는 외부로 출력되는 어드레스신호의 유효성을 나타내는 어드레스스트로브신호, RD*는 리드사이클인 것을 외부로 통지하는 리드신호, HWR*는 상위8비트의 라이트사이클인 것을 외부로 통지하는 상위 바이트라이트신호, LWR*는 하위8비트의 라이트사이클인 것을 외부로 통지하는 하위 바이트라이트신호로서, 그들은 마이크로컴퓨터MCU의 외부에 대한 액세스제어신호로 된다.
외부의 PROM라이터에 의해 플래시메모리FMRY를 직접 리라이트제어하는 제2 동작모드 이외에 있어서, 마이크로컴퓨터MCU가 외부를 액세스하기 위한 데이타BD0∼BD15의 입출력에는 특히 제한되지 않지만 상기 포트PORT1, PORT2가 할당된다. 이 때의 어드레스신호BA0∼BA19의 출력에는 특히 제한되지 않지만 상기 포트PORT3∼PORT5가 할당된다.
한편, 마이크로컴퓨터MCU에 제2 동작모드가 설정되었을때 그 플래시메모리FMRY를 리라이트제어하는 PROM라이터와의 접속에는 특히 제한되지 않지만, 상기 포트PORT2∼PORT5 및 PORT8이 할당된다. 즉, 라이트 및 검증을 위한 데이타로D0∼ED7의 입출력에는 상기 포트PORT2가 할당되고, 어드레스신호EA0∼EA16의 입력 및 액세스제어신호CE*(칩인에이블신호), OE*(출력인에이블신호), WE*(라이트인에이블신호)의 입력에는 상기 포트PORT3∼PORT5 및 PORT8이 할당된다. 상기 칩인에이블신호CE*는 PROM라이터로부터의 플래시메모리FMRY의 동작선택신호이고, 출력인에이블신호OE*는 플래시메모리FMRY에 대한 출력동작의 지시신호이며, 라이트인에이블신호WE*는 플래시메모리FMRY에 대한 라이트동작의 지시신호이다. 또, 어드레스신호EA0∼EA16중 1비트 EA9의 입력에는 상기 신호NMI의 입력단자가 할당된다. 이와 같이 해서 할당된 포트의 외부단자 및 고전압Vpp의 인가단자 등의 그 밖의 필요한 외부단자는 제3도에서 설명한 변환소켓SOCKET를 거쳐서 범용PROM라이터PRW에 접속된다. 이때의 이러한 외부단자의 할당은 마이크로컴퓨터MCU를 변환소켓SOCKET를 거쳐서 PROM라이터PRW에 접속하기 쉬운 단자배열로 되도록 고려할 수 있다. 상기 제2 동작모드에 있어서 PROM라이터PRW와의 접속에 할당되는 외부단자군에는 마이크로컴퓨터MCU의 그 밖의 동작모드에 있어서는 다른 기능이 할당되게 된다.
제15도에는 제14도의 마이크로컴퓨터MCU를 예를들면 수지로 봉지하는 것에 의해서 얻어진 4방향으로 외부단자를 갖는 플랫패키지의 상면을 도시한다. 제15도에 도시된 신호는 제14도와 공통이다. 신호명이 표시되어 있지 않은 외부단자(핀)는 대기신호의 입력핀, 버스요구신호의 입력핀, 버스인정신호의 출력핀, 직렬통신인터페이스SCI등의 주변회로와 외부의 신호입출력핀등으로 이용된다.
제15도에 도시되는 패키지FP에 있어서, 상기 패키지FP에서 도출되는 각 단자(핀)의 간격PP는 0.5mm이하로 할 수 있다. 즉, 마이크로컴퓨터MCU의 사용자가 상기 마이크로컴퓨터MCU내의 플래시메모리FMRY를 변환소켓SOCKET를 거쳐서 PROM라이터PRW에 접속하고, 상기 플래시메모리FMRY에 데이타를 라이트하는 경우 패키지FP의 각 단자간격(핀피치)PP가, 0.5mm이하인 경우에는 상기 변환소켓SOCKET에 상기 패키지FP를 삽입할때 변환소켓SOCKET와 상기 패키지FP의 외부단자의 바람직하지 않은 접축에 기인하는 핀구부러짐이 발생하기 쉬워진다. 이와 같은 핀구부러짐이 발생하면 상기 변환소켓SOCKEIT의 각 단자와 상기 패키지FP의 각 단자의 전기적 전속이 핀구부거진이 발생하고 있는 단자에 대해서 실행되지 않게 된다. 그 결과, PROM라이터PRW에 의해 상기 플래시메모리FMRY로 데이타를 라이트할 수 없게 된다.
이 점에 대해서 본 발명에서는 중앙처리장치CPU가 플래시메모리FMRY에 데이타를 라이트하는 것이 가능하기 때문에, 사용자는 상기 플래시메모리FMRY로의 데이타라이트에 외부PROM라이터PRW를 사용하지 않고 상기 마이크로컴퓨터MCU의 패키지를 실장기판(프린트기판)에 실장한 후, 중앙처리장치CPU에서 상기 플래시메모리FMRY에 데이타를 라이트하도록 하면 상기 마이크로컴퓨터MCU가 핀피치PP가 0.5mm이하인 패키지로 봉지되어도 사용자는 패키지에서 도출되는 외부단자의 리이드구부러짐을 방지할 수 있다. 또, 반도체제조회사는 자동핸들러(tester)을 갖고 있으므로, 0.5mm이하의 핀피치를 갖는 패키지에 상기 마이크로컴퓨터MCU가 봉지되어도 상기 마이크로컴퓨터MCU의 테스트를 핀구부러짐을 발생시키지 않고 확실하게 실행할 수 있다.
(11) 플래시메모리FMRY의 리라이트용 제어회로
제16도에는 제14도의 마이크로컴퓨터MCU에 내장되는 플래시메모리FMRY의 전체적인 블럭도가 도시되어 있다. 제16도에 있어서, ARY는 상기 제11(a)도, 제11(b)도에서 설명한 2층게이트구조의 절연게이트형 전계효과 트랜지스터에 의해서 구성된 메모리셀을 매트릭스배치한 메모리어레이이다. 이 메모리어레이ARY는 제13도에서 설명한 구성과 마찬가지로 메모리셀의 제어게이트는 각각 대응하는 워드선에 접속되고, 메모리셀의 드레인영역은 각각 대응하는 데이타선에 접속되고, 메모리셀의 소오스영역은 메모리블럭마다 공통 소오스선에 접속되어 있지만, 메모리블럭의 분할형태는 제13도와는 다르다. 예를 들면, 제17도에 도시되는 바와 같이, 상대적으로 각각의 기억용량이 큰 7개의 큰 메모리블럭(대블럭)LMB0∼LMB6과 상대적으로 각각의 기억용량이 작은 8개의 작은 메모리블럭(소블릭)SMB0∼SMB7로 분할되어 있다. 큰 메모리블럭은 프로그램저장영역 또는 대용량 데이타저장영역등으로 이용된다. 작은 메모리블럭은 소용량 데이타저장영역 등으로 이용된다.
제16도에 있어서, ALAT는 어드레스신호PABO∼PAB15의 래치회로이다. 제1 동작모드에 있어서 그 어드레스신호PAB0∼PAB15는 중앙처리장치CPU의 출력어드레스신호BA0∼BA15에 대응한다. 제2 동작모드에서는 어드레스신호PAB0∼PAB15는 PROM라이터PRW의 출력어드레스신호EA0∼EA15에 대응한다. XADEC는 어드레스래치ALAT를 거쳐서 페치되는 로우어드레스신호를 구동하는 로우어드레스디코더이다. WDRV는 로우어드레스디코터XADEC에서 출력되는 선택신호에 따라서 워드선을 구동하는 워드드라이버이다. 데이타리드동작에 있어서 워드드라이버WDRV는 5V와 같은 전압에서 워드선을 구동하고, 데이타의 라이트동작에서는 12V와 같은 고전압에서 워드선을 구동한다. 데이타의 소거동작에 있어서 워드드라이버WDRV의 모든 출력은 0V와 같은 낮은 전압레벨로 된다. YADEC는 어드레스래치YALAT를 거쳐서 페치되는 컬럼어드레스신호를 해독하는 컬럼어드레스디코더이다. YSEL은 컬럼어드레스디코터YADEC의 출력선택신호에 따라서 데이타선을 선택하는 컬럼선택회로이다. SAMP는 데이타리드동작에 있어서 컬럼선택회로YSEL에 의해 선택된 데이타선으로부터의 리드신호를 증폭하는 센스앰프이다. DOLAT는 센스앰프의 출력을 유지하는 데이타출력래치이다. DOBUFF는 데이타출력래치DOLAT가 유지하는 데이타를 외부로 출력하기 위한 데이타출력버퍼이다. 도면에 있어서, PDB0∼PDB7은 하위 8비트(1바이트)데이타이고, PDB8∼PDB15는 상위 8비트(1바이트)데이타이다. 이예에 따르면, 출력데이타는 최대2바이트로 된다. DIBUFF는 외부에서 공급되는 라이트데이타를 페치하기 위한 데이타입력버퍼이다. 데이타입력버퍼DIBUFF에서 페치된 데이타는 데이타입력래치회로DILAT에 유지된다. 데이타입력래치회로DILAT에 유지된 데이타가 “0”일때 라이트회로WRIT는 컬럼선택회로YSEL에 의해 선택된 데이타선에 라이트용 고전압을 공급한다. 이 라이트용 고전압은 로우어드레스신호에 따라서 제어게이트에 고전압이 인가되는 메모리셀의 드레인에 공급되고, 이것에 의해서 이 메모리셀이 라이트된다. ERASEC는 지정된 메모리블럭의 소오스선에 소거용 고전압을 공급해서 메모리블럭의 일괄소거를 실행하기 위한 소거회로이다.
FCONT는 플래시메모리FMRY에 있어서의 데이타리드동작의 타이밍제어 및 라이트소거를 위한 각종 타이밍이나 전압의 선택제어 등을 실행하는 제어회로이다. 이 제어회로FCONT는 소거블럭지정레지스터MBREG 및 프로그램/소거제어 레지스터PEREG를 포함하는 제어레지스터CREG를 구비한다.
제18도에는 제어레지스터CREG의 1예가 도시되어 있다. 제어레지스터CREG는 각각 8비트의 프로그램/소거제어레지스터PEREG와 소거블럭지정레지스터MBREG1 및 MBREG2에 의해서 구성된다. 프로그램/소거제어레지스터PEREG에 있어서, Vpp는 리라이트용 고전압의 인가에 따라서 “1”로 되는 고전압인가플래그이다. E비트는 소거동작을 지시하는 비트이고, EV비트는 소거에 있어서의 검증동작의 지시비트로 된다. P비트는 라이트동작(프로그램동작)의 지시비트이고, PV비트는 라이트에 있어서의 검증동작의 지시비트이다. 소거블럭지정레지스터MBREG1 및 MBREG2는 각각 7개로 분할된 대블럭과 8개로 분할된 소블럭에 포함되는 어떠한 메모리블럭을 소거할지를 지정하는 레지스터로서, 그 제0비트에서 제7비트는 각 메모리블럭의 지정용 비트이며, 예를들면 비트 “1”은 대응하는 메모리블럭의 선택을 의미하고, 비트 “0”은 대응하는 메모리블럭의 비선택을 의미한다. 예를들면 소거블럭 지정레지스터MBREG2의 제7비트가 “1”일때는 작은 메모리블럭SMB7의 소거가 지정된다.
상기 제어레지스터CREG는 외부에서 리드/라이트가능하게 되어 있다. 제어회로FCONT는 그 제어레지스터CREG의 설정내용을 참조하고, 그것에 따라서 소거/라이트 등의 제어를 실행한다. CPU에 의해 또는 외부에서 그 제어레지스터CREG의 내용을 리라이트하는 것에 의해서 소거/라이트동작의 상태를 제어할 수 있다.
제16도에 있어서, 제어회로FCONT에는 제어신호로서 FLM, MS-FLN, MS-MISN, M2RDN, M2WRN, MRDN, MWRN, IOWORDN 및 RST가 공급되고, 또 상위1바이트의 데이타PDB8∼PDB15와 어드레스신호PAB0∼PAB15의 소정비트가 인가된다.
제어신호FLM은 플래시메모리FMRY의 동작모드를 지정하는 신호로서, 그 “0”이 제1 동작모드를 지정하고, “1”이 제2 동작모드를 지정한다. 이 신호FLM은 예를들면 상기 모드신호MD0∼MD2에 따라서 형성된다.
제어신호MS-FLN은 플래시메모리FMRY의 선택신호로서, 그 “0”이 선택을 지시하고, “1”이 비선택을 지시한다. 제1 동작모드에서는 중앙처리장치CPU가 그 제어신호MS-FLN을 출력하고, 제2 동작모드에서 그 제어신호MS-FLN은 PROM라이터PRW에서 공급되는 칩인에이블신호CE*에 대응한다.
제어신호MS-MISN은 제어레지스터CREG의 선택신호이다. 이때, 프로그램/소거제어레지스터PEREG와 소거블럭 지정레지스터MBREGI 및 MBREG2중의 어느것을 선택할지는 어드레스신호PAB0∼PAB15의 소정비트를 참조해서 결정한다. 제1 동작모드에서는 중앙처리장치CPU가 그 제어신호MS-MISN을 출력한다. 제2 동작모드에서는 특히 제한되지 않지만, PROM라이터PRW가 출력하는 최상위어드레스비트EA16이 그 제어신호MS-MISN으로 간주된다.
M2RDN은 메모리리드스트로브신호, M2WRN은 메모리라이트스트로브신호, MRDN은 제어레지스터CREG의 리드신호, MWRN은 제어레지스터CREG의 라이트신호이다. 제1 동작모드에서는 중앙처리장치CPU가 그들 제어신호를 출력한다. 제2 동작모드에서는 특히 제한되지 않지만 PROM라이터PRW에서 공급되는 라이트인에이블신호WE*가 상기 신호M2WRN, MWRN으로 간주되고, PROM라이터에서 공급되는 출력인에이블신호OE*가 상기 신호M2RDN, MRDN으로 간주된다. 또, 메모리라이트스트로브신호M2WRN은 메모리셀에 라이트할 데이타를 데이타입력래치회로DILAT에 라이트하기 위한 스트로브신호로 간주된다. 메모리셀로의 실제의 라이트는 상기 제어레지스터CREG의 P비트를 세트하는 것에 의해서 개시된다.
IOWORDN은 플래시메모리FMRY에 대한 8비트리드액세스와 16비트리드액세스의 전환신호로 된다. 제2 동작모드에 있어서 상기 제어신호IOWORDN은 8비트리드액세스를 지시하는 논리값으로 고정된다.
RST는 플래시메모리FMRY의 리세트신호이다. 이 신호RST에 의해서 플래시메모리FMRY가 리세트되는 것에 의해 또는 상기 프로그램/소거제어레지스터PEREG의 Vpp플래그가 “0”으로 되는 것에 의해 상기 프로그램/소거제어레지스터PEREG에 있어서의 EV, PV, E, P의 각 모드설정비트가 클리어된다.
제19도에는 플래시메모리FMRY에 있어서의 메모리리드동작의 1예의 타이밍도가 도시되어 있다. 제19도에 있어서, CK1M, CK2M은 논오버랩 2상(相)의 클럭신호로서 동작기준클럭신호로 간주된다. tCYC는 사이클타임으로서, RAM에 대한 액세스타임과는 거의 차이가 없다. 제어레지스터CREG에 대한 리드동작도 이것과 마찬가지의 타이밍에서 실행된다.
제20도에는 플래시메모리FMRY에 있어서의 메모리라이트동작의 1예의 타이밍도가 도시되어 있다. 제20도에 도시되는 라이트스트로브신호M2WRN에 의해서 지시되는 메모리라이트동작에서는 상술한 바와 같이 메모리셀에 대한 실제의 라이트는 실행되지 않고, 입력어드레스신호PAB0∼PAB15가 어드레스래치회로ALAT에 유지됨과 동시에 입력데이타PB8∼PB15가 데이타입력래치DILAT에 유지되어 그 라이트사이클이 종료된다. 제어레지스터CREG에 대한 라이트동작도 이것과 동일한 타이밍에서 실행되지만, 이 경우에는 제어레지스터CREG로의 실제의 데이타라이트가 실행된다.
(12) 플래시메모리FMRY의 리라이트제어수순의 상세
이 항목에서는 중앙처리장치CPU 또는 FROM라이터가 상기 제어회로FCONT를 거쳐서 플래시메모리의 라이트, 소거를 실행하는 제어수순의 상세한 1예에 대해서 설명한다. 플래시메모리에 대한 정보의 라이트는 기본적으로 소거상태의 메모리셀에 대해서 실행된다. 마이크로컴퓨터가 시스템에 실장된 상태에서 플래시메모리의 리라이트를 실행하는 제1 동작모드에 있어서 중앙처리장치CPU가 실행할 리라이트제어프로그램은 소거용 프로그램과 라이트용 프로그램을 포함한다. 제1 동작모드의 지정에 따라서 최초의 소거의 처리루틴을 실행하고, 계속해서 자동적으로 라이트의 처리루틴을 실행하도록 리라이트제어프로그램을 구성할 수 있다. 또는 소거와 라이트를 따로따로 각각 제1 동작모드를 지정하도록 해도 좋다. PROM라이터에 의한 리라이트제어도 제1 동작모드의 경우와 동일한 오퍼레이션에 의해서 실행된다. 이하, 라이트제어수순과 소거제어수순을 각각 설명한다.
제21도에는 라이트제어수순의 상세한 1예가 도시되어 있다. 제21도에 도시되는 수순은 예를들면 1바이트의 데이타를 라이트하기 위한 수순으로서, 제1 동작모드에 있어서의 중앙처리장치CPU의 제어와 제2 동작모드에 있어서의 PROM라이터의 제어의 쌍방에 공통으로 된다. 예를들면 제어주체를 중앙처리장치CPU로 해서 설명한다.
바이트단위에서의 데이타라이트의 최초의 스텝에서는 중앙처리장치CPU는 그 내장카운터n에 1을 세트한다(스텝S1). 다음에 중앙처리장치CPU는 제20도에서 설명한 메모리라이트동작을 실행해서 플래시메모리FMRY에 라이트할 데이타를 제16도의 데이타입력래치회로DILAT에 세트함과 동시에 데이타를 라이트할 어드레스를 어드레스래치회로ALAT에 세트한다(스텝S2). 그리고, 중앙처리장치CPU는 제어레지스터CREG에 대한 라이트사이클을 발행해서 프로그램비트P를 세트한다(스텝S3). 이것에 의해 제어회로FCONT는 상기 스텝S2에서 세트된 데이타 및 어드레스에 따라서 그 어드레스에 의해 지정되는 메모리셀의 제어게이트와 드레인에 고압을 인가해서 라이트를 실행한다. 이 플래시메모리측에서의 라이트처리시간으로서 중앙처리장치CPU는 예를들면 10μsec 대기하고(스텝S4), 계속해서 프로그램비트P를 클리어한다(스텝S5).
그 후, 중앙처리장치CPU는 라이트상태를 확인하기 위해 제어레지스터CREG에 대한 라이트사이클을 발행해서 프로그램검증비트PV를 세트한다(스텝S6). 이것에 의해 제어회로FCONT는 상기 스텝S2에서 세트된 어드레스를 이용해서 그 어드레스에 의해 선택할 워드선에 검증용 전압을 인가해서 상기 라이트를 실행한 메모리셀의 데이타를 리드한다. 여기에서, 상기 검증용 전압은 충분한 라이트레벨을 보증하기 위해 예를들면 5V와 같은 전원전압Vcc보다 레벨이 높은 7V와 같은 전압레벨이다. 중앙처리장치CPU는 그것에 의해서 리드된 데이타와 라이트에 이용된 데이타의 일치를 확인한다(스텝S7). 중앙처리장치CPU는 검증에 의해서 일치를 확인하면 프로그램검증비트PV를 클리어하고(스텝S8), 이것에 의해 상기 1바이트데이타의 라이트가 완료된다.
한편, 중앙처리장치CPU는 스텝S7의 검증에 의해서 불일치를 확인하면, 스텝S9에서 프로그램검증비트PV를 클리어한 후, 상기 카운터n의 값이 라이트리트라이 상한횟수N에 도달하고 있는지의 판정을 실행한다(스텝S10). 이 결과, 라이트리트라이 상한횟수N에 도달하고 있는 경우에는 라이트불량으로서 처리가 종료된다. 라이트리트라이 상한횟수N에 도달하고 있지 않은 경우에는 중앙처리장치CPU는 카운터n의 값을 1만큼 인크리먼트해서(스텝S11) 상기 스텝S3에서 처리를 반복해 간다.
제22도에는 소거제어수순의 상세한 1예가 도시되어 있다. 제22도에 도시되는 수순은 제1 동작모드에 있어서의 중앙처리장치CPU의 제어와 제2 동작모드에 있어서의 PROM라이터의 제어의 쌍방에 공통으로 된다. 예를들면 제어주체를 중앙처리장치CPU로서 설명한다.
중앙처리장치CPU는 소거를 실행함에 있어서 그 내장카운터n에 1을 세트한다(스텝S21). 다음에 중앙처리장치CPU는 소거대상영역의 메모리셀에 대해서 프리라이트를 실행한다(스텝S22). 즉, 소거대상어드레스의 메모리셀에 대해서 데이타 “0”을 라이트한다. 이 프리라이트의 세어수순은 상기 제21도에서 설명한 라이트제어수순을 유용할 수 있다. 이 프리라이트의 처리는 소거전의 플로팅게이트내의 전하량을 전체비트 균일하게 해서 소거상태를 균일화하기 위해 실행된다.
다음에 중앙처리장치CPU는 제어레지스터CREG에 대한 라이트 사이클을 발행해서 일괄소거대상 메모리블럭을 지정한다(스텝S23). 즉, 소거블럭지정레지스터MBREG1 및 MBREG2에 소거대상 메모리블럭번호를 지정한다. 소거대상 메모리블럭을 지정한 후 중앙처리장치CPU는 제어레지스터CREG에 대한 라이트사이클을 발행해서 소거비트E를 세트한다(스텝S24). 이것에 의해 제어회로FCONT는 상기 스텝S23에서 지정된 메모리블럭의 소오스선에 고압을 인가시켜 상기 메모리블럭을 일괄소거한다. 이 플래시메모리측에서의 일괄소거의 처리시간으로서 중앙처리장치CPU는 예를들면 10msec 대기한다(스텝S25). 이 10msec라는 시간은 1회에 소거동작을 완결할 수 있는 시간에 비해 짧은 시간으로 한다. 그리고, 계속해서 소거비트E를 클리어한다(스텝S26).
그 후, 중앙처리장치CPU는 소거상태를 확인하기 위해 우선 일괄소거대상 메모리블럭의 선두어드레스를 검증할 어드레스로 해서 내부에 세트하고(스텝S27), 계속해서 검증어드레스에 의해 더미라이트를 실행한다(스텝S28). 즉, 검증할 어드레스에 대해서 메모리라이트사이클을 발행한다. 이것에 의해, 검증할 메모리어드레스가 어드레스래치회로ALAT에 유지된다. 그 후, 중앙처리장치CPU는 제어레지스터CREG에 대한 라이트사이클을 발행해서 소거검증비트EV를 세트한다(스텝S29). 이것에 의해, 제어회로FCONT는 상기 스텝S28에서 세트된 어드레스를 이용해서 그 어드레스에 의해 선택될 워드선에 소거검증용 전압을 인가하고 상기 소거된 메모리셀의 데이타를 리드한다. 여기에서, 상기 소거검증용 전압은 충분한 소거레벨을 보증하기 위해, 예를들면 5V와 같은 전원전압Vcc보다 레벨이 낮은3.5V와 같은 전압레벨이다. 중앙처리장치CPU는 그것에 의해서 리드된 데이타가 소거완결상태의 데이타와 일치하는지를 검증한다(스텝S30). 중앙처리장치CPU는 검증에 의해서 일치를 확인하면 소거검증비트EV를 클리어하고(스텝S31), 다음에 금회의 검증어드레스가 소거한 메모리블럭의 최종어드레스인지 아닌지를 판정하고(스텝S32), 최종어드레스이면 일련의 소거동작을 종료한다. 최종어드레스에 도달하고 있지 않다고 판정되었을때는 검증어드레스를 1만큼 인크리먼트해서(스텝S33) 재차 스텝S29로부터의 처리를 반복해간다.
한편, 중앙처리장치CPU는 스텝S30의 검증에 의해서 불일치를 확인하면 스텝S34에서 소거검증비트EV를 클리어한 후 상기 카운터n의 값이 점차 소거상한회수N에 도달하고 있는지의 판정을 실행한다(스텝S35). 이 결과 점차 소거상한횟수N에 도달하고 있는 경우에는 소거불량으로서 처리가 종료된다. 점차 소거상한횟수N에 도달하고 있지 않은 경우 중앙처리장치CPU는 카운터n의 값을 1만큼 인크리먼트하고(스텝S36) 상기 스텝S24부터 처리를 반복해간다. 실제로는 과소거에 의해서 메모리셀의 임계값전압이 부의 값으로 되어 버리는 과소거를 방지하기 위해 1회마다 검증을 실행하면서 10msec라는 단시간씩 서서히 소거가 반복해서 실행된다.
(13) 워드선을 단위로 해서 기억용량을 서로 다르게 한 여러개의 메모리 블럭화
제24도에는 워드선을 단위로 해서 여러개의 메모리를 블럭화함과 동시에 일괄소거가능한 상기 메모리블럭의 기억용량을 서로 다르게 한 플래시메모리의 메모리맵 구성이 도시되어 있다.
상기 제13도에 도시되는 구성은 데이타선을 단위로 해서 메모리블럭을 규정했지만, 제24도에 있어서는 워드선을 단위로 해서 메모리블럭을 규정하고 있다. 동일 도면에는 메모리어레이부ARY0∼ARY7에 있어서 상대적으로 기억용량이 큰 메모리블럭LMB와 상대적으로 기억용량이 작은 메모리블럭SMB가 대표적으로 도시되어 있다.
각각의 메모리어레이부ARY0∼ARY7에는 상기 제11도에서 설명한 2층게이트구조의 절연게이트형 전계효과 트랜지스터에 의해서 구성된 메모리셀MC가 매트릭스배치되어 있다. 동일 도면에 있어서, WL0∼WLn은 모든 메모리어레이부ARY0∼ARY7에 공통인 워드선이다. 동일 행에 배치된 메모리셀의 제어게이트는 각각 대응하는 워드선에 접속된다. 각각의 메모리어레이부ARY0∼ARY7에 있어서, 동일 열에 배치된 메모리셀MC의 드레인영역은 각각 대응하는 데이타선DL0∼DLm에 접속되어 있다. 작은 메모리블럭SMB를 구성하는 메모리셀MC의 소오스영역은 워드선 방향으로 연장하는 소오스선SLwi에 공통접속되고, 큰 메모리블럭LMB를 구성하는 메모리셀MC의 소오스영역은 워드선방향으로 연장하는 소오스선SLw1에 공통접속되어 있다. 제13도의 경우와 마찬가지로 메모리블럭을 단위로 하는 일괄소거에 있어서는 일괄소거할 메모리블럭은 소거블럭 지정레지스터에 의해서 지정되고, 이것에 의해서 지정된 메모리블럭의 소오스선에는 소거용의 고전압Vpp가 공급된다. 소거/라이트를 위한 전압조건의 상세한 것에 대해서는 후술한다. 또, YSEL은 Y선택회로, CD는 공통데이타선, WRIT는 라이트회로, DILAT는 데이타입력래치, SAMP는 센스앰프, DOLAT는 데이타출력래치, DIBUFF는 데이타입력버퍼, DOBUFF는 데이타출력버퍼이다.
여기에서, 메모리어레이부ARY0∼ARY7과 출력데이타와의 관계는 제13도와 동일하다. 즉, 입출력데이타의 1비트는 1개의 메모리어레이부에 대응한다. 예를들면 데이타D0은 메모리어레이부ARY0이 담당하고 있다. 이와 같은 1메모리어레이부에서 1개의 I/O의 구성을 채용하면 제25(a)도, 제25(b)도에 예시하는 바와 같이 공통데이타선CD를 각 메모리어레이부마다 분단할 수 있어 전부의 메모리어레이부를 관통하도록 긴거리로서 연장시키지 않아도 되게 된다(CD의 길이《CD′의 길이). 따라서, 공통데이타선CD의 기생용량Cst를 작게 할 수 있어(CST《Cst′)액세스의 고속화 및 저전압동작화에 기여한다.
제24도에 도시되는 바와 같이 워드선을 단위로 해서 LMB, SMB 등의 메모리블럭을 규정하면 병렬 입출력비트수가 1바이트분의 메모리어레이ARY전체에 있어서의 최소메모리블럭의 기억용량은 워드선 1개분의 기억용량으로 된다(즉, 메모리어레이전체에 걸쳐 1개의 워드선에 결합된 메모리셀수에 상당하는 기억용량). 병렬입출력비트수가 몇비트라도 이것에 변함은 없다. 이것에 대해서 제13도에 도시되는 데이타선을 단위로 해서 메모리블럭을 규정하는 경우 메모리어레이전체에 있어서의 최소메모리블럭은 병렬입출력비트수에 대응해서 8개의 데이타선분(각 메모리어레이부마다 1개의 데이타선)의 기억용량으로 된다. 따라서, 데이타선방향의 메모리비트수가 워드선방향의 메모리비트수의 1/8이면 메모리블럭의 단위를 데이타선으로 해도 워드선으로 해도 동일하지만, 실제로는 반도체집적회로화할때의 배치효율 또는 메모리셀의 어드레싱효율 등의 관계상 통상은 데이타선방향의 메모리비트수는 워드선방향의 메모리비트수의 1/2정도이므로, 더 나아가서는 마이크로컴퓨터 내장 플래시메모리는 내부데이타버스에 접속되는 관계상 병렬 입출력비트수가 바이트 또는 워드단위등으로 되므로, 워드선을 단위로 해서 메모리블럭을 규정한 쪽이 최소메모리블럭의 기억용량을 현저하게 작게 할 수 있다. 메모리블럭의 최소사이즈를 작게 할 수 있으면 이것을 데이타영역등으로서 이용하는 경우의 사용상의 편리함이 한층 향상하고, 또 실질적으로는 리라이트를 필요로 하지 않는 정보도 아울러 일괄 소거한후에 재차 그 정보를 라이트하는 낭비의 방지효과를 더욱 발휘시킬 수 있다.
(14) 라이트비선택 블럭에 대한 데이타선 디스터브대책
제26(a)도, 제26(b)도에는 워드선단위로 메모리블럭을 규정했을때의 소거/라이트의 전압조건의 1예가 도시되어 있다. 특히, 라이트의 비선택블럭(비선택메모리블럭)에 대해서는 데이타선디스터브대책을 실시하고 있다.
소거의 전압조건을 도시한 제26(a)도에 있어서, 선택블럭(선택메모리블럭)(20)은 일괄소거가 선택된 메모리블럭이고, 비선택블럭(21)은 일괄소거가 선택되지 않은 메모리블럭이다. 소거동작에 있어서, 대표적으로 도시된 워드선WLh∼WLk는 0V와 같은 접지전위GND가 인가된다. 선택블럭(20)에 있어서 그 공통 소오스선SLwm에는 12V와 같은 고전압Vpp가 인가되고, 이것에 의해서 상기 선택블럭(20)의 메모리셀은 일괄소거된다. 비선택블럭(21)에 있어서는 그것에 공통인 소오스선SLwn은 접지전위GND로 되어 소거가 억제된다.
라이트의 전압조건을 도시한 제26(b)도에 있어서, 선택블럭(30)은 라이트가 선택되는 메모리리셀을 포함하는 메모리블럭이고, 비선택블럭(31)은 라이트대상으로 되는 메모리셀을 포함하지 않은 메모리블럭이다. 선택블럭(30)에 있어서 공통 소오스선SLwm은 접지전위GND가 인가되고, 예를들면 2점쇄선의 동그라미로 둘러싼 메모리셀MC를 라이트대상으로 하는 경우, 그 제어게이트가 접속된 위드선WLh에 고전압Vpp가 인가되며, 또한 그 데이타선에는 6V와 같은 비교적 높은 전압Vpp가 인가된다. 선택블럭(30)에 있어서 선택되지 않은 워드선 WLi에는 접지 전위GND가 인가된다.
라이트시에 있어서의 비선택블럭(31)에서는 모든 워드선WLj, WLk가 접지전위GND로 되어 메모리셀은 비선택으로 되어 있다. 워드선을 단위로 해서 메모리블럭화되어 있는 성질상 비선택블럭(31)에 있어서의 데이타선에도 선택블럭(30)에서의 라이트에 따라서 전압Vp가 인가된다. 즉, 비선택블럭(31)의 메모리셀MC는 선택블럭(30)에서의 라이트에 따라서 워드선비선택 및 데이타선선택의 상태로 된다. 예를들면 제26(b)도에 도시되는 상태에 따르면, 선택블럭에 있어서 동그라미로 둘러싼 메모리셀을 라이트할때 그 데이타선DLk에 접속되는 비선택블럭(31)의 메모리셀(2점쇄선의 사각으로 둘러싼 메모리셀)에는 전압Vp가 인가된다. 이 때, 비선택블럭(31)에 공통인 소오스선SLwn에는 3.5V와 같은 전압Vddi(데이타선 더스터브저지 전압)을 인가해서 데이타선 디스터브대책을 실시하고 있다. 선택블럭(30)과 마찬가지로 소오스선 SLwn에 접지전위GND를 인가하면 데이타선 디스터브를 발생시킨다. 또한, 선택블럭(30)에 있어서 데이타선DLk에 접속되어 라이트대상으로 되지 않은 메모리셀은 워드선 및 소오스선에 접지전위GND가 인가되기 때문에 데이타선디스터브를 발생하는 것과 동일한 상태로 되는 것이 있지만, 그 상태에 대해서는 실질적으로 무시할 수 있다. 이것에 대해서는 제29도를 참조해서 후술하는 항목(15)의 “메모리블럭 상호간에 있어서의 데이타선디스터브시간의 상관”의 설명에 의해 멍확하게 된다.
제27(a)도에는 데이타선 디스터브의 발생메커니즘이 도시되어 있다. 즉, 드레인의 소오스측끝 근방의 영역①에서는 대역 사이의 터널현상에 의해 전자홀쌍이 발생한다. 이때, 소오스가 접지전위GND로 되고 또한 드레인이 비교적 높은 전압Vp로 되는 것에 의해서 비교적 큰 전계가 발생하고 있으면, 상기 전자 홀쌍의 홀이 영역②의 공핍층중의 전계에서 가속되어 에너지가 높은 핫홀화된다. 이 핫홀이 10mm정도의 얇은 터널절연막(플로팅게이트전극(8)의 하부)을 통해서 플로팅게이트(8)에 주입된다. 이 상태가 데이타선 디스터브의 상태이고, 이러한 데이타선디스터브를 받는 시간이 길게 되면 메모리셀트랜지스터의 임계값이 감소하여 라이트상태 “0”의 메모리셀이 소거상태 “1”로 되며, 또 소거상태 “1”의 메모리셀이 공핍화되어 기억정보의 바람직하지 않은 변화, 더나아가서는 오동작(데이타선디스터브불량)을 발생한다.
제27(b)도에는 데이타선 디스터브대책의 메커니즘이 도시되어 있다. 즉, 제26(a)도, 제26(b)도에도 도시되는 바와 같이 라이트의 비선택블럭에 있어서 메모리셀의 소오스에 3.5V와 같은 전압Vddi를 인가해서 소오스측의 전위를 상승시키면 영역②로 표시되는 공핍층의 전계가 약해지고, 이것에 의해서 상기 전자 홀쌍의 홀에 대한 핫홀화가 저지되어 메모리셀트랜지스터의 임계값 감소가 방지된다.
제28도에는 데이타선 디스터브시간에 대한 메모리셀의 임계값의 변화에 관한 실험예가 도시되어 있다. 이 실험에서는 동일 도면에 도시되는 메모리셀트랜지스터를 사용하고. 그 제어게이트 및 기판에 접지전위GND를 인가함과 동시에 드레인에는 6. 5V를 인가한 상태에서 OV, 플로팅(open), 3.5V의 각각의 소오스전위Vs에 대해서 라이트를 반복했을때의 임계값전압을 구했다. 동일 도면의 위쪽은 라이트상태 “0”의 메모리셀트랜지스터에 대한 것이고, 아래쪽은 소거상태 “1”의 메모리셀트랜지스터에 대한 것이다. 동일 도면에서 명확한 바와 같이, Vs=3.5V로 하는 것에 의해 소거상태 및 라이트상태의 어느쪽에 있어서도 1000초정도의 데이타선 디스터브시간에서는 무시할 수 없을 정도로 큰 임계값의 감소는 발생하지 않았다.
이러한 것에 의해 데이타선디스터브에 의한 불량의 발생을 방지하기 위해서는 비선택 메모리블럭의 소오스전위를 3.5V와 같은 드레인전압보다 높지않은 데이타선 디스터브 저지전압Vddi로 바이어스하는 것, 그리고 데이타선 디스터브시간을 극력 짧게 하는 것의 필요성이 이해될 것이다.
(15) 메모리블럭 상호간에 있어서의 데이타선 디스터브시간의 상관
제29도에 도시되는 상대적으로 기억용량이 작은 메모리블럭MBa와 상대적으로 기억용량이 큰 메모리블럭MBa 사이에서의 데이타선 디스터브시간의 상관에 대해서 설명한다. 설명의 편의상 라이트 비선택블럭의 공통 소오스선도 라이트선택블럭과 마찬가지로 접지전위GND로 한다. 이 때의 데이타선 디스터브시간을 표 2에 나타낸다.
[표 2]
표 2에 있어서는 특히 제한되지 않지만 메모리셀1비트당의 라이트시간을 100μsec로 하고 소거/라이트회수는 10000회로 하고 있다. 또, 여기에서 말하는 1회의 소거/라이트동작이라는 것은 대상메모리블럭을 일괄소거한 후에 워드선을 1개1개 순차로 선택해서 메모리셀에 라이트하는 동작으로 한다. 단, 라이트선택되는 메모리블럭내의 메모리셀에 대한 데이타선 디스터브시간에 관해서는 상기 메모리셀이 결합되는 워드선의 선택은 실행하지 않는 것으로서 고려하고 있다.
이 결과에 따르면, 메모리블럭MBa의 메모리셀MCa가 받는 데이타선디스터브시간은 상기 메모리블럭MBa가 선택되어 라이트대상으로 될 때(위상 A/A참조)에는 1. 5msec이고, 메모리블럭MBb가 선택될 때(위상A/B참조)는 1000sec이다. 이 차이는 첫번째로 메모리블럭MBa, MBb의 기억용량(워드선갯수)의 차이에 기인한다. 즉, (위상A/A)란에 표시되는 데이타선 디스터브시간의 산출식인 100㎲×15×1회에 있어서 메모리블럭 일괄소거후에 있어서의 라이트시의 워드선전환회수가 메모리블럭MBa의 워드선갯수에 대응한 15로 되는 것에 대해서 (위상 A/B)의 란에 표시되는 데이타선디스터브시간의 산출식인 100㎲×1008×10000회에 있어서 메모리블럭의 일괄소거후에 있어서의 라이트시의 워드선전환회수가 메모리블럭MBb의 워드선갯수에 대응한 1008로 되는 것에 기인한다. 두번째로, 리라이트선택되는 메모리블럭MBa내의 메모리셀MCa가 받는 데이타선디스터브시간산출에 있어서 실질적인 리라이트회수를 1회로 간주할 수 있는 것에 기인한다. 즉, 위상 A/A에 표시되는 데이타선디스터브시간의 산출식인 100㎲×15×1회에 있어서 리라이트회수를 1회로 간주하고 있는 것에 대해 위상 A/B에 표시되는 데이타선디스터브시간의 산출식인 100㎲×1008×10000회에 있어서 리라이트회수는 실제의 리라이트동작회수와 일치하는 10000회로 되는 것에 기인한다. 이것은 리라이트선택되는 메모리블럭MBa내의 메모리셀MCa의 경우에는 리라이트동작마다. 제22도에 따라서 설명한 바와 같이 일괄소거에 앞선 프리라이트에 의해서 전체메모리셀의 임계값전압이 상승되며, 또 한 그후에 과소거방지의 관점에서 단계적인 소거가 실행되므로, 상기 메모리셀MCa의 데이타선디스터브시간은 실질적으로 1회의 리라이트시간에 의해서 규정된다고 고려되기 때문이다. 즉, 리라이트선택되는 메모리블럭MBa내의 메모리셀MCa가 받는 데이타선디스터브상태는 리라이트마다 초기화된다고 간주할 수 있다. 이것에 대해서 리라이트선택메모리블럭이 메모리블럭MBb일때는 메모리셀MCa는 상기 초기화가 실행되지 않고 데이타선디스터브시간은 실제의 리라이트회수에 따라서 누적된다.
마찬가지로 메모리블럭MBb의 메모리셀MCb가 받는 데이타선디스터브시간은 상기 메모리블럭MBb가 선택되어 라이트대상으로 될때(위상 B/B)에는 0.1sec이고, 메모리블럭MBa가 선택될때(위상 B/A)는 16sec로 된다. 이 차이도 상기와 마찬가지로 메모리블럭의 기억용량(워드선 갯수)의 차이와 리라이트선택되는 메모리블럭MBb내의 메모리셀MCb가 받는 데이타선디스터브시간 산출에 있어서 실질적인 리라이트회수를 1회로 간주할 수 있는 것에 기인한다.
이것에 의해, 선택메모리블럭의 라이트에 기인해서 비선택메모리블럭내의 메모리셀이 받는 데이타선디스트브시간은 선택메모리블럭내의 메모리셀이 받는 데이타선디스터브시간에 비해서 현저하게 긴 것이 명확하다. 따라서, 데이타선디스터브에 의한 메모리셀의 임계값 전압의 저하를 방지하기 위해서는 제26도에 따라서 설명한 바와 같이 라이트비선택메모리블럭측의 공통 소오스선을 전압 Vddi로 바이어스하는 것이 적어도 필요하게 되지만, 선택메모리블럭내의 메모리셀이 받는 데이타선디스터브시간에 대해서는 이것을 무시해도 거의 실질적인 피해가 없는 것이 명확하게 된다.
또, 표 2의 상기 데이타선디스터브상관에 있어서의 위상A/B와 위상B/A의 내용에서 다음의 것이 명확하게 된다.
즉, 기억용량이 큰 메모리블럭의 라이트에 기인해서 비선택의 작은 메모리블럭이 받는 데이타선디스터브시간(예를들면 1000초)은 그 반대의 경우(예를들면 1.6초)에 비해서 상대적으로 크게 된다.
(16) 데이타선 분리용 전송게이트회로
제30(a)도, 제30(b)도에는 데이타선을 선택적으로 분리하기 위한 전송게이트회로를 메모리블럭사이에 마련한 메모리어레이의 1실시예가 도시되어 있다. 전송게이트회로TGC는 메모리블럭MBa와 메모리블럭MBb사이에 배치되고, 데이타선BD0∼DLk에 1대 1 대응으로 개재된 전송MOS트랜지스터Y0∼Yk를 갖고, 그들은 제어신호DT로 스위치제어된다. 이 예에 따르면, 컬럼선택스위치회로와 같은 Y선택회로YSEL은 메모리블럭MBb측에 배치되어 있타. 제30(b)도에는 전송MOS트랜지스터Y0∼Yk의 스위치제어상태가 도시되어 있다. 라이트시의 선택블럭이 메모리블럭MBa인 경우에는 전송MOS트랜지스터T0∼Tk는 온(ON)상태로 된다. 이때, 라이트선택블럭으로서의 메모리블럭MBa의 소오스전위Vsa는 접지전위GND로 되고, 라이트비선택블럭으로서의 메모리블럭MBb의 소오스전위Vsb는 3.5V와 같은 데이타선디스터브저지전압Vddi로 된다. 한편, 라이트시의 선택블럭이 메모리블럭MBb인 경우에는 전송MOS트랜지스터T0∼Tk는 오프(OFF)상태로 된다. 이 때, 라이트선택블럭으로서의 메모리블럭MBb의 소오스전위Vsb는 접지전위GND로 된다. 라이트비선택블럭으로서의 메모리블럭MBa의 소오스전위Vsa는 3.5V와 같은 데이타선디스터브저지전압Vddi라도 접지전위GND(또는 플로팅)이라도 좋다. 차단상태의 전송MOS트랜지스터T0∼Tk에 의해 Y선택회로YSEL을 거쳐서 공급되는 데이타선의 라이트전압Vp는 메모리블럭MBa에는 전달되지 않기 때문이다.
특히, 상기 전송게이트회로TGC는 라이트비선택블럭의 데이타선디스터브시간에 관해서 다음과 같은 의의를 갖는다. 즉, 메모리블럭MBa가 라이트선택블럭으로 될때 전송게이트회로TGC의 전단측(Y선택회로YSEL측)에 배치된 메모리블럭MBb에는 메모리블럭MBa의 라이트를 위한 비교적 높은 전압Vp가 데이타선을 거쳐서 인가된다. 이 상태에 있어서, 라이트비선택 블럭으로 되는 메모리블럭MBb의 공통소오스선에는 데이타선디스터브저지전압Vddi가 인가되어 데이타선디스터브는 기본적으로 저지되고 있지만, 그 상태가 계속 길어지면(데이타선디스터브시간이 상당히 길어지면) 제28도에서도 명확한 바와 같이 소오스가 전압Vddi으로 바이어스되어 있어도 라이트비선택메모리블럭MBb내의 라이트상태의 메모리셀의 임계값은 약간이지만도 저하한다. 그래서, 제30(a)도, 제30(b)도에 따라서 설명한 바와 같이, 기억용량이 큰 메모리블럭의 리라이트에 따른 라이트에 기인해서 작은 메모리블럭이 받는 데이타선디스터브시간은 그 반대의 경우에 비해서 상대적으로 커진다는 점에 착안하여 전송게이트회로TGC를 사이에 두어 Y선택회로YSEL측의 메모리블럭MBb를 상대적으로 기억용량이 큰 메모리블럭으로 하고, 반대측의 메모리블럭MBa를 상대적으로 기억용량이 작은 메모리블럭으로 한다. 이것에 의해 메모리블럭MBa의 라이트에 기인해서 메모리블럭MBb의 메모리셀이 받는 데이타선디스터브시간은 메모리블럭MBa가 큰 메모리블럭이고 메모리블럭MBb가 작은 메모리블럭인 경우에 비해서 메모리블럭MBa를 작은 메모리블럭으로 하고 또한 메모리블럭MBb를 큰 메모리블럭으로 하는 쪽이 현저하게 짧아진다. 이것에 의해, 데이타선디스터브에 의한 오동작방지가 더욱 완전하게 된다.
제31도에는 상기 데이타선디스터브대책을 정리한 것이 기재되어 있다. 동일 도면에 있어서, 비선택메모리블럭에 대한 데이타선디스터브대책을 나타내는 (A)의 전압인가상태는 상기 전송게이트회로TGC의 오프상태에 의해서 라이프전압의 공급이 중단된 데이타선에 접속하는 메모리셀트랜지스터를 나타내고 있다
(17) 더미워드선
제32도, 제33도 및 제34도에는 메모리블럭과 전송게이트회로 사이에 더미워드선을 배치한 회로도가 도시되어 있다. 각 도면에 있어서, DWA는 메모리블럭MBa측의 더미워드선, DWB는 메모리블럭MBb측의 더미워드선이다. 각각의 더미워드선DWA, DWB에는 대표적으로DC1∼DC6으로 표시되는 더미셀의 제어게이트가 결합됨과 동시에 접지전위GND가 인가되도록 되어 있다. 더미셀DC1∼DC6은 메모리셀과 같은 트랜지스터로 구성된다. 제32도에 있어서, 더미셀DC1∼DC6의 소오스는 플로팅으로 되고, 드레인은 데이타선에 결합된다. 제33도에 있어서, 더미셀DC0∼DC6의 소오스 및 드레인은 모두 플로팅으로 되어 있다. 제34도에 있어서, 더미셀DC0∼DC6의 소오스는 대응하는 메모리블럭의 공통소오스선에 접속되고, 드레인은 플로팅으로 되어 있다. 메모리블럭과 메모리블럭 사이에 전송게이트회로TGC를 마련하면 그 위치에서 메모리셀트랜지스터와 워드선의 반복패턴이 끊어지고 디바이스구조적으로는 웨이퍼표면에서 급격한 오목볼록이 생기게 된다. 이와 같은 오목볼록은 워드선이나 제어게이트를 포토에칭 등으로 형성할때의 포토레지스트막의 막두께를 불균일하게 한다. 이것에 의해 워드선이나 제어게이트의 치수가 부분적으로 불균일하게 되어 트랜지스터나 워드선의 전기적인 특성에 편차가 생긴다. 이러한 사정하에서 더미워드선DWA, DWB 및 더미셀DC0∼DC6을 전송게이트회로TCG에 의해 분리되는 메모리블럭MBa, MBb의 끝에 배치하는 것에 의해서 전송게이트회로TGC근방에 있어서의 워드선이나 제어게이트의 치수편차를 저감할 수 있다.
(18) 워드선단위에서의 메모리블럭의 복수화의 각종형태
제35도에 도시되는 바와 같이, 전송게이트회로TGC의 양쪽에 각각 2개의 메모리블럭을 배치할 수 있다. 이 때, 바람직하게는 Y선택회로YSEL측의 메모리블럭MBc 및 메모리블럭MBd를 큰 메모리블럭으로 하고, 전송게이트회로TGC 후단의 메모리블럭MBb 및 메모리블럭MBa를 작은 메모리블럭으로 한다. 예를들면 큰 메모리블럭은 프로그램저장용으로 이용되고, 작은 메모리블럭은 데이타저장용으로 이용된다.
제36도에 도시되는 바와 같이, 일괄소거가능한 최소메모리블럭은 1개의 워드선을 갖고, 순차로 2개, 3개, 4개로 증가시킬 수 있지만, 일괄소거가능한 각각의 메모리블럭의 워드선갯수는 적절하게 결정할 수 있으며, 또 각각의 메모리블럭의 사이즈도 적절하게 변경해서 구성할 수 있다.
제37도에 도시되는 바와 같이, 각각 워드선을 1개, 2개, 3개, 4개, 8개 갖는 상대적으로 작은 메모리블럭군MBa∼MBe와 워드선을 각각 64개 갖는 상대적으로 큰 메모리블럭군MBf, MBf를 채용할 때 상기 항목(16)의 설명에서 유추되는 바와 같이 전송게이트회로TGC는 바람직하게는 큰 메모리블럭군과 작은 메모리블럭군의 경계부분에 배치하면 좋다.
제39도에 도시되는 바와 같이, 데이타선구조로서 주데이타선과 부데이타선을 채용한다. 주데이타선DL0∼DLk는 모든 메모리블럭MBa∼MBc에 도달한다. 부데이타선d0∼dk는 각각의 메모리블럭내로만 연장해서 대응하는 메모리블럭에 포함되는 메모리셀의 드레인이 결한된다. 이때, 주데이타선DL0∼DLk와 부데이타선d0∼dk와의 접속은 개개의 메모리블럭에 할당된 전송게이트회로TGC를 거쳐서 실행된다. 이와 같은 구조는 예를들면 2층 알루미늄배선구조에 의해서 간단히 실현할 수 있다. 이 주, 부데이타선구조에 있어서는 메모리블럭마다 전송게이트회로TGC가 배치되므로, 라이트선택블럭에만 라이트용 데이타선전위Vp를 인가할 수 있게 된다. 따라서, 라이트비선택 메모리블럭의 데이타선 디스터브대책은 더욱 완전하게 된다.
제39도에는 X어드레스디코더의 좌우에 일괄소거가능한 메모리블럭을 배치하는 실시예가 도시되어 있다. X어드레스디코터XADEC의 피코드신호는 그 좌우로 출력된다. 그리고, X어드레스디코더XADEC의 좌우에는 각각에 배치된 워드선을 단위로 해서 메모리블럭MBa∼MBc, MBa′∼MBc′가 구성된다. 개개의 메모리블럭으로서는 상술한 어느 하나의 메모리블럭을 채용할 수 있다. 좌우 각각의 메모리블럭은 Y선택회로YSEL, YSEL′를 거쳐서 8비트단위로 데이타io0∼io7, io8∼io15의 입출력이 실행된다. X어드레스디코더XADEC의 좌측의 출력과 워드선WL0∼WLn사이에는 1대 1 대응으로 전송MOS트랜지스터Tsw가 마련되고, 마찬가지로 X어드레스디코더XADEC의 우측의 출력과 워드선WL0′∼WLn′ 사이에는 1대 1 대응으로 전송MOS스랜지스터Tsw′가 마련되어 있다. 또, 각 워드선에는 디스차지MOS트랜지스터Csw, Csw′가 배치되어 있다. 제어회로 DIVCONT는 좌우의 전송MOS트랜지스터Tsw, Tsw′ 및 디스차지MOS트랜지스터Csw, Csw′의 스위치제어를 실행한다. 제어회로DIVCONT는 특히 제한되지 않지만, 고전압Vpp1(=Vpp, 예를들면 12V)와 어드레스신호의 최상위 어드레스비트An을 받고, 그 최상위 어드레스비트An의 논리값에 따라서 전송MOS트랜지스터Tsw, Tsw′ 및 디스차지MOS트랜지스터Csw, Csw′를 좌우에서 상보적으로 스위치 제어한다. 예를들면 최상위 어드레스비트An이 논리1일때는 우측의 전송MOS트랜지스터Tsw′가 온상태로 되고, 좌측의 전송MOS트랜지스터Tsw가 오프상태로 되어 우측의 Y선택회로YSEL′를 거쳐서 라이트데이타가 공급된다. 이 때 우측의 디스차지MOS트래지스터Csw′는 오프상태로 되고, 좌측의 디스차지MOS트래지스터Csw는 온상태로 된다.
최상위 어드레스비트An이 논리0일때는 좌측의 전송MOS트랜지스터Tsw가 온상태로 되고, 우측의 전송MOS트랜지스터Tsw′가 오프상태로 되어 좌측의 Y선택회로YSEL을 거쳐서 라이트데이타가 공급된다. 이때, 우측의 디스차지MOS트랜지스터Csw′는 ON상태로 되고, 좌측의 디스차지MOS트랜지스터 Csw는 오프상태로 된다. 좌우의 Y선택회로YSEL, YSEL′의 선택동작은 Y어드레스디코더YADEC의 디코드출력에 따르지만, 상기 최상위 어드레스비트An 또는 이것과 동등한 신호에 의해서 좌우 어느 쪽인가의 Y선택회로YSEL, YSEL′가 활성화되거나 또는 도시하지 않은 다른 선택회로에서 라이트데이타 등의 공급경로를 좌우 어느 쪽인가 한쪽의 Y선택회로로 한다. 또, 전송MOS트랜지스터Tsw, Tsw′를 온상태로 하는 신호전압은 라이트에 있어서 고전압으로 되고, 그를 위한 제어회로DIVCONT의 1예는 제41도에 도시되어 있다. 제40도에 있어서의 전압Vpp1은 후술하는 제51도의 전원회로를 사용해서 발생할 수 있다.
제39도에 도시되는 구성과 대비할 구성으로서는 X어드레스디코더를 워드선의 한쪽끝에 배치하는 구성을 들 수 있다. 이 경우에 워드선을 최소단위로 해서 규정되는 메모리블럭의 워드선방향의 사이즈는 제40도의 2배로 된다. 제39도의 구성을 그 구성과 비교하면, 라이트시에 있어서의 선택블럭의 워드선 디스터브시간의 단축에 기여한다. 즉, 제26(b)도를 참조하면, 라이트시의 선택블럭(30)에 있어서 워드선에 고전압Vpp가 인가되고, 데이타선에 라이트전압Vp가 인가되어 있지 않은 메모리셀이 있다. 이와 같이 라이트선택블럭(30)에 있어서, 워드선선택상태에서 데이타선이 비선택상태로 되는 메모리셀에서는 제어게이트와 플로팅게이트사이의 전위차가 커지고, 이것에 의해 전하가 플로팅게이트에서 제어게이트로 방출되어 메모리셀트랜지스터의 임계값을 바람직하지 않게 떨어뜨리려고 한다. 이것이 워드선디스터브로서 그 상태가 길어질수록 임계값이 저하한다. 따라서, 데이타선디스터브와 마찬가지로 워드선디스터브상태가 계속되는 시간(워드선디스터브시간)은 짧은 쪽이 바람직하다. 이 점에 있어서 제39도의 구성은 라이트가 8비트단위로 실행된다는 전제하에 상기 비교의 대상으로 한 구성에 비해서 라이트선택블럭에 있어서 워드선디스터브상태에 노출되는 메모리셀의 수가 반감된다. 이것에 의해서 워드선디스터브시간의 단축에 기여한다.
제41도에는 메모리블럭에 용장워드를 마련한 실시예가 도시되어 있다. 동일도면에 있어서, 각각의 메모리블럭MBa, MBb는 결함워드선을 구제하기 위한 용장워드선WRa, WRb, 용장데이타선DR 및 용장메모리셀RC를 배치하고 있다. 이와 같이 메모리블럭MBa, MBb에 용장워드를 마련해두면, 결함워드를 구제했을 때 그 구제된 결함워드가 속하는 메모리블럭과 동일한 블럭내의 용장워드를 사용해서 그 결함워드를 구제할 수 있다. 예를 들면 메모리블럭MBa의 워드에 결함이 있는 경우에 그 워드를 상기 메모리블럭MBa내의 용장워드WRa로 구제할 수 있다. 이것에 의해, 결함워드를 용장워드로 대체해도 그 용장워드에 대해서도 완전히 동일한 조건에서 상기 데이타선디스터브대책을 실시할 수 있다. 또, 용장워드로서는 제42도에 도시되는 바와 같이, 용장전용의 메모리블럭MBrd, MBrd′를 마련하는 것도 가능하다.
제43도에는 일부의 메모리블럭을 원타임프로그래머블영역화(OTP플래시)하는 실시예가 도시되어 있다. 원타임프로그래머블영역화라는 것은 원하는 데이타의 라이트를 1회만으로 하는 것을 말한다. 동일도면에 있어서, 메모리블럭 MBc 및 메모리블럭MBd가 원타임프로그래머블영역화된 메모리블럭이다. 원타임프로그래머블영역화된 메모리블럭MBc, MBd 그 자체는 그 밖의 메모리블럭의 구성과 동일하다. 특정한 메모리블럭을 원타임프로그래머블영역화하기 위해서는 상기 메모리블럭의 리라이트를 선택적으로 억제할 수 있게 하면 좋다. 예를 들면, 원타임프로그래머블영역화의 대상으로 되는 메모리블럭을 지정하기 위한 소거레지스터의 지정비트를 불휘발성 기억소자에 의해 비선택레벨로 강제할 수 있도록 함과 동시에, 상기 메모리블럭의 워드선에 라이트전압을 공급하는 경로를 불휘발성 기억소자에 의해 절단할 수 있도록 한다. 이것에 의해, 원타임프로그래머블영역화된 메모리블럭과 그 밖의 메모리블럭은 X어드레스디코더, Y어드레스디코더 및 데이타선을 공유할 수 있다. 이 때, 상기 불휘발성 기억소자로서는 플래시메모리의 메모리셀 트랜지스터와 동일한 트랜지스터를 이용하는 것이 가장 간단하다. 또, 라이트동작에 있어서, 원타임프로그래버블영역화된 메모리블럭의 소오스선Vsc. Vsd에는 상기 데이타선 디스터브 저지전압Vddi를 인가해서 그 메모리블럭의 데이타선디스터브불량을 방지한다. 이와 같이, 부분적으로 메모리블럭을 원타임프로그래머블영역화할 수 있게 하면 일단 라이트한 후에 데이타가 바람직하지 않게 리라이트되는 사태를 미연에 방지할 수 있다. 예를 들면 원타임프로그래머블영역화된 메모리블럭은 프로그램유지영역으로서 또는 개찬을 미연에 방지할 필요성이 있는 데이타유지영역으로서 이용할 수 있다.
제44도에는 일부의 메모리블럭을 원타임프로그래머블영역화하는 구성 대신에 일부의 메모리블럭을 마스크ROM화하는 구성이 도시되어 있다. 동일도면에 있어서, 메모리블럭MBc 및 메모리블럭MBd가 마스크ROM화된 영역이다. 이 구성을 채용하는 것에 의해, 상기 메모리블럭MBc, MBd에 대한 라이트는 일체 불가능하게 된다. 라이트시에 있어서 마스크ROM화된 메모리블럭MBc, MBd에 대해서는 그 워드선에 라이트용 고전압이 인가되는 것을 금지함과 동시에 소오스선Vsc, Vsd를 전압Vddi등에 의해서 바이어스한다. 소거시에는 상기 메모리블럭MBc, MBd의 공통소오스선Vsc, Vsd에 소거용의 고전압이 인가되는 것을 금지한다.
(19) 메모리블럭의 배치구성
제45도에는 메모리블럭에 대한 배치구성의 1예가 도시되어 있다. 동일도면에 도시되는 배치구성은 메모리블럭MBa와 메모리블럭MBb 사이에 상기 전송 게이트회로TGC를 배치하고 있지 않은 예이다. 동일도면에 있어서, 메모리셀은 워드선과 일체인 제어게이트(11), 그 하부에 분리형성된 플로팅게이트(fg)(8), N형 반도체영역(13) 및 P형 반도체영역(14)로 이루어지는 드레인 및 N형 반도체영역(13)과 N형 반도체영역(15)로 이루어지는 소오스로 구성된다. 각 메모리셀은 두거운 필드절연막(4)에 의해서 서로 분리되어 있다. 각각의 워드선WL0∼WLi+2는 서로 분리되어 도면의 횡방향과 평행하게 형성되어 있다. 데이타선DL0∼DL8은 제1층째의 알루미늄층(Aℓ1)과 같은 제1 배선층(23)에 의해 형성되고 각각 분리되어 워드선과 교차적인 배치로서 도면의 종방향과 평행하게 마련되어 있다. 데이타선은 콘택트홀(CONT)(22)를 거쳐서 인접하는 메모리셀에 공통인 드레인에 접속된다. 메모리셀의 소오스는 워드선과 평행한 N형 반도체영역(13) 및 (15)에 의해서 구성되어 있고, 8비트마다 콘택트흘(22)를 거쳐서 제1 배선층(23)에 의해서 구성되는 소오스선SL에 접속되어 있다. 이 소오스선SL은 데이타선DL0∼DL8과 평행하다. 각각의 메모리블럭내의 소오스선SL은 블럭끝에서 절단되어 인접하는 메모리블럭의 소오스선SL과 분리되어 있다. 이것에 대해 데이타선DL0∼DL8은 인접하는 블럭을 관통해서 연장하고 있다. 1개의 메모리블럭내의 각각의 소오스선SL은 블럭끝에서 관통구멍(TC)(25)를 거쳐서 제2층째의 알루미늄층과 같은 제2배선층(Aℓ2)로 이루어지는 공통소오스선SA, SB에 접속된다. 공통소오스선SA, SB는 워드선과 평행하게 필드산화막(4) 아래에 배치되어 있다. 이와 같이 해서 각 메모리블럭단위로 소오스선이 분리된다. 또, 공통소오스선SA, SB는 블럭끝의 양측에 배치하거나 또는 메모리블럭의 중앙부에 배치하는 것도 가능하다. 또, 도시하지는 않지만 각각의 워드선은 16비트 마다 워드선의 상부에 배치된 제2배선층(26)에 션트(shunt)되어 워드선의 지연성분을 저감하고 있다.
제46도에는 메모리블럭사이에 전송게이트회로를 마련했을 때의 배치구성예가 도시되어 있다. 전송게이트회로는 인접하는 메모리블럭MBa, MBb의 각각의 공통소오스선SA, SB사이에 제1 도체층(8)을 게이트전극으로 하는 고내압N채널형MOS트랜지스터로서의 전송MOS트랜지스터T0∼T8을 배치해서 구성된다. 이 경우에 데이타선은 메모리블럭MBa와 메모리블럭MBb의 인접하는 끝부에서 절단되어 있다. 서로 절단된 끝부가 대향하는 한쪽의 데이타선의 절단끝부는 콘택트홀(22)를 거쳐서 전송MOS트랜지스터T0∼T8의 드레인에 접속되고, 다른쪽의 데이타선의 절단된 끝부는 콘택트홀(22)를 거쳐서 전송MOS트랜지스터T0∼T7의 소오스에 접속된다. 대향하는 각각의 메모리블럭끝에 위치하는 메모리셀은 더미셀로서 이용되고, 이 예에서는 소오스를 플로팅으로 하고 있다. 제47도에는 상기 제46도의 구성에 대해서 더미셀의 드레인을 플로팅으로 한 구성이 도시되어 있다.
제48도에는 전송MOS트랜지스터T0∼T7의 사이즈를 실질적으로 크게 한 배치구성예가 도시되어 있다. 이 예에서는 전송MOS트랜지스터T0∼T7의 게이트폭을 늘려서 그 전송MOS트랜지스터T0∼T7에 의한 데이타선전위의 저하를 방지하고 있다. 즉, 제49도의 예에서는 메모리블럭MBa측에 전송MOS트랜지스터T0, T2, T4, T6을 워드선과 평행하게 배치하고, 메모리블럭MBb측에는 전송MOS트랜지스터T1, T3 , T5, T7을 워드선과 평행하게 배치한다. 그리고, 메모리블럭MBb측에서 연장하는 데이타선DL0은 전송MOS트랜지스터T1의 상부를 통과해서 전송MOS트랜지스터T0에 결합되고, 메모리블럭MBa측에서 연장하는 데이타선DL0은 전송MOS트랜지스터T0에 결합된다. 메모리블럭MBa측에서 연장하는 인접하는 데이타선DL1은 전송MOS트랜지스터T0위를 통과해서 전송MOS트랜지스터T1에 결합되고, 메모리블럭MBb측에서 연장하는 데이타선DL1은 전송MOS트랜지스터T1에 결합된다. 그외의 전송MOS트랜지스터T도 마찬가지로 해서 데이타선에 결합된다. 전송MOS트랜지스터의 세로로 적층된 갯수는 상술한 2개에 한정되지 않고 최대소오스선SL 사이의 데이타선의 수만큼 세로로 적층할 수 있다.
(20) 데이타선 디스터브대책을 실시한 플래시메모리의 전체
제49도에는 워드선단위로 여러개의 메모리를 블럭화하고 또한 데이타선디스터브대책이 실시된 플래시메모리 전체의 1실시예의 블럭도가 도시되어 있다. 동일도면에 도시되는 플래시메모리는 마이크로컴퓨터에 내장된다. 동일도면에 있어서, (210)은 상기 제11도 등에서 설명한 2층 게이트구조의 절연게이트형 전계효과 트랜지스터에 의해서 구성된 메모리셀을 매트릭스배치한 메모리어레이이다. 이 메모리어레이ARY는 제25도에서 설명한 구성과 마찬가지로 메모리셀의 제어게이트는 각각 대응하는 워드선에 접속되고, 메모리셀의 드레인영역은 각각 대응하는 데이타선에 접속되며, 메모리셀의 소오스영역은 워드선을 단위로 해서 규정되는 메모리블럭MB1∼MBn마다 공통 소오스선SL1∼SLn에 접속되어 있다. 각 메모리블럭의 소오스선SL1∼SLn은 각각 개별적으로 소거회로ERS1∼ERSn에 접속된다. 동일도면에 있어서, n개의 메모리블럭MB1∼MBn이 도시되어 있지만, 이들 메모리블럭은 예를 들면 상기 제18도에 도시되는 바와 같이 상대적으로 각각의 기억용량이 큰 7개의 큰 메모리블럭(대블럭)LMB0∼LMB6과 상대적으로 각각의 기억용량이 작은 8개의 작은 메모리블럭(소블럭)SMB0∼SMB7로 분할할 수 있다. 상기 큰 메모리블럭은 프로그램저장영역 또는 대용량데이타저장영역 등으로 이용된다. 작은 메모리블럭은 소용량 데이타 저장영역 등으로 이용된다.
제49도에 있어서, (200)은 어드레스버퍼 및 어드레스래치회로로서 그 입력은 마이크로컴퓨터의 내부어드레스버스에 결합된다. (201)은 어드레스버퍼 및 어드레스래치회로(200)에 래치된 로우어드레스신호(X어드레스신호)를 해독해서 워드선을 구동하는 X어드레스디코더(XADEC)이다. 예를 들면 데이타리드동작에 있어서 X어드레스디코더(201)은 5V와 같은 전압으로 소정의 워드선을 구동하고, 데이타의 라이트동작에서는 12V와 같은 고전압으로 소정의 워드선을 구동한다. 데이타의 소거동작에서는 X어드레스디코더(201)의 모든 출력은 0V와 같은 낮은 전압레벨로 된다 (202)는 상기 어드레스버퍼 및 어드레스래치회로(200)에 래치된 Y어드레스신호를 해독하는 Y어드레스디코더(YADEC)이다. (203)은 Y어드레스디코더(202)에서 출력되는 데이타선선택신호에 따라서 데이타선을 선택하는 Y선택회로(YSEL)이다. 데이타선과 Y선택회로의 관계는 상기 제25도에서 설명한 바와 같이 하나의 메모리매트가 하나의 I/O에 대응된다. 특히 제한되지 않지만, 상기 메모리어레이는 16메모리매트고 분할되어 있다. 이때 각각의 메모리블럭MB1∼MBn은 16개의 메모리매트에 걸치져 있다. (204)는 데이타리드동작에 있어서 Y선택회로(203)에 의해 선택된 데이타선으로부터의 리드신호를 증폭하는 센스앰프(SAMP)이다. 본 실시예에 따르면 각 메모리매트로부터의 출력비트에 대응해서 16개의 증폭회로를 포함해서 구성된다. (205)는 센스앰프(204)의 출력을 유지하는 데이타출력래치(DOLAT)이다. (206)은 데이타출력래치(205)가 유지하는 데이타를 외부로 출력하기 위한 데이타출력버퍼(DOBUFF)이다 데이타출력버퍼(206)의 출력은 마이크로컴퓨터의 16비트의 내부데이타버스에 비트대응으로 결합된다. 이 예에 따르면 리드데이타는 최대 2바이트로 된다. (207)은 외부에서 공급되는 라이트데이타를 페치하기 위한 데이타입력버퍼(DIBUFF)이다. 데이타입력버퍼(207)에서 페치된 데이타는 데이타입력래치(DILAT)(208)에 유지된다. 데이타입력래치(208)에 유지된 데이타가 “0”일 때 라이트회로(WRIT)(209)는 Y선택회로(203)에 의해 선택된 데이타선에 라이트용 고전압을 공급한다. 이 라이트용 고전압은 X어드레스신호에 따라서 제어게이트에 고전압이 인가되는 메모리셀의 드레인에 공급되고, 이것에 의해서 상기 메모리셀이 라이트된다.
상기 소거회로ERS1∼ERSn은 지정된 메모리블럭의 소오스선에 소거용 고전압을 공급해서 메모리블럭의 일괄소거를 실행한다 어느 소거회로로 소거동작을 시킬지는 소거블럭지정레지스터(231)의 설정비트에 의해서 제어된다. 소거블럭지정레지스터(231)은 제18도에서 설명한 레지스터MBREG1, MBREG2에 대응한다. 라이트시에 있어서 소거회로ERS1∼ERSn은 제26도에서 설명한 바와 같이, 라이트선택블럭에 대해서는 그의 소오스선에 접지전위GND를 인기하지만, 라이트비선택블럭의 소오스선에는 데이타선디스터브저지전압Vddi를 인가한다. 이 제어는 라이트시 비선택블럭 지정회로(230)이 실행한다. 라이트비선택블럭지정회로(230)은 어드레스버퍼 및 어드레스래치회로(200)에서 출력되는 X어드레스신호를 받고, 이것을 디코드해서 라이트시에 있어서의 선택블럭을 판정하고, 라이트선택블럭의 소거회로에는 접지전위GND의 인가를 지시하고, 라이트비선택블럭의 소거회로에는 데이타선디스터브저지전압Vddi의 인가를 지시한다.
제49도에 있어서, (240)은 플래시메모리FMRY에 있어서의 데이타리드동작의 타이밍제어 및 라이트소거를 위한 각종 타이밍이나 전압의 선택제어 등을 실행하는 제어회로이다.
제50도에는 상기 제어회로(240)의 1예가 도시되어 있다. 이 제어회로(240)은 전원회로(241), 메모리리드라이트제어회로(242), 레지스터제어회로(243) 및 제어레지스터(244)를 갖는다. 제어레지스터(244)는 제16도 및 제18도에서 설명한 프로그램/소거제어레지스터PEREG 등을 갖는다. 또한, 제16도의 제어회로FCONT는 제49도에 있어서의 제어회로(240)과 소거블럭지정레지스터(231)에 상당한다고 고려해도 좋다. 제어레지스터(244)에서 출력되는 소거신호E, 라이트신호W, 소거검증신호EV, 라이트검증신호WV는 상기 프로그램/소지제어레지스터PEREG의 E비트, P비트, EV비트, PV비트에 대응한다. 제18도에서 설명한 바와같이 소거라이트동작은 프로그램/소거제어레지스터PEREG의 설정내용에 따라서 제어된다. 상기 레지스터제어회로(243)은 제어버스를 거쳐서 공급되는 리드라이트신호R/W1 등에 따라서 상기 제어레지스터(244)에 포함되는 프로그램/소거제어레지스터PEREG 및 소거블럭지정레지스터(231)(MBR트G1, MBREG2)의 리드 및 라이트제어를 실행한다. 상기 메모리리드라이트제어회로(242)는 제어버스를 거쳐서 공급되는 리드라이트신호R/W2 등에 따라서 데이타입력버퍼(207), 데이타입력래치회로(208), 데이타출력버퍼(206), 데이타출력래치회로(205), 어드레스버퍼 및 어드레스래치회로(200)의 동작을 제어함과 동시에 상기 전원회로(241)의 동작을 제어한다. 전원회로(241)은 5V와 같은 전원전압Vcc와 12V와 같은 고전압 Vpp를 받고, 제어레지스터(244)에 포함되는 프로그램/소거제어레지스터PEREG의 설정비트 및 메모리리드라이트제어회로(242)의 출력제어신호에 따라서 전압Vpp1, VppS, Vcc1을 형성한다.
제51도에는 상기 전원회로(241)의 1예의 회로도가 도시되어 있다. 이 전원회로(241)은 기준전압발생회로(2410), 디코더구동전원회로(2411), 소오스회로구동전원회로(2412) 및 센스앰프구동전원회로(2413)에 의해서 구성된다. 기준전압발생회로(2410)은 고전압Vpp(예를 들면 12V)를 저항분압해서 기준전압V1(예를 들면 3.5V) 및 V2(예를 들면 6.5V)를 발생한다. 디코더구동전원회로(2411)은 플래시메모리의 동작상태에 따라서 워드선의 구동전압을 결정하기 위한 전압 Vpp1을 발생한다. 플래시메모리의 동작상태는 상기 제어레지스터(244)나 메모리리드라이트제어회로(242)로부터의 제어신호(2414)에 의해서 전원회로(241)로 전달되고, 이것에 의해서 내부의 스위치회로가 제어되어 전압Vpp1의 값이 동작상태에 따라서 최적화된다. 내부의 동작상태에 대한 전압Vpp1의 출력파형의 1예는 제52도에 도시되어 있다. 또, 디코더구동전원회로(2411)은 전원전압Vcc가 임계값(예를 들면 4V)보다 높은 값(에를 들면 5V)인지 낮은값(예를 들면 3V)인지를 판별하는 검출회로(2415)와 전원전압Vcc가 임계값보다 낮은 것이 검출되었을 때 그 전원전압을 승압하는 승압회로(2416)을 갖고 있다. 이 승압전압은 전원전압 Vcc가 예를 들면 3V와 같은 임계값에 비해 낮은 전압에서 동작하고 있는 경우에 리드동작을 위해 이용된다. 소오스회로구동전원회로(2412)는 소오스선의 구동 등에 이용되는 전압Vpps를 제어신호(2414)에 따라서 발생한다. 센스앰프구동 전원회로(2413)은 센스앰프의 구동전압 등에 이용되는 전압Vcc1을 제어신호(2414)에 따라서 발생한다. 플래시메모리의 내부상태에 대한 상기 전압Vpps 및 Vcc1의 전압파형은 제52도에 도시되어 있다.
제53(a)도에는 상기 X어드레스디코더(201)의 1예가 도시되어 있다. 동일도면에는 워드선1개분에 대응하는 구성이 대표적으로 도시되어 있다. X어드레스신호는 프리디코더(2010)과 그의 출력을 디코드하는 디코드부(2011)과 디코드부(2011)의 출력에 따라서 워드선을 구동하는 구동부(2012)로 이루어진다. 프리디코더(2010) 및 디코드부(2011)은 5V계와 같은 전원전압Vcc에서 동작된다. 구동부(2012)는 상기 전압Vpp1과 같은 전압에서 구동되는 고압구동계로 된다. (2013)은 5V계와 고압계를 분리하기 위한 고내압N채널형 MOS트랜지스터이다.
여기에서, 제32도∼제35도에서 설명한 바와 같은 전송게이트회로TGC를 채용하는 경우, 제16도에 도시된 큰 메모리블럭LMB0∼LMB6은 제49도의 메모리블럭MB1∼MB7에 대응하고, 작은 메모리블럭SMB0∼SMB7은 제50도의 메모리블럭MB8∼MBn에 대응한나. 그리고, 전송게이트회로TGC는 제50도에 있어서 특히 도시하지 않지만 메모리블럭MB7과 MB8 사이에 배치된다. 제53(b)도에는 그 전송게이트회로TGC의 스위치신호DT를 생성하는 선택회로(250)의 1예가 도시되어 있다. 선택회로(250)은 전원회로(241)에서 상기 전압Vpp1, 어드레스버퍼 및 어드레스래치회로(200)에서 어드레스신호, 제어회로(240)에서 라이트신호를 받고, 큰 메모리블럭에 대한 라이트시에 상기 전송게이트회로TGC를 차단한다. 즉, 신호DT는 특히 제한되지 않지만 큰 메모리블럭의 라이트시에는 접지전위에 대응하는 0V, 그 이외는 전압Vpp1로 된다.
제54도에는 상기 소거회로의 1에가 도시되고, 제55도에는 그 동작타이밍도가 도시되어 있다. 소거회로ERS1∼ERSn에는 상기 전압VppS와 전원전압Vdd가 동작전압으로서 공급된다. 동일도면에 도시되는 신호E/W*는 라이트 또는 소거시에 0레벨로 되는 신호이다. 제54도의 소거회로에 공급되는 소거블럭지정레지스터로부터의 비트가 1레벨(소거지정레벨)일 때 제어회로(240)로부터의 소거신호E도 1레벨로 되고 소오스선으로의 공급전압Vs는 상기 전압VppS로 된다. 소거시에 있어서의 전압VppS는 제52도에서도 설명한 바와 같이 Vpp로 된다. 이것에 의해 일괄소거선택블럭에서는 메모리셀의 일괄소거가 실행된다. 제55도의 소거회로에 공급되는 라이트시 비선택블럭지정회로로부터의 제어신호가 1레벨(라이트시 비선택블럭의 지시레벨)일 때 제어회로(240)으로부터의 라이트신호W도 1레벨로 되어 소오스선으로의 공급전압VS는 상기 전압VppS로 된다. 라이트시에 있어서의 전압VppS는 3.5V와 같은 데이타선 디스터브 저지전압Vddi로 된다. 이것에 의해 라이트시에 있어서의 비선택블럭에서는 데이타선 디스터브가 저지된다.
제56도에는 제49도에 도시되는 플래시메모리에 있어서의 일련의 소거관련동작의 타이밍도가 도시되고, 제57도에는 제49도에 도시되는 플래시메모리에 있어서의 일련의 라이트관련동작의 타이밍도가 도시되어 있다. 각각의 타이밍도를 설명하기 전에 우선 이들 도면에 도시되는 제어신호에 대해서 설명한다. 이해를 용이하게 하기 위해 필요하다고 고려되기 때문에 여기에서의 설명에서는 제16도의 설명과 일부 중복되는 내용이 있다. 제어신호FLM은 플래시메모리FMRY의 동작모드를 지정하는 신호로서, 그 “0”이 제1 동작모드를 지정하고, “1”이 제2 동작모드를 지정한다. 이 신호FLM은 예를 들면 상기 모드신호MDO∼MD2에 따라서 형성된다. 제어신호MS-FLN은 플래시메모리FMRY의 선택신호로서 그 “0”이 선택을 지시하고, “1”이 비선택을 지시한다. 제어신호MS-MiSN은 프로그램/소거제어레지스터PEREG와 소거블럭지정레지스터MBREG1, MBREG2 등의 내부레지스터의 선택신호이다. 어떠한 것을 선택할지는 어드레스신호PABm에 의해서 결정된다. M2RDN 은 메모리리드스트로브신호, M2WRN은 메모리라이트스트로브신호, MRDN은 플래시메모리 내장 레지스터의 리드신호, MWRN은 플래시메모리 내장 레지스터의 라이트신호이다. 또, 메모리라이트스트로브신호 M2WRN은 메모리셀에 라이트할 데이타를 데이타입력래치회로DILAT로 라이트하기 위한 스트로브신호로 간주된다. 메모리셀로의 실제의 라이트는 상기 프로그램/소거제어레지스터PEREG의 P비트를 세트하는 것에 의해서 개시된다. 소거에 대한 일련의 동작은 제56도에 도시되는 바와 같이, 세트업소거, 소거, 소거검증으로 크게 구별된다. 세트업소거는 일괄소거할 메모리블럭을 지정하기 위한 데이타를 소거블럭지정레지스터에 라이트하는 동작과 프로그램/소거제어레지스터PEREG의 E비트에 논리1의 비트(플래그)를 라이트하는 동작이다. 소거는 메모리블럭의 일괄소거동작으로서 E비트에 1을 세트하는 것에 의해서 개시된다. 소거동작의 구체적인 처리수순은 제22도에서 설명한 내용과 동일하다. 소거검증은 E비트의 클리어에 의해서 개시되고, 제22도에서 설명한 내용에 따라서 선두어드레스에서 바이트단위로 순차 검증이 실행된다.
라이트에 관한 일련의 동작은 제57도에 도시되는 바와 같이 세트업프로그램, 프로그램, 프로그램검증으로 크게 구별된다. 세트업프로그램은 라이트할 데이타를 데이타입력래치회로에 라이트하는 동작, 라이트할 메모리어드레스를 어드레스버퍼 및 어드레스래치회로에 유지시키는 동작 및 프로로램/소거제어레지스터PEREG의 P비트에 논리1의 비트(플래그)를 라이트하는 동작이다. 프로그램은 데이타입력래치회로에 라이트한 데이타에 따라서 래치한 어드레스에 의해 지정되는 메모리셀을 라이트하는 동작으로서, P비트에 1을 세트하는 것에 의해서 개시된다. 라이트동작의 구체적인 처리수순은 제22도에서 설명한 내용과 동일하다. 프로그램검증은 P비트의 클리어에 의해서 개시되고, 제22도에서 설명한 내용에 따라서 선두어드레스에서 바이트단위로 순차 검증이 실행된다.
제56도, 제57도에 도시되는 동작타이밍은 제1 동작모드 및 제2 동작모드 중의 어느 것에 있어서도 기본적으로 동일하며, 상기 항목 (3) 및 (4)에서 설명한 방법을 채용할 수 있다. 또, 범용PROM라이터를 사용해서 리라이트를 실행할 때 미리 마이크로컴퓨터 내장의 마스크ROM 등에 준비한 리라이트지원 제어프로그램을 이용해서 마이크로컴퓨터 내장의 CPU나 그 밖의 논리에 일부의 처리를 부담시키는 것도 가능하다. 제49도에 도시되는 플래시메모리는 제1도∼제4도에서 설명한 마이크로컴퓨터MCU에 적용할 수 있는 것은 물론이면, 또 단일체의 플래시메모리칩으로서도 구성할 수 있다.
(21) 플래시메모리의 제조방법
제58(a)도∼제58(i)도에는 플래시메모리를 또는 이것을 내장하는 마이크로컴퓨터를 구성하기 위한 각종 트랜지스터의 제조과정에 있어서의 디바이스의 종단면이 도시되어 있다. 각 도면에 도시되는 트랜지스터는 도면의 좌측부터 차례로 플래시메모리의 메모리셀 트랜지스터, 플래시메모리의 라이트동작, 소거동작, 리드동작에 사용하는 고내압NMOS 및 PMOS, CPU 등의 주변논리를 형성하는 논리계NMOS 및 PMOS, 플래시메모리의 라이트소거 또는 리드시의 기준전압발생에 사용하는 제너다이오드의 6종류이다.
(A) 제58(a)도에 도시되는 공정
① P형 반도체기판(1)의 1주면에 공지기술에 의해 N형 웰(2), P형 웰(3)을 형성한다.
(B) 제58(b)도에 도시되는 공정
① 공지기술에 의해 두꺼운 필드절연막(4)와 대략 동일한 공정에 의해 P형 채널스토퍼층(5)를 형성한다.
② 그리고, 고내압의 NMOS(N채널형 MOS 트랜지스터) 및 PMOS(P채널형 MOS 트랜지스터)의 제1 게이트절연막(6)을 형성한다. 게이트절연막(6)은 열산화법에 의해 850∼950℃의 온도에서 30∼50nm로 되도록 형성한다.
(C) 제58(c)도에 도시되는 공정
① 포토레지스트 등을 마스크로 해서 플래시메모리 형성영역의 상기 제1의 게이트절연막(6)을 제거하고 P형 반도체기판(1)의 표면을 노출시킨다.
② 포토레지스트 등의 마스크재를 제거한다.
(D) 제58(d)도에 도시되는 공정
① 열산화법에 의해 800∼850℃의 온도에서 10nm정도의 절연막을 형성한다(도시하지 않음).
② 그리고, ①에서 기술한 절연막을 웨트에칭에 의해 제거한다. 이것에 의해, 상기 (C)의 ①의 포토레지스트 등의 마스크제거시에 플래시메모리형성영역의 P형 반도체기판(1)의 표면노출부에 부착 또는 침입한 오염을 제거할 수 있다.
③ 새로이 플래시메모리의 터널절연막(7)을 형성한다. 터널절연막(7)은 열산화법에 의해 800∼850℃의 온도에서 8∼12nm로 되도록 형성한다. 이 때, 제1 게이트절연막(6)은 상기 (D)의 ①∼③공정을 거치기 때문에 20∼40nm의 막두께로 된다.
④ 다음에 플래시메모리의 플로팅게이트전극과 고내압NMOS 및 PMOS의 게이트전극으로 되는 제1 도체층(8)을 형성한다. 제1 도체층(8)은 640℃ 정도의 온도에서 퇴적시킨 200nm정도의 막두께의 다결정실리콘에 열확산에 의해 인을 확산시켜 그 시트저항이 60∼100Ω/□으로 되도록 형성한다. 플래시메모리의 소거펀차를 저감시키기 위해서는 다결정실리콘의 입자지름을 작게 하는 것이 필요하고, 열확산의 온도를 900℃이하로 해서 입자지름을 0.1㎛이하로 한다.
(E) 제58(e)도에 도시되는 공정
① 플래시메모리의 플로팅게이트전극과 제어게이트전극 사이의 층간절연막(9)를 형성한다. 층간절연막(9)는 산화실리콘막과 질화실리콘막의 적층막으로서, 제1 도체층(8)측에서 산화실리콘막/질화실리콘막의 2층막 또는 산화실리콘막/질화실리콘막/산화실리콘막/질화실리콘막의 4층막이다. 여기에서, 제1 도체층(8) 상부의 상기 산화실리콘막은 열확산에 의해 850∼950℃의 온도에서 10∼20nm의 막두께로 형성한다. 상기 산화실리콘막 상부의 질화실리콘막은 CVD법에 의해 20∼30nm의 막두께로 형성한다. 상기 4층막의 경우에 상기 질화실리콘막 상부의 산화실리콘막은 열산화법에 의해 900∼950℃의 온도에서 2∼5nm의 막두께로 형성한다. 그리고, 상기 2∼5nm의 산화실리콘막 상부의 질화실리콘막은 CVD법에 의해 10∼15nm의 막두께로 형성된다. 상기 2층막 또는 4층막의 전체 막두께는 산화실리콘막 환산으로 20∼30nm로 되도록 형성한다.
② 포토레지스트 등을 마스크로 해서 논리계NMOS 및 PMOS와 제너다이오드 형성영역의 상기 층간절연막(9)를 제거한다.
③ 상기 포토레지스트 등의 마스크를 제거한다.
④ 상기 층간절연막(9)의 최상부의 질화실리콘막을 마스크로 해서 웨트에칭에 의해 논리계NMOS 및 PMOS와 제너다이오드형성영역의 상기 제1 게이트절연막(6)을 제거하고 P형 반도체기판(1)의 표면을 노출시킨다.
(F) 제58(f)도에 도시되는 공정
① 상기 (D)의 ①, ②와 동일한 방법에 의해 표면노출부에 부착 또는 침입한 오염을 제거한다. 이 때, 열산화법에 의해 800∼850℃에서 10∼20nm의 절연막을 형성한다.
② 그리고, 논리계NMOS 및 PMOS의 게이트절연막으로 되는 제2 게이트절연막(10)을 형성한다. 제2 게이트절연막(10)은 열산화법에 의해 800∼850℃의 웨트분위기에서 10∼20nm의 막두께로 형성한다.
③ 다음에 플래시메모리의 제어게이트전극과 논리계NMOS 및 PMOS의 게이트전극으로 되는 제2 도체층(11)을 형성한다. 제2 도체층은 아래쪽부터 순차 다결정실리콘막/고융전금속실리사이드막/산화실리콘막의 적층구조로 되어 있다. 여기에서, 상기 다결정실리콘막은 640℃정도의 온도에서 퇴적시킨 100∼200nm의 막두께의 다결정실리콘에 900℃이하의 열화산에 의해 인을 확산시킨 시트저항이 60∼100Ω/□의 막을 사용한다. 상기 고융점금속실리사이드막은 CVD법 또는 스퍼터법에 의해 형성한 WSix막(x=2.5∼3.0)으로서, 100∼150nm의 막두께이고 열처리후에 시트저항이 2∼15Ω/□로 되도록 형성한다. 상기 산화실리콘막은 CVD법에 의해 100∼150nm의 막두께로 형성한다. 이 산화실리콘막은 실제의 제어게이트전극 또는 게이트전극으로 되는 다결정실리콘막/고융점금속실리사이드막의 보호막으로서, 이온주입 또는 드라이에칭 등의 손상으로부터 고융점금속을 보호한다.
④ 포토레지스트 등을 마스크로 해서 드라이에칭에 의해 플래시메모리의 제어게이트전극(11)/층간절연막(9)/플로팅게이트전극(8)을 자기정합적으로 형성한다.
⑤ 상기 ④의 드라이에칭에 의해 손상을 입은 터널절연막(7)을 제1 도체층(8), 제2 도체층(11)을 마스크로 해서 웨트에칭에 의해 제거하고 플래시메모리의 소오스 및 드레인형성영역의 P형 반도체기판(1)의 표면을 노출시킨다.
⑥ 그리고, 절연막(12)를 전면에 형성한다. 절연막(12)는 보호막으로서, CVD법에 의해 산화실리콘막을 10∼20nm의 막두께로 형성한다.
⑦ 제1 도체층(11)을 마스크로 해서 플래시메모리의 소오스 및 드레인영역에 N형 반도체영역(13)과 P형 반도체층(14)를 형성한다. 여기에서, 상기 N형 반도체영역(13)은 이온주입법에 의해 비소를 50∼80kev의 가속에너지로 1×1015cm-2정도 주입해서 형성한다. 상기 P형 반도체층(14)는 이온주입법에 의해 붕소를 20∼60kev의 가속에너지로 1×1013∼1×1014cm-2주입해서 형성한다.
(G) 제58(g)도에 도시되는 공정
① 포토레지스트 등을 마스크로 해서 드라이에칭에 의해 논리계NMOS 및 PMOS의 게이트전극을 형성한다. 이 에칭도중에 플래시메모리영역은 마스크로 피복되어 있으므로 에칭되지 않는다. 또, 고내압의 NMOS 및 PMOS형성영역의 불필요한 부분 및 제너다이오드형성영역상의 제2 도체층(11)을 제거한다.
② 포토레지스트 등의 마스크를 제거한 후, 900∼950℃정도의 열처리에 의해 제2 도체층(11)의 고융점금속실리사이드를 저저항화(시트저항2∼15Ω/□)로 한다.
③ 다음에, 포토레지스트 등을 마스크로 해서 플래시메모리의 소오스영역에 N형 반도체영역(15)를 형성한다. N형 반도체영역(15)는 이온주입법에 의해 인을 가속에너지50∼80kev로 5×1015cm-2정도 주입해서 형성한다.
④ 그리고, 950℃정도에서 30분∼2시간 정도의 열처리에 의해 N형 반도체영역(15)를 열확산시켜 소오스영역의 P형 반도체층(14)를 피복한다. 이것에 의해, 드레인영역은 N형 반도체영역(13)과 임계값제어 및 라이트 효율향상용의 P형 반도체층(14)의 이중구조로 된다. 소오스영역은 비소에 의한 N형 반도체영역(13)과 소거시의 소오스내압향상을 위한 인에 의한 N형 반도체영역(15)의 이중구조로 된다. 또한, 소거법으로서 플래시메모리의 제어게이트전극(11)(워드선)에 P형 반도체기판(1)에 대해 부바이어스를 인가하고, 플로팅게이트전극(8)의 하부의 채널영역 전면에서 소거를 실행하는 섹터소거인 경우에는 소오스측의 N형 반도체영역(15)의 형성은 불필요하다.
⑤ 포토레지스트 등을 마스크로 해서 이온주입법에 의해 인을 가속에너지 50kev로 2∼4×1013cm-2주입하여 N형 반도체영역(16)을 형성한다.
⑥ 전면에 이온주입법에 의해 붕소를 가속에너지15kev로 1∼2×1013cm-2주입하여 P형 반도체영역(17)을 형성한다. NMOS영역에도 붕소가 주입되지만 인의 농도가 높기 때문에 실질적으로 N형 반도체로서 작용한다.
(H) 제58(h)도에 도시되는 공정
① CVD법에 의해 전면에 산화실리콘막을 형성한 후 드라이에칭에 의해 사이드월(18)을 형성한다.
② 포토레지스트 등을 마스크로 해서 이온주입법에 의해 비소를 가속에너지60kev로 1∼5×1015cm-2주입하여 N형 반도체영역(19)를 형성함과 동시에 붕소를 가속에너지15kev로 1∼2×1015cm-2주입하여 P형 반도체영역(20)을 형성한다. 제너다이오드는 N형 반도체영역(19)와 P형 반도체영역(20)으로 형성되어 3∼4V의 제너전압으로 된다.
(I) 제58(i)도에 도시되는 공정
① 절연막(21)을 형성한다. 절연막(21)은 CVD법에 의한 150nm정도의 막두께의 산화실리콘막과 400∼500nm의 막두께의 BPSG막으로 형성한다.
② 콘택트홀(22)를 형성한 후, 제1 배선층(23)을 형성한다. 제1 배선층(23)은 고융점금속실리사이드와 알루미늄의 적층막으로 형성한다. 제1 배선층(23)은 플래시메모리의 데이타선, 소오스선으로서도 사용된다.
③ 제1 배선층(23)상부에 절연막(24)를 형성한다. 절연막(24)는 플라즈마CVD법에 의해 형성한 산화실리콘막/스핀온글래스막(SOG)/플라즈마CVD법에 의해 형성한 산화실리콘막의 적층막이다.
④ 관통구멍(25)를 형성한 후, 제2 배선층(26)을 형성한다. 제2 배선층(26)은 제1 배선층(23)과 동일한 막구조이다. 제2 배선층(26)은 플래시메모리의 워드선으로 되는 제2 도체층(11)의 션트에 사용되고 있다.
⑤ 최종비활성화막(27)을 형성해서 완성한다. 최종비활성화막(27)은 CVD법 또는 플라즈마CVD법에 의해 형성한 산화실리콘막과 플라즈마CVD법에 의해 형성한 질화실리콘막의 적층막이다.
(22) 섹터소거에 대응하는 반도체기관/웰의 구조
플래시메모리의 소거방법으로서는 제59도에 도시되는 전압조건이 고려된다. 이 때, 섹터소거(반도체기판에 대해서 제어게이트전극에 부바이어스를 인가)를 채용할 때에 부바이어스의 발생이 회로적으로 복잡한 경우, 제어게이트전극=GND, 기판부=정바이어스로 해서 실효적으로 부바이어스소거를 실행할 수 있다. 이 때는 플래시메모리셀의 형성영역의 기판부의 분리가 필요하게 된다. 그를 위한 반도체기판 및 웰구조를 제60도∼제62도에 따라서 각각 설명한다.
(A) 제60도에 도시되는 구조
N형 반도체기판(101)의 1주변에 N형 웰(2), P형 웰(3)을 형성해서 분리를 실행한다. 그를 위해서는 제60도에 도시되는 바와 같이, P형 반도체기판(1) 대신에 N형 반도체기판(101)을 사용한다.
(B) 제61도에 도시되는 구조
2중웰구조(P형 웰(3)/N형 웰(2)/P형 반도체기판(1))에 의해 분리한다. 이 경우에는 ① P형 반도체기판(1)의 1주면에 N형 웰(2)를 형성한다. 이 때, 플래시메모리형성영역에도 N형 웰(2)를 형성하고, 또 ② N형 웰(2)보다 얕게 되도록 P형 웰(3)을 형성한다.
(C) 제62도에 도시되는 구조
2중웰구조(P형 웰(3)/N형 웰(102)/P형 반도체기판(1))에 의해 분리한다. 이 경우에는 ① P형 반도체기판(1)의 1주면에 플래시메모리형성영역에 깊은 N형 웰(102)를 형성하고, ② 이 이후의 제조방법으로서는 제60도의 경우와 동일한 것으로 된다.
상기 실시예에 의하면 다음의 작용효과가 있다.
(1) 마이크로컴퓨터MCU를 필요한 시스템에 실장하기 전의 단계에서 최초로 상기 마이크로컴퓨터NCU가 내장하는 플래시메모리FMRY에 정보를 라이트할 때는 제2 동작모드를 지정하는 것에 의해 PROM라이터FRW와 같은 외부 라이트장치의 제어에 의해서 능률적으로 정보의 라이트를 실행할 수 있다. 또, 마이크로컴퓨터MCU에 제1 동작모드를 지정하는 것에 의해 상기 마이크로컴퓨터MCU가 시스템에 실장된 상태에서 그 플래시메모리FMRY의 기억정보를 리라이트할 수 있다. 이 때, 일괄소거기능에 의해 리라이트시간의 단축을 도모할 수 있다.
(2) 플래시메모리FMRY에 있어서의 일괄소거 가능한 단위로서 서로 기억용량이 다른 여러개의 메모리블럭(LMB, SMB)를 마련해 두는 것에 의해, 각각의 메모리블럭에는 그의 기억용량에 따라서 예를 들면 프로그램, 데이타테이블, 제어데이타 등을 유지시킬 수 있다. 즉, 상대적으로 정보량이 큰 데이타는 상대적으로 기억용량이 큰 메모리블럭에, 상대적으로 정보량이 작은 데이타는 상대적으로 기억용량이 작은 메모리블럭에 라이트해 둘 수 있다. 즉, 기억할 정보량에 맞는 기억용량의 메모리블럭을 이용할 수 있다. 따라서, 프로그램영역에는 사용하기 좋지만, 데이타영역에는 소거단위가 너무 커서 사용하기 곤란하다는 사태를 방지할 수 있다. 또, 플래시메모리의 유지정보의 일부 리라이트를 위해 필요한 메모리블럭을 일괄소거해도 실질적으로 리라이트를 필요로 하지 않는 정보군도 아울러 소거한후에 재차 라이트한다는 낭비를 극력 방지할 수 있다.
(3) 여러개의 메모리블럭중 내장RAM의 기억용량 이하로 설정된 메모리블럭을 마련해 두는 것에 의해, 내장RAM을 메모리블럭의 리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용가능하게 한다.
(4) 상기 (3)에 있어서, 마이크로컴퓨터의 실장상태에서 플래시메모리를 리라이트할때 리라이트대상 메모리블럭의 정보를 내장RAM으로 전송하고, 리라이트할 일부의 정보만을 외부에서 받아 그 RAM상에서 리라이트를 실행하고 나서 플래시메모리의 리라이트를 실행하는 것에 의해, 리라이트전에 내부에 유지되어 있던 리라이트를 필요로 하지 않는 정보를 아울러 외부에서 전송을 받지 않아도 되어 메모리블럭의 일부 리라이트를 위한 정보전송의 낭비를 없앨 수 있다.
(5) 플래시메모리의 일괄소거시간은 작은 메모리블럭에 대해서도 그다지 단축되지 않기 때문에 마이크로컴퓨터MCU에 의한 제어동작과 동기해서 실시간으로 플래시메모리 그 자체를 리라이트할 수는 없지만, 내장RAM을 메모리블럭의 리라이트를 위한 작업영역 또는 데이타버퍼영역으로서 이용하는 것에 의해 실시간으로 리라이트한 것과 동일한 데이타를 결과적으로 메모리블럭에 얻을 수 있다.
(6) 일괄소거할 메모리블럭의 지정정보를 리라이트가능하게 유지하기 위한 레지스터MBREG를 플래시메모리FMRY에 내장시키는 것에 의해, 일괄소거할 메모리블럭을 마이크로컴퓨터MCU의 내부 및 외부(내장 중앙처리장치, 외부PROM라이터)에서 동일한 수순으로 용이하게 지정할 수 있다.
(7) 상기 각각의 작용효과에 의해서 마이크로컴퓨터MCU에 내장된 플래시레모리FMRY의 사용상의 편리함을 항상시킬 수 있다.
(8) 제24도에 도시되는 바와 같이, 입출력데이타의 1비트는 1개의 메모리매트에 대응된다. 이와 같은 1개의 메모리매트로 1개의 I/O로 되는 구성을 채용하는 것에 의해 공통데이타선CD를 각 메모리매트마다 분단시킬 수 있어 전부의 메모리매트를 관통하도록 긴 거리로서 연장시키지 않아도 되기 때문에 공통데이타선CD의 기생용량을 작게 할 수 있어 액세스의 고속화 및 저전압동작화에 기여한다.
(9) 워드선을 단위로 해서 메모리블럭을 규정하면 메모리어레이ARY전체에 있어서의 최소메모리블럭의 기억용량은 워드선 1개분의 기억용량으로 된다. 이것은 플래시메모리의 병렬입출력비트수가 몇비트라도 변함이 없다. 따라서, 워드선을 단위로 해서 메모리블럭을 규정한 쪽이 최소메모리블럭의 기억용량을 작게 하는 것이 용이하며, 특히 마이크로컴퓨터에 내장되는 바이트 또는 워드단위로 데이타의 입출력이 실행되는 메모리인 경우에는 메모리블럭의 최소사이즈는 현저하게 작아진다. 이것에 의해, 마이크로컴퓨터에 내장되는 플래시메모리의 사용상의 편리함이 한층 향상되고, 더 나아가서는 메모리블럭단위에서의 소규모 데이타의 리라이트능률 향상에 기여한다.
(10) 제26도에도 도시되는 바와 같이, 라이트의 비선택블럭에 있어서, 메모리셀의 소오스에 3.5V와 같은 전압Vddi를 인가해서 소오스측의 전위를 상승시키면 메모리셀트랜지스터의 임계값이 감소하는 데이타선 디스터브를 방지할 수 있다.
(11) 데이타선 디스터브불량의 방지를 위해서는 데이타선 디스터브시간을 극력 짧게 하는 것이 유효하다. 이 때 기억용량이 큰 메모리블럭의 리라이트에 따른 라이트에 기인해서 작은 메모리블럭이 받는 데이타선 디스터브시간은 그 반대인 경우에 비해서 상대적으로 크게 된다. 이것에 착안하면 전송게이트회로TGC를 사이에 두고 Y선택회로YSEL측의 메모리블럭MBb를 상대적으로 기억용량이 큰 대메모리블럭으로 하고, 반대측의 메모리블럭MBa를 상대적으로 기억용량이 작은 소메모리블럭으로 한다. 이것에 의해, 메모리블럭MBa의 라이트에 기인해서 메모리블럭MBb의 메모리셀이 받는 데이타선 디스터브시간은 메모리블럭MBa가 대메모리블럭이고, 메모리블럭MBb가 소메모리블럭인 경우에 비해서 메모리블럭MBa를 작은 메모리블럭으로 하고, 또한 메모리블럭MBb를 큰 메모리블럭으로 하는 쪽이 현저하게 짧게 된다. 이것에 의해, 데이타선디스터브에 의한 오동작방지가 더욱 완전하게 된다.
(12) 더미워드선DWA, DWB 및 더미셀DC0∼DC6을 전송게이트회로TGC로 분리되는 메모리블럭의 끝에 배치하는 것에 의해서 전송게이트회로TGC근방에 있어서의 워드선이나 제어게이트의 치수편차를 저감할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면 마이크로컴퓨터에 내장되는 주변회로는 상기 실시예에 한정되지 않고 적절하게 변경할 수 있다. 플래시메모리의 메모리셀트랜지스터는 상기 실시예의 적층게이트구조의 MOS트랜지스터에 한정되지 않고 라이트동작에도 터널현상을 이용한 FLOTOX형의 메모리셀트랜지스터를 사용하는 것도 가능하다. 상기 실시예에서는 플래시메모리에 대한 소거 및 라이트의 쌍방의 제어를 제22도 및 제23도에 도시한 바와 같은 소프트웨어적인 수단을 거쳐서 실현했지만, 본 발명은 그것에 한정되는 것은 아니고, 예를들면 비교적 시간이 걸리는 일괄소거를 플래시메모리의 내장전용 하드웨어에 의해서 제어시키도록 해도 좋다. 예를들면 그 전용 하드웨어는 E비트나 EV비트의 세트 및 클리어제어를 하거나 소거상태의 검증을 실행하는 제어논리를 구비하게 된다. 이 일괄소거의 제어논리를 플래시메모리에 내장시키는 구성은 일괄소거에 관한 소프트웨어적인 부담이 경감된다는 점에 있어서 사용자에 의한 사용상의 편리함을 향상시키지만, 그 제어논리는 면적을 증대시킨다. 또, 항목(1)∼(7)의 내용에 관해서는 일괄소거의 단위는 소오스선을 공통으로 하는 메모리블럭 이외에 소거에 있어서 워드선을 공통화할 수 있는 메모리블럭으로 할 수도 있지만, 그 중 어떤 것을 선택할지는 소거전압의 극성을 어떻게 할지 또는 일괄소거단위의 기억용량을 극력 작게하고자 하는 경우에 단일의 워드선에 접속하는 메모리셀의 수와 단일의 데이타선에 접속되는 메모리셀의 수의 어느쪽이 작은지 등의 사정을 고려해서 결정할 수 있다. 메모리블럭의 사이즈에 대해서는 상기 실시예와 같은 사이즈 고정에 한정되지 않는다. 예를들면 제어레지스터의 설정 또는 모드신호의 지시에 따라서 그 사이즈를 가변할 수 있다. 예를들면 워드선을 최소단위로 해서 일괄소거 전압을 인가하는 경우에는 워드선을 소거전압으로 구동하는 드라이버의 동작을 그 제어레지스터의 설정 또는 모드신호의 지시에 따라서 선택시키면 좋다. 또, 메모리블럭의 분할형태로서는 제24도에 도시되는 바와 같이 전체를 여러개의 대 블럭LMBO∼LMB7로 분할하고, 또 그의 각 대블럭을 여러개의 소블럭SMB0∼SMB7로 분할해서 대블럭 단위 또는 소블럭단위로 일괄소거할 수 있도록 하는 것도 가능하다. 또, 플래시메모리의 메모리셀트랜지스터에 있어서, 그 소오스 및 드레인은 인가되는 전압에 의해서 결정되는 상대적인 것으로서 파악되는 것도 있다.
본 발명은 적어도 메모리블럭단위에서의 일괄소거를 실행해서 라이트할 수 있는 플래시메모리, 더 나아가서는 단일의 반도체칩상에 중앙처리장치와 전기적으로 리라이트가능한 플래시메모리를 구비한 조건의 마이크로컴퓨터 등에 널리 적용할 수 있다.
Claims (21)
- 단일의 반도체칩(CHP)내에 형성된 중앙처리장치(CPU)와 이 중앙처리장치가 처리할 데이타를 기억할 수 있는 전기적으로 리라이트가능한 불휘발성 플래시메모리(FMRY)를 갖고, 상기 플래시메모리는 각각 일괄소거가능하게 배치된 메모리셀을 포함하는 기억용량이 다른 여러개의 메모리블럭(SMB, LMB)를 구비하고, 마이크로컴퓨터를 상기 플래시메모리에 대한 리라이트를 상기 중앙처리장치의 제어하에서 실행시키는 제1의 동작모드와 마이크로컴퓨터에 외부에서 접속할 수 있는 라이트수단의 제어하에서 실행시키는 제2의 동작모드 중의 어느 하나로 전환하기 위한 동작모드신호를 받기 위한 입력단자(Pmode)를 구비해서 이루어지는 마이크로컴퓨터.
- 제1항에 있어서, 상기 칩내에 형성된 RAM을 더 갖고, 상기 메모리블럭의 적어도 1개는 RAM의 기억용량 이하의 기억용량을 갖는 비교적 작은 메모리블럭(SMB)인 마이크로컴퓨터.
- 제2항에 있어서, 상기 칩내에 형성된 ROM을 더 갖고, 상기 마이크로컴퓨터가 상기 제1의 동작모드로 전환되었을 때 중앙처리장치(CPU)가 플래시메모리(FMRY)의 리라이트를 하기 위해 실행할 리라이트제어프로그램은 상기 플래시메모리 및 상기 ROM의 한쪽에 기억되어 있는 마이크로컴퓨터.
- 제3항에 있어서, 상기 리라이트제어프로그램은 상기 RAM의 소정영역의 어드레스를 상기 비교적 작은 메모리블럭(SMB)의 어드레스에 중첩하도록 변경하는 처리, 상기 RAM의 소정영역에 정보를 라이트하는 처리, 라이트후에 RAM의 어드레스를 원상태로 복원하는 처리 및 어드레스가 복원된 RAM의 소정영역에 라이트된 정보로 상기 비교적 작은 메모리블럭을 리라이트하는 처리를 포함하는 마이크로컴퓨터.
- 제3항에 있어서, 상기 리라이트제어프로그램은 상기 비교적 작은 메모리블럭(SMB)의 유지정보를 상기 RAM으로 전송하는 처리, 전송된 정보의 적어도 일부를 그 RAM상에서 갱신하는 처리 및 갱신된 정보로 상기 비교적 작은 메모리블럭을 리라이트하는 처리를 더 포함하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 플래시메모리(FMRY)는 일괄소거작용을 받을 메모리블럭의 지정정보를 리라이트가능하게 유지하기 위한 레지스터(CREG)를 더 포함하는 마이크로컴퓨터.
- 중앙처리장치(CPU), 전기적으로 리라이트가능한 플래시메모리(FMRY), 상기 플래시메모리를 리라이트하기 위해 ROM라이터(PRW)에 결합할 수 있는 플래시메모리의 리라이트용 I/O포트수단(PORTdata, PORTaddr, PORTcont), 상기 중앙처리장치와 상기 플래시메모리 사이에 배치된 스위치수단(SWITCH) 및 외부에서 공급되는 동작모드신호에 응답하여 상기 스위치수단과 상기 플래시메모리의 리라이트용 I/O포트수단을 제어하는 리라이트모드결정수단(CONT)를 갖고, 상기 중앙처리장치, 상기 플래시메모리, 상기 플래시메모리의 리라이트용 I/O포트수단, 상기 스위치수단 및 상기 리라이트모드결정수단은 단일의 반도체칩(CHP)내에 형성되어 있는 마이크로컴퓨터.
- 제7항에 있어서, 상기 동작모드신호가 제1의 동작모드신호(MD1)일 때 상기 리라이트모드결정수단(CONT)는 상기 스위치수단(SWITCH)를 도통상태로 하고 또한 상기 플래시메모리의 리라이트용 I/O포트수단(PORTdata, PORTaddr, PORTcont)을 비동작상태로 하는 것에 의해, 상기 중앙처리장치(CPU)와 상기 플래시메모리(FMRY)가 서로 결합되어 상기 플래시메모리가 상기 중앙처리장치에 의해 리라이트되며 또한 상기 플래시메모리의 리라이트용 I/O포트수단을 거쳐서 신호의 수수가 실행되지 않도록 하고, 상기 동작모드신호가 제2의 동작모드신호(MD2)일 때 상기 리라이트모드 결정수단은 상기 스위치수단을 비도통상태로 하며 또한 상기 플래시메모리의 리라이트용 I/O포트수단을 동작상태로 하는 것에 의해, 상기 중앙처리장치와 상기 플래시메모리가 서로 분리되어 상기 플래시메모리의 리라이트용 I/O포트수단과 상기 ROM라이터(PRW) 사이에서 신호의 수수가 실행되어 상기 플래시메모리가 상기 ROM라이터에 의해 리라이트되도록 한 마이크로컴퓨터.
- 제8항에 있어서, 상기 중앙처리장치(CPU)에 의한 상기 플래시메모리(FMRY)의 리라이트를 제어하기 위해, 중앙처리장치에 의해 실행될 리라이트제어프로그램을 기억하는 수단(ROM)을 더 갖고, 상기 기억수단은 상기 단일의 반도체칩(CHP)내에 형성되어 있는 마이크로컴퓨터.
- 제8항에 있어서, 상기 플래시메모리(FMRY)는 상기 중앙처리장치(CPU)에 의한 그 플래시메모리의 리라이트를 제어하기 위해, 중앙처리장치에 의해 실행될 리라이트제어프로그램을 기억하고 있는 마이크로컴퓨터.
- 중앙처리장치, 전기적으로 리라이트가능한 일괄소거형 불휘발성메모리 및 모드제어수단을 포함하고, 상기 모드제어수단은 마이크로컴퓨터가 시스템에 실장된 상태에 있어서 공급된 제1의 동작모드신호에 응답해서 상기 마이크로컴퓨터의 동작모드를 제1의 라이트동작모드로 설정하고, 그것에 의해서 리라이트제어프로그램을 실행하는 상기 중앙처리장치는 상기 일괄소거형 불휘발성메모리의 데이타를 리라이트하도록 한 마이크로컴퓨터.
- 제11항에 있어서, 상기 모드제어수단은 제1의 동작모드신호에 응답해서 상기 마이크로컴퓨터의 동작모드를 제2의 동작모드로 설정하고, 그것에 의해서 상기 마이크로컴퓨터의 외부에 마련된 범용ROM라이터는 상기 일괄소거형 불휘발성메모리에 데이타를 라이트하도록 한 마이크로컴퓨터.
- 제11항에 있어서, 상기 리라이트제어프로그램을 기억하는 ROM을 더 갖는 마이크로컴퓨터.
- 제11항에 있어서, 상기 일괄소거형 불휘발성메모리는 상기 리라이트제어프로그램을 기억하는 마이크로컴퓨터.
- 제11항에 있어서, 상기 일괄소거형 불휘발성메모리는 여러개의 메모리블럭을 갖고, 각 메모리블럭은 일괄소거단위로 되는 마이크로컴퓨터.
- 제15항에 있어서, 상기 여러개의 메모리블럭은 다른 기억용량으로 되는 마이크로컴퓨터.
- 제12항에 있어서, 상기 제2의 동작모드는 상기 일괄소거형 불휘발성메모리로의 초기적인 프로그램의 라이트에 이용되고, 상기 제1의 동작모드는 상기 일괄소거형 불휘발성메모리에 라이트된 데이타의 리라이트에 이용되는 마이크로컴퓨터.
- 기판상에 실장된 마이크로컴퓨터내의 플래시메모리의 데이타를 리라이트하는 방법으로서, 상기 마이크로컴퓨터로 동작모드결정용 신호를 공급하고 상기 마이크로컴퓨터의 동작모드를 플래시메모리 리라이트모드로 변경하는 스텝과 상기 마이크로컴퓨터내의 중앙처리장치에 의해서 리라이트제어프로그램을 실행하고 상기 플래시메모리의 데이타를 리라이트하는 리라이트스텝을 포함하고, 상기 리라이트스텝은 (a) 상기 플래시메모리의 지정된 어드레스영역의 메모리셀의 데이타를 일괄적으로 소거하는 소거스텝, (b) 상기 어드레스영역에 데이타를 라이트하는 스텝 및 (c) 상기 어드레스영역에 데이타가 정확하게 라이트되었는지의 여부를 검증하는 스텝을 구비하는 데이타리라이트방법.
- 제18항에 있어서, 상기 플래시메모리는 일괄소거단위로 되는 여러개의 메모리블럭을 포함하고, 상기 소거스텝은 지정된 메모리블럭의 데이타를 일괄적으로 소거하는 스텝을 포함하는 데이타리라이트방법.
- 제19항에 있어서, 상기 마이크로컴퓨터는 상기 메모리블럭의 각각에 대응해서 마련된 제어비트를 갖는 제어레지스터를 포함하고, 상기 소거스텝은 소거예정의 메모리블럭에 대응하는 상기 제어레지스터의 1개 내지 여러개의 제어비트를 상기 중앙처리장치에 의해서 세트상태로 하는 것에 의해 소거예정의 메모리블럭을 지정하는 스텝과 지정된 1개 내지 여러개의 메모리블럭의 데이타를 소거하는 스텝을 더 포함하는 데이타리라이트방법.
- 제17항에 있어서, 상기 소거 스텝은 소거예정의 메모리셀의 임계값을 균일하게 하는 라이트스텝과 상기 라이트스텝후 상기 소거예정의 메모리셀의 데이타를 소거하는 스텝을 더 포함하는 데이타리라이트방법.
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